JP2019033208A - 半導体装置 - Google Patents

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    • H01L29/4238—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the surface lay-out

Abstract

【課題】半導体装置において飽和電流等のばらつきを改善させる。【解決手段】第１導電型のドリフト領域を有する半導体基板と、半導体基板の上面からドリフト領域まで設けられ、延伸方向に延伸した第１ゲートトレンチ部およびダミートレンチ部と、第１ゲートトレンチ部およびダミートレンチ部に挟まれた第１トランジスタメサ部と、ドリフト領域の上方で第１ゲートトレンチ部に接したベース領域と、半導体基板の上面で第１ゲートトレンチ部と接したエミッタ領域と、半導体基板の上面に露出した第２導電型領域とを備え、エミッタ領域および第２導電型領域は延伸方向に交互に配置され、エミッタ領域の第１ゲートトレンチ部に接する延伸方向の幅が、第２導電型領域の第１ゲートトレンチ部に接する延伸方向の幅よりも大きい、半導体装置を提供する。【選択図】図１ａ

Description

本発明は、半導体装置に関する。
従来、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）等の半導体装置が知られている（例えば、特許文献１参照）。
特許文献１ 特開２０１６−２２５３４５号公報
半導体装置においては、飽和電流等のばらつきを改善することが好ましい。
本発明の第１の態様においては、第１導電型のドリフト領域を有する半導体基板と、半導体基板の上面からドリフト領域まで設けられ、半導体基板の上面において予め定められた延伸方向に延伸した第１ゲートトレンチ部と、半導体基板の上面からドリフト領域まで設けられ、延伸方向に延伸したダミートレンチ部と、第１ゲートトレンチ部およびダミートレンチ部に挟まれた第１トランジスタメサ部と、を備える半導体装置を提供する。半導体装置は、ドリフト領域の上方で第１ゲートトレンチ部に接した第２導電型のベース領域と、半導体基板に第１ゲートトレンチ部と接して設けられ、ドリフト領域よりもドーピング濃度の高い第１導電型のエミッタ領域と、半導体基板の上面に露出した第２導電型領域とを備える。第１トランジスタメサ部の上面において、エミッタ領域および第２導電型領域は、延伸方向に交互に配置され、エミッタ領域の第１ゲートトレンチ部に接する延伸方向の幅は、第２導電型領域の第１ゲートトレンチ部に接する延伸方向の幅よりも大きい。
第１トランジスタメサ部の上面において、エミッタ領域の第１ゲートトレンチ部に接する延伸方向の幅は、エミッタ領域の前記ダミートレンチ部に接する前記延伸方向の幅よりも大きくてよい。第１トランジスタメサ部において、第２導電型領域はダミートレンチ部と接し、第２導電型領域のダミートレンチ部に接する延伸方向の幅は、第２導電型領域の前記第１ゲートトレンチ部に接する前記延伸方向の幅よりも大きくてよい。
エミッタ領域はダミートレンチ部と接してよい。第２導電型領域の第１ゲートトレンチ部と接する延伸方向の幅は、エミッタ領域のダミートレンチ部と接する延伸方向の幅よりも小さくてよい。
エミッタ領域はダミートレンチ部と離間してよい。第２導電型領域は、第２導電型領域よりもドーピング濃度の低い第２導電型の第１中間領域をさらに有してよい。第１中間領域は、ダミートレンチ部およびエミッタ領域に挟まれ、ダミートレンチ部およびエミッタ領域の双方に接してよい。第２導電型領域は、第２導電型のコンタクト領域およびコンタクト領域よりもドーピング濃度の低い第２導電型の第２中間領域を有してよい。コンタクト領域は、第１ゲートトレンチ部と離間してよい。第２中間領域は、第１ゲートトレンチ部と接してよい。
第２中間領域は、第１ゲートトレンチ部およびコンタクト領域に挟まれ、第１ゲートトレンチ部およびコンタクト領域の双方に接してよい。第２中間領域の第１ゲートトレンチ部に接する延伸方向の幅は、エミッタ領域のダミートレンチ部と接する延伸方向の幅よりも小さくてよい。
第１トランジスタメサ部において、エミッタ領域は、延伸方向に連続的に配置され、エミッタ領域および第２導電型領域は、延伸方向に交互に配置されてよい。エミッタ領域の延伸方向の幅は、ステップ状に変化してよい。
半導体装置は、半導体基板の上面に層間絶縁膜をさらに備え、層間絶縁膜はコンタクトホールを有してよい。コンタクトホールの下方において、エミッタ領域と第２導電型領域が、ダミートレンチ部から第１ゲートトレンチ部の方向に隣り合って接してよい。エミッタ領域の端部は、コンタクトホールの下方に配置されてよい。
半導体装置は、半導体基板の上面に層間絶縁膜をさらに備え、層間絶縁膜はコンタクトホールを有してよい。コンタクトホールの下方において、エミッタ領域と第２導電型領域が、延伸方向に隣り合って接してよい。エミッタ領域の端部は、半導体基板の上面視で、コンタクトホールと第１ゲートトレンチ部との間に配置されてよい。エミッタ領域の端部は、半導体基板の上面視で、コンタクトホールとダミートレンチ部との間に配置されてよい。エミッタ領域の延伸方向の幅は連続的に変化してよい。
コンタクトホールと第１ゲートトレンチ部との間における、エミッタ領域の延伸方向の幅と、コンタクトホールとダミートレンチ部との間における、エミッタ領域の延伸方向の幅とは等しくてよい。半導体装置は、ドリフト領域の上方且つベース領域の下方に、第１ゲートトレンチ部に接し、ドリフト領域よりもドーピング濃度の高い第１導電型の蓄積領域をさらに備えてよい。蓄積領域は、半導体基板の上面視で、エミッタ領域と重なってよい。
本発明の第２の態様においては、半導体基板の上面からドリフト領域まで設けられ、延伸方向に延伸し、第１ゲートトレンチ部と隣り合ってダミートレンチ部と反対側に配置された第２ゲートトレンチ部と、第１ゲートトレンチ部および第２ゲートトレンチ部に挟まれた第２トランジスタメサ部と、をさらに備えてよい。ベース領域は、ドリフト領域の上方で、第１ゲートトレンチ部および第２ゲートトレンチ部の双方に接してよい。エミッタ領域は、半導体基板の上面で、第１ゲートトレンチ部および第２ゲートトレンチ部の双方と接してよい。第２導電型領域が、半導体基板の上面に露出して設けられてよい。第２トランジスタメサ部において、エミッタ領域の第２ゲートトレンチ部に接する延伸方向の幅は、第１トランジスタメサ部において、エミッタ領域の第２ゲートトレンチ部に接する延伸方向の幅よりも小さくてよい。
第２トランジスタメサ部において、エミッタ領域と第２導電型領域は、延伸方向に交互に配置されてよい。第２トランジスタメサ部において、第２導電型領域は、第１ゲートトレンチ部および第２ゲートトレンチ部の双方と離間してよい。第２導電型領域は前記第１ゲートトレンチ部に接してよい。第２トランジスタメサ部において、第２導電型領域の第１ゲートトレンチ部に接する延伸方向の幅は、第１トランジスタメサ部において、エミッタ領域の第１ゲートトレンチ部に接する延伸方向の幅よりも大きくてよい。
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
本発明の実施形態に係る半導体装置１００の上面を部分的に示す図である。 図１ａにおけるａ−ａ'断面の一例を示す図である。 図１ａにおける領域Ａ１の拡大図である。 本発明の他の実施形態に係る半導体装置１００の上面を部分的に示す図である。 図２ａにおける領域Ａ２の拡大図である。 本発明の他の実施形態に係る半導体装置１００の上面を部分的に示す図である。 図３ａにおける領域Ａ３の拡大図である。 本発明の他の実施形態に係る半導体装置１００の上面を部分的に示す図である。 図４ａにおける領域Ａ４の拡大図である。 本発明の他の実施形態に係る半導体装置１００の上面を部分的に示す図である。 図５ａにおける領域Ａ５の拡大図である。 本発明の他の実施形態に係る半導体装置１００の上面を部分的に示す図である。 図６ａにおける領域Ａ６の拡大図である。 本発明の他の実施形態に係る半導体装置１００の上面を部分的に示す図である。 図７ａにおける領域Ａ７の拡大図である。 本発明の他の実施形態に係る半導体装置１００の上面を部分的に示す図である。 図８ａにおける領域Ａ８の拡大図である。 本発明の他の実施形態に係る半導体装置１００の上面を部分的に示す図である。 図９ａにおける領域Ａ９の拡大図である。 本発明の他の実施形態に係る半導体装置１００の上面を部分的に示す図である。 図１０ａにおける領域Ａ１０の拡大図である。 本発明の他の実施形態に係る半導体装置１００の上面を部分的に示す図である。 図１１ａにおける領域Ａ１１の拡大図である。 本発明の他の実施形態に係る半導体装置１００の上面を部分的に示す図である。 図１２ａにおける領域Ａ１２の拡大図である。 本発明の他の実施形態に係る半導体装置１００の上面を部分的に示す図である。 図１３ａにおける領域Ａ１３の拡大図である。 第１比較例の半導体装置１５０の上面を部分的に示す図である。 第２比較例の半導体装置１６０の上面を部分的に示す図である。 第３比較例の半導体装置１７０の上面を部分的に示す図である。 本発明の他の実施形態に係る半導体装置２００の上面を部分的に示す図である。 図１５ａにおけるｚ−ｚ'断面の一例を示す図である。 図１５ａにおける領域Ｂ１の拡大図である。 本発明の他の実施形態に係る半導体装置２００の上面を部分的に示す図である。 図１６ａにおける領域Ｂ２の拡大図である。 本発明の他の実施形態に係る半導体装置２００の上面を部分的に示す図である。 図１７ａにおける領域Ｂ３の拡大図である。 本発明の他の実施形態に係る半導体装置２００の上面を部分的に示す図である。 図１８ａにおける領域Ｂ４の拡大図である。 図１ａにおける領域Ｅ１の拡大図である。 図１９ａにおけるｂ−ｂ'断面の一例を示す図である。 図１ａにおける領域Ｅ１の他の拡大図である。 図２０ａにおけるｃ−ｃ'断面の一例を示す図である。 図１ａにおける領域Ｅ１の他の拡大図である。 図２１ａにおけるｅ−ｅ'断面の一例を示す図である。 図１における領域Ｅ２の拡大図である。 図２２ａにおけるｇ−ｇ'断面の一例を示す図である。
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
本明細書においては、半導体基板の深さ方向と平行な方向における一方の側を「上」、他方の側を「下」と称する。基板、層またはその他の部材の２つの主面のうち、一方の面を上面、他方の面を下面と称する。「上」、「下」の方向は重力方向、または、半導体装置の実装時における基板等への取り付け方向に限定されない。
本明細書では、Ｘ軸、Ｙ軸およびＺ軸の直交座標軸を用いて技術的事項を説明する場合がある。本明細書では、半導体基板の上面と平行な面をＸＹ面とし、半導体基板の深さ方向をＺ軸とする。
各実施例においては、第１導電型をＮ型、第２導電型をＰ型とした例を示しているが、第１導電型をＰ型、第２導電型をＮ型としてもよい。この場合、各実施例における基板、層、領域等の導電型は、それぞれ逆の極性となる。
図１ａは、本発明の実施形態に係る半導体装置１００の上面を部分的に示す図である。本例の半導体装置１００は、トランジスタ部７０およびダイオード部８０を備える半導体チップである。トランジスタ部７０は、ＩＧＢＴ等のトランジスタを含む。ダイオード部８０は、半導体基板の上面においてトランジスタ部７０と隣接して設けられたＦＷＤ（Ｆｒｅｅ Ｗｈｅｅｌ Ｄｉｏｄｅ）等のダイオードを含む。トランジスタ部７０は、トランジスタ部７０とダイオード部８０の境界に位置する境界部９０を含む。図１ａにおいては、チップ端部周辺のチップ上面を示しており、他の領域を省略している。
また、図１ａにおいては、半導体装置１００における半導体基板の活性領域を示すが、半導体装置１００は、活性領域を囲んでエッジ終端構造部を有してよい。活性領域は、半導体装置１００をオン状態に制御した場合に電流が流れる領域を指す。エッジ終端構造部は、半導体基板の上面側の電界集中を緩和する。エッジ終端構造部は、例えばガードリング、フィールドプレート、リサーフおよびこれらを組み合わせた構造を有する。
本例の半導体装置１００は、半導体基板の内部に設けられ、且つ、半導体基板の上面に露出する第１ゲートトレンチ部４０、ダミートレンチ部３０、ウェル領域１１、エミッタ領域１２、ベース領域１４および第２導電型領域を備える。第２導電型領域は、メサ部において半導体基板の上面に露出したＰ型領域である。第２導電型領域は、一例としてコンタクト領域１５であってよい。コンタクト領域１５は、一例としてエミッタ領域１２に接し、ベース領域と同じ導電型のキャリアが通過する経路の抵抗をベース領域１４よりも低くする領域であってよい。また、本例の半導体装置１００は、半導体基板の上面の上方に設けられたエミッタ電極５２およびゲート金属層５０を備える。エミッタ電極５２およびゲート金属層５０は、互いに分離して設けられる。
エミッタ電極５２およびゲート金属層５０と、半導体基板の上面との間には層間絶縁膜が形成されるが、図１ａでは省略している。本例の層間絶縁膜には、コンタクトホール５６、コンタクトホール４９およびコンタクトホール５４が、当該層間絶縁膜を貫通して形成される。
また、エミッタ電極５２は、コンタクトホール５６を通って、ダミートレンチ部３０内のダミー導電部と接続される。エミッタ電極５２とダミー導電部との間には、不純物がドープされたポリシリコン等の、導電性を有する材料で形成された接続部２５が設けられてよい。接続部２５と半導体基板の上面との間には、酸化膜等の絶縁膜が形成される。
ゲート金属層５０は、コンタクトホール４９を通って、ゲートランナー４８と接触する。ゲートランナー４８は、不純物がドープされたポリシリコン等で形成される。ゲートランナー４８は、半導体基板の上面において、第１ゲートトレンチ部４０内のゲート導電部と接続される。ゲートランナー４８は、ダミートレンチ部３０内のダミー導電部とは接続されない。本例のゲートランナー４８は、コンタクトホール４９の下方から、第１ゲートトレンチ部４０の先端部まで形成される。ゲートランナー４８と半導体基板の上面との間には、酸化膜等の絶縁膜が形成される。第１ゲートトレンチ部４０の先端部において、ゲート導電部は半導体基板の上面に露出している。第１ゲートトレンチ部４０は、ゲート導電部の当該露出した部分にて、ゲートランナー４８と接触する。
エミッタ電極５２およびゲート金属層５０は、金属を含む材料で形成される。例えば、各電極の少なくとも一部の領域は、アルミニウムまたはアルミニウム‐シリコン合金で形成される。各電極は、アルミニウム等で形成された領域の下層にチタンやチタン化合物等で形成されたバリアメタルを有してよい。また、各電極は、コンタクトホール内においてタングステン等で形成されたプラグを有してもよい。
１つ以上の第１ゲートトレンチ部４０および１つ以上のダミートレンチ部３０は、所定の配列方向（本例ではＹ軸方向）に沿って所定の間隔で配列される。本例の第１ゲートトレンチ部４０は、半導体基板の上面に平行であって配列方向と垂直な延伸方向（本例ではＸ軸方向）に沿って延伸する２つの延伸部分３９と、２つの延伸部分３９を接続する接続部分４１を有してよい。接続部分４１の少なくとも一部は、曲線状に形成されることが好ましい。第１ゲートトレンチ部４０の２つの延伸部分３９の端部を接続することで、延伸部分３９の端部における電界集中を緩和できる。ゲートランナー４８は、第１ゲートトレンチ部４０の接続部分４１において、ゲート導電部と接続してよい。
本例のダミートレンチ部３０は、第１ゲートトレンチ部４０と同様に半導体基板の上面においてＵ字形状を有してよい。即ち、本例のダミートレンチ部３０は、延伸方向に沿って延伸する２つの延伸部分２９と、２つの延伸部分２９を接続する接続部分３１を有してよい。
エミッタ電極５２は、第１ゲートトレンチ部４０、ダミートレンチ部３０、ウェル領域１１、エミッタ領域１２、ベース領域１４およびコンタクト領域１５の上方に形成される。ベース領域１４、コンタクト領域１５およびウェル領域１１はＰ＋型である。ウェル領域１１は、ゲート金属層５０が設けられる側の活性領域の端部から、予め定められた範囲で形成される。ウェル領域１１の拡散深さは、第１ゲートトレンチ部４０およびダミートレンチ部３０の深さよりも深くてよい。第１ゲートトレンチ部４０およびダミートレンチ部３０の、ゲート金属層５０側の一部の領域は、ウェル領域１１に形成される。第１ゲートトレンチ部４０およびダミートレンチ部３０の延伸方向の端の底は、ウェル領域１１に覆われてよい。
トランジスタ部７０において、コンタクトホール５４は、コンタクト領域１５およびエミッタ領域１２の各領域の上方に形成される。ダイオード部８０において、コンタクトホール５４は、ベース領域１４の上方に形成される。いずれのコンタクトホール５４も、Ｘ軸方向両端に配置されたベース領域１４およびウェル領域１１の上方には配置されていない。
半導体基板の上面と平行な方向において、Ｙ軸方向には各トレンチ部に隣接してメサ部が設けられる。メサ部とは、隣り合う２つのトレンチ部に挟まれた半導体基板の部分であって、半導体基板の上面から、各トレンチ部の最も深い底部の深さまでの部分であってよい。また、各トレンチ部の延伸部分３９および延伸部分２９を１つのトレンチ部としてよい。即ち、２つの延伸部分３９および２つの延伸部分２９に挟まれる領域をメサ部としてよい。
トランジスタ部７０においては、境界部９０を除き、第１ゲートトレンチ部４０に隣接して第１トランジスタメサ部６０が設けられる。第１トランジスタメサ部６０は、２つの第１ゲートトレンチ部４０に挟まれていてよく、第１ゲートトレンチ部４０とダミートレンチ部３０に挟まれていてもよい。境界部９０には、各トレンチ部に隣接して境界メサ部６２が設けられる。また、ダイオード部８０においては、隣り合うダミートレンチ部３０に挟まれた領域にダイオードメサ部６４が設けられる。第１トランジスタメサ部６０、境界メサ部６２およびダイオードメサ部６４のＸ軸方向における両端部には、一例としてベース領域１４が設けられている。なお、図１ａにおいては、Ｘ軸方向の一方の端部のみを示している。
第１トランジスタメサ部６０の上面には、第１ゲートトレンチ部４０と接して第１導電型のエミッタ領域１２が設けられる。本例のエミッタ領域１２はＮ＋型である。第１トランジスタメサ部の上面において、エミッタ領域１２は、ダミートレンチ部３０と接して設けられてよく、離間して設けられてもよい。本例においては、エミッタ領域１２はダミートレンチ部３０と接して設けられる。エミッタ領域１２は、第１トランジスタメサ部６０を挟むように接する第１ゲートトレンチ部４０およびダミートレンチ部３０をつなぐように形成されてよい。
第１トランジスタメサ部６０の上面には、第２導電型のコンタクト領域１５が設けられる。コンタクト領域１５は、ベース領域１４よりもドーピング濃度が高くてよい。本例のコンタクト領域１５は、Ｐ＋型である。第１トランジスタメサ部６０の上面において、コンタクト領域１５は、第１ゲートトレンチ部４０と接して設けられてよく、離間して設けられてもよい。本例においては、コンタクト領域１５は第１ゲートトレンチ部４０と接して設けられる。第１トランジスタメサ部６０の上面において、コンタクト領域１５は、ダミートレンチ部３０と接して設けられてよく、離間して設けられてもよい。本例においては、コンタクト領域１５はダミートレンチ部３０と接して設けられる。コンタクト領域は、第１トランジスタメサ部６０を挟むように接する第１ゲートトレンチ部４０およびダミートレンチ部３０をつなぐように形成されてよい。
エミッタ領域１２の第１ゲートトレンチ部４０に接するＸ軸方向の幅Ｗｅｇは、コンタクト領域１５の第１ゲートトレンチ部４０に接するＸ軸方向の幅Ｗｃｇより大きく設けられる。幅Ｗｅｇは、幅Ｗｃｇより２倍から５倍大きくてよい。幅Ｗｅｇが幅Ｗｃｇより大きいとは、幅Ｗｃｇが０の場合、即ち、コンタクト領域１５が第１ゲートトレンチ部４０に接する場合を含む。
また、コンタクト領域１５のダミートレンチ部３０に接するＸ軸方向の幅Ｗｃｄは、エミッタ領域１２のダミートレンチ部３０に接するＸ軸方向の幅Ｗｅｄより大きく設けられる。幅Ｗｃｄは、幅Ｗｅｄより２倍から５倍大きくてよい。第１トランジスタメサ部６０において、エミッタ領域１２およびコンタクト領域１５は、第１ゲートトレンチ部４０の延伸方向に交互に設けられてよい。本明細書において、エミッタ領域１２およびコンタクト領域１５が、第１ゲートトレンチ部４０の延伸方向に交互に設けられるとは、エミッタ領域１２とコンタクト領域１５とが、第１トランジスタメサ部６０内のＹ軸方向の少なくとも一つの位置において、Ｙ軸方向に平行な境界を有するＰＮ接合を持ち、Ｘ軸方向に沿って繰り返し設けられることをいう。
トランジスタ部７０において、ダミートレンチ部３０に挟まれるメサ部の上面には、コンタクト領域１５が設けられる。当該コンタクト領域１５は、Ｘ軸方向における両端部に設けられるベース領域１４に挟まれる領域全体に設けられてよい。
境界メサ部６２の上面には、ベース領域１４よりドーピング濃度の高いコンタクト領域１５が設けられる。本例のコンタクト領域１５はＰ＋型である。当該コンタクト領域１５は、境界メサ部６２のＸ軸方向における両端部に設けられるベース領域１４に挟まれる領域全体に設けられてよい。
本例の半導体装置１００は、ダイオード部８０においてダミートレンチ部３０が設けられる。それぞれのダミートレンチ部３０の直線状の延伸部分２９は、接続部分３１で接続されてよい。それぞれのダミートレンチ部３０に挟まれる領域に、ダイオードメサ部６４が設けられる。
ダイオードメサ部６４の上面には、Ｘ軸方向における両端部にコンタクト領域１５が設けられる。また、当該コンタクト領域１５に挟まれる領域にベース領域１４が設けられる。ベース領域１４は、当該コンタクト領域１５に挟まれる領域全体に設けられてよい。
ダイオードメサ部６４には、エミッタ領域１２が形成されなくてよく、形成されてもよい。本例では、ダイオードメサ部６４にはエミッタ領域１２が形成されない。ダイオードメサ部６４には、コンタクト領域１５またはベース領域１４が、ダイオードメサ部６４を挟む一方のダミートレンチ部３０から、他方のダミートレンチ部３０に渡って形成されている。即ち、半導体基板の上面において、ダイオードメサ部６４のＹ軸方向の幅と、ダイオードメサ部６４に設けられたコンタクト領域１５またはベース領域１４のＹ軸方向の幅は等しい。
半導体装置１００は、半導体基板の内部において、ベース領域１４の下方に第１導電型の蓄積領域１６を有する。本例の蓄積領域１６はＮ＋型である。図１ａにおいて、蓄積領域１６が形成される範囲を一点鎖線で示している。蓄積領域１６は、半導体基板の上面視で、−Ｘ軸方向の端のコンタクト領域１５とコンタクトホール５４とが重なる領域から、＋Ｘ軸方向側に形成される。なお、蓄積領域１６は、ダミートレンチ部３０には接していなくてもよい。
ダイオード部８０は、半導体基板の下面側において、第１導電型のカソード領域８２を有する。本例のカソード領域８２はＮ＋型である。図１ａに、半導体基板の上面視でカソード領域８２が設けられる領域を一点鎖線部で示している。ダイオード部８０は、カソード領域８２を半導体基板の上面に投影した領域であってよい。カソード領域８２を半導体基板の上面に投影した領域は、コンタクト領域１５から＋Ｘ軸方向に離れていてよい。半導体基板の下面の隣接する領域においてカソード領域８２が形成されていない領域には、Ｐ＋型のコレクタ領域が形成されてよい。トランジスタ部７０は、コレクタ領域を半導体基板の上面に投影した領域のうち、トレンチ部またはメサ部が形成されている領域であってよい。
図１ｂは、図１ａにおけるａ−ａ'断面の一例を示す図である。ａ−ａ'断面は、トランジスタ部７０およびダイオード部８０において、エミッタ領域１２、コンタクト領域１５およびベース領域１４を通過するＹＺ面である。コンタクト領域１５は、一例としてコンタクト領域であってよい。本例の半導体装置１００は、ａ−ａ'断面において、半導体基板１０、層間絶縁膜３８、エミッタ電極５２およびコレクタ電極２４を有する。エミッタ電極５２は、半導体基板１０の上面２１および層間絶縁膜３８の上面に形成される。コレクタ電極２４は、半導体基板１０の下面２３に形成される。エミッタ電極５２およびコレクタ電極２４は、金属等の導電材料で形成される。
半導体基板１０は、シリコン基板であってよく、炭化シリコン基板であってよく、窒化ガリウム等の窒化物半導体基板等であってもよい。本例の半導体基板１０はシリコン基板である。
本例の半導体基板１０は、第１導電型のドリフト領域１８を備える。本例のドリフト領域１８はＮ−型である。ドリフト領域１８は、半導体基板１０において、他のドーピング領域が形成されずに残存した領域であってよい。即ち、ドリフト領域１８のドーピング濃度は、半導体基板１０のドーピング濃度であってよい。
ドリフト領域１８の下方には、第１導電型のバッファ領域２０が形成される。本例のバッファ領域２０はＮ＋型である。バッファ領域２０のドーピング濃度は、ドリフト領域１８のドーピング濃度よりも高い。バッファ領域２０は、ベース領域１４の下面側から広がる空乏層が、Ｐ＋型のコレクタ領域２２およびＮ＋型のカソード領域８２に到達することを防ぐフィールドストップ層として機能してよい。
ダイオード部８０は、バッファ領域２０の下方にＮ＋型のカソード領域８２を有する。カソード領域８２は、トランジスタ部７０のコレクタ領域２２と略同じ深さに設けられてよい。カソード領域８２がトランジスタ部７０のコレクタ領域２２と同じ深さに設けられることにより、ダイオード部８０は、インバータ等の電力変換回路で、他の半導体装置１００のトランジスタ部７０がターンオフする時に、逆方向に導通する還流電流を流す還流ダイオード（ＦＷＤ）として機能してよい。
トランジスタ部７０において、バッファ領域２０の下方には、Ｐ＋型のコレクタ領域２２が形成される。当該コレクタ領域２２は、境界メサ部６２の下面２３側の領域まで延伸していてよい。境界メサ部６２の下面２３までコレクタ領域２２が延伸していることにより、トランジスタ部７０のエミッタ領域１２と、ダイオード部８０のカソード領域８２との距離を確保することができる。このため、トランジスタ部７０のエミッタ領域１２を含むゲート構造部からドリフト領域１８に注入される電子が、ダイオード部８０のカソード領域８２に流出するのを防ぐことができる。
本例においては、カソード領域８２が境界メサ部６２の直下まで設けられる場合と比べて、境界メサ部６２のコンタクト領域１５と、ダイオード部８０のカソード領域８２との距離も長くすることができる。これにより、ダイオード部８０が導通するときに、ベース領域１４よりも高いドーピング濃度のコンタクト領域１５から、カソード領域８２への正孔の注入を抑えることができる。
第１トランジスタメサ部６０および境界メサ部６２においては、ドリフト領域１８の上方にＮ＋型の蓄積領域１６が設けられてよい。蓄積領域１６は、第１ゲートトレンチ部４０に接して設けられる。蓄積領域１６のドーピング濃度は、ドリフト領域１８のドーピング濃度よりも高い。蓄積領域１６を設けることで、キャリア注入促進効果（ＩＥ効果）を高めて、オン電圧を低減することができる。
第１トランジスタメサ部６０および境界メサ部６２においては、蓄積領域１６の上方に第２導電型のベース領域１４が設けられる。本例のベース領域１４はＰ−型である。ベース領域１４は、第１ゲートトレンチ部４０に接して設けられる。さらに、第１トランジスタメサ部６０においては、ベース領域１４と上面２１との間にエミッタ領域１２およびコンタクト領域１５が設けられる。エミッタ領域１２は、第１ゲートトレンチ部４０と接して設けられる。コンタクト領域１５は、ダミートレンチ部３０と接して設けられてよい。エミッタ領域１２のドーピング濃度は、ドリフト領域１８のドーピング濃度よりも高い。エミッタ領域１２のドーパントの一例はヒ素（Ａｓ）である。
境界メサ部６２においては、蓄積領域１６の上方にＰ＋型のコンタクト領域１５が設けられる。本例においては、コンタクト領域１５は、ダミートレンチ部３０に接して設けられる。境界メサ部６２には、上面２１においてエミッタ領域１２が設けられなくてよい。
ダイオードメサ部６４においては、ドリフト領域１８の上方にＮ＋型の蓄積領域１６が設けられてよい。また、ダイオードメサ部６４においては、蓄積領域１６の上方にベース領域１４が設けられてよい。ダイオードメサ部６４においては、カソード領域８２を投影した上面２１において、エミッタ領域１２は設けられなくてよい。
上面２１には、１つ以上の第１ゲートトレンチ部４０および１つ以上のダミートレンチ部３０が形成される。各トレンチ部は、上面２１からドリフト領域１８まで設けられる。エミッタ領域１２、コンタクト領域１５および蓄積領域１６の少なくともいずれかが設けられている領域においては、各トレンチ部はこれらの領域も貫通して、ドリフト領域１８に到達する。トレンチ部がドーピング領域を貫通するとは、ドーピング領域を形成してからトレンチ部を形成する順序で製造したものに限定されない。トレンチ部を形成した後に、トレンチ部の間にドーピング領域を形成したものも、トレンチ部がドーピング領域を貫通しているものに含まれる。
第１ゲートトレンチ部４０は、上面２１に形成されたゲートトレンチ、ゲート絶縁膜４２およびゲート導電部４４を有する。ゲート絶縁膜４２は、ゲートトレンチの内壁を覆って形成される。ゲート絶縁膜４２は、ゲートトレンチの内壁の半導体を酸化または窒化して形成してよい。ゲート導電部４４は、ゲートトレンチの内部においてゲート絶縁膜４２よりも内側に形成される。ゲート絶縁膜４２は、ゲート導電部４４と半導体基板１０とを絶縁する。ゲート導電部４４は、ポリシリコン等の導電材料で形成される。第１ゲートトレンチ部４０は、上面２１において層間絶縁膜３８により覆われる。
ゲート導電部４４は、半導体基板１０の深さ方向において、ゲート絶縁膜４２を挟んで第１トランジスタメサ部６０側で隣接するベース領域１４と対向する領域を含む。ゲート導電部４４に所定の電圧が印加されると、ベース領域１４のうちゲートトレンチに接する界面の表層に電子の反転層によるチャネルが形成される。
ダミートレンチ部３０は、図１ｂにおいて、第１ゲートトレンチ部４０と同一の構造を有してよい。ダミートレンチ部３０は、上面２１側に形成されたダミートレンチ、ダミー絶縁膜３２およびダミー導電部３４を有する。ダミー絶縁膜３２は、ダミートレンチの内壁を覆って形成される。ダミー導電部３４は、ダミートレンチの内部に形成され、且つ、ダミー絶縁膜３２よりも内側に形成される。ダミー絶縁膜３２は、ダミー導電部３４と半導体基板１０とを絶縁する。ダミートレンチ部３０は、上面２１において層間絶縁膜３８により覆われる。
図１ｃは、図１ａにおける領域Ａ１の拡大図である。領域Ａ１とは、図１ａにおいて同じ規則で配列された構成の一部を示すものである。図１ｃに示す通り、本例の半導体装置１００においては、第１トランジスタメサ部６０の上面に、第１ゲートトレンチ部４０と接して、エミッタ領域１２およびコンタクト領域１５が設けられる。エミッタ領域１２およびコンタクト領域１５は、第１ゲートトレンチ部４０の延伸方向に交互に設けられる。また、第１トランジスタメサ部６０の上面に、ダミートレンチ部３０と接して、エミッタ領域１２およびコンタクト領域１５が設けられる。
本例の半導体装置１００は、図１ｃに示す通り、エミッタ領域１２のＸ軸方向の幅が、ＸＹ面内においてステップ状に変化してよい。また、エミッタ領域１２の第１ゲートトレンチ部４０に接するＸ軸方向の幅Ｗｅｇは、エミッタ領域１２のダミートレンチ部３０に接するＸ軸方向の幅Ｗｅｄよりも大きくてよい。幅Ｗｅｇは、幅Ｗｅｄより２倍から５倍大きくてよい。また、コンタクト領域１５のダミートレンチ部３０に接するＸ軸方向の幅Ｗｃｄは、コンタクト領域１５の第１ゲートトレンチ部４０に接するＸ軸方向の幅Ｗｃｇよりも大きくてよい。幅Ｗｃｄは、幅Ｗｃｇより２倍から５倍大きくてよい。
本例の半導体装置１００において、エミッタ領域１２はダミートレンチ部３０と接してよい。また、コンタクト領域１５は第１ゲートトレンチ部４０と接してよい。
エミッタ領域１２の第１ゲートトレンチ部４０に接するＸ軸方向の幅Ｗｅｇは、図１ｃに示す通り、コンタクト領域１５の第１ゲートトレンチ部４０に接するＸ軸方向の幅Ｗｃｇより大きい。幅Ｗｅｇは、幅Ｗｃｇより２倍から５倍大きくてよい。幅Ｗｅｇを大きく設けることで、トランジスタ部７０の飽和電流を大きくすることができる。
コンタクト領域１５のダミートレンチ部３０に接するＸ軸方向の幅Ｗｃｄは、図１ｃに示す通り、エミッタ領域１２のダミートレンチ部３０に接するＸ軸方向の幅Ｗｅｄよりも大きい。幅Ｗｃｄは、幅Ｗｅｄより２倍から５倍大きくてよい。Ｗｃｄを大きく設けることで、トランジスタ部７０のラッチアップ耐量を大きくすることができる。
本例の半導体装置１００は、幅Ｗｅｇおよび幅Ｗｃｇを上記の大小関係とすることで、第１ゲートトレンチ部４０に接する側において、トランジスタ部７０のラッチアップ耐量は勿論、飽和電流特性をより優先的に改善する。また、幅Ｗｃｄおよび幅Ｗｅｄを上記の大小関係とすることで、ダミートレンチ部３０に接する側において、トランジスタ部７０のラッチアップ耐量を改善する。即ち、本例の半導体装置１００は、トランジスタ部７０全体において、飽和電流特性およびラッチアップ耐量のバランスを良好にすることができる。
エミッタ領域１２において、端部Ｓは、エミッタ領域１２のＸ軸方向の幅がステップ状に変化する、エミッタ領域１２の端である。端部Ｓは、図１ｃに示す通り、コンタクトホール５４の下方に配置されてよい。また、エミッタ領域１２およびコンタクト領域１５は、図１ｃに示す通り、コンタクトホール５４の下方にて、ダミートレンチ部３０から第１ゲートトレンチ部４０の方向に隣り合って接してよい。即ち、エミッタ領域１２およびコンタクト領域１５は、Ｘ軸方向に平行な境界Ｂｄｖを有するＰＮ接合を形成してよい。
端部Ｓおよび境界Ｂｄｖがコンタクトホール５４の下方に存在することで、第１ゲートトレンチ部４０から端部Ｓおよび境界ＢｄｖまでのＹ軸方向の距離を確保することができる。このため、コンタクト領域１５のドーパントが第１ゲートトレンチ部４０に達するのを防ぎ、トランジスタ部７０の閾値電圧ばらつきを抑制することができる。また、コンタクトホール５４に接するコンタクト領域１５の面積を確保できるので、キャリアを容易に引き抜くことができる。
エミッタ領域１２とコンタクト領域１５は、図１ｃに示す通り、コンタクトホール５４の下方にて、第１ゲートトレンチ部４０の延伸方向に隣り合って接してよい。即ち、エミッタ領域１２およびコンタクト領域１５は、Ｙ軸方向に平行な境界Ｂｄｈを有するＰＮ接合を形成してよい。境界Ｂｄｈがコンタクトホール５４の下方に存在することで、製造ばらつきにより、コンタクトホール５４が第１トランジスタメサ部６０の中央からＹ軸方向正負何れの側にずれても、後述する図１４ａの比較例よりも、エミッタ領域１２とコンタクトとの接触面積のばらつき、およびコンタクト領域１５とコンタクトとの接触面積のばらつきを抑制することができる。
図２ａは、本発明の他の実施形態に係る半導体装置１００の上面を部分的に示す図である。図２ａに示す半導体装置１００は、図１ａにおいて、コンタクトホール５４の下方に存在する、エミッタ領域１２とコンタクト領域１５との境界が、第１ゲートトレンチ部４０の側に存在する点で、図１ａに示す半導体装置１００と異なる。
図２ｂは、図２ａにおける領域Ａ２の拡大図である。領域Ａ２とは、図２ａにおいて同じ規則で配列された構成の一部を示すものである。図２ｂに示す半導体装置１００は、図１ｃにおいて、端部Ｓが、半導体基板１０の上面視で、コンタクトホール５４と第１ゲートトレンチ部４０との間に配置され、コンタクトホール５４の下方に境界Ｂｄｖを有さない点で、図１ｃに示す半導体装置１００と異なる。
コンタクトホール５４のＹ軸方向正側におけるエミッタ領域１２のＸ軸方向の幅Ｗｎｌ１と、Ｙ軸方向負側におけるエミッタ領域１２のＸ軸方向の幅Ｗｎｒ１は等しくてよい。ここで、幅Ｗｎｌ１と幅Ｗｎｒ１が等しいとは、幅Ｗｎｌ１と幅Ｗｎｒ１が５％以内の誤差範囲で一致する場合をいう。本明細書において「等しい」、「同じ」、「同一」等同等と記載した場合、５％以内の誤差を含んでよい。また、幅Ｗｎｌ１および幅Ｗｎｒ１は、図１ｃにおける幅Ｗｅｄと等しくてよく、異なっていてもよい。
本例の半導体装置１００は、第１トランジスタメサ部６０に占めるコンタクト領域１５の割合が、図１ｃに示す半導体装置１００よりも大きい。このため、本例の半導体装置１００は、図１ｃに示す半導体装置１００と比較して、飽和電流特性は勿論、ラッチアップ耐量をより重視した半導体装置１００とすることができる。
エミッタ領域１２とコンタクト領域１５は、図２ｂに示す通り、コンタクトホール５４の下方にて、Ｙ軸方向に平行な境界Ｂｄｈを有するＰＮ接合を形成する。このため、製造ばらつきにより、コンタクトホール５４が第１トランジスタメサ部６０の中央からＹ軸方向正負何れの側にずれても、図１ｃの半導体装置１００よりも、エミッタ領域１２とコンタクトとの接触面積のばらつき、およびコンタクト領域１５とコンタクトとの接触面積のばらつきを抑制することができる。
第１ゲートトレンチ部４０から端部Ｓおよび境界ＢｄｖまでのＹ軸方向の距離は、コンタクト領域１５のドーパントが第１ゲートトレンチ部４０に達しない値とする。特に、製造時のばらつきによって、第１ゲートトレンチ部４０から端部Ｓおよび境界ＢｄｖまでのＹ軸方向の距離の最小値が、ゼロよりも大きければよい。これにより、コンタクト領域１５のドーパントが第１ゲートトレンチ部４０に達するのを防ぎ、トランジスタ部７０の閾値電圧ばらつきを抑制することができる。
図３ａは、本発明の他の実施形態に係る半導体装置１００の上面を部分的に示す図である。図３ａに示す半導体装置１００は、図１ａにおいて、コンタクトホール５４の下方に存在する、エミッタ領域１２とコンタクト領域１５との境界が、ダミートレンチ部３０の側に存在する点で、図１ａに示す半導体装置１００と異なる。
図３ｂは、図３ａにおける領域Ａ３の拡大図である。領域Ａ３とは、図３ａにおいて同じ規則で配列された構成の一部を示すものである。図３ｂに示す半導体装置１００は、図１ｃにおいて、端部Ｓが、半導体基板１０の上面視で、コンタクトホール５４とダミートレンチ部３０との間に配置され、コンタクトホール５４の下方に境界Ｂｄｖを有さない点で、図１ｃに示す半導体装置１００と異なる。
コンタクトホール５４のＹ軸方向正側におけるエミッタ領域１２のＸ軸方向の幅Ｗｎｌ２と、Ｙ軸方向負側におけるエミッタ領域１２のＸ軸方向の幅Ｗｎｒ２は等しくてよい。また、幅Ｗｎｌ２および幅Ｗｎｒ２は、図１ｃにおける幅Ｗｅｇと等しくてよく、異なっていてもよい。
本例の半導体装置１００は、第１トランジスタメサ部６０に占めるコンタクト領域１５の割合が、図１ｃに示す半導体装置１００よりも小さい。このため、本例の半導体装置１００は、図１ｃに示す半導体装置１００と比較して、ラッチアップ耐量は勿論、エミッタ領域１２とエミッタ電極とのコンタクト抵抗低減を重視した半導体装置１００とすることができる。
本例の半導体装置１００は、端部Ｓが、半導体基板１０の上面視でコンタクトホール５４とダミートレンチ部３０との間に配置されるので、第１ゲートトレンチ部４０から端部Ｓおよび境界ＢｄｖまでのＹ軸方向の距離を、図１ｃの半導体装置１００よりも確保することができる。このため、コンタクト領域１５のドーパントが第１ゲートトレンチ部４０に達するのを防ぎ、トランジスタ部７０の閾値電圧ばらつきを、図１ｃに示す半導体装置１００よりもさらに抑制することができる。
エミッタ領域１２とコンタクト領域１５は、図３ｂに示す通り、コンタクトホール５４の下方にて、Ｙ軸方向に平行な境界Ｂｄｈを有するＰＮ接合を形成する。このため、製造ばらつきにより、コンタクトホール５４が第１トランジスタメサ部６０の中央からＹ軸方向正負何れの側にずれても、図２ｂの半導体装置１００と同様に、エミッタ領域１２とコンタクトとの接触面積のばらつき、およびコンタクト領域１５とコンタクトとの接触面積のばらつきを抑制することができる。
図４ａは、本発明の他の実施形態に係る半導体装置１００の上面を部分的に示す図である。図４ａに示す半導体装置１００は、図１ａにおいて、Ｘ軸方向の最も負側の領域を除き、エミッタ領域１２のみが第１ゲートトレンチ部４０に接して設けられる点で、図１ａに示す半導体装置１００と異なる。
図４ｂは、図４ａにおける領域Ａ４の拡大図である。領域Ａ４とは、図４ａにおいて同じ規則で配列された構成の一部を示すものである。図４ｂに示す半導体装置１００は、図１ｃにおいて、Ｘ軸方向の最も負側の領域を除き、エミッタ領域１２が、第１ゲートトレンチ部４０に接してＸ軸方向に連続的に配置される点で、図１ｃに示す半導体装置１００と異なる。
エミッタ領域１２が第１ゲートトレンチ部４０に接してＸ軸方向に連続的に配置されるとは、第１トランジスタメサ部６０の上面において、Ｘ軸方向の最も負側の領域および図示されないＸ軸方向の最も正側の領域を除き、Ｘ軸方向にエミッタ領域１２のみが第１ゲートトレンチ部４０に接することをいう。
本例の半導体装置１００は、エミッタ領域１２が、第１ゲートトレンチ部４０に接してＸ軸方向に連続的に配置されるので、トランジスタ部７０の飽和電流特性を、図１ｃに示す半導体装置１００よりも改善することができる。また、本例の半導体装置１００は、エミッタ領域１２が、第１ゲートトレンチ部４０に接してＸ軸方向に連続的に配置されるので、図１ｃに示す半導体装置１００よりもトランジスタ部７０の相互コンダクタンスを高くすることができる。このため、トランジスタ部７０を低抵抗化することができる。
エミッタ領域１２とコンタクト領域１５は、図４ｂに示す通り、コンタクトホール５４の下方にて、Ｘ軸方向の境界Ｂｄｖを有するＰＮ接合を形成してよい。境界Ｂｄｖがコンタクトホール５４の下方に存在することで、第１ゲートトレンチ部４０から境界ＢｄｖまでのＹ軸方向の距離を確保することができる。このため、コンタクト領域１５のドーパントが第１ゲートトレンチ部４０に達するのを防ぎ、トランジスタ部７０の閾値電圧ばらつきを抑制することができる。
エミッタ領域１２とコンタクト領域１５は、図４ｂに示す通り、コンタクトホール５４の下方にて、Ｙ軸方向の境界Ｂｄｈを有するＰＮ接合を形成してよい。境界Ｂｄｈがコンタクトホール５４の下方に存在することで、製造ばらつきにより、コンタクトホール５４が第１トランジスタメサ部６０の中央からＹ軸方向正側にずれても、エミッタ領域１２とコンタクトとの接触面積のばらつき、およびコンタクト領域１５とコンタクトとの接触面積のばらつきを抑制することができる。
図５ａは、本発明の他の実施形態に係る半導体装置１００の上面を部分的に示す図である。図５ａに示す半導体装置１００は、図１ａにおいて、エミッタ領域１２がダミートレンチ部３０と離間している点で、図１ａに示す半導体装置１００と異なる。
図５ｂは、図５ａにおける領域Ａ５の拡大図である。領域Ａ５とは、図５ａにおいて同じ規則で配列された構成の一部を示すものである。図５ｂに示す半導体装置１００は、図１ｃにおいて、エミッタ領域１２がダミートレンチ部３０と離間している点で、図１ｃに示す半導体装置１００と異なる。また、コンタクト領域１５が第１ゲートトレンチ部４０と離間している点で、図１ｃに示す半導体装置１００と異なる。
図５ｂに示す半導体装置１００は、コンタクトホール５４の下方において、図１ｃに示す半導体装置１００と同じ構成を有する。このため、図１ｃに示す半導体装置１００と同様に、トランジスタ部７０の閾値電圧のばらつきを抑制することができる。また、エミッタ領域１２とコンタクトとの接触面積のばらつき、およびコンタクト領域１５とコンタクトとの接触面積のばらつきを抑制することができる。
本例の半導体装置１００は、図４ｂに示す半導体装置１００と同様に、エミッタ領域１２が、第１ゲートトレンチ部４０に接してＸ軸方向に連続的に配置される。このため、図１ｃに示す半導体装置１００よりも、トランジスタ部７０の飽和電流特性を改善することができる。また、トランジスタ部７０の相互コンダクタンスを高くすることができるので、トランジスタ部７０を低抵抗化することができる。
本例の半導体装置１００は、第１トランジスタメサ部６０に占めるコンタクト領域１５の割合が、図１ｃに示す半導体装置１００よりも大きい。このため、本例の半導体装置１００は、図１ｃに示す半導体装置１００と比較して、飽和電流特性は勿論、ラッチアップ耐量をより重視した半導体装置１００とすることができる。
図６ａは、本発明の他の実施形態に係る半導体装置１００の上面を部分的に示す図である。図６ａに示す半導体装置１００は、図２ａにおいて、第２導電型領域が第１中間領域１７−１をさらに有する点で、図２ａに示す半導体装置１００と異なる。また、図２ａにおいて、第２導電型領域が第２導電型のコンタクト領域１５−１および第２導電型の第２中間領域１７−２を有する点で、図２ａに示す半導体装置１００と異なる。
図６ｂは、図６ａにおける領域Ａ６の拡大図である。領域Ａ６とは、図６ａにおいて同じ規則で配列された構成の一部を示すものである。図６ｂに示す半導体装置１００は、図２ｂにおいて、第２導電型領域が第１中間領域１７−１をさらに有する点で、図２ｂに示す半導体装置１００と異なる。また、図２ｂにおいて、第２導電型領域が第２導電型のコンタクト領域１５−１および第２導電型の第２中間領域１７−２を有する点で、図２ｂに示す半導体装置１００と異なる。
本例のコンタクト領域１５−１および第２中間領域１７−２は、共にＰ＋型である。第１中間領域１７−１、コンタクト領域１５−１および第２中間領域１７−２は、第２導電型領域の一例である。
第１中間領域１７−１は、ダミートレンチ部３０およびエミッタ領域１２に挟まれ、ダミートレンチ部３０およびエミッタ領域１２の双方に接してよい。第１中間領域１７−１のドーピング濃度は、コンタクト領域１５のドーピング濃度よりも低くてよい。あるいは、第１中間領域１７−１のドーピング濃度は、ベース領域１５のドーピング濃度と等しくてよい。
第２中間領域１７−２は、第１ゲートトレンチ部４０およびコンタクト領域１５−１に挟まれ、第１ゲートトレンチ部４０およびコンタクト領域１５−１の双方に接してよい。コンタクト領域１５−１のドーピング濃度は、コンタクト領域１５のドーピング濃度と等しくてよい。第２中間領域１７−２のドーピング濃度は、コンタクト領域１５−１のドーピング濃度よりも低くてよい。第２中間領域１７−２のドーピング濃度は、ベース領域１５のドーピング濃度より高くてよい。あるいは、第２中間領域１７−２のドーピング濃度は、ベース領域１５のドーピング濃度と等しくてもよい。第２中間領域１７−２のドーピング濃度は、ベース領域１５のドーピング濃度より高い方が、ラッチアップを抑制しやすい。
第２中間領域１７−２のドーピング濃度は、第１中間領域１７−１のドーピング濃度より高くてよい。あるいは、第２中間領域１７−２のドーピング濃度は、第１中間領域１７−１のドーピング濃度より低くてもよい。
本例の半導体装置１００は、第１ゲートトレンチ部４０およびコンタクト領域１５−１の双方に接する第２中間領域１７−２を有するので、コンタクト領域１５−１をドーピングする際、図２ｂに示す半導体装置１００よりも、エミッタ領域１２の端部Ｓ近傍がＹ軸負方向に浸食されにくい。このため、トランジスタ部７０のＹ軸方向に広がるチャネル深さを確保することができる。このため、トランジスタ部７０の閾値電圧への影響を抑制することができる。
本例の半導体装置１００は、コンタクトホール５４の下方において、図２ｂに示す半導体装置１００と同じ構成を有する。このため、図２ｂに示す半導体装置１００と同様に、製造ばらつきにより、コンタクトホール５４が第１トランジスタメサ部６０の中央からＹ軸方向正負何れの側にずれても、エミッタ領域１２とコンタクトとの接触面積のばらつき、およびコンタクト領域１５とコンタクトとの接触面積のばらつきを抑制することができる。
図７ａは、本発明の他の実施形態に係る半導体装置１００の上面を部分的に示す図である。図７ａに示す半導体装置１００は、図４ａにおいて、エミッタ領域１２がダミートレンチ部３０と離間している点で、図４ａに示す半導体装置１００と異なる。
図７ｂは、図７ａにおける領域Ａ７の拡大図である。領域Ａ７とは、図７ａにおいて同じ規則で配列された構成の一部を示すものである。図７ｂに示す半導体装置１００は、図４ｂにおいて、エミッタ領域１２がダミートレンチ部３０と離間している点で、図４ｂに示す半導体装置１００と異なる。図７ｂに示す半導体装置１００は、コンタクトホール５４の下方において、図４ｂに示す半導体装置１００と同じ構成を有する。このため、図４ｂに示す半導体装置１００と同様に、図１ｃに示す半導体装置１００よりもトランジスタ部７０の飽和電流特性を改善することができる。また、トランジスタ部７０の閾値電圧ばらつきを抑制することができる。また、製造ばらつきにより、コンタクトホール５４が第１トランジスタメサ部６０の中央からＹ軸方向正側にずれても、エミッタ領域１２とコンタクトとの接触面積のばらつき、およびコンタクト領域１５とコンタクトとの接触面積のばらつきを抑制することができる。
本例の半導体装置１００は、図４ｂに示す半導体装置１００と同様に、エミッタ領域１２が、第１ゲートトレンチ部４０に接してＸ軸方向に連続的に配置される。このため、図１ｃに示す半導体装置１００よりも、トランジスタ部７０の飽和電流特性を改善することができる。また、トランジスタ部７０の相互コンダクタンスを高くすることができるので、トランジスタ部７０を低抵抗化することができる。
本例の半導体装置１００は、第１トランジスタメサ部６０に占めるコンタクト領域１５の割合が、図４ｂに示す半導体装置１００よりも大きい。このため、本例の半導体装置１００は、図４ｂに示す半導体装置１００と比較して、飽和電流特性は勿論、ラッチアップ耐量をより重視した半導体装置１００とすることができる。
図８ａは、本発明の他の実施形態に係る半導体装置１００の上面を部分的に示す図である。図８ａに示す半導体装置１００は、図１ａにおいて、第１ゲートトレンチ部４０と接するコンタクト領域１５のＸ軸方向の幅ＷＰ１が、ダミートレンチ部３０と接するエミッタ領域１２のＸ軸方向の幅ＷＮ１よりも小さい点で、図１ａに示す半導体装置１００と異なる。
図８ｂは、図８ａにおける領域Ａ８の拡大図である。領域Ａ８とは、図８ａにおいて同じ規則で配列された構成の一部を示すものである。図８ｂに示す半導体装置１００は、図１ｃに示す半導体装置１００において、第１ゲートトレンチ部４０と接するコンタクト領域１５のＸ軸方向の幅ＷＰ１が、ダミートレンチ部３０と接するエミッタ領域１２のＸ軸方向の幅ＷＮ１よりも小さい点で、図１ｃに示す半導体装置１００と異なる。
本例の半導体装置１００は、第１トランジスタメサ部６０に占めるコンタクト領域１５の割合が、図１ｃに示す半導体装置１００よりも小さい。また、第１トランジスタメサ部６０に占めるエミッタ領域１２の割合が、図１ｃに示す半導体装置１００よりも大きい。このため、本例の半導体装置１００は、図１ｃに示す半導体装置１００と比較して、ラッチアップ耐量は勿論、飽和電流特性をより重視した半導体装置１００とすることができる。
図９ａは、本発明の他の実施形態に係る半導体装置１００の上面を部分的に示す図である。図９ａに示す半導体装置１００は、図６ａにおいて、第１ゲートトレンチ部４０と接する第２中間領域１７−２の幅ＷＰ２が、エミッタ領域１２のダミートレンチ部３０と接する幅ＷＮ２よりも小さい点で、図６ａに示す半導体装置１００と異なる。
図９ｂは、図９ａにおける領域Ａ９の拡大図である。領域Ａ９とは、図９ａにおいて同じ規則で配列された構成の一部を示すものである。図９ｂに示す半導体装置１００は、図６ｂに示す半導体装置１００において、第１ゲートトレンチ部４０と接する第２中間領域１７−２の幅ＷＰ２が、エミッタ領域１２のダミートレンチ部３０と接する幅ＷＮ２よりも小さい点で、図６ｂに示す半導体装置１００と異なる。
本例の半導体装置１００は、第１ゲートトレンチ部４０およびコンタクト領域１５−１の双方に接する第２中間領域１７−２を有するので、図６ｂに示す半導体装置１００と同様に、コンタクト領域１５−１をドーピングする際、エミッタ領域１２の端部Ｓ近傍がＹ軸負方向に浸食されにくい。このため、トランジスタ部７０のＹ軸方向に広がるチャネル深さを確保することができる。このため、トランジスタ部７０の閾値電圧への影響を抑制することができる。
本例の半導体装置１００は、第１トランジスタメサ部６０に占めるエミッタ領域１２の割合が、図６ｂに示す半導体装置１００よりも大きい。このため、本例の半導体装置１００は、図６ｂに示す半導体装置１００と比較して、ラッチアップ耐量は勿論、飽和電流特性をより重視した半導体装置１００とすることができる。
図１０ａは、本発明の他の実施形態に係る半導体装置１００の上面を部分的に示す図である。図１０ａに示す半導体装置１００は、図１ａにおいて、エミッタ領域１２のＸ軸方向の幅が、幅Ｗｅｇから幅Ｗｅｄまで、ＸＹ面内において連続的に変化する点で、図１ａに示す半導体装置１００と異なる。また、コンタクト領域１５のＸ軸方向の幅が、幅Ｗｃｄから幅Ｗｃｇまで、ＸＹ面内において連続的に変化する点で、図１ａの半導体装置１００と異なる。
図１０ｂは、図１０ａにおける領域Ａ１０の拡大図である。領域Ａ１０とは、図１０ａにおいて同じ規則で配列された構成の一部を示すものである。図１０ｂに示す半導体装置１００は、図１ｃにおいて、エミッタ領域１２のＸ軸方向の幅が、幅Ｗｅｇから幅Ｗｅｄまで、ＸＹ面内において連続的に変化する点で、図１ｃに示す半導体装置１００と異なる。また、コンタクト領域１５のＸ軸方向の幅が、幅Ｗｃｄから幅Ｗｃｇまで、ＸＹ面内において連続的に変化する点で、図１ｃの半導体装置１００と異なる。ここで、幅が連続的に変化するとは、幅が滑らかに変化し、不連続な変化が無いことをいう。エミッタ領域１２のＸ軸方向の幅は、コンタクトホール５４よりＹ軸方向負側において、エミッタ領域１２からコンタクト領域１５の方向に凸形状に変化する。また、コンタクト領域１５のＸ軸方向の幅は、コンタクトホール５４よりＹ軸方向正側において、コンタクト領域１５からエミッタ領域１２の方向に凸形状に変化する。
エミッタ領域１２およびコンタクト領域１５は、図１０ｂに示す通り、ＰＮ接合の境界Ｂｄｖｈ１を介して接する。境界Ｂｄｖｈ１は、Ｘ軸方向成分およびＹ軸方向成分の双方を有する。境界Ｂｄｖｈ１のＹ軸方向成分がコンタクトホール５４の下方に存在することで、製造ばらつきにより、コンタクトホール５４が第１トランジスタメサ部６０の中央からＹ軸方向正負何れの側にずれても、エミッタ領域１２とコンタクトとの接触面積のばらつき、およびコンタクト領域１５とコンタクトとの接触面積のばらつきを抑制することができる。
図１１ａは、本発明の他の実施形態に係る半導体装置１００の上面を部分的に示す図である。図１１ａに示す半導体装置１００は、図１０ａにおいて、エミッタ領域１２のＸ軸方向の幅が、コンタクトホール５４よりＹ軸方向正負何れの側においても、エミッタ領域１２からコンタクト領域１５の方向に凸形状に変化する点で、図１０ａに示す半導体装置１００と異なる。また、コンタクト領域１５のＸ軸方向の幅が、コンタクトホール５４よりＹ軸方向正負何れの側においても、コンタクト領域１５からエミッタ領域１２の方向に凹形状に変化する点で、図１０ａに示す半導体装置１００と異なる。
図１１ｂは、図１１ａにおける領域Ａ１１の拡大図である。領域Ａ１１とは、図１１ａにおいて同じ規則で配列された構成の一部を示すものである。図１１ｂに示す半導体装置１００は、図１０ｂにおいて、エミッタ領域１２のＸ軸方向の幅が、コンタクトホール５４よりＹ軸方向正負何れの側においても、エミッタ領域１２からコンタクト領域１５の方向に凸形状に変化する点で、図１０ｂに示す半導体装置１００と異なる。また、コンタクト領域１５のＸ軸方向の幅が、コンタクトホール５４よりＹ軸方向正負何れの側においても、コンタクト領域１５からエミッタ領域１２の方向に凹形状に変化する点で、図１０ｂに示す半導体装置１００と異なる。
エミッタ領域１２およびコンタクト領域１５は、ＰＮ接合の境界Ｂｄｖｈ２を介して接する。境界Ｂｄｖｈ２は、Ｘ軸方向成分およびＹ軸方向成分の双方を有する。境界Ｂｄｖｈ２のＹ軸方向成分がコンタクトホール５４の下方に存在することで、製造ばらつきにより、コンタクトホール５４が第１トランジスタメサ部６０の中央からＹ軸方向正負何れの側にずれても、エミッタ領域１２とコンタクトとの接触面積のばらつき、およびコンタクト領域１５とコンタクトとの接触面積のばらつきを抑制することができる。
図１２ａは、本発明の他の実施形態に係る半導体装置１００の上面を部分的に示す図である。図１２ａに示す半導体装置１００は、コンタクトホール５４の下方において、Ｙ軸方向に平行な境界を有するＰＮ接合を形成する。エミッタ領域１２の第１ゲートトレンチ部４０に接するＸ軸方向の幅Ｗｅｇ'は、エミッタ領域１２のダミートレンチ部３０に接するＸ軸方向の幅Ｗｅｄ'よりも大きくてよい。幅Ｗｅｇ'は、幅Ｗｅｄ'より２倍から５倍大きくてよい。また、コンタクト領域１５のダミートレンチ部３０に接するＸ軸方向の幅Ｗｃｄ'は、コンタクト領域１５の第１ゲートトレンチ部４０に接するＸ軸方向の幅Ｗｃｇ'よりも大きくてよい。幅Ｗｃｄ'は、幅Ｗｃｇ'より２倍から５倍大きくてよい。
図１２ｂは、図１２ａにおける領域Ａ１２の拡大図である。領域Ａ１２とは、図１２ａにおいて同じ規則で配列された構成の一部を示すものである。図１２ｂに示す半導体装置１００は、端部Ｓが、半導体基板１０の上面視で、コンタクトホール５４と第１ゲートトレンチ部４０との間に配置され、コンタクトホール５４の下方に境界Ｂｄｖを有さない。また、コンタクトホール５４の下方において、Ｙ軸方向に平行な境界Ｂｄｈを有するＰＮ接合を形成する。このため、製造ばらつきにより、コンタクトホール５４が第１トランジスタメサ部６０の中央からＹ軸方向正負何れの側にずれても、図１ｃの半導体装置１００よりも、エミッタ領域１２とコンタクトとの接触面積のばらつき、およびコンタクト領域１５とコンタクトとの接触面積のばらつきを抑制することができる。
第１ゲートトレンチ部４０から端部Ｓおよび境界ＢｄｖまでのＹ軸方向の距離は、コンタクト領域１５のドーパントが第１ゲートトレンチ部４０に達しない値とする。特に、製造時のばらつきによって、第１ゲートトレンチ部４０から端部Ｓおよび境界ＢｄｖまでのＹ軸方向の距離の最小値が、ゼロよりも大きければよい。これにより、コンタクト領域１５のドーパントが第１ゲートトレンチ部４０に達するのを防ぎ、トランジスタ部７０の閾値電圧ばらつきを抑制することができる。
図１３ａは、本発明の他の実施形態に係る半導体装置１００の上面を部分的に示す図である。図１３ａに示す半導体装置１００は、図１２ａに示す半導体装置１００において、エミッタ領域１２のダミートレンチ部３０に接する幅が、図１２ａに示す半導体装置１００よりもＸ軸方向負側に突出して大きい点で、図１２ａに示す半導体装置１００と異なる。また、コンタクト領域１５のダミートレンチ部３０に接する幅が、図１２ａに示す半導体装置１００よりもＸ軸方向負側に凹んで小さい点で、図１２ａに示す半導体装置１００と異なる。
本例の半導体装置１００は、コンタクトホール５４の下方において、Ｙ軸方向に平行な境界を有するＰＮ接合を形成する。エミッタ領域１２の第１ゲートトレンチ部４０に接するＸ軸方向の幅Ｗｅｇ''は、エミッタ領域１２のダミートレンチ部３０に接するＸ軸方向の幅Ｗｅｄ''よりも大きくてよい。幅Ｗｅｇ''は、幅Ｗｅｄ''より２倍から５倍大きくてよい。また、コンタクト領域１５のダミートレンチ部３０に接するＸ軸方向の幅Ｗｃｄ''は、コンタクト領域１５の第１ゲートトレンチ部４０に接するＸ軸方向の幅Ｗｃｇ''よりも大きくてよい。幅Ｗｃｄ''は、幅Ｗｃｇ''より２倍から５倍大きくてよい。
図１３ｂは、図１３ａにおける領域Ａ１３の拡大図である。領域Ａ１３とは、図１３ａにおいて同じ規則で配列された構成の一部を示すものである。図１３ｂに示す半導体装置１００は、端部Ｓが、半導体基板１０の上面視で、コンタクトホール５４と第１ゲートトレンチ部４０との間およびコンタクトホール５４とダミートレンチ部３０との間に配置され、コンタクトホール５４の下方に境界Ｂｄｖを有さない。また、コンタクトホール５４の下方において、Ｙ軸方向に平行な境界Ｂｄｈを有するＰＮ接合を形成する。このため、製造ばらつきにより、コンタクトホール５４が第１トランジスタメサ部６０の中央からＹ軸方向正負何れの側にずれても、図１ｃの半導体装置１００よりも、エミッタ領域１２とコンタクトとの接触面積のばらつき、およびコンタクト領域１５とコンタクトとの接触面積のばらつきを抑制することができる。
第１ゲートトレンチ部４０から端部Ｓおよび境界ＢｄｖまでのＹ軸方向の距離は、コンタクト領域１５のドーパントが第１ゲートトレンチ部４０に達しない値とする。特に、製造時のばらつきによって、第１ゲートトレンチ部４０から端部Ｓおよび境界ＢｄｖまでのＹ軸方向の距離の最小値が、ゼロよりも大きければよい。これにより、コンタクト領域１５のドーパントが第１ゲートトレンチ部４０に達するのを防ぎ、トランジスタ部７０の閾値電圧ばらつきを抑制することができる。
本例の半導体装置１００は、第１トランジスタメサ部６０に占めるエミッタ領域１２の割合が、図１２ｂに示す半導体装置１００よりも大きい。このため、本例の半導体装置１００は、図１２ｂに示す半導体装置１００と比較して、ラッチアップ耐量は勿論、飽和電流特性をより重視した半導体装置１００とすることができる。
図１４ａは、第１比較例の半導体装置１５０の上面を部分的に示す図である。図１４ａの半導体装置１５０は、エミッタ領域１２のＸ軸方向の幅が、ダミートレンチ部３０から第１ゲートトレンチ部４０に渡って、幅ＷＮ３にて設けられる。また、コンタクト領域１５のＸ軸方向の幅が、ダミートレンチ部３０から第１ゲートトレンチ部４０に渡って、幅ＷＰ３にて設けられる。コンタクト領域１５は、一例としてコンタクト領域である。本比較例においては、ＷＮ３＜ＷＰ３である。このため、トランジスタ部７０のラッチアップ耐量を大きくすることができるが、飽和電流を大きくすることができない。
図１４ｂは、第２比較例の半導体装置１６０の上面を部分的に示す図である。半導体装置１６０は、エミッタ領域１２のＸ軸方向の幅が、ダミートレンチ部３０から第１ゲートトレンチ部４０に渡って、幅ＷＮ４にて設けられる。また、コンタクト領域１５のＸ軸方向の幅が、ダミートレンチ部３０から第１ゲートトレンチ部４０に渡って、幅ＷＰ４にて設けられる。コンタクト領域１５は、一例としてコンタクト領域である。本比較例においては、ＷＮ４＞ＷＰ４である。このため、図１４ａに示す第１比較例と反対に、トランジスタ部７０の飽和電流を大きくすることができるが、ラッチアップ耐量を大きくすることができない。
第１比較例の半導体装置１５０および第２比較例の半導体装置１６０は、トランジスタ部７０の飽和電流特性およびラッチアップ耐量が、トレードオフの関係にある。このため、トランジスタ部７０の飽和電流特性およびラッチアップ耐量のバランスを良好にすることができない。
図１４ｃは、第３比較例の半導体装置１７０の上面を部分的に示す図である。図１４ｃの半導体装置１７０は、コンタクトホール５４の下方のＹ軸方向中心から第１ゲートトレンチ部４０の側に、エミッタ領域１２が設けられる。また、コンタクトホール５４の下方のＹ軸方向中心からダミートレンチ部３０の側に、コンタクト領域１５が設けられる。コンタクト領域１５は、一例としてコンタクト領域である。
本比較例においては、エミッタ領域１２が、第１ゲートトレンチ部４０に、Ｘ軸方向の全領域にわたって接する。また、コンタクト領域１５が、ダミートレンチ部３０に、Ｘ軸方向の全領域にわたって接する。このため、飽和電流特性をおよびラッチアップ耐量の双方を大きくすることができる。しかし、エミッタ領域１２およびコンタクト領域１５は、コンタクトホール５４の下方で、Ｘ軸方向に平行な境界を有するＰＮ接合のみを形成する。このため、製造ばらつきにより、コンタクトホール５４がＹ軸方向正側にずれると、エミッタ領域１２とコンタクトとの接触を取ることができない。また、コンタクトホール５４がＹ軸方向負側にずれると、コンタクト領域１５とコンタクトとの接触を取ることができない。
図１５ａは、本発明の他の実施形態に係る半導体装置２００の上面を部分的に示す図である。図１５ａに示す半導体装置２００は、図１ａに示す半導体装置１００と異なり、一つのダミートレンチ部３０が第１ゲートトレンチ部４０に挟まれる。また、第１ゲートトレンチ部４０と隣り合って、ダミートレンチ部３０と反対側に、第２ゲートトレンチ部２４０が配置される。図１５ａに示す半導体装置２００は、図１ａに示す半導体装置１００と比較して、ゲートトレンチ部の密度が高い。このため、図１５ａに示す半導体装置２００は、図１ａに示す半導体装置１００と比較して、トランジスタ部７０を少ない面積で大電流化させることができる。
本例の第１ゲートトレンチ部４０は、半導体基板１０の上面に平行であって配列方向と垂直な延伸方向に沿って延伸する２つの延伸部分３９と、２つの延伸部分３９を接続する接続部分４１を有してよい。接続部分４１の少なくとも一部は、曲線状に形成されることが好ましい。ゲートランナー４８は、第１ゲートトレンチ部４０の接続部分４１において、ゲート導電部と接続してよい。
本例の第２ゲートトレンチ部２４０は、半導体基板１０の上面に平行であって配列方向と垂直な延伸方向に沿って延伸する２つの延伸部分２３９と、２つの延伸部分２３９を接続する接続部分２４１を有してよい。接続部分２４１の少なくとも一部は、曲線状に形成されることが好ましい。ゲートランナー４８は、第２ゲートトレンチ部２４０の接続部分２４１において、ゲート導電部と接続してよい。
ゲートランナー４８は、半導体基板の上面において、第１ゲートトレンチ部４０内のゲート導電部および第２ゲートトレンチ部２４０内のゲート導電部と接続される。本例のゲートランナー４８は、コンタクトホール４９の下方から、第１ゲートトレンチ部４０の先端部および第２ゲートトレンチ部２４０の先端部まで形成される。第１ゲートトレンチ部４０の先端部において、ゲート導電部は半導体基板の上面に露出している。また、第２ゲートトレンチ部２４０の先端部において、ゲート導電部は半導体基板の上面に露出している。第１ゲートトレンチ部４０および第２ゲートトレンチ部２４０は、ゲート導電部の当該露出した部分にて、ゲートランナー４８と接触する。
エミッタ電極５２は、第１ゲートトレンチ部４０、第２ゲートトレンチ部２４０、ダミートレンチ部３０、ウェル領域１１、エミッタ領域１２、ベース領域１４およびコンタクト領域１５の上方に形成される。ウェル領域１１はＰ＋型である。ウェル領域１１の拡散深さは、第１ゲートトレンチ部４０、第２ゲートトレンチ部２４０およびダミートレンチ部３０の深さよりも深くてよい。第１ゲートトレンチ部４０、第２ゲートトレンチ部２４０およびダミートレンチ部３０の、ゲート金属層５０側の一部の領域は、ウェル領域１１に形成される。第１ゲートトレンチ部４０、第２ゲートトレンチ部２４０およびダミートレンチ部３０の延伸方向の端の底は、ウェル領域１１に覆われてよい。
トランジスタ部７０においては、境界部９０を除き、第１ゲートトレンチ部４０およびダミートレンチ部３０に隣接して第１トランジスタメサ部６０が設けられる。また、第２ゲートトレンチ部２４０およびダミートレンチ部３０に隣接して第１トランジスタメサ部６０が設けられる。また、第１ゲートトレンチ部４０および第２ゲートトレンチ部２４０に隣接して第２トランジスタメサ部６６が設けられる。境界部９０には、各トレンチ部に隣接して境界メサ部６２が設けられる。また、トランジスタ部７０の境界部９０に隣接する領域には、第１ゲートトレンチ部４０およびダミートレンチ部３０に隣接して第２トランジスタメサ部６６が設けられる。
ダイオード部８０においては、隣り合うダミートレンチ部３０に挟まれた領域にダイオードメサ部６４が設けられる。第１トランジスタメサ部６０、境界メサ部６２、ダイオードメサ部６４および第２トランジスタメサ部６６のＸ軸方向における両端部には、一例としてベース領域１４が設けられている。なお、図１５ａにおいては、Ｘ軸方向の一方の端部のみを示している。
第１トランジスタメサ部６０の上面には、第１ゲートトレンチ部４０と接してエミッタ領域１２が設けられる。また、第１トランジスタメサ部６０の上面には、第２ゲートトレンチ部２４０と接してエミッタ領域１２が設けられる。また、第１トランジスタメサ部６０の上面にはコンタクト領域１５が設けられる。コンタクト領域１５は、一例としてコンタクト領域であってよい。
第１トランジスタメサ部６０において、エミッタ領域１２およびコンタクト領域１５は、第１ゲートトレンチ部４０の延伸方向に交互に繰り返し設けられてよい。また、エミッタ領域１２およびコンタクト領域１５は、第２ゲートトレンチ部２４０の延伸方向に交互に繰り返し設けられてよい。
トランジスタ部７０において、第２トランジスタメサ部６６の上面には、第１ゲートトレンチ部４０および第２ゲートトレンチ部２４０の双方に接してエミッタ領域１２が設けられる。また、第２トランジスタメサ部６６の上面には、第１ゲートトレンチ部４０および第２ゲートトレンチ部２４０との間に、コンタクト領域１５が設けられる。
境界メサ部６２およびダイオードメサ部６４は、図１ａに示す半導体装置１００と同じ構成を有する。境界部９０およびダイオード部８０は、図１ａに示す半導体装置１００と同じ構成を有する。
半導体装置２００は、半導体基板の内部において、ベース領域１４の下方に第１導電型の蓄積領域１６を有する。本例の蓄積領域１６はＮ＋型である。図１５ａにおいて、蓄積領域１６が形成される範囲を一点鎖線で示している。蓄積領域１６は、半導体基板の上面視で、−Ｘ軸方向の端のコンタクト領域１５またはエミッタ領域１２とコンタクトホール５４とが重なる領域から、＋Ｘ軸方向側に形成される。なお、蓄積領域１６は、ダミートレンチ部３０には接していなくてもよい。
図１５ｂは、図１５ａにおけるｚ−ｚ'断面の一例を示す図である。ｚ−ｚ'断面は、トランジスタ部７０およびダイオード部８０において、エミッタ領域１２、コンタクト領域１５およびベース領域１４を通過するＹＺ面である。本例の半導体装置２００は、ｚ−ｚ'断面において、半導体基板１０、層間絶縁膜３８、エミッタ電極５２およびコレクタ電極２４を有する。エミッタ電極５２は、半導体基板１０の上面２１および層間絶縁膜３８の上面に形成される。コレクタ電極２４は、半導体基板１０の下面２３に形成される。
本例の半導体基板１０は、第１導電型のドリフト領域１８を備える。本例のドリフト領域１８はＮ−型である。また、ドリフト領域１８の下方には第１導電型のバッファ領域２０が形成される。本例のバッファ領域２０はＮ＋型である。トランジスタ部７０において、バッファ領域２０の下方には、Ｐ＋型のコレクタ領域２２が形成される。当該コレクタ領域２２は、境界メサ部６２の下面２３側の領域まで延伸していてよい。
ダイオード部８０は、バッファ領域２０の下方にＮ＋型のカソード領域８２を有する。カソード領域８２は、トランジスタ部７０のコレクタ領域２２と同じ深さに設けられてよい。
第１トランジスタメサ部６０、第２トランジスタメサ部６６および境界メサ部６２において、ドリフト領域１８の上方に、Ｎ＋型の蓄積領域１６が設けられてよい。蓄積領域１６は、第１ゲートトレンチ部４０および第２ゲートトレンチ部２４０の双方に接して設けられる。
第１トランジスタメサ部６０、第２トランジスタメサ部６６および境界メサ部６２においては、蓄積領域１６の上方にＰ−型のベース領域１４が設けられる。ベース領域１４は、第１ゲートトレンチ部４０および第２ゲートトレンチ部２４０の双方に接して設けられる。また、第１トランジスタメサ部６０において、ベース領域１４と上面２１との間にエミッタ領域１２およびコンタクト領域１５が設けられる。また、当該ｚ−ｚ'断面において、第２トランジスタメサ部６６には、ベース領域１４と上面２１との間にエミッタ領域１２およびコンタクト領域１５のいずれかが設けられる。
エミッタ領域１２は、第１ゲートトレンチ部４０および第２ゲートトレンチ部２４０の双方に接して設けられる。コンタクト領域１５は、ダミートレンチ部３０と接して設けられてよい。
境界メサ部６２においては、ｚ−ｚ'断面において蓄積領域１６の上方にＰ＋型のコンタクト領域１５が設けられる。コンタクト領域１５は、ダミートレンチ部３０に隣接して設けられる。境界メサ部６２には、エミッタ領域１２が設けられなくてよい。
ダイオードメサ部６４においては、ドリフト領域１８の上方にＮ＋型の蓄積領域１６が設けられる。また、ダイオードメサ部６４においては、蓄積領域１６の上方にベース領域１４が設けられてよい。ダイオードメサ部６４においては、エミッタ領域１２は設けられなくてよい。
上面２１には、１つ以上の第１ゲートトレンチ部４０、１つ以上の第２ゲートトレンチ部２４０および１つ以上のダミートレンチ部３０が形成される。各トレンチ部は、上面２１からドリフト領域１８まで設けられる。エミッタ領域１２、コンタクト領域１５および蓄積領域１６の少なくともいずれかが設けられている領域においては、各トレンチ部はこれらの領域も貫通して、ドリフト領域１８に到達する。ダミートレンチ部３０は、図１５ｂにおいて、第１ゲートトレンチ部４０および第２ゲートトレンチ部２４０と同一の構造を有してよい。
第１ゲートトレンチ部４０は、上面２１に形成されたゲートトレンチ、ゲート絶縁膜４２およびゲート導電部４４を有する。ゲート絶縁膜４２は、ゲートトレンチの内壁を覆って形成される。ゲート導電部４４は、ゲートトレンチの内部においてゲート絶縁膜４２よりも内側に形成される。ゲート絶縁膜４２は、ゲート導電部４４と半導体基板１０とを絶縁する。第１ゲートトレンチ部４０は、上面２１において層間絶縁膜３８により覆われる。ゲート導電部４４は、半導体基板１０の深さ方向において、ゲート絶縁膜４２を挟んで第１トランジスタメサ部６０側で隣接するベース領域１４と対向する領域を含む。
第２ゲートトレンチ部２４０は、上面２１に形成されたゲートトレンチ、ゲート絶縁膜２４２およびゲート導電部２４４を有する。ゲート絶縁膜２４２は、ゲートトレンチの内壁を覆って形成される。ゲート導電部２４４は、ゲートトレンチの内部においてゲート絶縁膜２４２よりも内側に形成される。ゲート絶縁膜２４２は、ゲート導電部２４４と半導体基板１０とを絶縁する。第２ゲートトレンチ部２４０は、上面２１において層間絶縁膜３８により覆われる。ゲート導電部２４４は、半導体基板１０の深さ方向において、ゲート絶縁膜２４２を挟んで第２トランジスタメサ部６６側で隣接するベース領域１４と対向する領域を含む。
ダミートレンチ部３０は、図１５ｂにおいて、第１ゲートトレンチ部４０と同一の構造を有してよい。ダミートレンチ部３０は、上面２１側に形成されたダミートレンチ、ダミー絶縁膜３２およびダミー導電部３４を有する。ダミートレンチ部３０は、上面２１において層間絶縁膜３８により覆われる。
図１５ｃは、図１５ａにおける領域Ｂ１の拡大図である。領域Ｂ１とは、図１５ａにおいて同じ規則で配列された構成の一部を示すものである。図１５ｃに示す通り、本例の半導体装置２００においては、第１トランジスタメサ部６０の上面に、第１ゲートトレンチ部４０と接して、エミッタ領域１２およびコンタクト領域１５が設けられる。エミッタ領域１２およびコンタクト領域１５は、第１ゲートトレンチ部４０の延伸方向に交互に繰り返し設けられる。また、第２トランジスタメサ部６６の上面に、第１ゲートトレンチ部４０および第２ゲートトレンチ部２４０と接して、エミッタ領域１２およびコンタクト領域１５が設けられる。エミッタ領域１２およびコンタクト領域１５は、第１ゲートトレンチ部４０の延伸方向に交互に繰り返し設けられる。また、第１トランジスタメサ部６０の上面に、ダミートレンチ部３０に接して、エミッタ領域１２およびコンタクト領域１５が設けられる。エミッタ領域１２およびコンタクト領域１５は、第１ゲートトレンチ部４０の延伸方向に交互に繰り返し設けられる。エミッタ領域１２は、ダミートレンチ部３０と接しなくてもよい。また、コンタクト領域１５は、第１ゲートトレンチ部４０と接しなくてもよい。
本例の半導体装置２００は、第１トランジスタメサ部６０において、図１５ｃに示す通り、図１ｃに示す半導体装置１００と同様に、エミッタ領域１２のＸ軸方向の幅がＸＹ面内においてステップ状に変化してよい。本例の半導体装置２００は、図１５ｃに示す通り、第２トランジスタメサ部６６において、第１トランジスタメサ部６０と異なり、エミッタ領域１２およびコンタクト領域１５が、Ｙ軸方向に平行な境界を有するＰＮ接合のみを形成して、Ｘ軸方向に交互に配置されてよい。図１５ｃに示す半導体装置２００においては、一点鎖線で示した領域Ｃで示す長方形状のエミッタ領域１２、および二点鎖線で示した領域Ｄで示す長方形状のコンタクト領域１５が、Ｘ軸方向に交互に配置される一例を示している。
エミッタ領域１２の第１ゲートトレンチ部４０に接するＸ軸方向の幅Ｗｅｇは、コンタクト領域１５の第１ゲートトレンチ部４０に接するＸ軸方向の幅Ｗｃｇより大きく設けられる。エミッタ領域１２の第２ゲートトレンチ部２４０に接するＸ軸方向の幅は、幅Ｗｅｇにて設けられる。コンタクト領域１５の第２ゲートトレンチ部２４０に接するＸ軸方向の幅は、幅Ｗｃｇにて設けられる。コンタクト領域１５のダミートレンチ部３０に接するＸ軸方向の幅Ｗｃｄは、エミッタ領域１２のダミートレンチ部３０に接するＸ軸方向の幅Ｗｅｄよりも大きく設けられる。
第１トランジスタメサ部６０において、エミッタ領域１２の第１ゲートトレンチ部４０に接するＸ軸方向の幅Ｗｅｇは、第２トランジスタメサ部６６において、コンタクト領域１５の第１ゲートトレンチ部４０と接するＸ軸方向の幅Ｗｃｇｇと等しくてよい。また、第１トランジスタメサ部６０において、コンタクト領域１５の第１ゲートトレンチ部４０に接するＸ軸方向の幅Ｗｃｇは、第２トランジスタメサ部６６において、エミッタ領域１２の第１ゲートトレンチ部４０と接するＸ軸方向の幅Ｗｅｇｇと等しくてよい。
第１トランジスタメサ部６０において、エミッタ領域１２の第２ゲートトレンチ部２４０に接するＸ軸方向の幅Ｗｅｇは、第２トランジスタメサ部６６において、コンタクト領域１５の第２ゲートトレンチ部２４０と接するＸ軸方向の幅Ｗｅｇｇと等しくてもよい。また、第１トランジスタメサ部６０において、コンタクト領域１５の第２ゲートトレンチ部２４０に接するＸ軸方向の幅Ｗｃｇは、第２トランジスタメサ部６６において、コンタクト領域１５の第２ゲートトレンチ部２４０と接するＸ軸方向の幅Ｗｃｇｇと等しくてもよい。
図１６ａは、本発明の他の実施形態に係る半導体装置２００の上面を部分的に示す図である。図１６ａに示す半導体装置１００は、図１５ａにおいて、第２トランジスタメサ部６６におけるエミッタ領域１２の第２ゲートトレンチ部２４０に接するＸ軸方向の幅が、第１トランジスタメサ部６０におけるエミッタ領域１２の第２ゲートトレンチ部２４０に接するＸ軸方向の幅よりも小さい点で、図１５ａに示す半導体装置２００と異なる。
図１６ｂは、図１６ａにおける領域Ｂ２の拡大図である。領域Ｂ２とは、図１６ａにおいて同じ規則で配列された構成の一部を示すものである。図１６ｂに示す半導体装置２００は、第２トランジスタメサ部６６において、エミッタ領域１２の第２ゲートトレンチ部２４０に接するＸ軸方向の幅Ｗｇｇｎ１が、第１トランジスタメサ部６０において、エミッタ領域１２の第２ゲートトレンチ部２４０に接するＸ軸方向の幅Ｗｅｇよりも小さい点で、図１５ｃに示す半導体装置２００と異なる。また、第２トランジスタメサ部６６において、コンタクト領域１５の第２ゲートトレンチ部２４０に接するＸ軸方向の幅Ｗｇｇｐ１は、第１トランジスタメサ部６０において、コンタクト領域１５の第２ゲートトレンチ部２４０に接するＸ軸方向の幅Ｗｅｇよりも大きい。幅Ｗｇｇｎ１を幅Ｗｅｇよりも小さくすることで、トランジスタ部７０全体の飽和電流特性およびラッチアップ耐量のバランスを、飽和電流特性をより重視する方向に調整した半導体装置２００とすることができる。
図１７ａは、本発明の他の実施形態に係る半導体装置２００の上面を部分的に示す図である。図１７ａに示す半導体装置１００は、図１５ａにおいて、第２トランジスタメサ部６６におけるコンタクト領域１５の第１ゲートトレンチ部４０に接するＸ軸方向の幅が、第１トランジスタメサ部６０におけるエミッタ領域１２の第１ゲートトレンチ部４０に接するＸ軸方向の幅よりも大きい点で、図１５ａに示す半導体装置２００と異なる。
図１７ｂは、図１７ａにおける領域Ｂ３の他の一例を示す図である。領域Ｂ３とは、図１７ａにおいて同じ規則で配列された構成の一部を示すものである。図１７ｂに示す半導体装置２００は、第２トランジスタメサ部６６において、コンタクト領域１５の第１ゲートトレンチ部４０に接するＸ軸方向の幅Ｗｇｇｐ２が、第１トランジスタメサ部６０において、エミッタ領域１２の第１ゲートトレンチ部４０に接するＸ軸方向の幅Ｗｅｇよりも大きい点で、図１５ｃに示す半導体装置２００と異なる。また、第２トランジスタメサ部６６において、エミッタ領域１２の第１ゲートトレンチ部４０に接するＸ軸方向の幅Ｗｇｇｎ２は、第１トランジスタメサ部６０において、コンタクト領域１５の第１ゲートトレンチ部４０に接するＸ軸方向の幅Ｗｅｇよりも小さい。幅Ｗｇｇｐ２を幅Ｗｅｇよりも大きくすることで、トランジスタ部７０全体の飽和電流特性およびラッチアップ耐量のバランスを、ラッチアップ耐量をより重視する方向に調整した半導体装置２００とすることができる。
図１８ａは、本発明の他の実施形態に係る半導体装置２００の上面を部分的に示す図である。図１８ａに示す半導体装置１００は、図１５ａにおいて、第２トランジスタメサ部６６におけるエミッタ領域１２に囲われて、当該エミッタ領域１２と接し、第１ゲートトレンチ部４０および第２ゲートトレンチ部２４０の双方と離間したコンタクト領域１５をさらに備える点で、図１５ａに示す半導体装置２００と異なる。
図１８ｂは、図１８ａにおける領域Ｂ４の拡大図である。領域Ｂ４とは、図１８ａにおいて同じ規則で配列された構成の一部を示すものである。図１８ｂに示す半導体装置２００は、第２トランジスタメサ部６６において、エミッタ領域１２に囲われてエミッタ領域１２と接し、第１ゲートトレンチ部４０および第２ゲートトレンチ部２４０の双方と離間したコンタクト領域１５をさらに備える点で、図１５ｃに示す半導体装置２００と異なる。第２トランジスタメサ部６６において、エミッタ領域１２に囲われたコンタクト領域１５を設けることで、トランジスタ部７０全体の飽和電流特性およびラッチアップ耐量のバランスを、ラッチアップ耐量をより重視する方向に調整した半導体装置２００とすることができる。
なお、当該コンタクト領域１５は、第１ゲートトレンチ部４０と接していてもよい。また、当該コンタクト領域１５は、第２ゲートトレンチ部２４０と接していてもよい。また、当該コンタクト領域１５は、第２トランジスタメサ部６６において第１ゲートトレンチ部４０から第２ゲートトレンチ部２４０に渡って設けられたコンタクト領域１５と接していてもよい。
図１９ａは、図１ａにおける領域Ｅ１の拡大図である。領域Ｅ１とは、図１ａにおいて同じ規則で配列された構成の一部を示すものである。図１９ａに示す通り、本例の半導体装置１００は、第１ゲートトレンチ部４０およびダミートレンチ部３０に接して、エミッタ領域１２の下方に蓄積領域１６をさらに備える。図１９ａにおいて、ＸＹ平面内において蓄積領域１６が設けられる領域を一点鎖線部で示している。蓄積領域１６は、図１９ａに示す通り、ＸＹ平面内において、エミッタ領域１２に重ねて設けられる。蓄積領域１６は、図１９ａに示す通り、ＸＹ平面内においてコンタクト領域１５と重ならない領域があってよい。
図１９ｂは、図１９ａにおけるｂ−ｂ'断面の一例を示す図である。ｂ−ｂ'断面は、トランジスタ部７０において、ダミートレンチ部３０、エミッタ領域１２、コンタクト領域１５および第１ゲートトレンチ部４０を通過するＹＺ面である。図１９ｂに示す通り、本例の半導体装置１００は、ドリフト領域１８の上方且つベース領域１４の下方に、第１ゲートトレンチ部４０に接した蓄積領域１６を備える。蓄積領域１６は、ダミートレンチ部３０に接してよいが、接しなくてもよい。図１９ｂは、蓄積領域１６がダミートレンチ部３０に接する一例を示している。
図２０ａは、図１ａにおける領域Ｅ１の他の拡大図である。領域Ｅ１とは、図１ａにおいて同じ規則で配列された構成の一部を示すものである。図２０ａに示す通り、本例の半導体装置１００は、第１ゲートトレンチ部４０およびダミートレンチ部３０に接して、エミッタ領域１２の下方に蓄積領域１６をさらに備える。図２０ａにおいて、ＸＹ平面内において蓄積領域１６が設けられる領域を一点鎖線部で示している。蓄積領域１６は、図２０ａに示す通り、ＸＹ平面内において、エミッタ領域１２に重ねて設けられる。本例の半導体装置１００は、蓄積領域１６がダミートレンチ部３０と接していない。また、蓄積領域１６は、ＸＹ平面内においてコンタクト領域１５と重ならない領域があってよい。
図２０ｂは、図２０ａにおけるｃ−ｃ'断面の一例を示す図である。ｃ−ｃ'断面は、トランジスタ部７０において、ダミートレンチ部３０、エミッタ領域１２、コンタクト領域１５および第１ゲートトレンチ部４０を通過するＹＺ面である。図２０ｂに示す通り、本例の半導体装置１００は、ドリフト領域１８の上方且つベース領域１４の下方に、第１ゲートトレンチ部４０に接したＮ＋型の蓄積領域１６をさらに備える。蓄積領域１６は、ダミートレンチ部３０には接していない。蓄積領域１６は、第１ゲートトレンチ部４０近傍のＩＥ効果を高める機能を果たすため、ダミートレンチ部３０には接しなくてよい。図２０ｂのｄ−ｄ'線で示すように、蓄積領域１６は、半導体基板１０の上面視でエミッタ領域１２とちょうど重なっていてよい。蓄積領域１６は、ダミートレンチ部３０に接しない範囲で、当該ｄ−ｄ'線よりもダミートレンチ部３０の側まで設けられてもよい。
図２１ａは、図１ａにおける領域Ｅ１の他の拡大図である。領域Ｅ１とは、図１ａにおいて同じ規則で配列された構成の一部を示すものである。図２１ａに示す半導体装置１００は、エミッタ領域１２の下方に、第１ゲートトレンチ部４０およびダミートレンチ部３０に接した第１蓄積領域１６−１を備える。また、第１ゲートトレンチ部４０に接しダミートレンチ部３０に接しない第２蓄積領域１６−２をさらに備える。図２１ａにおいて、ＸＹ平面内において第１蓄積領域１６−１が設けられる領域を二点鎖線部で示している。また、第２蓄積領域１６−２が設けられる領域を一点鎖線部で示している。第１蓄積領域１６−１および第２蓄積領域１６−２は、図２１ａに示す通り、ＸＹ平面内において、エミッタ領域１２と第１ゲートトレンチ部４０が接する領域に重ねて設けられる。第１蓄積領域１６―１および第２蓄積領域１６−２は、図２１ａに示す通り、ＸＹ平面内においてコンタクト領域１５と重ならない領域があってよい。
図２１ｂは、図２１ａにおけるｅ−ｅ'断面の一例を示す図である。ｅ−ｅ'断面は、トランジスタ部７０において、ダミートレンチ部３０、エミッタ領域１２、コンタクト領域１５および第１ゲートトレンチ部４０を通過するＹＺ面である。図２１ｂに示す通り、本例の半導体装置１００は、ドリフト領域１８の上方且つベース領域１４の下方に、第１ゲートトレンチ部４０に接したＮ＋型の第１蓄積領域１６−１、および第１ゲートトレンチ部４０に接したＮ＋型の第２蓄積領域１６−２をさらに備える。第１蓄積領域１６−１は、第１ゲートトレンチ部４０およびダミートレンチ部３０に接する。第２蓄積領域１６−２は、第１ゲートトレンチ部４０に接するが、ダミートレンチ部３０には接しなくてよい。第２蓄積領域１６−２は、図２１ｂのｆ−ｆ'線で示すように、半導体基板１０の上面視でエミッタ領域１２とちょうど重なっていてよい。第２蓄積領域１６−２は、ダミートレンチ部３０に接しない範囲で、ｆ−ｆ'線よりもダミートレンチ部３０の側まで設けられてもよい。
図２２ａは、図３ａにおける領域Ｅ２の拡大図である。領域Ｅ２とは、図３ａにおいて同じ規則で配列された構成の一部を示すものである。図２２ａに示す半導体装置１００は、エミッタ領域１２が、図２１ａよりもダミートレンチ部３０の側まで設けられ、第１蓄積領域１６−１がダミートレンチ部３０と接しない。図２２ａにおいて、ＸＹ平面内において第１蓄積領域１６−１が設けられる領域を二点鎖線部で示している。また、第２蓄積領域１６−２が設けられる領域を一点鎖線部で示している。第１蓄積領域１６−１および第２蓄積領域１６−２は、図２２ａに示す通り、ＸＹ平面内において、エミッタ領域１２と第１ゲートトレンチ部４０が接する領域に重ねて設けられる。第１蓄積領域１６―１および第２蓄積領域１６−２は、図２２ａに示す通り、ＸＹ平面内においてコンタクト領域１５と重ならない領域があってよい。
図２２ｂは、図２２ａにおけるｇ−ｇ'断面の一例を示す図である。ｇ−ｇ'断面は、トランジスタ部７０において、ダミートレンチ部３０、エミッタ領域１２、コンタクト領域１５および第１ゲートトレンチ部４０を通過するＹＺ面である。図２１ｂに示す通り、本例の半導体装置１００は、ドリフト領域１８の上方且つベース領域１４の下方に、第１ゲートトレンチ部４０に接したＮ＋型の第１蓄積領域１６−１、および第１ゲートトレンチ部４０に接したＮ＋型の第２蓄積領域１６−２をさらに備える。第１蓄積領域１６−１および第２蓄積領域１６−２は、第１ゲートトレンチ部４０には接するが、ダミートレンチ部３０には接しなくてよい。第１蓄積領域１６−１は、図２１ｂのｈ−ｈ'線で示すように、半導体基板１０の上面視でエミッタ領域１２とちょうど重なっていてよい。第１蓄積領域１６−１は、ダミートレンチ部３０に接しない範囲で、ｈ−ｈ'線よりもダミートレンチ部３０の側まで設けられてもよい。
なお、本明細書においてはコンタクト領域１５をＰ＋型として説明したが、コンタクト領域１５はＰ−型でもよい。また、コンタクト領域１５のドーピング濃度は、ベース領域１４のドーピング濃度と等しくてもよい。
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。
１０・・・半導体基板、１１・・・ウェル領域、１２・・・エミッタ領域、１４・・・ベース領域、１５・・・コンタクト領域、１５−１・・・コンタクト領域、１６・・・蓄積領域、１６−１・・・第１蓄積領域、１６−２・・・第２蓄積領域、１７−１・・・第１中間領域、１７−２・・・第２中間領域、１８・・・ドリフト領域、２０・・・バッファ領域、２１・・・上面、２２・・・コレクタ領域、２３・・・下面、２４・・・コレクタ電極、２５・・・接続部、２９・・・延伸部分、３０・・・ダミートレンチ部、３１・・・接続部分、３２・・・ダミー絶縁膜、３４・・・ダミー導電部、３８・・・層間絶縁膜、３９・・・延伸部分、４０・・・第１ゲートトレンチ部、４１・・・接続部分、４２・・・ゲート絶縁膜、４４・・・ゲート導電部、４８・・・ゲートランナー、４９・・・コンタクトホール、５０・・・ゲート金属層、５２・・・エミッタ電極、５４・・・コンタクトホール、５６・・・コンタクトホール、６０・・・第１トランジスタメサ部、６２・・・境界メサ部、６４・・・ダイオードメサ部、６６・・・第２トランジスタメサ部、７０・・・トランジスタ部、８０・・・ダイオード部、８２・・・カソード領域、９０・・・境界部、１００・・・半導体装置、１５０・・・半導体装置、１６０・・・半導体装置、１７０・・・半導体装置、２００・・・半導体装置、２３９・・・延伸部分、２４０・・・第２ゲートトレンチ部、２４１・・・接続部分、２４２・・・ゲート絶縁膜、２４４・・・ゲート導電部
エミッタ電極５２は、第１ゲートトレンチ部４０、ダミートレンチ部３０、ウェル領域１１、エミッタ領域１２、ベース領域１４およびコンタクト領域１５の上方に形成される。コンタクト領域１５およびウェル領域１１はＰ＋型である。ウェル領域１１は、ゲート金属層５０が設けられる側の活性領域の端部から、予め定められた範囲で形成される。ウェル領域１１の拡散深さは、第１ゲートトレンチ部４０およびダミートレンチ部３０の深さよりも深くてよい。第１ゲートトレンチ部４０およびダミートレンチ部３０の、ゲート金属層５０側の一部の領域は、ウェル領域１１に形成される。第１ゲートトレンチ部４０およびダミートレンチ部３０の延伸方向の端の底は、ウェル領域１１に覆われてよい。
エミッタ領域１２の第１ゲートトレンチ部４０に接するＸ軸方向の幅Ｗｅｇは、コンタクト領域１５の第１ゲートトレンチ部４０に接するＸ軸方向の幅Ｗｃｇより大きく設けられる。幅Ｗｅｇは、幅Ｗｃｇより２倍から５倍大きくてよい。幅Ｗｅｇが幅Ｗｃｇより大きいとは、幅Ｗｃｇが０の場合、即ち、コンタクト領域１５が第１ゲートトレンチ部４０と離間する場合を含む。
本例のコンタクト領域１５−１は、Ｐ＋型である。第１中間領域１７−１、コンタクト領域１５−１および第２中間領域１７−２は、第２導電型領域の一例である。
第１中間領域１７−１は、ダミートレンチ部３０およびエミッタ領域１２に挟まれ、ダミートレンチ部３０およびエミッタ領域１２の双方に接してよい。第１中間領域１７−１のドーピング濃度は、コンタクト領域１５のドーピング濃度よりも低くてよい。あるいは、第１中間領域１７−１のドーピング濃度は、ベース領域１４のドーピング濃度と等しくてよい。
第２中間領域１７−２は、第１ゲートトレンチ部４０およびコンタクト領域１５−１に挟まれ、第１ゲートトレンチ部４０およびコンタクト領域１５−１の双方に接してよい。コンタクト領域１５−１のドーピング濃度は、コンタクト領域１５のドーピング濃度と等しくてよい。第２中間領域１７−２のドーピング濃度は、コンタクト領域１５−１のドーピング濃度よりも低くてよい。第２中間領域１７−２のドーピング濃度は、ベース領域１４のドーピング濃度より高くてよい。あるいは、第２中間領域１７−２のドーピング濃度は、ベース領域１４のドーピング濃度と等しくてもよい。第２中間領域１７−２のドーピング濃度は、ベース領域１４のドーピング濃度より高い方が、ラッチアップを抑制しやすい。
図９ａは、本発明の他の実施形態に係る半導体装置１００の上面を部分的に示す図である。図９ａに示す半導体装置１００は、図６ａにおいて、第１ゲートトレンチ部４０と接する第２中間領域１７−２の幅ＷＰ２が、第１中間領域１７−１のダミートレンチ部３０と接する幅ＷＮ２よりも小さい点で、図６ａに示す半導体装置１００と異なる。
図９ｂは、図９ａにおける領域Ａ９の拡大図である。領域Ａ９とは、図９ａにおいて同じ規則で配列された構成の一部を示すものである。図９ｂに示す半導体装置１００は、図６ｂに示す半導体装置１００において、第１ゲートトレンチ部４０と接する第２中間領域１７−２の幅ＷＰ２が、第１中間領域１７−１のダミートレンチ部３０と接する幅ＷＮ２よりも小さい点で、図６ｂに示す半導体装置１００と異なる。
第１トランジスタメサ部６０において、エミッタ領域１２の第２ゲートトレンチ部２４０に接するＸ軸方向の幅Ｗｅｇは、第２トランジスタメサ部６６において、エミッタ領域１２の第２ゲートトレンチ部２４０と接するＸ軸方向の幅Ｗｅｇｇと等しくてもよい。また、第１トランジスタメサ部６０において、コンタクト領域１５の第２ゲートトレンチ部２４０に接するＸ軸方向の幅Ｗｃｇは、第２トランジスタメサ部６６において、コンタクト領域１５の第２ゲートトレンチ部２４０と接するＸ軸方向の幅Ｗｃｇｇと等しくてもよい。
図１６ｂは、図１６ａにおける領域Ｂ２の拡大図である。領域Ｂ２とは、図１６ａにおいて同じ規則で配列された構成の一部を示すものである。図１６ｂに示す半導体装置２００は、第２トランジスタメサ部６６において、エミッタ領域１２の第２ゲートトレンチ部２４０に接するＸ軸方向の幅Ｗｇｇｎ１が、第１トランジスタメサ部６０において、エミッタ領域１２の第２ゲートトレンチ部２４０に接するＸ軸方向の幅Ｗｅｇよりも小さい点で、図１５ｃに示す半導体装置２００と異なる。また、第２トランジスタメサ部６６において、コンタクト領域１５の第２ゲートトレンチ部２４０に接するＸ軸方向の幅Ｗｇｇｐ１は、第１トランジスタメサ部６０において、コンタクト領域１５の第２ゲートトレンチ部２４０に接するＸ軸方向の幅Ｗｃｇよりも大きい。幅Ｗｇｇｎ１を幅Ｗｅｇよりも小さくすることで、トランジスタ部７０全体の飽和電流特性およびラッチアップ耐量のバランスを、飽和電流特性をより重視する方向に調整した半導体装置２００とすることができる。
図１７ｂは、図１７ａにおける領域Ｂ３の他の一例を示す図である。領域Ｂ３とは、図１７ａにおいて同じ規則で配列された構成の一部を示すものである。図１７ｂに示す半導体装置２００は、第２トランジスタメサ部６６において、コンタクト領域１５の第１ゲートトレンチ部４０に接するＸ軸方向の幅Ｗｇｇｐ２が、第１トランジスタメサ部６０において、エミッタ領域１２の第１ゲートトレンチ部４０に接するＸ軸方向の幅Ｗｅｇよりも大きい点で、図１５ｃに示す半導体装置２００と異なる。また、第２トランジスタメサ部６６において、エミッタ領域１２の第１ゲートトレンチ部４０に接するＸ軸方向の幅Ｗｇｇｎ２は、第１トランジスタメサ部６０において、コンタクト領域１５の第１ゲートトレンチ部４０に接するＸ軸方向の幅Ｗｃｇよりも小さい。幅Ｗｇｇｐ２を幅Ｗｅｇよりも大きくすることで、トランジスタ部７０全体の飽和電流特性およびラッチアップ耐量のバランスを、ラッチアップ耐量をより重視する方向に調整した半導体装置２００とすることができる。
図２０ａは、図１ａにおける領域Ｅ１の他の拡大図である。領域Ｅ１とは、図１ａにおいて同じ規則で配列された構成の一部を示すものである。図２０ａに示す通り、本例の半導体装置１００は、第１ゲートトレンチ部４０に接して、エミッタ領域１２の下方に蓄積領域１６をさらに備える。図２０ａにおいて、ＸＹ平面内において蓄積領域１６が設けられる領域を一点鎖線部で示している。蓄積領域１６は、図２０ａに示す通り、ＸＹ平面内において、エミッタ領域１２に重ねて設けられる。本例の半導体装置１００は、蓄積領域１６がダミートレンチ部３０と接していない。また、蓄積領域１６は、ＸＹ平面内においてコンタクト領域１５と重ならない領域があってよい。
図２２ｂは、図２２ａにおけるｇ−ｇ'断面の一例を示す図である。ｇ−ｇ'断面は、トランジスタ部７０において、ダミートレンチ部３０、エミッタ領域１２、コンタクト領域１５および第１ゲートトレンチ部４０を通過するＹＺ面である。図２２ｂに示す通り、本例の半導体装置１００は、ドリフト領域１８の上方且つベース領域１４の下方に、第１ゲートトレンチ部４０に接したＮ＋型の第１蓄積領域１６−１、および第１ゲートトレンチ部４０に接したＮ＋型の第２蓄積領域１６−２をさらに備える。第１蓄積領域１６−１および第２蓄積領域１６−２は、第１ゲートトレンチ部４０には接するが、ダミートレンチ部３０には接しなくてよい。第１蓄積領域１６−１は、図２２ｂのｈ−ｈ'線で示すように、半導体基板１０の上面視でエミッタ領域１２とちょうど重なっていてよい。第１蓄積領域１６−１は、ダミートレンチ部３０に接しない範囲で、ｈ−ｈ'線よりもダミートレンチ部３０の側まで設けられてもよい。

Claims (24)

  1. 第１導電型のドリフト領域を有する半導体基板と、
    前記半導体基板の上面から前記ドリフト領域まで設けられ、前記半導体基板の上面において予め定められた延伸方向に延伸した第１ゲートトレンチ部と、
    前記半導体基板の上面から前記ドリフト領域まで設けられ、前記延伸方向に延伸したダミートレンチ部と、
    前記第１ゲートトレンチ部および前記ダミートレンチ部に挟まれた第１トランジスタメサ部と、
    前記ドリフト領域の上方で前記第１ゲートトレンチ部に接した第２導電型のベース領域と、
    前記半導体基板の上面に前記第１ゲートトレンチ部と接して設けられ、前記ドリフト領域よりもドーピング濃度の高い第１導電型のエミッタ領域と、
    前記半導体基板の上面に露出した第２導電型領域と、
    を備え、
    前記第１トランジスタメサ部の上面において、
    前記エミッタ領域および前記第２導電型領域は、前記延伸方向に交互に配置され、
    前記エミッタ領域の前記第１ゲートトレンチ部に接する前記延伸方向の幅が、前記第２導電型領域の前記第１ゲートトレンチ部に接する前記延伸方向の幅よりも大きい、
    半導体装置。
  2. 前記第１トランジスタメサ部の上面において、前記エミッタ領域の前記第１ゲートトレンチ部に接する前記延伸方向の幅が、前記エミッタ領域の前記ダミートレンチ部に接する前記延伸方向の幅よりも大きい、請求項１に記載の半導体装置。
  3. 前記第１トランジスタメサ部の上面において、
    前記第２導電型領域は前記ダミートレンチ部と接し、
    前記第２導電型領域の前記ダミートレンチ部に接する前記延伸方向の幅が、前記第２導電型領域の前記第１ゲートトレンチ部に接する前記延伸方向の幅よりも大きい、請求項１または２に記載の半導体装置。
  4. 前記エミッタ領域が前記ダミートレンチ部と接する、請求項１から３のいずれか一項に記載の半導体装置。
  5. 前記第２導電型領域の前記第１ゲートトレンチ部と接する前記延伸方向の幅が、前記エミッタ領域の前記ダミートレンチ部と接する前記延伸方向の幅よりも小さい、請求項４に記載の半導体装置。
  6. 前記エミッタ領域が前記ダミートレンチ部と離間している、請求項１から３のいずれか一項に記載の半導体装置。
  7. 前記第２導電型領域は、前記第２導電型領域よりもドーピング濃度の低い第２導電型の第１中間領域をさらに有し、
    前記第１中間領域は、前記ダミートレンチ部および前記エミッタ領域に挟まれ、前記ダミートレンチ部および前記エミッタ領域の双方に接する
    請求項６に記載の半導体装置。
  8. 前記第２導電型領域は、第２導電型のコンタクト領域および前記コンタクト領域よりもドーピング濃度の低い第２導電型の第２中間領域を有し、
    前記コンタクト領域は前記第１ゲートトレンチ部と離間し、前記第２中間領域は前記第１ゲートトレンチ部と接する、
    請求項７に記載の半導体装置。
  9. 前記第２中間領域が、前記第１ゲートトレンチ部および前記コンタクト領域に挟まれ、前記第１ゲートトレンチ部および前記コンタクト領域の双方に接する、請求項８に記載の半導体装置。
  10. 前記第２中間領域の前記第１ゲートトレンチ部に接する前記延伸方向の幅が、前記エミッタ領域の前記ダミートレンチ部と接する前記延伸方向の幅よりも小さい、請求項９に記載の半導体装置。
  11. 前記第１トランジスタメサ部の上面において、
    前記エミッタ領域は、前記延伸方向に連続的に配置され、
    前記エミッタ領域および前記第２導電型領域は、前記延伸方向に交互に配置される、
    請求項４または６に記載の半導体装置。
  12. 前記エミッタ領域の前記延伸方向の幅がステップ状に変化する、請求項１から１１のいずれか一項に記載の半導体装置。
  13. 前記半導体基板の上面に層間絶縁膜をさらに備え、前記層間絶縁膜はコンタクトホールを有し、
    前記コンタクトホールの下方において、前記エミッタ領域と前記第２導電型領域が、前記ダミートレンチ部から前記第１ゲートトレンチ部の方向に隣り合って接する、請求項１から１２のいずれか一項に記載の半導体装置。
  14. 前記エミッタ領域の端部が、前記コンタクトホールの下方に配置される、請求項１３に記載の半導体装置。
  15. 前記半導体基板の上面に層間絶縁膜をさらに備え、前記層間絶縁膜はコンタクトホールを有し、
    前記コンタクトホールの下方において、前記エミッタ領域と前記第２導電型領域が、前記延伸方向に隣り合って接する、請求項１から１２のいずれか一項に記載の半導体装置。
  16. 前記エミッタ領域の端部が、前記半導体基板の上面視で、前記コンタクトホールと前記第１ゲートトレンチ部との間に配置される、請求項１５に記載の半導体装置。
  17. 前記エミッタ領域の端部が、前記半導体基板の上面視で、前記コンタクトホールと前記ダミートレンチ部との間に配置される、請求項１５に記載の半導体装置。
  18. 前記エミッタ領域の前記延伸方向の幅が連続的に変化する、請求項１から１１のいずれか一項に記載の半導体装置。
  19. 前記コンタクトホールと前記第１ゲートトレンチ部との間における、前記エミッタ領域の前記延伸方向の幅と、前記コンタクトホールと前記ダミートレンチ部との間における、前記エミッタ領域の前記延伸方向の幅とが等しい、
    請求項１３から１７のいずれか一項に記載の半導体装置。
  20. 前記ドリフト領域の上方且つ前記ベース領域の下方に、前記第１ゲートトレンチ部に接し、前記ドリフト領域よりもドーピング濃度の高い第１導電型の蓄積領域をさらに備え、
    前記蓄積領域は、前記半導体基板の上面視で、前記エミッタ領域と重なる、
    請求項１から１９のいずれか一項に記載の半導体装置。
  21. 前記半導体基板の上面から前記ドリフト領域まで設けられ、前記延伸方向に延伸し、前記第１ゲートトレンチ部と隣り合って前記ダミートレンチ部と反対側に配置された第２ゲートトレンチ部と、
    前記第１ゲートトレンチ部および前記第２ゲートトレンチ部に挟まれた第２トランジスタメサ部と、
    をさらに備え
    前記ベース領域は、前記ドリフト領域の上方で、前記第１ゲートトレンチ部および前記第２ゲートトレンチ部の双方と接し、
    前記エミッタ領域は、前記半導体基板の上面で、前記第１ゲートトレンチ部および前記第２ゲートトレンチ部の双方と接し、
    前記第２導電型領域は、前記半導体基板の上面に露出し、
    前記第２トランジスタメサ部において、前記エミッタ領域の前記第２ゲートトレンチ部に接する前記延伸方向の幅が、前記第１トランジスタメサ部において、前記エミッタ領域の前記第２ゲートトレンチ部に接する前記延伸方向の幅よりも小さい、請求項１から２０のいずれか一項に記載の半導体装置。
  22. 前記第２トランジスタメサ部において、前記エミッタ領域と前記第２導電型領域が、前記延伸方向に交互に配置される、請求項２１に記載の半導体装置。
  23. 前記第２トランジスタメサ部において、前記第２導電型領域が、前記第１ゲートトレンチ部および前記第２ゲートトレンチ部の双方と離間している、請求項２１または２２に記載の半導体装置。
  24. 前記第２導電型領域は前記第１ゲートトレンチ部に接し、
    前記第２トランジスタメサ部において、前記第２導電型領域の前記第１ゲートトレンチ部に接する前記延伸方向の幅が、前記第１トランジスタメサ部において、前記エミッタ領域の前記第１ゲートトレンチ部に接する前記延伸方向の幅よりも大きい、請求項２１または２２に記載の半導体装置。
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