CN107068746B - Iii族氮化物双向器件 - Google Patents

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Abstract

本文公开了III族氮化物双向器件的各个实施方式。这种双向器件包括衬底、位于衬底之上的背部沟道层以及位于背部沟道层之上的器件沟道层和器件势垒层。器件沟道层和器件势垒层被配置为产生器件二维电子气(2DEG)。此外,III族氮化物双向器件包括形成在器件势垒层之上的相应第一耗尽部分和第二耗尽部分上的第一栅极和第二栅极。III族氮化物双向器件还包括位于背部沟道层和器件沟道层之间的背部势垒。III族氮化物双向器件的背部沟道层的极化基本等于器件沟道层的极化。

Description

III族氮化物双向器件
技术领域
本申请涉及半导体技术,更具体地涉及III族氮化物双向器件。
背景技术
I.定义
如本文所使用的,术语“III族氮化物”或“III-N”表示如下化合物半导体,其包括氮和至少一个III族元素,诸如铝(Al)、镓(Ga)、铟(In)和硼(B),并且例如包括但不限于其任何合金,诸如氮化铝镓(AlxGa1-xN)、氮化铟镓(InyGa1-yN)、氮化铝铟镓(AlxInyGa1-x-yN)、氮化镓砷磷(GaAsaPbN1-a-b)、氮化铝铟镓砷磷(AlxINyGa(1-x-y)AsaPbN(1-a-b))。III-N通常还表示任何极性,包括但不限于Ga极化、N极化、半极化或非极化的晶向。III-N材料还可以包括纤维锌矿、闪锌矿或混合多型体,并且可以包括单晶、单晶体、多晶或非晶结构。如本文所使用的,氮化镓或GaN表示III-N化合物半导体,其中III族元素包括一些或大量的镓,但是还可以包括除镓之外的其他III族元素。
此外,如本文所使用的,术语“IV族”表示包括至少一个IV族元素(诸如硅(Si)、锗(Ge)和碳(C))的半导体,并且例如还可以包括化合物半导体,诸如硅锗(SiGe)和碳化硅(SiC)。IV族还表示包括多于一层的IV族元素或IV族元素的掺杂的半导体材料以产生应变IV族材料,并且例如还可以包括基于IV族的复合衬底,诸如硅上单晶或多晶SiC、绝缘体上硅(SOI)、注氧隔离(SIMOX)工艺衬底和蓝宝石上硅(SOS)。
注意,如本文所使用的,关于晶体管或开关的术语“低压”或“LV”描述具有多达近似50伏特(50V)的电压范围的晶体管或开关。进一步注意,术语“中压”或“MV”表示近似50伏特至近似两百伏特(近似50V至200V)的电压范围。此外,如本文所使用的,术语“高压”或“HV”表示近似两百伏特至近似一千二百伏特(近似200V至1200V)或更高的电压范围。
II.背景技术
III-V族氮化物半导体器件(诸如基于氮化镓(GaN)的晶体管)是可以使用极化场来操作以生成二维电子气(2DEG)从而允许具有低电阻损失的大电流密度的器件。结果,III族氮化物半导体器件(诸如耗尽模式(即,常开型)大电子迁移率晶体管(HEMT))被用于许多功率应用。
然而,在一些功率管理应用中,功率器件的常关型特性可能是期望的。例如,增强模式(即常关型)III族氮化物双向晶体管用在矩阵转换器中可能是有利的。在这样的情况下,具有期望的通态特性的常关型III-氮化物双向晶体管可以通过在两个晶体管栅极中的每一个的下方引入耗尽2DEG的特征来实施。不幸的是,由于双向晶体管截止时两个栅极之间的泄漏电流,用于制造常关型III族氮化物双向晶体管的一些传统技术会导致大量的功率损失。
发明内容
本公开针对一种III族氮化物双向器件,基本如结合至少一幅附图所示和/或所述以及权利要求中所阐述。
附图说明
图1示出了根据一个实施方式的示例性III族氮化物双向器件的截面图。
图2示出了根据另一个实施方式的示例性III族氮化物双向器件的截面图。
图3A示出了根据一个实施方式的适合用于图1和图2的III族氮化物双向器件的示例性背部势垒的截面图。
图3B示出了根据另一个实施方式的适合用于图1和图2的III族氮化物双向器件的示例性背部势垒的截面图。
图3C示出了根据另一个实施方式的适合用于图1和图2的III族氮化物双向器件的示例性背部势垒的截面图。
图3D示出了根据另一个实施方式的适合用于图1和图2的III族氮化物双向器件的示例性背部势垒的截面图。
图3E示出了根据另一个实施方式的适合用于图1和图2的III族氮化物双向器件的示例性背部势垒的截面图。
图3F示出了根据另一个实施方式的适合用于图1和图2的III族氮化物双向器件的示例性背部势垒的截面图。
图4A示出了根据又一实施方式的适合用于图1和图2的III族氮化物双向器件的示例性背部势垒的截面图。
图4B示出了根据另一个实施方式的适合用于图1和图2的III族氮化物双向器件的示例性背部势垒的截面图。
图4C示出了根据另一个实施方式的适合用于图1和图2的III族氮化物双向器件的示例性背部势垒的截面图。
具体实施方式
以下描述包含属于本公开的实施方式的具体信息。本领域技术人员将意识到,可以以不同于本文所具体讨论的方式来实施本公开。本申请的附图及其所附的详细说明仅仅是示例性的实施方式。除非另有指定,否则附图中类似或对应的元件可以通过类似或对应的参考标号来表示。此外,本申请的附图不按比例绘制,并且不用于对应于实际的相对尺寸。
如上所述,III族氮化物半导体器件(诸如基于氮化镓(GaN)的晶体管)是可以使用极化场来操作以生成二维电子气(2DEG)从而允许具有低电阻损失的大电流密度的器件。结果,GaN或其他基于III族氮化物半导体的晶体管可以有利地用作高压(HV)双向器件。此外,在期望功率器件的常关型特性的功率管理应用中,可以通过在两个晶体管栅极中的每一个的下方引入耗尽2DEG的特征来实施具有期望通态特性的增强模式(即,常关型)III族氮化物双向晶体管。然而,进一步如上所述,用于制造常关型III族氮化物双向晶体管的一些传统技术会由于双向晶体管截止时两个栅极之间的泄漏电流而导致大量的功率损失。
本申请针对一种III族氮化物双向器件,其被配置为使得显著降低或基本消除在截止状态期间双向晶体管栅极之间的泄漏电流。从而,可以使本申请公开的III族氮化物双向器件在其截止状态期间的功率损失基本最小化。根据本发明概念的各个实施方式,背部势垒(back barrier)上覆形成在提供III族氮化物双向器件的结构中的背部沟道层。背部沟道层被配置为具有与上覆背部势垒的器件沟道层的极化基本相等的极化。在一个实施方式中,背部势垒可以在背部沟道层中生成背部2DEG以及在器件沟道层中生成二维空穴气(2DHG)。
图1示出了根据一个实施方式的包括这种背部势垒的示例性III族氮化物双向器件100的截面图。如图1所示,III族氮化物双向器件100包括衬底110以及均位于衬底110之上的过渡主体122、缓冲层124和背部沟道层128。此外,图1示出了位于背部沟道层128之上的器件沟道层142以及位于器件沟道层142之上的器件势垒层144以产生器件2DEG 146。
图1还示出了背部势垒130,其具有底表面132和顶表面134,并且其位于背部沟道层128与器件沟道层142之间。背部沟道层128被配置为具有与器件沟道层142的极化基本相等的极化。此外,根据图1所示的示例性实施方式,背部势垒130被配置为在背部沟道层128中产生背部2DEG 126以及在器件2DEG 146下方在器件沟道层142中产生2DHG 136。
III族氮化物双向器件100还包括漏/源电极102、源/漏电极104以及位于漏/源电极102与源/漏电极104之间的第一栅极106a和第二栅极106b。还如图1所示,第一栅极106a和第二栅极106b形成在位于器件势垒层144之上的相应的第一耗尽部分112a和第二耗尽部分112b上。注意,尽管每一个漏/源电极102和源/漏电极104可以可选地用作III族氮化物双向器件100的漏极或源极接触,但为了本公开的目的,当III族氮化物双向器件100截止时,漏/源电极102和第二栅极106b处于漏极电位,并且源/漏电极104和第一栅极106a处于源极电位。
漏/源电极102和源/漏电极104被配置为使得它们与器件2DEG146进行欧姆接触。此外,根据图1所示的实施方式,第一栅极106a和第二栅极106b与相应的第一耗尽部分112a和第二耗尽部分112b进行欧姆接触。第一栅极106a和第二栅极106b可以是金属栅极,并且可以实施为金属栅极堆叠,诸如钛-铝-钛(Ti-Al-Ti)栅极堆叠。
第一耗尽部分112a和第二耗尽部分112b可以采用P型III族氮化物部分的形式,诸如由P型GaN形成的部分。第一耗尽部分112a和第二耗尽部分112b被配置为在相应的第一栅极106a和第二栅极106b下方耗尽器件2DEG 146。结果,如第一栅极106a和第二栅极106b下方的器件2DEG 146中的中断148所示,根据本发明的示例性实施方式,III族氮化物双向器件100是增强模式(常关型)双向晶体管。
注意,在一些实施方式中,III族氮化物双向器件100可以是高压(HV)器件,如上面的“定义”部分所述。例如,III族氮化物双向器件100可以是六百伏特(600V)器件,其被配置为在第一栅极106a和第二栅极106b之间维持近似600V的电位差。
衬底110可以由任何常用的衬底材料形成。例如,衬底110可以由蓝宝石形成,可以为本征III族氮化物衬底,或者可以是上面“定义”部分所述的IV族衬底。过渡主体122可以由位于衬底110之上的多个III族氮化物层形成。在一些实施方式中,过渡主体122可以采用III族氮化物主体的形式,包括组分梯度层并在相应的顶表面和底表面处具有不同的III族氮化物合金组分。
尽管图1未示出,但在一些实施方式中,III族氮化物双向器件100还可以包括形成在衬底110与过渡主体122之间的应力吸收层。这种应力吸收层可以是非晶应力吸收层,例如非晶氮化硅层。注意,在对于器件沟道层142和器件势垒层144而言衬底110是非本征衬底的实施方式(即,非III族氮化物衬底,诸如硅或其他IV族衬底)中,过渡主体122被设置为从衬底110到缓冲层124调和晶格过渡。
在一个实施方式中,除了形成为减少衬底110与稍后形成的III族氮化物有源层(诸如器件沟道层142和器件势垒层144)之间的热膨胀系数的净不匹配的层之外,过渡主体122可以包括成核层(图1中未示出的成核层)。例如,当形成基于GaN的III族氮化物双向器件时,过渡主体122可以包括形成在衬底110上或者形成在衬底110上的应力吸收层和/或成核层上的氮化铝(AlN)层,并且可进一步包括一系列中间层,诸如相对于它们的镓含量具有逐渐减小或以其他方式变化的铝含量的氮化铝镓(AlGaN)层,直到实现到缓冲层124的适当过渡为止。
缓冲层124位于过渡主体122之上,并且可以是使用任何已知生长技术形成的电绝缘III族氮化物材料层。缓冲层124可以使用用于形成基于III族氮化物的层的任何适当技术来形成,诸如分子束外延(MBE)、金属有机化学气相沉积(MOCVD)或混合气相外延(HVPE)。注意,MBE、MOCVD或HVPE中的任何一种还可用于形成过渡主体122。
背部沟道层128位于过渡主体122之上,在电绝缘缓冲层124上,并且可以是III族氮化物材料层。例如,在III族氮化物双向器件100是基于GaN的HEMT的实施方式中,背部沟道层可以是GaN层,其中基本不存在铝。然而,更一般地,背部沟道层128和器件沟道层142可以实施为基于GaN的层,它们具有相似或基本相等的铝浓度,在近似0至近似百分之五的铝的范围内(即,小于或等于约5%Al)。如过渡主体122和缓冲层124,背部沟道层128可以使用用于形成基于III族氮化物的层的任何适当技术来形成,诸如MBE、MOCVD或HVPE。
例如使用MBE、MOCVD或HVPE中的任何方法,器件沟道层142形成在背部沟道层128之上,并且器件势垒层144形成在器件沟道层142之上。此外,可以在器件势垒层144之上使用薄III族氮化物盖层(图1中未示出盖层)。在一个实施方式中,例如,III族氮化物双向器件100可以采用III族氮化物HEMT的形式,其具有GaN层作为器件沟道层142以及AlGaN层作为器件势垒层144。注意,在一些实施方式中,上述任选的盖层可由GaN或AlGaN形成,并且可以非故意掺杂或者可以基本不掺杂。然而,在其他实施方式中,任选的盖层可由绝缘材料形成,诸如氮化硅(Si3N4)。
进一步注意,在一些实施方式中,可以有利地或期望地在器件势垒层144和器件沟道层142之间设置的间隔层之上形成器件势垒层144(图1中未示出间隔层)。还应该注意,上面关于衬底110、过渡主体122、缓冲层124、背部沟道层128、器件沟道层142和器件势垒层144的讨论分别适用于下面参照图2描述的衬底、过渡主体、缓冲层、背部沟道层、器件沟道层和器件势垒层。
还如图1所示,背部势垒130位于背部沟道层128与器件沟道层142之间,并且在图1的示例性实施方式中,在背部沟道层128中产生背部2DEG 126以及在器件沟道层142中产生2DHG 136。背部势垒层130可以由适合于产生背部2DEG 126和2DHG 136的任何III族氮化物材料形成。例如,背部势垒层130可以由III族氮化物材料形成,其具有比背部沟道层128更大的带隙以及比器件沟道层142更大的带隙。然而,在其他实施方式中,背部势垒层130可以由如下III族氮化物材料形成,其具有比背部沟道层128更小的带隙以及比器件沟道层142更小的带隙。
作为背部势垒130具有比背部沟道层128和器件沟道层142更大的带隙的具体实例,背部沟道层128和器件沟道层142可以实施为GaN层,而背部势垒130可以由AlGaN形成。此外,如下面参照图3A、图3B、图3C、图3D、图4A和图4B更详细讨论的,背部势垒130可以包括多个III族氮化物层,诸如AlGaN层,其中背部势垒130的邻接层具有不同的相应铝浓度。例如,背部势垒130可使用MBE、MOCVD或HVPE中的任何方法形成。
参照图2,图2示出了根据另一实施方式的包括背部势垒的示例性III族氮化物双向器件200的截面图。如图2所示,III族氮化物双向器件200包括衬底210以及均位于衬底210之上的过渡主体222、缓冲层224和背部沟道层228。此外,图2示出了位于背部沟道层228之上的器件沟道层242以及位于器件沟道层242之上的器件势垒层244以产生器件2DEG246。
图2还示出了背部势垒230,其具有底表面232和顶表面234,并且其位于背部沟道层228与器件沟道层242之间。背部沟道层228被配置为具有与器件沟道层242的极化基本相等的极化。此外,根据图2所示的示例性实施方式,背部势垒230被配置为在器件2DEG 246下方,在背部沟道层228中产生背部2DEG 226以及在器件沟道层242中产生2DHG 236。III族氮化物双向器件200还包括漏/源电极202、源/漏电极204以及形成在位于漏/源电极202与源/漏电极204之间的相应第一耗尽部分212a和第二耗尽部分212b上的第一栅极208a和第二栅极208b。
衬底210、过渡主体222、缓冲层224、背部沟道层228和背部2DEG 226通常分别对应于图1中的衬底110、过渡主体122、缓冲层124、背部沟道层128和背部2DEG 126,并且可以共享归因于上述这些对应特征的任何特性。此外,图2中的背部势垒230、器件沟道层242、器件势垒层244、器件2DEG 246和2DHG 236通常分别对应于图1中的背部势垒130、器件沟道层142、器件势垒层144、器件2DEG 146和2DHG 136,并且可以类似地共享归因于上述对应特征的任何特性。此外,图2中的漏/源电极202、源/漏电极204以及第一耗尽部分212a和第二耗尽部分212b通常分别对应于图1中的漏/源电极102、源/漏电极14以及第一耗尽部分和第二耗尽部分,并且可以共享归因于上述对应特征的任何特性。
通过类似于图1所示的实施方式,第一耗尽部分212a和第二耗尽部分212b被配置为耗尽相应第一栅极208a和第二栅极208b下方的器件2DEG 246。结果,如第一栅极208a和第二栅极208b下方的器件2DEG 246中的中断248所示,根据本示例性实施方式,III族氮化物双向器件200是增强模式(常关型)双向晶体管。然而,与图1所示的实施方式相反,图2中的第一栅极208a和第二栅极20b与对应的第一耗尽部分212a和第二耗尽部分212b进行肖特基接触。第一栅极208a和第二栅极208b可以是金属栅极,并且可以使用任何适当的肖特基金属来实施。
注意,尽管本申请示出并描述第一栅极106a/208a和第二栅极106b/208b与第一耗尽部分112a/212a和第二耗尽部分112b/212b进行欧姆/肖特基接触,但那些实施方式仅仅是示例性的。本发明的概念一般地都适用,而不管第一栅极106a/208a和第二栅极106b/208b与对应的第一耗尽部分112a/212a和第二耗尽部分112b/212b之间的电耦合的性质。因此,在一些实施方式中,如本领域已知的,分别对应于第一栅极106a/208a和第二栅极106b/208b的第一栅极和第二栅极可采用隔离栅极的形式。
进一步注意,类似于图1中的III族氮化物双向器件100,在一些实施方式中,图2中的III族氮化物双向器件200可以是HV器件,如上面的“定义”部分中所描述的。例如,III族氮化物双向器件200可以是600V器件,其被配置为在第一栅极208a和第二栅极208b之间维持近似600V的电位差。
根据图1和图2所示的示例性实施方式,当III族氮化物双向器件100/200截止时,背部2DEG 126/226和2DHG 136/236可有效地相互中立,从而即使在高漏极电压下也减小或基本消除截止状态下的第一栅极106a/208a和第二栅极106b/208b之间的泄漏电流。
参照图3A,图3A示出了根据一个实施方式的适用于图1和图2的III族氮化物双向器件的示例性背部势垒的截面图。如图3A所示,背部势垒330A包括AlGaN层形式的多个III族氮化物层,其包括具有厚度370的底层360、具有厚度372的层362、具有厚度374的中间层364、具有厚度376的层366以及具有厚度378的顶层368。如图3A进一步示出的,背部势垒330A具有由底层360提供的底表面332以及由顶层368提供的顶表面334。具有底表面332和顶表面334的背部势垒330A通常对应于图1/图2中的具有底表面132/232和顶表面134/234的背部势垒130/230,并且可以共享归因于本申请的对应特征的任何特性。
根据图3A所示的实施方式,背部势垒330A的邻接层具有不同的相应铝浓度。然而,厚度370、372、374、376和378可基本相同。此外,根据本实施方式,顶表面334处的铝浓度(即,近似1%)基本等于底表面332处的铝浓度(即,近似1%)。
背部势垒330A的中间层364被示为在III族氮化物层360、362、364、366和368中具有最高的铝浓度(即,近似6%)。此外,背部势垒330A的铝浓度被示为在底层360和中间层364之间通过层362阶梯上升(近似3%的Al),并且对应地在中间层364和顶层368之间通过层366阶梯下降(近似3%的Al)。
注意,尽管背部势垒330A被示为分立层的堆叠(例如可形成超晶格),但在其他实施方式中,背部势垒330A可以实施为梯度III族氮化物层,其具有对应于图3A所示的合金分布。此外,背部势垒330A中的III族氮化物合金的分布在用于形成底层360的合金与用于形成顶层368的合金之间可形成高斯风格的对称分布或者平滑或分段连续的不对称分布。
继续到图3B,图3B示出了根据另一实施方式的适合用于图1和图2的III族氮化物双向器件的示例性背部势垒的截面图。注意,图3B中由与图3A中出现的参考标号相同的参考标号表示的特征分别对应于上述特征,并且可以共享归因于上述对应特征的任何特性。进一步注意,具有底表面332和顶表面334的背部势垒330B通常对应于图1/图2中的具有底表面132/232和顶表面134/234的背部势垒130/230,并且可以共享归因于本申请中的对应特征的任何特性。
如图3B所示,背部势垒330B与图3A中的背部势垒330A的不同在于,图3B中的实施方式包括具有比中间层364显著更高的铝浓度(即,近似50%)的中间层384。注意,尽管背部势垒330B被示为分立层的堆叠(例如可以形成超晶格),但在其他实施方式中,背部势垒330B可实施为具有对应于图3B所示的合金分布的梯度III族氮化物层。此外,进一步如上面图3A中的背部势垒330A所注意的,背部势垒330B中的III族氮化物合金的分布在用于形成底层360的合金与用于形成顶层368的合金之间可形成高斯风格的对称分布或者平滑或分段连续的不对称分布。
移动到图3C,图3C示出了根据另一实施方式的适合用于图1和图2的III族氮化物双向器件的示例性背部势垒的截面图。注意,图3C中由与图3A中出现的参考标号相同的参考标号表示的特征分别对应于上述特征,并且可以共享归因于上述对应特征的任何特性。进一步注意,具有底表面332和顶表面334的背部势垒330B通常对应于图1/图2中的具有底表面132/232和顶表面134/234的背部势垒130/230,并且可以共享归因于本申请中的对应特征的任何特性。
如图3C所示,背部势垒330C与图3A中的背部势垒330A的不同在于,顶表面334处的铝浓度(即,近似于1%)小于底表面332处的铝浓度(即,近似于2%)。此外,与背部势垒330A相反,背部势垒330C的铝浓度被示为在底层380与中间层364之间通过层382阶梯上升(近似4%的Al)。注意,尽管背部势垒330C被示为分立层的堆叠(例如可以形成超晶格),但在其他实施方式中,背部势垒330C可实施为具有对应于图3C所示的合金分布的梯度III族氮化物层。此外,背部势垒330C中的III族氮化物合金的分布在用于形成底层360的合金与用于形成顶层368的合金之间可形成高斯风格的对称分布或者平滑或分段连续的不对称分布。
继续到图3D,图3D示出了根据另一实施方式的适合用于图1和图2的III族氮化物双向器件的示例性背部势垒的截面图。注意,图3D中由与图3A中出现的参考标号相同的参考标号表示的特征分别对应于上述特征,并且可以共享归因于上述对应特征的任何特性。进一步注意,具有底表面332和顶表面334的背部势垒330D通常对应于图1/图2中的具有底表面132/232和顶表面134/234的背部势垒130/230,并且可以共享归因于本申请中的对应特征的任何特性。
如图3D所示,背部势垒330D与图3C中的背部势垒330C的不同在于,图3D中的实施方式包括具有比中间层364显著更高的铝浓度(即,近似50%)的中间层384。注意,尽管背部势垒330D被示为分立层的堆叠(例如可以形成超晶格),但在其他实施方式中,背部势垒330D可实施为具有对应于图3D所示的合金分布的梯度III族氮化物层。此外,如上面参照图3C中的背部势垒330C进一步示出的,背部势垒330D中的III族氮化物合金的分布在用于形成底层380的合金与用于形成顶层368的合金之间可形成高斯风格的对称分布或者平滑或分段连续的不对称分布。
参照图3E,图3E示出了根据另一实施方式的适合用于图1和图2的III族氮化物双向器件的示例性背部势垒的截面图。注意,图3E中由与图3A和图3C中出现的参考标号相同的参考标号表示的特征分别对应于上述特征,并且可以共享归因于上述对应特征的任何特性。进一步注意,具有底表面332和顶表面334的背部势垒330E通常对应于图1/图2中的具有底表面132/232和顶表面134/234的背部势垒130/230,并且可以共享归因于本申请中的对应特征的任何特性。
如图3E所示,背部势垒330E在顶表面334处具有的铝浓度(即,近似2%)大于底表面332处的铝浓度(即,近似1%)。注意,尽管背部势垒330E被示为分立层的堆叠(例如可以形成超晶格),但在其他实施方式中,背部势垒330E可实施为具有对应于图3E所示的合金分布的梯度III族氮化物层。此外,背部势垒330E中的III族氮化物合金的分布在用于形成底层380的合金与用于形成顶层388的合金之间可形成高斯风格的对称分布或者平滑或分段连续的不对称分布。
移动到图3F,图3F示出了根据另一实施方式的适合用于图1和图2的III族氮化物双向器件的示例性背部势垒的截面图。注意,图3F中由与图3A和图3C中出现的参考标号相同的参考标号表示的特征分别对应于上述特征,并且可以共享归因于上述对应特征的任何特性。进一步注意,具有底表面332和顶表面334的背部势垒330F通常对应于图1/图2中的具有底表面132/232和顶表面134/234的背部势垒130/230,并且可以共享归因于本申请中的对应特征的任何特性。
如图3F所示,背部势垒330F具有多个内部层,其具有最高的铝浓度(即,近似50%的内部层384a和384b)。注意,尽管图3F示出背部势垒330F包括五个示例性层,其中两层共享最高的铝浓度,更一般地,背部势垒130/230可具有任何数量的层。例如,背部势垒130/230可包括III族氮化物层的超晶格,其在底层380和顶层368之间具有多个峰值铝浓度。
进一步注意,尽管背部势垒330F被示为分立层的堆叠,但在其他实施方式中,背部势垒330F可实施为具有对应于图3F所示的合金分布的梯度III族氮化物层。此外,背部势垒330F中的III族氮化物合金的分布在用于形成底层380的合金与用于形成顶层368的合金之间可形成高斯风格的对称分布或者平滑或分段连续的不对称分布。
现在参照图4A,图4A示出了根据又一实施方式的适用于图1和图2的III族氮化物双向器件的示例性背部势垒的截面图。如图4A所示,背部势垒430A包括AlGaN层形式的多个III族氮化物层,包括具有厚度490的底层460、具有厚度492的层462、具有厚度474的中间层464、具有厚度476的层466以及具有厚度478的顶层468。如图4A进一步所示,背部势垒430A具有由底层460提供的底表面432以及由顶层468提供的顶表面434。具有底表面432和顶表面434的背部势垒430A通常对应于图1/图2中的具有底表面132/232和顶表面134/234的背部势垒130/230,并且可以共享归因于本申请中的对应特征的任何特性。
根据图4A所示的实施方式,背部势垒430A的邻接层具有不同的相应铝浓度。此外,厚度490和492被示为基本大于厚度474、476和478。例如,底层460的厚度490可以多达近似为顶层468的五倍或更大。此外,根据本实施方式,顶表面434处的铝浓度(即,近似1%)基本等于底表面432处的铝浓度(即,近似1%)。
背部势垒430A的中间层464被示为在III族氮化物层460、462、464、466和468中具有最高的铝浓度(即,近似6%)。此外,背部势垒430A的铝浓度被示为在底层460和中间层464之前通过层462阶梯增加(近似3%的Al),并且对应地在中间层464和顶层468之间通过层466(近似3%的Al)阶梯降低。
注意,尽管背部势垒430A被示为分立层的堆叠(例如其可以形成超晶格),但在其他实施方式中,背部势垒430A可实施为具有对应于图4A所示的合金分布的梯度III族氮化物层。此外,背部势垒430A中的III族氮化物合金的分布可在用于形成底层460的合金与用于形成顶层468的合金之间形成平滑或分段连续的不对称分布。
继续到图4B,图4B示出了根据另一实施方式的适用于图1和图2的III族氮化物双向器件的示例性背部势垒的截面图。注意,图4B中由与图4A中出现的参考标号相同的参考标号表示的特征分别对应于上述特征,并且可以共享归因于上述对应特征的任何特性。进一步注意,具有底表面432和顶表面434的背部势垒430B通常对应于图1/图2中的具有底表面132/232和顶表面134/234的背部势垒130/230,并且可以共享归因于本申请中的对应特征的任何特性。
如图4B所示,背部势垒430B与图4A中的背部势垒430A的不同在于,在图4B的实施方式中,包括具有比中间层464显著更高的铝浓度(即,近似50%)的中间层484。注意,尽管背部势垒430B被示为分立层的堆叠(例如其可以形成超晶格),但在其他实施方式中,背部势垒430B可实施为具有对应于图4B所示的合金分布的梯度III族氮化物层。此外,背部势垒430B中的III族氮化物合金的分布可在用于形成底层460的合金与用于形成顶层468的合金之间形成平滑或分段连续的不对称分布。
参照图4C,图4C示出了根据另一实施方式的适用于图1和图2的III族氮化物双向器件的示例性背部势垒的截面图。注意,图4C中由与图4A中出现的参考标号相同的参考标号表示的特征分别对应于上述特征,并且可以共享归因于上述对应特征的任何特性。进一步注意,具有底表面432和顶表面434的背部势垒430C通常对应于图1/图2中的具有底表面132/232和顶表面134/234的背部势垒130/230,并且可以共享归因于本申请中的对应特征的任何特性。
如图4C所示,背部势垒430C与图4A和图4B中的背部势垒430A和430B的不同在于,底层480具有厚度478,其显著小于顶层488的厚度490。注意,尽管背部势垒430C被示为分立层的堆叠(例如其可以形成超晶格),但在其他实施方式中,背部势垒430C可实施为具有对应于图4C所示的合金分布的梯度III族氮化物层。此外,背部势垒430C中的III族氮化物合金的分布可在用于形成底层480的合金与用于形成顶层488的合金之间形成平滑或分段连续的不对称分布。
因此,本申请公开了一种III族氮化物双向器件,其被配置为使得减少或基本消除一些传统器件结构中与截止状态期间的电流泄漏相关联的缺点。根据本申请公开的示例性实施方式,III族氮化物双向器件的背部沟道层被配置为具有与器件沟道层的极化基本相等的极化,从而减少或基本消除晶体管栅极之间的泄漏电流。结果,可以有利地避免当这种双向器件处于截止状态时由于泄漏电流所引起的大功率损失。
从上面的描述可知,各种技术可用于实施本申请中描述的概念而不背离这些概念的范围。此外,虽然参照特定的实施方式描述了概念,但本领域技术人员应该意识到,可以在不背离这些概念的范围的情况下进行形式和细节的变化。如此,所描述的实施方式被认为是示例性的而非限制性的。还应该理解,本申请不限于本文描述的特定实施方式,但是可以在不背离本公开的范围的情况下进行许多重新布置、修改和替换。

Claims (22)

1.一种III族氮化物双向器件,包括:
衬底;
背部沟道层,位于所述衬底之上;
器件沟道层和器件势垒层,位于所述背部沟道层之上,所述器件沟道层和所述器件势垒层被配置为产生器件二维电子气2DEG;
第一栅极和第二栅极,形成在位于所述器件势垒层之上的相应的第一耗尽部分和第二耗尽部分上;
背部势垒,位于所述背部沟道层与所述器件沟道层之间;
其中所述背部沟道层的极化基本等于所述器件沟道层的极化,
其中所述第一耗尽部分和所述第二耗尽部分被配置为耗尽所述第一栅极和所述第二栅极下方的所述2DEG,使得所述2DEG在所述第一栅极和所述第二栅极下方被中断。
2.根据权利要求1所述的III族氮化物双向器件,其中,所述III族氮化物双向器件是增强模式的常关型双向晶体管。
3.根据权利要求1所述的III族氮化物双向器件,其中,所述第一栅极和所述第二栅极与相应的所述第一耗尽部分和所述第二耗尽部分进行欧姆接触。
4.根据权利要求1所述的III族氮化物双向器件,其中,所述第一栅极和所述第二栅极与相应的所述第一耗尽部分和所述第二耗尽部分进行肖特基接触。
5.根据权利要求1所述的III族氮化物双向器件,其中,所述背部势垒产生以下中的至少一种:在所述背部沟道层中的背部2DEG和在所述器件沟道层中的二维空穴气2DHG,并且其中,所述背部2DEG在所述第一栅极和所述第二栅极下方未被中断。
6.根据权利要求1所述的III族氮化物双向器件,其中,所述背部势垒的顶表面处的铝浓度基本等于所述背部势垒的底表面处的铝浓度。
7.根据权利要求1所述的III族氮化物双向器件,其中,所述背部势垒的顶表面处的铝浓度小于或大于所述背部势垒的底表面处的铝浓度。
8.根据权利要求1所述的III族氮化物双向器件,其中,所述背部势垒包括多个III族氮化物层,并且其中所述背部沟道层和所述器件沟道层具有与所述背部势垒不同的相应铝浓度。
9.根据权利要求8所述的III族氮化物双向器件,其中,所述多个III族氮化物层的底层具有的厚度大于或小于所述多个III族氮化物层的顶层的厚度。
10.根据权利要求1所述的III族氮化物双向器件,其中所述第一耗尽部分和所述第二耗尽部分包括P型GaN。
11.一种III族氮化物双向器件,包括:
衬底;
氮化镓GaN背部沟道层,位于所述衬底之上;
GaN器件沟道层和AlGaN器件势垒层,位于所述GaN背部沟道层之上,所述GaN器件沟道层和所述AlGaN器件势垒层被配置为产生器件二维电子气2DEG;
第一栅极和第二栅极,形成在位于所述AlGaN器件势垒层之上的相应的第一耗尽部分和第二耗尽部分上;
AlGaN背部势垒,位于所述GaN背部沟道层与所述GaN器件沟道层之间;
其中所述GaN背部沟道层的极化基本等于所述GaN器件沟道层的极化,
其中所述第一耗尽部分和所述第二耗尽部分被配置为耗尽所述第一栅极和所述第二栅极下方的所述2DEG,使得所述2DEG在所述第一栅极和所述第二栅极下方被中断。
12.根据权利要求11所述的III族氮化物双向器件,其中,所述III族氮化物双向器件是增强模式的常关型双向晶体管。
13.根据权利要求11所述的III族氮化物双向器件,其中,所述第一栅极和所述第二栅极与相应的所述第一耗尽部分和所述第二耗尽部分进行欧姆接触。
14.根据权利要求11所述的III族氮化物双向器件,其中,所述第一栅极和所述第二栅极与相应的所述第一耗尽部分和所述第二耗尽部分进行肖特基接触。
15.根据权利要求11所述的III族氮化物双向器件,其中,所述AlGaN背部势垒产生以下中的至少一项:在所述GaN背部沟道层中的背部2DEG和在所述GaN器件沟道层中的二维空穴气2DHG,并且其中,所述背部2DEG在所述第一栅极和所述第二栅极下方未被中断。
16.根据权利要求11所述的III族氮化物双向器件,其中,所述GaN背部沟道层和所述GaN器件沟道层中的每一个都包括铝,并且所述GaN背部沟道层的铝浓度基本等于所述GaN器件沟道层的铝浓度。
17.根据权利要求11所述的III族氮化物双向器件,其中,所述AlGaN背部势垒的顶表面处的铝浓度基本等于所述AlGaN背部势垒的底表面处的铝浓度。
18.根据权利要求11所述的III族氮化物双向器件,其中,所述AlGaN背部势垒的顶表面处的铝浓度小于或大于所述AlGaN背部势垒的底表面处的铝浓度。
19.根据权利要求11所述的III族氮化物双向器件,其中,所述AlGaN背部势垒包括多个AlGaN层,并且其中所述GaN背部沟道层和所述GaN器件沟道层具有与所述AlGaN背部势垒不同的相应铝浓度。
20.根据权利要求19所述的III族氮化物双向器件,其中,所述AlGaN背部势垒的至少一个内部层在所述多个AlGaN层中具有最高的铝浓度。
21.根据权利要求19所述的III族氮化物双向器件,其中,所述多个AlGaN层的底层具有的厚度大于或小于所述多个AlGaN层的顶层的厚度。
22.根据权利要求11所述的III族氮化物双向器件,其中所述第一耗尽部分和所述第二耗尽部分包括P型GaN。
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Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10002956B1 (en) * 2017-08-31 2018-06-19 Vanguard International Semiconductor Corporation High electron mobility transistor
EP3688813A4 (en) * 2017-09-28 2021-06-23 INTEL Corporation MONOLITHIC INTEGRATION OF A THIN FILM TRANSISTOR ON A COMPLEMENTARY TRANSISTOR
US11094814B2 (en) * 2017-09-29 2021-08-17 Epistar Corporation Semiconductor power device
DE102017125162B4 (de) * 2017-10-26 2023-12-28 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Halbleiterbauelement, Verwendung eines Halbleiterbauelements
TWI661554B (zh) 2017-12-28 2019-06-01 新唐科技股份有限公司 增強型高電子遷移率電晶體元件及其形成方法
US20190305122A1 (en) * 2018-03-28 2019-10-03 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure
CN109004017B (zh) * 2018-07-18 2020-09-29 大连理工大学 具有极化结纵向泄漏电流阻挡层结构的hemt器件及其制备方法
US10680069B2 (en) * 2018-08-03 2020-06-09 Infineon Technologies Austria Ag System and method for a GaN-based start-up circuit
FR3085791B1 (fr) * 2018-09-11 2022-11-11 Commissariat Energie Atomique Transistor bidirectionnel a heterojonction a faible resistance a l’etat passant
US10756207B2 (en) * 2018-10-12 2020-08-25 Transphorm Technology, Inc. Lateral III-nitride devices including a vertical gate module
US11515407B2 (en) * 2018-12-26 2022-11-29 Intel Corporation High breakdown voltage structure for high performance GaN-based HEMT and MOS devices to enable GaN C-MOS
CN109962100B (zh) * 2019-04-03 2022-07-05 中国科学院微电子研究所 P型沟道GaN基结构及电子器件
JP7448314B2 (ja) * 2019-04-19 2024-03-12 株式会社東芝 半導体装置
US11522079B2 (en) * 2019-10-16 2022-12-06 Tower Semiconductor Ltd. Electrostatically controlled gallium nitride based sensor and method of operating same
CN112750904B (zh) * 2019-10-30 2024-01-02 联华电子股份有限公司 具有应力松弛层的半导体元件
WO2022031465A1 (en) * 2020-08-05 2022-02-10 Transphorm Technology, Inc. Iii-nitride devices including a depleting layer
CN112510087B (zh) * 2020-12-01 2023-07-11 晶能光电股份有限公司 p型栅增强型GaN基HEMT器件及其制备方法
JP2023552857A (ja) * 2020-12-20 2023-12-19 華為技術有限公司 窒化ガリウムパワートランジスタ
CN115799253B (zh) * 2021-05-25 2024-01-02 英诺赛科(苏州)科技有限公司 氮化物基双向切换器件及其制造方法
US20220416678A1 (en) * 2021-06-23 2022-12-29 Enphase Energy, Inc. Gallium nitride bi-directional high electron mobility transistor in switched mode power converter applications
TWI820955B (zh) * 2022-10-07 2023-11-01 創世電股份有限公司 基於氮化鎵的常閉型半導體裝置

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090072273A1 (en) * 2007-09-18 2009-03-19 Briere Michael A Iii-nitride semiconductor device with reduced electric field between gate and drain and process for its manufacture
CN101916773A (zh) * 2010-07-23 2010-12-15 中国科学院上海技术物理研究所 一种双沟道mos-hemt器件及制作方法
CN102130159A (zh) * 2011-01-06 2011-07-20 西安电子科技大学 高电子迁移率晶体管
CN102195629A (zh) * 2010-02-23 2011-09-21 松下电器产业株式会社 交流二线式开关
EP2887402A2 (en) * 2007-09-12 2015-06-24 Transphorm Inc. Iii-nitride bidirectional switches

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5283201A (en) 1988-05-17 1994-02-01 Advanced Power Technology, Inc. High density power device fabrication process
JPWO2009001529A1 (ja) * 2007-06-22 2010-08-26 パナソニック株式会社 プラズマディスプレイパネル駆動装置及びプラズマディスプレイ
US8519438B2 (en) * 2008-04-23 2013-08-27 Transphorm Inc. Enhancement mode III-N HEMTs

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2887402A2 (en) * 2007-09-12 2015-06-24 Transphorm Inc. Iii-nitride bidirectional switches
US20090072273A1 (en) * 2007-09-18 2009-03-19 Briere Michael A Iii-nitride semiconductor device with reduced electric field between gate and drain and process for its manufacture
CN102195629A (zh) * 2010-02-23 2011-09-21 松下电器产业株式会社 交流二线式开关
CN101916773A (zh) * 2010-07-23 2010-12-15 中国科学院上海技术物理研究所 一种双沟道mos-hemt器件及制作方法
CN102130159A (zh) * 2011-01-06 2011-07-20 西安电子科技大学 高电子迁移率晶体管

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