DE102014119226A1 - Halbleiteranordnung und deren Herstellung - Google Patents

Halbleiteranordnung und deren Herstellung Download PDF

Info

Publication number
DE102014119226A1
DE102014119226A1 DE102014119226.5A DE102014119226A DE102014119226A1 DE 102014119226 A1 DE102014119226 A1 DE 102014119226A1 DE 102014119226 A DE102014119226 A DE 102014119226A DE 102014119226 A1 DE102014119226 A1 DE 102014119226A1
Authority
DE
Germany
Prior art keywords
active region
metal
metal interconnect
region
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
DE102014119226.5A
Other languages
English (en)
Inventor
I-Wen Wu
Hsien-Cheng WANG
Shih-Wen Liu
Yun Lee
Chao-Hsun Wang
Mei-Yun Wang
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of DE102014119226A1 publication Critical patent/DE102014119226A1/de
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823481—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823487—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of vertical transistor structures, i.e. with channel vertical to the substrate surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
    • H01L21/845—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body including field-effect transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/0886—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • H01L27/1211—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI combined with field-effect transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Semiconductor Memories (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

Eine Halbleiteranordnung und ein Verfahren zum Bilden der Gleichen werden beschrieben. Eine Halbleiteranordnung umfasst eine dritte Metallverbindung in Kontakt mit einer ersten Metallverbindung in einer ersten aktiven Region und eine zweite Metallverbindung in einer zweiten aktiven Region und ist über eine flache Grabenisolationsregion, die zwischen der ersten aktiven Region und der zweiten aktiven Region gebildet ist, gebildet. Ein Verfahren zum Bilden der Halbleiteranordnung umfasst ein Bilden einer ersten Öffnung über der ersten Metallverbindung, der STI Region und der zweiten Metallverbindung, und ein Bilden einer dritten Metallverbindung in der ersten Öffnung. Das Bilden der dritten Metallverbindung über der ersten Metallverbindung und der zweiten Metallverbindung verringert die RC Kopplung.

Description

  • Hintergrund
  • In einer Halbleitervorrichtung fließt ein Strom über eine Kanalregion zwischen einer Quellenregion und einer Senkenregion auf das Anlegen einer ausreichend starken Spannung oder Vorspannung an ein Gate der Vorrichtung. Wenn ein Strom über die Kanalregion fließt, geht man im Allgemeinen davon aus, dass die Vorrichtung in einem „Ein”-Zustand ist und wenn kein Strom über die Kanalregion fließt, wird die Vorrichtung im Allgemeinen angesehen, in einem „Aus”-Zustand zu sein.
  • Beschreibung der Figuren
  • 1 ist ein Flussdiagramm, welches ein Verfahren zum Bilden einer Halbleiteranordnung entsprechend zu Ausführungsbeispielen darstellt.
  • 2 ist eine Darstellung einer Halbleiteranordnung entsprechend zu Ausführungsbeispielen.
  • 3 ist eine Darstellung einer Halbleiteranordnung entsprechend zu Ausführungsbeispielen.
  • 4 ist eine Darstellung einer Halbleiteranordnung entsprechend zu Ausührungsbeispielen.
  • 5 ist eine Darstellung einer Halbleiteranordnung entsprechend zu Ausführungsbeispielen.
  • 6 ist eine Darstellung einer Halbleiteranordnung entsprechend zu Ausführungsbeispielen.
  • 7 ist eine Darstellung einer Halbleiteranordnung entsprechend zu Ausführungsbeispielen.
  • 8 ist eine Darstellung einer Halbleiteranordnung entsprechend zu Ausführungsbeispielen.
  • 9 ist eine Darstellung einer Halbleiteranordnung entsprechend zu Ausführungsbeispielen.
  • 10 ist eine Darstellung einer Halbleiteranordnung entsprechend zu Ausführungsbeispielen.
  • 11 ist eine Darstellung einer Halbleiteranordnung entsprechend zu Ausführungsbeispielen.
  • 12 ist eine Darstellung einer Halbleiteranordnung entsprechend zu Ausführungsbeispielen.
  • 13 ist eine Darstellung einer Halbleiteranordnung entsprechend zu Ausführungsbeispielen.
  • 14 ist eine Darstellung einer Halbleiteranordnung entsprechend zu Ausführungsbeispielen.
  • 15 ist eine Darstellung einer Halbleiteranordnung entsprechend zu Ausführungsbeispielen.
  • 16 ist eine Darstellung einer Halbleiteranordnung entsprechend zu Ausführungsbeispielen.
  • 17 ist eine Darstellung einer Halbleiteranordnung entsprechend zu Ausführungsbeispielen.
  • Detaillierte Beschreibung
  • Der beanspruchte Gegenstand wird jetzt unter Bezugnahme auf die Figuren beschrieben, wobei ähnliche Bezugszeichen im Allgemeinen verwendet werden in Bezug auf ähnliche Elemente. In der folgenden Beschreibung sind zum Zweck der Erklärung verschiedene spezifische Details dargestellt, um ein Verständnis des beanspruchten Gegenstandes bereitzustellen. Es versteht sich jedoch, dass der beanspruchte Gegenstand auch ohne diese spezifischen Details umgesetzt werden kann. Bei anderen Beispielen werden Strukturen und Vorrichtungen in Blockdiagrammform dargestellt, um eine Beschreibung des beanspruchten Gegenstandes zu erreichen.
  • Entsprechend zu einigen Ausführungsbeispielen umfasst eine Halbleiteranordnung eine erste aktive Region, eine zweite aktive Region und eine flache Grabenisolations(STI)-Region, wobei die STI-Region sich zwischen der ersten aktiven Region und der zweiten aktiven Region befindet. Entsprechend zu einigen Ausführungsbeispielen ist eine erste Metallverbindung über die erste aktive Region ausgebildet und ist mit der ersten aktiven Region verbunden. Entsprechend zu einigen Ausführungsbeispielen ist eine zweite Metallverbindung über die zweite aktive Region ausgebildet und ist mit der zweiten aktiven Region verbunden. In einigen Ausführungsbeispielen ist eine dritte Metallverbindung über die erste Metallverbindung, die STI-Region und die zweite Metallverbindung ausgebildet und ist verbunden mit der ersten Metallverbindung und der zweiten Metallverbindung, sodass die dritte Metallverbindung die erste Metallverbindung mit der zweiten Metallverbindung verbindet. In einigen Ausführungsbeispielen ist die erste aktive Region eine Quelle (Source) oder eine Senke (Drain). In einigen Ausführungsbeispielen ist die zweite aktive Region eine Quelle oder eine Senke. In einigen Ausführungsbeispielen verbindet die dritte Metallverbindung zumindest eines aus dem Folgenden: eine Quelle der ersten aktiven Region mit einer Quelle der zweiten aktiven Region, eine Senke der ersten aktiven Region mit einer Senke der zweiten aktiven Region oder eine Quelle der ersten aktiven Region mit einer Senke der zweiten aktiven Region. In einigen Ausführungsbeispielen verringert die dritte Metallverbindung eine Widerstands-kapazitive (RC) Kopplung, da eine Entfernung zwischen der dritten Metallverbindung und einem zugehörigen Gate der Halbleiteranordnung größer wird als eine Entfernung zwischen dem Gate und einer anderen Metallverbindung, die ansonsten verwendet würde zum Verbinden der ersten aktiven Region mit der zweiten aktiven Region, wie beispielsweise eine andere Metallverbindung, die nicht über der ersten Metallverbindung, der STI-Region und der zweiten Metallverbindung ausgebildet ist. In einigen Ausführungsbeispielen resultiert eine verminderte oder minimierte RC-Kopplung zwischen dem Gate und einer Metallverbindung wie beispielsweise der dritten Metallverbindung, die die erste aktive Region mit der zweiten aktiven Region verbindet, in einer verringerten Widerstands-kapazitiven (RC) Verzögerung und/oder verbesserten Performance, wobei die verbesserte Performance zumindest eine verbesserte Geschwindigkeit oder operative Vorhersagbarkeit umfasst.
  • Gemäß einigen Ausführungsbeispielen umfasst das Bilden einer Halbleiteranordnung ein Bilden einer ersten Öffnung über einer ersten aktiven Region, einer flachen Grabenisolations(STI)-Region und einer zweiten aktiven Region, sodass die erste Öffnung über einer ersten Metallverbindung in der ersten aktiven Region ausgebildet ist und über einer zweiten Metallverbindung in der zweiten aktiven Region ausgebildet ist. Gemäß einigen Ausführungsbeispielen ist die dritte Metallverbindung in der ersten Öffnung derart ausgebildet, dass die dritte Metallverbindung die erste Metallverbindung mit der zweiten Metallverbindung verbindet. In einigen Ausführungsbeispielen ist eine zweite Öffnung über ein Gate in der STI-Region gebildet. In einigen Ausführungsbeispielen ist ein Metallkontakt in der zweiten Öffnung gebildet. In einigen Ausführungsbeispielen werden die erste Öffnung und die zweite Öffnung gleichzeitig gebildet. In einigen Ausführungsbeispielen hat die erste Metallverbindung eine dritte Höhe und die zweite Metallverbindung hat eine vierte Höhe, wobei die dritte Höhe im Wesentlichen gleich zur vierten Höhe ist. In einigen Ausführungsbeispielen hat das Gate eine fünfte Höhe, wobei die fünfte Höhe im Wesentlichen gleich zur dritten Höhe ist. In einigen Ausführungsbeispielen hat die dritte Metallverbindung, die über der ersten Metallverbindung ausgebildet ist und die zweite Metallverbindung verbindet, eine erste Höhe.
  • Ein Verfahren 100 zum Bilden einer Halbleiteranordnung 200 nach einigen Ausführungsbeispielen ist in der 1 dargestellt und eine oder mehrere Strukturen, die dadurch zu verschiedenen Stufen der Herstellung gebildet werden, sind in den 2 bis 17 dargestellt. Gemäß einigen Ausführungsbeispielen, wie sie in der 16 dargestellt sind, umfasst die Halbleiteranordnung 200 eine erste aktive Region 205, eine zweite aktive Region 207 und eine flache Grabenisolations(STI)-Region 209, wobei die STI-Region 209 zwischen der ersten aktiven Region 205 und der zweiten aktiven Region 207 ausgebildet ist. Gemäß einigen Ausführungsbeispielen ist die erste Metallverbindung 215 über der ersten aktiven Region 205 ausgebildet und ist verbunden mit der ersten aktiven Region 205. Gemäß einigen Ausführungsbeispielen ist eine zweite Metallverbindung 216 über der zweiten aktiven Region 207 angeordnet und ist verbunden mit der zweiten aktiven Region 207. In einigen Ausführungsbeispielen ist eine dritte Metallverbindung 218 über der ersten Metallverbindung 215, der STI-Region 209 und der zweiten Metallverbindung 216 ausgebildet und wird verbunden mit der ersten Metallverbindung 215 und der zweiten Metallverbindung 216, sodass die dritte Metallverbindung 218 die erste Metallverbindung 215 mit der zweiten Metallverbindung 216 verbindet, um so die erste aktive Region 205 mit der zweiten aktiven Region 207 zu verbinden.
  • Bezugnehmend auf 2 ist eine Draufsicht oder eine Ansicht von oben der Halbleiteranordnung 200 gemäß Ausführungsbeispielen dargestellt, wobei eine zweite dielektrische Schicht 224, wie sie in den 3 bis 15 dargestellt ist, in der 2 nicht gezeigt ist, sodass Merkmale, die unterhalb der zweiten dielektrischen Schicht 224 liegen, in der 2 sichtbar werden. In der 2 sind vier Linien 240, 242, 244 und 246 gezeichnet, um Querschnittsebenen darzustellen, die in anderen Figuren gezeigt sind. Eine erste Linie 240 schneidet die zweite aktive Region 207, mehrere Gates 208, die zweite Metallverbindung 216 und die dritte Metallverbindung 218, wobei die zweite aktive Region 207 eine Region ist, wo zumindest eine Quelle oder ein Drain entsprechend zu Ausführungsbeispielen gebildet ist. 15 ist eine Querschnittsansicht der Halbleiteranordnung 200, die entlang der ersten Linie 240 zu einem späteren Zeitpunkt der Herstellung genommen wird. Eine zweite Linie 242 ist ein Schnitt durch die STI-Region 209, mehrere Gates 208, mehrere Metallkontakte 214 und die dritte Metallverbindung 218, wobei die STI-Region 209 eine STI 220 umfasst. Die 3, 5, 7, 9, 11 und 13 sind Querschnittsansichten der Halbleiteranordnung 200, die entlang der zweiten Schnittlinie 242 zu verschiedenen Stadien der Herstellung genommen wurden. Eine dritte Linie 244 ist ein Schnitt durch die erste aktive Region 205, die mehreren Gates 208, die erste Metallverbindung 215 und die dritte Metallverbindung 218, wobei die erste aktive Region 205 eine Region ist, wo zumindest eine Quelle oder eine Senke entsprechend zu Ausführungsbeispielen gebildet sind. Die 4, 6, 8, 10, 12 und 14 sind Querschnittsansichten der Halbleiteranordnung 200, die entlang der dritten Schnittlinie 244 zu verschiedenen Stadien der Herstellung genommen wurden. Eine vierte Schnittlinie 246 stellt einen Schnitt durch die erste Metallverbindung 215, die dritte Metallverbindung 218 und die zweite Metallverbindung 216 gemäß Ausführungsbeispielen dar, wobei die dritte Metallverbindung 218 gebildet ist zum Verbinden der ersten aktiven Region 205 mit der zweiten aktiven Region 207. Die 16 ist eine Querschnittsansicht der Halbleiteranordnung 200, die entlang der vierten Linie 246 zu einem späteren Stadium der Herstellung genommen wurde.
  • Bei 102 wird die zweite Öffnung 226 über einem Gate 208 in der STI-Region 209 gebildet, wie es in der 5 dargestellt ist. In Bezug auf die 3 ist eine Querschnittsansicht der zweiten Schnittlinie 242 der 2 zu sehen, wobei die zweite Schnittlinie 242 durch die STI-Region 209 schneidet. Die Halbleiteranordnung 200 umfasst ein Substrat 202. In einigen Ausführungsbeispielen umfasst das Substrat 202 Siliziumoxid und/oder Siliziumnitrid. Gemäß einigen Ausführungsbeispielen umfasst das Substrat 202 eine Epitaxieschicht und/oder eine Silizium-auf-Isolator(SOI)-Struktur und/oder einen Wafer und/oder einen Chip, der von dem Wafer gebildet ist. In einigen Ausführungsbeispielen ist ein STI 220 über dem Substrat 202 in der STI-Region 209 gebildet. In einigen Ausführungsbeispielen umfasst der STI 220 ein dielektrisches Material wie beispielsweise Siliziumoxid (SiO2). In einigen Ausführungsbeispielen umfasst die STI 220 Bildung ein Abscheiden von dielektrischem Material. In einigen Ausführungsbeispielen umfasst die STI-Region 209 die STI 220. In einigen Ausführungsbeispielen hat die STI 220 eine Dicke zwischen 20 nm bis zu ungefähr 70 nm. In Bezug auf 4 ist ein Querschnitt entlang der dritten Linie 244 der 2 dargestellt, wobei die dritte Linie 244 die erste aktive Region 205 schneidet. In einigen Ausführungsbeispielen sind eine oder mehrere Rippen 204 in dem Substrat 202 der ersten aktiven Region 205 gebildet. In einigen Ausführungsbeispielen umfassen die eine oder mehreren Rippen 204 das gleiche Material wie das Substrat 202. In einigen Ausführungsbeispielen haben die eine oder mehreren Rippen eine Höhe zwischen 5 nm bis zu ungefähr 45 nm. In einigen Ausführungsbeispielen ist eine epitaktische (Epi) Deckschicht 206 über den einen oder die mehreren Rippen 204 gebildet. In einigen Ausführungsbeispielen ist die Epi Deckschicht 206 gewachsen. In einigen Ausführungsbeispielen umfasst die Epi Deckschicht 206 Silizium und/oder Nitrid und/oder Oxid. In einigen Ausführungsbeispielen ist die zweite aktive Region 207 im Wesentlichen auf eine gleiche Art gebildet wie die erste aktive Region 205. In einigen Ausführungsbeispielen ist die erste dielektrische Schicht 212 beispielsweise durch ein Abscheiden über der STI 220 und der Epi Deckschicht 206 gebildet, wie es in den 3, 4 und 17 dargestellt ist. In einigen Ausführungsbeispielen umfasst die Epi Deckschicht 206a eine Quelle und/oder eine Senke. In einigen Ausführungsbeispielen umfasst die Epi Deckschicht 206b eine Quelle, wenn die Epi Deckschicht 206a eine Senke umfasst, und die Epi Deckschicht 206b umfasst eine Senke, wenn die Epi Deckschicht 206a eine Quelle umfasst. In einigen Ausführungsbeispielen umfasst die erste dielektrische Schicht 212 ein standarddielektrisches Material mit einer mittleren oder niedrigen Dielektrizitätskonstante wie beispielsweise SIO2. In einigen Ausführungsbeispielen hat die erste dielektrische Schicht 212 eine Dicke zwischen 20 nm und ungefähr 150 nm. In einigen Ausführungsbeispielen sind das Gate 208 oder mehrere Gates 208, wie es in den 3 und 4 dargestellt ist, in der ersten dielektrischen Schicht 212 gebildet, sodass das Gate 208 in Kontakt ist mit der Epi Deckschicht 206 der ersten aktiven Region 205 und mit der Epi Deckschicht 206 der zweiten aktiven Region 207 und über der STI Region 206 ausgebildet ist. In einigen Ausführungsbeispielen umfasst das Gate 208 eine Schicht aus einem Material mit hoher Dielektrizitätskonstante, das in Kontakt ist mit der Epi Deckschicht 206 der ersten aktiven Region 205 und der zweiten aktiven Region 207, wie es in den 4 und 17 dargestellt ist. In einigen Ausführungsbeispielen umfasst das Material mit hoher Dielektrizitätskonstante ein Nitrid und/oder Oxid. In einigen Ausführungsbeispielen umfasst das Gate 208 ein leitfähiges Material wie beispielsweise Metall, welches gebildet ist, beispielsweise durch eine Abscheidung auf dem Material mit hoher Dielektrizitätskonstante. In einigen Ausführungsbeispielen ist eine Hartmaske 207, beispielsweise durch eine Abscheidung, über dem Gate 208 gebildet. In einigen Ausführungsbeispielen hat das Gate 208 eine fünfte Höhe 225 zwischen ungefähr 20 nm und ungefähr 130 nm. In einigen Ausführungsbeispielen umfasst die Hartmaske 210 ein Oxid oder Nitrid. In einigen Ausführungsbeispielen ist die erste Metallverbindung 215 in Kontakt mit der Epi Deckschicht 206b in der ersten aktiven Region 205 ausgebildet. In einigen Ausführungsbeispielen ist die Epi Deckschicht 206a in Kontakt mit der zweiten Metallverbindung 215 (nicht gezeigt) ausgebildet. In einigen Ausführungsbeispielen umfasst die erste Metallverbindung 215 ein leitfähiges Material wie beispielsweise ein Metall und/oder Polysilizium. In einigen Ausführungsbeispielen umfasst die Bildung der ersten Metallverbindung 215 eine Abscheidung. In einigen Ausführungsbeispielen hat die erste Metallverbindung 215 eine dritte Höhe 221 zwischen ungefähr 30 nm und ungefähr 130 nm, wie es in der 4 dargestellt ist. In einigen Ausführungsbeispielen hat die zweite Metallverbindung 216 eine vierte Höhe 223, wie es in der 15 dargestellt ist, die im Wesentlichen gleich ist zu der dritten Höhe 221. In einigen Ausführungsbeispielen ist die fünfte Höhe 225 des Gates 208 im Wesentlichen gleich zur dritten Höhe 221. In einigen Ausführungsbeispielen ist eine Ätz-Stopp-Schicht 222 über der Hartmaske 210, der ersten dielektrischen Schicht 212 und der ersten Metallverbindung 215 gebildet, beispielsweise durch eine Abscheidung. In einigen Ausführungsbeispielen umfasst die Ätz-Stopp-Schicht 222 ein Silizium und/oder Nitrid und/oder Oxid. In einigen Ausführungsbeispielen ist die zweite Metallverbindung 216 in Kontakt mit der Epi Deckschicht 206b in der zweiten aktiven Region 207 gebildet. In einigen Ausführungsbeispielen ist die zweite Metallverbindung 216 im Wesentlichen in einer gleichen Art und Weise gebildet wie die erste Metallverbindung 215. In einigen Ausführungsbeispielen ist die zweite dielektrische Schicht 224 über der Ätz-Stopp-Schicht 222 gebildet. In einigen Ausführungsbeispielen umfasst die zweite dielektrische Schicht 224 ein standarddielektrisches Material mit einer mittleren oder niedrigen Dielektrizitätskonstante wie beispielsweise SiO2. In einigen Ausführungsbeispielen hat die zweite dielektrische Schicht 224 eine Dicke zwischen ungefähr 20 nm und ungefähr 150 nm. Bezugnehmend auf 5, wird die zweite Öffnung 226 beispielsweise durch ein Ätzen in der zweiten dielektrischen Schicht 224, der Ätz-Stopp-Schicht 222 und der Hartmaske 210 gebildet, sodass die zweite Öffnung 226 zumindest einen Teil des Gates 208 freilegt.
  • Bei 104 wird die erste Öffnung 228 über der ersten aktiven Region 205, der STI Region 209 und der zweiten aktiven Region 207 gebildet, sodass die erste Öffnung 228 über der ersten Metallverbindung 215 und der zweiten Metallverbindung 216 ausgebildet ist, wie es in den 7 und 8 dargestellt ist. In einigen Ausführungsbeispielen ist die erste Öffnung 228 beispielsweise durch ein Ätzen durch die zweite dielektrische Schicht 224 und die Ätz-Stopp-Schicht 222 gebildet. In einigen Ausführungsbeispielen ist die erste Öffnung 228 derart gebildet, dass in der ersten aktiven Region 205 und der zweiten aktiven Region 207 die erste Öffnung 228 zumindest einen Abschnitt der ersten Metallverbindung 215 und zumindest in einem Abschnitt der zweiten Metallverbindung 216 freilegt. In einigen Ausführungsbeispielen ist die erste Öffnung 228 derart gebildet, dass in der STI Region 209 die erste Öffnung 228 zumindest einen Teil der ersten dielektrischen Schicht 212 freilegt.
  • Bei 106 wird die dritte Metallverbindung 218 in der ersten Öffnung 228 gebildet und der Metallkontakt 214 wird in der zweiten Öffnung 226 gebildet, wie es in den 13 bis 15 dargestellt ist. Bezugnehmend auf 9 wird die erste Metallschicht 230 in der ersten Öffnung 228 und der zweiten Öffnung 226 gebildet. In einigen Ausführungsbeispielen wird die erste Metallschicht 230 durch eine Abscheidung gebildet. In einigen Ausführungsbeispielen umfasst die erste Metallschicht 230 Titan. In einigen Ausführungsbeispielen hat die erste Metallschicht 230 eine Dicke von 1 nm bis ungefähr 10 nm. In einigen Ausführungsbeispielen ist die erste Metallschicht 230 in der zweiten Öffnung 226 in Kontakt mit dem Gate 208 gebildet, wie es in der 9 dargestellt ist. In einigen Ausführungsbeispielen ist die erste Metallschicht 230 in der ersten Öffnung 228 in Kontakt mit der ersten Metallverbindung 215 in der ersten aktiven Region 205, wie es in der 10 dargestellt ist, und mit der zweiten Metallverbindung 216 in der zweiten aktiven Region 206, wie es in der 15 dargestellt ist. Bezugnehmend auf die 11 bis 12, die zeigen, dass eine zweite Metallschicht 232 über der ersten Metallschicht 230 in der ersten Öffnung 228 und über der ersten Metallschicht 230 in der zweiten Öffnung 226 gebildet ist. In einigen Ausführungsbeispielen wird die zweite Metallschicht 232 durch eine Abscheidung gebildet. In einigen Ausführungsbeispielen umfasst die zweite Metallschicht 232 Titannitrid. In einigen Ausführungsbeispielen hat die zweite Metallschicht 232 eine Dicke von 1 nm bis ungefähr 10 nm. Bezugnehmend auf die 13 bis 15, ist das Bilden einer zweiten Metallfüllung 234 in der ersten Öffnung 228 gezeigt, um die dritte Metallverbindung 218 zu bilden, und das Bilden der Metallfüllung 234 in der zweiten Öffnung 226 über der zweiten Metallschicht 232 gezeigt, um den zweiten Metallkontakt 214 zu bilden. In einigen Ausführungsbeispielen wird die Metallfüllung 234 durch eine Abscheidung gebildet. In einigen Ausführungsbeispielen umfasst die Metallfüllung 234 Wolfram. In einigen Ausführungsbeispielen wird ein Überschuss an der ersten Metallschicht 230, der zweiten Metallschicht 232 und der Metallverfüllung 234 entfernt, beispielsweise durch ein chemisch-mechanisches Planieren (CMP). Bezugnehmend auf 16, ist ein Querschnitt entlang der vierten Linie 246 der 2 gezeigt, wobei die vierte Linie 246 durch die erste Metallverbindung 215, die zweite Metallverbindung 216 und die dritte Metallverbindung 218 hindurch schneidet. In einigen Ausführungsbeispielen hat die dritte Metallverbindung 218 eine dritte Metalllänge 227, wobei die dritte Metalllänge 227 im Wesentlichen gleich ist zu einer Halbleiteranordnungslänge 229. In einigen Ausführungsbeispielen wird die Halbleiteranordnungslänge 229 von einer ersten distalen Seitenwand 231b der ersten Metallverbindung 215 bis zu einer zweiten distalen Seitenwand 231a der zweiten Metallverbindung 216 gemessen.
  • Bezugnehmend auf 17 ist eine 3D-Querschnittsansicht der Halbleiteranordnung gezeigt, wie sie aus einer Perspektive, die durch die Pfeile an der Linie 17-17 in der 2 gezeigt ist, gesehen wird, wobei die zweite dielektrische Schicht 224 entfernt wurde. Entsprechend zu einigen Ausführungsbeispielen erstrecken sich eine oder mehrere Rippen 204 der Epi Deckschicht 206 durch das Gate 208, sodass auf einer ersten Seite 256 des Gates 208 die Epi Deckschicht 206b eine Quelle oder eine Senke umfasst und auf einer zweiten Seite 258 des Gates 208 die Epi Deckschicht 206a eine Quelle umfasst, wenn die Epi Deckschicht 206b eine Senke umfasst, oder eine Senke umfasst, wenn die Epi Deckschicht 206b eine Quelle umfasst. In einigen Ausführungsbeispielen wird die erste Metallverbindung 215 um die eine oder mehreren Rippen 204 mit der Epi Deckschicht 206b in der ersten aktiven Region 205 gebildet. In einigen Ausführungsbeispielen wird die zweite Metallverbindung 216 um eine der Rippen 204 mit der Epi Deckschicht 206b in der zweiten aktiven Region 207 gebildet. In einigen Ausführungsbeispielen umfasst die STI Region 209 die STI 220, wobei die STI 220 derart angeordnet ist, dass die STI 220 die eine oder mehreren Rippen 204 mit der Epi Deckschicht 206 in der ersten aktiven Region 205 von den einen oder mehreren Rippen 204 mit der Epi Deckschicht 206 in der zweiten aktiven Region 207 trennt. In einigen Ausführungsbeispielen verbindet die dritte Metallverbindung 218 die erste Metallverbindung 215 mit der zweiten Metallverbindung 216, sodass die einen oder mehreren Rippen 204 mit der Epi Deckschicht 206b in der ersten aktiven Region 205 verbunden werden mit den einen oder mehreren Rippen 204 mit den Epi Deckschichten 206b in der zweiten aktiven Region 207. In einigen Ausführungsbeispielen umfassen die Epi Deckschichten 206b in der ersten aktiven Region 205 und die Epi Deckschichten 206b in der zweiten aktiven Region 207 Senken, und somit verbindet die dritte Metallverbindung 218 eine erste Senke mit einer zweiten Senke. In einigen Ausführungsbeispielen umfassen die Epi Deckschichten 206b in der ersten aktiven Region 205 und die Epi Deckschichten 206b in der zweiten aktiven Region 207 Quellen, und somit verbindet die erste Metallverbindung 218 eine erste Quelle mit einer zweiten Quelle.
  • Gemäß einigen Ausführungsbeispielen umfasst die Halbleiteranordnung eine erste aktive Region, eine zweite aktive Region und eine flache Grabenisolations-(STI)Region zwischen der ersten aktiven Region und der zweiten aktiven Region. In einigen Ausführungsbeispielen ist eine erste Metallverbindung über der ersten aktiven Region gebildet und ist mit der ersten aktiven Region verbunden, eine zweite Metallverbindung ist über der zweiten aktiven Region gebildet und mit der zweiten aktiven Region verbunden, und eine dritte Metallverbindung ist über der ersten Metallverbindung, der STI Region und der zweiten Metallverbindung gebildet. In einigen Ausführungsbeispielen ist die dritte Metallverbindung mit der ersten Metallverbindung und mit der zweiten Metallverbindung verbunden, sodass die dritte Metallverbindung die erste Metallverbindung mit der zweiten Metallverbindung verbindet.
  • Gemäß einigen Ausführungsbeispielen umfasst ein Verfahren zum Bilden einer Halbleiteranordnung ein Bilden einer ersten Öffnung über einer ersten aktiven Region, einer flachen Grabenisolations-(STI)Region und einer zweiten aktiven Region, sodass die erste Öffnung über einer ersten Metallverbindung in der ersten aktiven Region sich befindet und sich über einer zweiten Metallverbindung in der zweiten aktiven Region befindet. In einigen Ausführungsbeispielen umfasst das Bilden der Halbleiteranordnung ein Bilden einer dritten Metallverbindung in der ersten Öffnung, sodass die dritte Metallverbindung die erste Metallverbindung mit der zweiten Metallverbindung verbindet.
  • Gemäß einigen Ausführungsbeispielen umfasst eine Halbleiteranordnung eine erste aktive Region, eine zweite aktive Region und eine flache Grabenisolations(STI)-Region zwischen der ersten aktiven Region und der zweiten aktiven Region. In einigen Ausführungsbeispielen ist ein Gate über der ersten aktiven Region, der zweiten aktiven Region und der STI-Region angeordnet. In einigen Ausführungsbeispielen ist die erste Metallverbindung benachbart zu dem Gate über der ersten aktiven Region angeordnet und mit der ersten aktiven Region verbunden, eine zweite Metallverbindung ist benachbart zu dem Gate über der zweiten aktiven Region angeordnet und mit der zweiten aktiven Region verbunden, und eine dritte Metallverbindung ist über der ersten Metallverbindung, der STI-Region und der zweiten Metallverbindung angeordnet. In einigen Ausführungsbeispielen ist die dritte Metallverbindung mit der ersten Metallverbindung und mit der zweiten Metallverbindung derart verbunden, dass die dritte Metallverbindung die erste Metallverbindung mit der zweiten Metallverbindung verbindet.
  • Obwohl der Gegenstand beschrieben wurde in einer Sprache, die spezifisch für strukturelle Merkmalen oder Verfahrensschritte ist, versteht es sich, dass der Gegenstand der angehängten Ansprüche nicht notwendigerweise auf die spezifischen Merkmale oder Schritte, wie sie zuvor beschrieben wurden, eingeschränkt ist. Stattdessen sind die spezifischen Merkmale und Schritte, wie sie oben beschrieben wurden, als Ausführungsformen zu verstehen, die zumindest einige der Ansprüche implementieren.
  • Unterschiedliche Schritte von Ausführungsbeispielen wurden beschrieben. Die Reihenfolge, in welcher einige oder alle Verfahrensschritte beschrieben wurden, sollte nicht derart ausgelegt werden, dass die Verfahrensschritte notwendigerweise von der Reihenfolge abhängig sind. Es versteht sich, dass alternative Reihenfolgen den gleichen Nutzen dieser Beschreibung liefern. Außerdem versteht es sich, dass nicht alle Schritte notwendigerweise in jedem Ausführungsbeispiel, wie es hierin beschrieben wurde, vorhanden sein müssen. Außerdem versteht es sich, dass nicht alle Schritte notwendigerweise in allen Ausführungsbeispielen vorhanden sind.
  • Es wird versteht sich, dass Schichten, Merkmale, Elemente etc. die mit bestimmten Dimensionen relativ zueinander dargestellt wurden, wie beispielsweise strukturelle Dimensionen oder Orientierungen, nur zu dem Zweck der Vereinfachung und zur Verbesserung des Verständnisses genutzt wurden und dass die tatsächlichen Dimensionen sich deutlich unterscheiden können von den in den Ausführungsbeispielen dargestellten Dimensionen. Außerdem gibt es eine Vielzahl von Technologien zum Bilden von Schichtmerkmalen, Elementen etc., wie sie hierin erwähnt wurden, wie beispielsweise Ätz-Techniken, Implentier-Techniken, Dotier-Techniken, Spin-on-Techniken, Sputter-Techniken wie beispielsweise Magnetron- oder Ionenstrahl-Sputtering, Wachstums-Techniken, wie beispielsweise ein thermisches Wachstum oder Abscheidungstechniken, wie beispielsweise chemische Dampfabscheidung (CVD), physikalische Dampfabscheidung (PVD), plasmaverstärktes chemisches Dampfabscheiden (PECVD) oder eine atomische Schichtabscheidung (ALD).
  • Außerdem wird „beispielhaft” hierin genutzt, um als ein Beispiel, eine Darstellung etc. zu dienen und nicht notwendigerweise vorteilhaft ist. In dieser Beschreibung wird der Begriff „oder” genutzt, um ein inklusives „oder” zu bedeuten anstatt eines exklusiven „oder”. Außerdem wird der Begriff „ein” in dieser Anmeldung und in den folgenden Ansprüchen genutzt und bedeutet „eine oder mehr”, wenn es nicht anders spezifiziert wurde oder von dem Kontext klar ist, dass es sich um eine Einzahlform handelt. Ebenso bedeutet eine Formulierung zumindest eins von A und B und/oder, im Allgemeinen das A oder B oder beides A und B vorhanden sein kann. Außerdem, insoweit Begriffe wie „umfassen”, „haben”, „hat”, „mit” oder Varianten davon genutzt werden, ist damit beabsichtigt, dass sie eine ähnliche Bedeutung haben wie der Begriff „aufweisen”. Ebenso, sofern es nicht anders spezifiziert ist, sind Begriffe wie „erste”, „zweite” oder ähnliches nicht beabsichtigt so gedeutet zu werden, dass es sich um einen zeitlichen oder räumlichen Aspekt oder eine andere Reihenfolge handelt. Stattdessen bedeuten solche Begriffe lediglich, dass es sich dabei um Identifizierer, Namen etc. für Merkmale, Elemente, Dinge, etc. handelt. Beispielsweise entspricht ein erstes Element und ein zweites Element im Allgemeinen einem Element A und einem Element B oder zwei unterschiedlichen oder zwei identischen Elementen oder das gleiche Element.
  • Außerdem, obwohl die Offenbarung gezeigt und beschrieben wurde in Bezug auf eine oder mehrere Implementierungen, wird ein Fachmann erkennen, dass äquivalente Änderungen oder Modifikationen basierend auf Lesen und Verständnis dieser Beschreibung und der beigelegten Figuren möglich sind. Die Offenbarung umfasst alle solche Modifikationen und Änderungen und ist nur begrenzt durch den Umfang der folgenden Ansprüche. Insbesondere ist in Bezug auf die unterschiedlichen Funktionen, die durch die oben beschriebenen Komponenten (zum Beispiel Elemente, Ressourcen etc.) ausgeführt werden, beabsichtigt, dass die Begriffe, die zur Beschreibung solcher Komponenten genutzt werden, sich auf alle Komponenten beziehen, wenn es nicht anderweitig gekennzeichnet ist, die die spezifische Funktion der beschriebenen Komponenten ausführen können (zum Beispiel, dass es sich um ein funktionales Äquivalent handelt), selbst wenn es sich dabei nicht um strukturelle Äquivalente der offenbarten Struktur handelt. Während ein bestimmtes Merkmal der Offenbarung in Bezug auf nur eines von vielen Implementierungen offenbart sein kann, kann dieses Merkmal außerdem kombiniert werden mit einen oder mehreren anderen Merkmalen von anderen Implementierungen, wenn es so gewünscht und vorteilhaft ist für eine gegebene oder besondere Applikation.

Claims (20)

  1. Halbleiteranordnung mit: einer ersten aktiven Region; einer zweiten aktiven Region; einer flachen Grabenisolations-(STI)Region zwischen der ersten aktiven Region und der zweiten aktiven Region; einer ersten Metallverbindung über der ersten aktiven Region, die mit der ersten aktiven Region verbunden ist; einer zweiten Metallverbindung über der zweiten aktiven Region, die mit der zweiten aktiven Region verbunden ist; und einer dritten Metallverbindung über der ersten Metallverbindung, der STI Region und der zweiten Metallverbindung, die mit der ersten Metallverbindung und mit der zweiten Metallverbindung derart verbunden ist, dass die dritte Metallverbindung die erste Metallverbindung mit der zweiten Metallverbindung verbindet.
  2. Metallanordnung nach Anspruch 1, die weiter ein Gate benachbart zu der ersten Metallverbindung und der zweiten Metallverbindung umfasst, welches über der ersten aktiven Region, der zweiten aktiven Region und der STI Region gebildet ist.
  3. Halbleiteranordnung nach Anspruch 2, die weiter einen Metallkontakt über dem Gate und benachbart zu der dritten Metallverbindung umfasst.
  4. Halbleiteranordnung nach Anspruch 1, wobei die erste Metallverbindung eine dritte Höhe aufweist und die zweite Metallverbindung eine vierte Höhe aufweist, wobei die dritte Höhe und die vierte Höhe im Wesentlichen gleich sind.
  5. Halbleiteranordnung nach Anspruch 4, die weiter ein Gate benachbart zu der ersten Metallverbindung und der zweiten Metallverbindung und über der ersten aktiven Region, der zweiten aktiven Region und der STI Region umfasst, wobei das Gate eine fünfte Höhe aufweist und die fünfte Höhe im Wesentlichen gleich ist zu der dritten Höhe.
  6. Halbleiteranordnung nach Anspruch 1, wobei die dritte Metallverbindung eine dritte Metallverbindungslänge aufweist, wobei die dritte Metallverbindungslänge im Wesentlichen gleich ist zu einer Halbleiteranordnungslänge, die gemessen wird von einer ersten distalen Seitenwand der ersten Metallverbindung zu einer zweiten distalen Seitenwand der zweiten Metallverbindung.
  7. Halbleiteranordnung nach Anspruch 1, wobei die dritte Metallverbindung Titan (Ti) und/oder Titannitrid (TiN) und/oder Wolfram (W) umfasst.
  8. Halbleiteranordnung nach Anspruch 1, wobei die erste aktive Region eine Quelle und/oder eine Senke umfasst.
  9. Halbleiteranordnung nach Anspruch 1, wobei die zweite aktive Region eine Quelle und/oder eine Senke umfasst.
  10. Verfahren zum Bilden einer Halbleiteranordnung mit: Bilden einer ersten Öffnung über einer ersten aktiven Region, einer flachen Grabenisolations-(STI)Region und einer zweiten aktiven Region, sodass die erste Öffnung über einer ersten Metallverbindung in der ersten aktiven Region und über einer zweiten Metallverbindung in der zweiten aktiven Region ausgebildet ist; und Bilden einer dritten Metallverbindung in der ersten Öffnung, sodass die dritte Metallverbindung die erste Metallverbindung mit der zweiten Metallverbindung verbindet.
  11. Verfahren nach Anspruch 10, welches weiter ein Bilden eines Gates über der ersten aktive Region, der STI Region und der zweiten aktiven Region umfasst, sodass das Gate in Kontakt ist mit der ersten aktiven Region und der zweiten aktiven Region und benachbart ist zu der ersten Metallverbindung und der zweiten Metallverbindung.
  12. Verfahren nach Anspruch 11, welches weiter ein Bilden einer zweiten Öffnung in der STI Region umfasst, sodass die zweite Öffnung über dem Gate ist.
  13. Verfahren nach Anspruch 12, welches weiter ein Bilden eines Metallkontaktes in der zweiten Öffnung umfasst, sodass der Metallkontakt mit dem Gate verbunden ist.
  14. Verfahren nach Anspruch 10, wobei das Bilden einer dritten Metallverbindung ein Bilden der dritten Metallverbindung derart umfasst, dass die dritte Metallverbindung eine dritte Metallverbindungslänge aufweist, wobei die dritte Metallverbindungslänge im Wesentlichen gleich ist zu einer Halbleiteranordnungslänge, die gemessen wird von einer ersten distalen Seitenwand der ersten Metallverbindung zu einer zweiten distalen Seitenwand der zweiten Metallverbindung.
  15. Verfahren nach Anspruch 10, wobei das Bilden einer dritten Metallverbindung ein Bilden der dritten Metallverbindung unter Nutzung von Titan (Ti) und/oder Titannitrid (TiN) und/oder Wolfram (W) umfasst.
  16. Verfahren nach Anspruch 10, wobei die erste aktive Region und/oder die zweite aktive Region eine Quelle oder eine Senke umfasst.
  17. Verfahren nach Anspruch 10, wobei das Bilden einer dritten Metallverbindung ein Bilden einer Verbindung zwischen einer ersten Senke der ersten aktiven Region und einer zweiten Senke der zweiten aktiven Region umfasst.
  18. Halbleiteranordnung mit: einer ersten aktiven Region; einer zweiten aktiven Region; einer flachen Grabenisolations-(STI)Region zwischen der ersten aktiven Region und der zweiten aktiven Region; einem Gate über der ersten aktiven Region, der zweiten aktiven Region und der STI Region; einer ersten Metallverbindung benachbart zu dem Gate, die über der ersten aktiven Region ist und mit der ersten aktiven Region verbunden ist; einer zweiten Metallverbindung benachbart zu dem Gate, die über der zweiten aktiven Region gebildet ist und mit der zweiten aktiven Region verbunden ist; und einer dritten Metallverbindung über der ersten Metallverbindung, der STI Region und der zweiten Metallverbindung, die verbunden ist mit der ersten Metallverbindung und mit der zweiten Metallverbindung, sodass die dritte Metallverbindung die erste Metallverbindung mit der zweiten Metallverbindung verbindet.
  19. Halbleiteranordnung nach Anspruch 18, die weiter einen Metallkontakt über dem Gate in der STI Region umfasst.
  20. Halbleiteranordnung nach Anspruch 18, wobei die dritte Metallverbindung eine dritte Metallverbindungslänge umfasst, wobei die dritte Metallverbindungslänge im Wesentlichen gleich ist zu einer Halbleiteranordnungslänge, die gemessen wird von einer ersten distalen Seitenwand der ersten Metallverbindung zu einer zweiten distalen Seitenwand der zweiten Metallverbindung.
DE102014119226.5A 2014-01-06 2014-12-19 Halbleiteranordnung und deren Herstellung Pending DE102014119226A1 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US14/148,172 US9508844B2 (en) 2014-01-06 2014-01-06 Semiconductor arrangement and formation thereof
US14/148,172 2014-01-06

Publications (1)

Publication Number Publication Date
DE102014119226A1 true DE102014119226A1 (de) 2015-07-09

Family

ID=53443240

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102014119226.5A Pending DE102014119226A1 (de) 2014-01-06 2014-12-19 Halbleiteranordnung und deren Herstellung

Country Status (3)

Country Link
US (6) US9508844B2 (de)
DE (1) DE102014119226A1 (de)
TW (1) TWI574406B (de)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102326090B1 (ko) 2015-10-16 2021-11-12 삼성전자주식회사 반도체 장치 및 그 제조 방법
US10121675B2 (en) 2016-12-29 2018-11-06 Taiwan Semiconductor Manufacturing Co., Ltd Semiconductor device and a method for fabricating the same
CN111403341B (zh) * 2020-03-28 2023-03-28 电子科技大学 降低窄控制栅结构栅电阻的金属布线方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100526889B1 (ko) * 2004-02-10 2005-11-09 삼성전자주식회사 핀 트랜지스터 구조
US7816728B2 (en) * 2005-04-12 2010-10-19 International Business Machines Corporation Structure and method of fabricating high-density trench-based non-volatile random access SONOS memory cells for SOC applications
KR100695876B1 (ko) * 2005-06-24 2007-03-19 삼성전자주식회사 오버레이 키 및 그 형성 방법, 오버레이 키를 이용하여형성된 반도체 장치 및 그 제조 방법.
US7818698B2 (en) * 2007-06-29 2010-10-19 Taiwan Semiconductor Manufacturing Company, Ltd. Accurate parasitic capacitance extraction for ultra large scale integrated circuits
US7977202B2 (en) * 2008-05-02 2011-07-12 Taiwan Semiconductor Manufacturing Company, Ltd. Reducing device performance drift caused by large spacings between active regions
JP5538807B2 (ja) * 2009-10-13 2014-07-02 キヤノン株式会社 光電変換装置、光電変換装置の製造方法、および撮像システム
KR101963525B1 (ko) * 2010-03-01 2019-03-28 시피필름스 인코포레이션 낮은 방사율 및 ｅｍｉ 차폐 창 필름
TWI438901B (zh) * 2010-05-27 2014-05-21 Sinopower Semiconductor Inc 具有低閘極輸入電阻之功率半導體元件及其製作方法
CN102487085B (zh) * 2010-12-01 2014-04-23 中国科学院微电子研究所 半导体器件及其制造方法
KR101893848B1 (ko) * 2011-06-16 2018-10-04 삼성전자주식회사 수직 소자 및 비-수직 소자를 갖는 반도체 소자 및 그 형성 방법
US9006100B2 (en) * 2012-08-07 2015-04-14 Globalfoundries Inc. Middle-of-the-line constructs using diffusion contact structures

Also Published As

Publication number Publication date
US9754838B2 (en) 2017-09-05
US10790197B2 (en) 2020-09-29
US9508844B2 (en) 2016-11-29
TW201543675A (zh) 2015-11-16
US20180012807A1 (en) 2018-01-11
US20190252265A1 (en) 2019-08-15
US10109530B2 (en) 2018-10-23
US10276448B2 (en) 2019-04-30
US20150194516A1 (en) 2015-07-09
US20170076988A1 (en) 2017-03-16
US20190057906A1 (en) 2019-02-21
TWI574406B (zh) 2017-03-11
US10510614B2 (en) 2019-12-17
US20200118884A1 (en) 2020-04-16

Similar Documents

Publication Publication Date Title
DE102017012299B3 (de) Von dielektrischen finnen und abstandshaltern begrenzte epitaxlale strukturelemente und verfahren zu ihrer herstellung
DE112014007341B4 (de) GaN-TRANSISTOREN MIT POLYSILIZIUMSCHICHTEN ZUR BILDUNG VON ZUSÄTZLICHEN KOMPONENTEN UND VERFAHREN ZU DEREN HERSTELLUNG
DE102013101113B4 (de) Leistungs-MOS-Transistor und Verfahren zu dessen Herstellung
DE112008000638B4 (de) Verfahren zur Herstellung einer Halbleitereinheit mit selbstausgerichteten epitaxialen Verlängerungen von Quellen und Senken
DE102015112832B4 (de) Struktur und Ausbildungsverfahren einer Halbleiterbauelementstruktur mit Gatestapel
DE102013105713B4 (de) Verfahren zur Herstellung einer Halbleitervorrichtung
DE102017118199A1 (de) Finfet-vorrichtung und ausbildungsverfahren
DE102015113184A1 (de) Behandlung vor der Abscheidung und Atomlagenabscheidungs- (ALD) -Prozess und dabei gebildete Strukturen
DE102019126237A1 (de) Dielektrische finnen mit unterschiedlichen dielektrizitätskonstanten und grössen in unterschiedlichen zonen einer halbleitervorrichtung
DE112018003323T5 (de) Verwenden eines mehrschichtigen gate-abstandshalters zur reduzierung der erosion eines halbleiter-fin während einer abstandshalter-strukturierung
DE102018124749A1 (de) Strukturen und Verfahren zur Rauschisolation in Halbleitervorrichtungen
DE102017117793B4 (de) Verfahren zur Herstellung von Multi-Gate-Transistoren und resultierende Strukturen
DE102019116328B4 (de) Halbleiterbauelement und verfahren
DE102014119648B4 (de) METALL-GATE-STAPEL MIT TaAlCN-SCHICHT
DE102019210597B4 (de) Verfahren zum Bilden von Abstandhaltern neben Gatestrukturen einer Transistorvorrichtung und integriertes Schaltungsprodukt
DE102020101271A1 (de) Bottom-up-Bildung von Kontaktsteckern
DE102017124072A1 (de) Zusammenschaltungsstruktur für halbleitervorrichtung und verfahren zu ihrer herstellung
DE102014118986A1 (de) Halbleitervorrichtung und Ausbildung
DE102012223653A1 (de) Mosfet mit V-Nut-Source/Drain-Zone und Verfahren zur Herstellung desselben
DE102014119226A1 (de) Halbleiteranordnung und deren Herstellung
DE102014019447A1 (de) Verfahren zur Herstellung von integrierten Halbleiterschaltungen
DE102020114655B4 (de) Finnen-feldeffekttransistorvorrichtung mit kontaktstopfen mit einspringendem profil und verfahren zu dessen herstellung
DE102017126881A1 (de) FinFET-Strukturen und Verfahren zu ihrer Ausbildung
DE102017127658B4 (de) Halbleitervorrichtung und verfahren
DE102020105644B4 (de) Halbleiterbauelement und herstellungsverfahren

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R016 Response to examination communication
R016 Response to examination communication