JP2017069565A - 高電子移動度トランジスタ、及び高電子移動度トランジスタの製造方法 - Google Patents

高電子移動度トランジスタ、及び高電子移動度トランジスタの製造方法 Download PDF

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Abstract

【課題】コンタクト抵抗を低減する。
【解決手段】ＨＥＭＴ１Ａは、ｎ型のＺｎＯ系化合物半導体からなり、積層方向と交差する方向に並ぶ一対の高濃度ｎ型半導体領域１６ａ，１６ｂと、一対のｎ型半導体領域１６ａ，１６ｂの間に設けられ積層方向に順に積層された、ＧａＮチャネル層１４、及びＧａＮチャネル層１４よりも大きいバンドギャップを有するIII族窒化物半導体からなる電子供給層１５と、ｎ型半導体領域１６ａ上に設けられたソース電極３１と、ｎ型半導体領域１６ｂ上に設けられたドレイン電極３２と、電子供給層１５上に設けられたゲート電極３３とを備える。
【選択図】図１

Description

本発明は、高電子移動度トランジスタ、及び高電子移動度トランジスタの製造方法に関する。
特許文献１には、電界効果トランジスタ及びその製造方法が記載されている。図１１は、この文献に記載された電界効果トランジスタの構造を示す断面図である。同図に示されるように、この電界効果トランジスタ１００は、サファイア基板１０１上に順に形成された、チャネル層を形成するアンドープＧａＮバッファ層１０２、ｎ型ＡｌＧａＮ電子供給層１０３、及びｎ型ＩｎＡｌＧａＮキャップ層１０４を備える。ｎ型ＩｎＡｌＧａＮキャップ層１０４の上には、ｎ型ＩｎＡｌＧａＮキャップ層１０４と接し且つソース電極及びドレイン電極となるＴｉ／Ａｌオーミック電極１０５が形成されている。ｎ型ＡｌＧａＮ電子供給層１０３の一部はｎ型ＩｎＡｌＧａＮキャップ層１０４の開口から露出しており、その露出したＡｌＧａＮ電子供給層の表面上には、ｎ型ＡｌＧａＮ電子供給層１０３と接し且つゲート電極となるＰｄ−Ｓｉショットキー電極１０６が形成されている。
特開２００６−２６１６４２号公報 特開２００５−２６８４９３号公報
ＧａＮ系半導体は、広いバンドギャップを有し、極めて大きな絶縁破壊電圧及び飽和電子速度を有するので、高速且つ高耐圧の電子デバイスを実現するための材料として注目されている。また近年では、ＧａＮ系半導体の高い電子濃度を活用した電子デバイスが開発されつつある。例えば、ＧａＮ系半導体を主な構成材料とするＦＥＴ（Field effect transistor）、ＨＥＭＴ（High Electron Mobility Transistor）等のトランジスタは、高い耐圧性及び良好な周波数特性を有する。特に、ＧａＮチャネル層上にＡｌＧａＮ若しくはＩｎＡｌＮからなる電子供給層が積層されたヘテロ接合構造を有するＨＥＭＴにおいては、ＧａＮチャネル層中のヘテロ接合界面近傍に生じる二次元電子ガス（２ＤＥＧ：two-dimensional electron gas）が高い電子移動度を示す。加えて、ＩｎＡｌＮ電子供給層がＧａＮチャネル層との界面に誘起する単位厚さ当たりの電子濃度は、他の半導体と比較して極めて高い。
ところで、トランジスタの動作周波数を高めることは即ち遮断周波数（ｆｔ）を大きくすることであり、その為にはゲート容量を低減すると同時に相互コンダクタンスｇｍを増大させるとよい。相互コンダクタンスｇｍを増大させるためには、電子供給層を薄くすることが効果的であり、薄い膜厚で高い電子濃度を得ることができるＩｎＡｌＮ電子供給層が好適に用いられる。また、相互コンダクタンスｇｍを増大させるためには、ソース−ゲート間のアクセス抵抗を低減することも効果的である。ソース−ゲート間のアクセス抵抗の低減のためには、ソース電極のコンタクト抵抗を低減することが望ましい。
しかしながら、コンタクト抵抗の低減は容易ではない。例えば、ＧａＡｓ系のＨＥＭＴでは、電子供給層（例えばＡｌＧａＡｓ）の上に形成された高濃度のｎ型ＧａＡｓ層の上にソース電極を形成することにより、コンタクト抵抗を低減し得る。しかしながら、ＧａＮ系のＨＥＭＴにおいて、例えばＩｎＡｌＮ電子供給層の上に成長させた高濃度のｎ型ＧａＮ層の上にソース電極を形成した場合、ｎ型ＧａＮ層とＩｎＡｌＮ電子供給層とのヘテロ界面に逆ピエゾ電荷が生じ、伝導帯の底エネルギーＥｃとフェルミ準位エネルギーＥｆとの差が広がる。これにより、当該界面のバンド不連続量が大きくなってポテンシャルバリアが形成される。このことは、コンタクト抵抗を増大する方向に作用するので、ソース−ゲート間のアクセス抵抗の低減を妨げる要因となる。
一方、電子供給層およびチャネル層のうちソース電極の直下に位置する部分を除去し、除去後の領域に有機金属気相成長法（ＭＯＣＶＤ）等を用いて高濃度のｎ型ＧａＮ領域を成長させ、該ｎ型ＧａＮ領域上にソース電極を形成する方法がある。このような方法によれば、ｎ型ＧａＮ領域が電子供給層とチャネル層との界面に直接接するので、アクセス抵抗を低減することができる。しかしながらこの場合、ｎ型ＧａＮ領域に用いられるｎ型ドーパントであるＳｉの原料（ＳｉＨ4）の活性化原理の制約のため、ｎ型ＧａＮ領域のキャリア濃度及び電子移動度を十分に高くすることができないという課題が残る。
本発明は、コンタクト抵抗を低減することができる高電子移動度トランジスタ、及び高電子移動度トランジスタの製造方法を提供することを目的とする。
上述した課題を解決するために、本発明の一実施形態に係る高電子移動度トランジスタは、ｎ型のＺｎＯ系化合物半導体からなり、積層方向と交差する方向に並ぶ一対の高濃度ｎ型半導体領域と、一対の高濃度ｎ型半導体領域の間に設けられ、積層方向に順に積層されたＧａＮチャネル層、及び前記ＧａＮチャネル層よりも大きいバンドギャップを有するIII族窒化物半導体からなる電子供給層と、一方の高濃度ｎ型半導体領域上に設けられたソース電極と、他方の高濃度ｎ型半導体領域上に設けられたドレイン電極と、電子供給層上に設けられたゲート電極を備える。
また、本発明の一実施形態に係る高電子移動度トランジスタの製造方法は、ＧａＮチャネル層、及び前記ＧａＮチャネル層よりも大きいバンドギャップを有するIII族窒化物半導体からなる電子供給層を積層方向に順に成長させる工程と、塩素系ガスを反応ガスとする反応性イオンエッチングにより、少なくとも電子供給層において積層方向と交差する方向に並ぶ一対の領域を除去する工程と、一対の領域の除去により生じたＧａＮチャネル層の一対の露出面上、及び一対の露出面の間の電子供給層上に、ｎ型のＺｎＯ系化合物半導体からなりＡｌ及びＧａの少なくとも一方をｎ型ドーパントとして含む高濃度ｎ型半導体領域を成長させる工程と、炭化水素系ガスをエッチングガスとするドライエッチングにより、電子供給層上の高濃度ｎ型半導体領域を除去する工程と、一方の露出面上に形成された高濃度ｎ型半導体領域上にソース電極を、他方の露出面上に形成された高濃度ｎ型半導体領域上にドレイン電極をそれぞれ形成し、電子供給層上にゲート電極を形成する工程とを含む。
本発明による高電子移動度トランジスタ、及び高電子移動度トランジスタの製造方法によれば、コンタクト抵抗を低減することができる。
図１は、本発明の一実施形態に係る高電子移動度トランジスタ（ＨＥＭＴ）１Ａの構成を示す断面図である。 図２（ａ）及び図２（ｂ）は、ＨＥＭＴの製造方法における各工程を示している。 図３（ａ）及び図３（ｂ）は、ＨＥＭＴの製造方法における各工程を示している。 図４は、ＨＥＭＴの製造方法における各工程を示している。 図５（ａ）〜図５（ｃ）は、比較例および実施例の各ＨＥＭＴにおけるシート抵抗、実抵抗、及びオン抵抗の値を示している。 図６（ａ）及び図６（ｂ）は、コンタクト抵抗およびシート抵抗の定義を模式的に示している。 図７は、本発明の別の実施形態に係るＨＥＭＴの構成を示す断面図である。 図８は、第３実施例及び第４実施例により作製された各ＨＥＭＴの特性を示す図表である。 図９は、犠牲層が設けられない場合のｎ型半導体領域と窒化物半導体層との界面における各原子の組成比の変化を示すグラフである。 図１０は、犠牲層が設けられた場合のｎ型半導体領域と窒化物半導体層との界面における各原子の組成比の変化を示すグラフである。 図１１は、特許文献に記載された電界効果トランジスタの構造を示す断面図である。
［本願発明の実施形態の詳細］
本発明の実施形態に係る高電子移動度トランジスタ、及び高電子移動度トランジスタの製造方法の具体例を、以下に図面を参照しつつ説明する。なお、本発明はこれらの例示に限定されるものではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味及び範囲内でのすべての変更が含まれることが意図される。以下の説明では、図面の説明において同一の要素には同一の符号を付し、重複する説明を省略する。
（第１の実施の形態）
図１は、本発明の一実施形態に係る高電子移動度トランジスタ（ＨＥＭＴ）１Ａの構成を示す断面図である。ＨＥＭＴ１Ａは、基板１１、窒化物半導体層１２、ソース電極３１、ドレイン電極３２、及びゲート電極３３を備える。窒化物半導体層１２は、バッファ層１３、ＧａＮチャネル層１４、及び電子供給層（バリア層）１５がこの順に積層されて成り、更に一対のｎ型半導体領域１６ａ，１６ｂを有する。このＨＥＭＴ１Ａは絶縁性の表面保護膜４１によって覆われており、ソース電極３１、ドレイン電極３２、及びゲート電極３３は、表面保護膜４１に形成された開口を介して、対応する各金属配線にそれぞれ接続される。
基板１１は、結晶成長用の基板である。基板１１の構成材料としては、例えばＳｉＣやサファイア、Ｓｉ等が挙げられる。バッファ層１３は、基板１１上にエピタキシャル成長した層である。バッファ層１３の厚さは、例えば１０ｎｍ以上３００ｎｍ以下である。バッファ層１３は、例えばＡｌＮ又はＡｌＧａＮといった、Ａｌを含むIII族窒化物半導体からなる。ＧａＮチャネル層１４は、バッファ層１３上にエピタキシャル成長した層である。ＧａＮチャネル層１４の厚さは、例えば４００ｎｍ以上１２００ｎｍ以下である。
電子供給層１５は、ＧａＮチャネル層１４上にエピタキシャル成長した層であって、ＧａＮチャネル層１４よりも大きなバンドギャップを有するIII族窒化物半導体からなる。このようなIII族窒化物半導体としては、例えばＡｌＧａＮまたはＩｎＡｌＮが挙げられる。電子供給層１５の厚さは、例えば５ｎｍ以上２０ｎｍ以下であり、一例では８ｎｍである。ＧａＮチャネル層１４と電子供給層１５との界面に２次元電子ガス（２ＤＥＧ）が生じることにより、ＧａＮチャネル層１４における電子供給層１５側の表面近傍に、チャネル領域が形成される。電子供給層１５がＩｎＡｌＮからなる場合、好適なＩｎ組成は例えば１５％以上１９％以下であり、ＧａＮチャネル層１４との格子整合を考慮して定められる。一例では、電子供給層１５のＩｎ組成は１７％である。
一対のｎ型半導体領域１６ａ，１６ｂは、少なくとも電子供給層１５（例えば、電子供給層１５及びＧａＮチャネル層１４）がエッチングされることにより形成された凹部（リセス）にエピタキシャル成長した領域である。ｎ型半導体領域１６ａ，１６ｂは、ｎ型のＺｎＯ系化合物半導体からなり、一例ではｎ型ＺｎＯ若しくはｎ型ＺｎＭｇＯからなる。また、ｎ型半導体領域１６ａ，１６ｂには、ｎ型不純物としてのＡｌ及びＧａの少なくとも一方が高濃度でドープされている。ｎ型半導体領域１６ａ，１６ｂの電子濃度及びｎ型不純物濃度は、例えば１×１０20ｃｍ3以上である。
ｎ型半導体領域１６ａ，１６ｂの厚さは、電子供給層１５の厚さ以上であり、電子供給層１５とＧａＮチャネル層１４とを合わせた厚さよりも薄い。従って、ｎ型半導体領域１６ａ，１６ｂの側面は、チャネル領域と接する。ｎ型半導体領域１６ａ，１６ｂの厚さは例えば４０ｎｍ以上２００ｎｍ以下であり、一例では１２０ｎｍである。ｎ型半導体領域１６ｂは、ｎ型半導体領域１６ａに対し、バッファ層１３、ＧａＮチャネル層１４、及び電子供給層１５の積層方向と交差する方向に並んでいる。そして、前述したＧａＮチャネル層１４の一部および電子供給層１５は、高濃度ｎ型半導体領域１６ａ，１６ｂの間に設けられ、上記積層方向に順に積層されている。
ソース電極３１、ゲート電極３３、及びドレイン電極３２は、窒化物半導体層１２上においてこの順に並んで形成されている。ソース電極３１はｎ型半導体領域１６ａ上に設けられてｎ型半導体領域１６ａとオーミック接触を成し、ドレイン電極３２はｎ型半導体領域１６ｂ上に設けられてｎ型半導体領域１６ｂとオーミック接触を成す。なお、ソース電極３１及びドレイン電極３２それぞれは、ｎ型半導体領域１６ａ及び１６ｂそれぞれの一部がエッチングされて形成された凹部上に設けられてもよい。ゲート電極３３は、電子供給層１５上であってｎ型半導体領域１６ａとｎ型半導体領域１６ｂとの間の領域上に設けられ、電子供給層１５と接している。
表面保護膜４１は、窒化物半導体層１２を覆う絶縁性の無機膜である。表面保護膜４１は、例えばＳｉＮ、ＳｉＯ2、或いはＳｉＯＮといったシリコン化合物からなる。
以上の構成を備える本実施形態のＨＥＭＴ１Ａの製造方法について、図２〜図４を参照しながら説明する。まず、図２（ａ）に示されるように、基板１１上においてバッファ層１３、ＧａＮチャネル層１４、及び電子供給層１５を順に成長する。具体的には、基板１１をＭＯＣＶＤ装置内に配置して、トリメチルアルミニウム（ＴＭＡ）及びＮＨ3を供給することにより、基板１１上にＡｌＮバッファ層１３をエピタキシャル成長する。このときの成長温度は例えば１０００℃〜１２００℃であり、一例では１０８０℃である。次に、トリメチルガリウム（ＴＭＧ）及びＮＨ3を供給することにより、ＡｌＮバッファ層１３上にＧａＮチャネル層１４をエピタキシャル成長する。このときの成長温度は例えば１０００℃〜１１００℃であり、一例では１０８０℃である。圧力は例えば１３．３ｋＰａである。
続いて、ＧａＮチャネル層１４上に電子供給層１５をエピタキシャル成長する。電子供給層１５がＩｎＡｌＮからなる場合、トリメチルインジウム（ＴＭＩ）、ＴＭＡ及びＮＨ3を供給する。成長温度は例えば６５０℃〜８５０℃であり、一例では８００℃である。圧力は例えば１５．０ｋＰａである。また、電子供給層１５がＡｌＧａＮからなる場合、ＴＭＡ、ＴＭＧ及びＮＨ3を供給する。成長温度は例えば１０００℃〜１２００℃であり、一例では１０８０℃である。圧力は例えば１３．３ｋＰａである。こうして、バッファ層１３、ＧａＮチャネル層１４、及び電子供給層１５を基板１１上に有する基板生産物５１を作製する。
続いて、基板生産物５１をＭＯＣＶＤ装置から取り出し、反応性イオンエッチング（ＲＩＥ：ReactiveIon Etching）装置内に配置する。そして、例えば塩素系ガスを反応ガスとするＲＩＥによって、前述の積層方向と交差する方向に並ぶ一対の領域Ａ１，Ａ２を除去する。一対の領域Ａ１，Ａ２は、ＧａＮチャネル層１４に含まれるか、若しくはＧａＮチャネル層１４及び電子供給層１５に亘って含まれる。こうして、図２（ｂ）に示されるように、一対のリセス６１が形成される。一対のリセス６１は、電子供給層１５を貫通してＧａＮチャネル層１４に達し、ＧａＮチャネル層１４の露出面６１ａをそれぞれ含む。一対のリセス６１の深さ（エッチング深さ）は、電子供給層１５の表面から少なくとも８０ｎｍである。
続いて、基板生産物５１をＲＩＥ装置から取り出し、基板生産物５１の表面を洗浄する。具体的には、基板生産物５１の表面、すなわち電子供給層１５の表面および一対のリセス６１の露出面６１ａに対し、ＨＦまたはＨＣｌを用いて洗浄を行う。
続いて、図３（ａ）に示されるように、基板生産物５１の全面（すなわち一対の露出面６１ａ上及び一対の露出面６１ａの間の電子供給層１５上）に、ｎ型のＺｎＯ系化合物半導体からなるｎ型半導体層２６を成長させる。このとき、ｎ型不純物としてのＡｌ及びＧａの少なくとも一方を高濃度（例えば１×１０20ｃｍ3以上）でドープする。成長温度は、電子供給層１５の表面からの窒素原子（Ｎ）の抜けを抑えるために、７００°以下であることが好ましい。ｎ型半導体層２６がｎ型ＺｎＯからなる場合、例えば亜鉛（Ｚｎ）の固体原料を用い、Ｏ2プラズマ雰囲気中でｎ型半導体層２６を気相成長させる。このときの成長温度は、例えば６００℃である。
続いて、ｎ型半導体層２６の熱処理を行う。設定温度は例えば６００℃以上８００℃以下である。一例では、Ｏ2雰囲気で８００℃３０分の熱処理を行う。これにより、ｎ型半導体層２６の界面状態および結晶状態の質が改善される。
続いて、通常のリソグラフィー技術を用いてｎ型半導体層２６上にレジストパタ−ンを形成し、電子供給層１５上に位置する部分を除く（言い換えれば、リセス６１上に位置する）ｎ型半導体層２６を保護する。そして、レジストパタ−ンから露出した、電子供給層１５上のｎ型半導体層２６を完全に除去する。除去の方法としては、電子供給層１５等のＧａＮ系化合物半導体材料に対して低いダメ−ジ及び高選択性を実現するために、炭化水素系ガス（例えばＣＨ4、Ｃ2Ｈ6、Ｃ3Ｈ8など）をエッチングガスとするドライエッチングが用いられる。また、プラズマの放電の安定性を保つため、或いは反応を加速させるために、エッチングガスが微量の添加ガス（Ａｒ、Ｈ2、Ｏ2など）を含んでもよい。この工程では、電子供給層１５上の部分に限らず、ｎ型半導体層２６の不要な部分が除去される。この工程によって、図３（ｂ）に示されるように、一対のｎ型半導体領域１６ａ，１６ｂが形成される。
レジストパターンの除去後、図４に示されるように、ｎ型半導体領域１６ａ上にソース電極３１、ｎ型半導体領域１６ｂ上にドレイン電極３２をそれぞれ形成し、電子供給層１５上にゲート電極３３を形成する。以上の各工程を経て、本実施形態のＨＥＭＴ１Ａが完成する。
以上に説明した本実施形態によるＨＥＭＴ１Ａ及びその製造方法によって得られる効果について説明する。前述したように、本実施形態のｎ型半導体領域１６ａ，１６ｂに相当する領域を高濃度ｎ型ＧａＮによって構成した場合、当該ｎ型ＧａＮに用いられるｎ型ドーパントであるＳｉの原料（ＳｉＨ4）の活性化原理の制約のため、当該ｎ型ＧａＮのキャリア濃度及び電子移動度を十分に高くすることができない。
ここで、ｎ型半導体領域１６ａ，１６ｂに要求される特性としては、（１）電子濃度が高く且つ電子移動度が高い半導体であること、（２）ＧａＮチャネル層１４との親和性が高いこと（具体的には、ＧａＮチャネル層１４との界面に変質層が生じにくく該界面での電流経路を阻害しないこと、及びＧａＮチャネル層１４との物性定数が近く物理的に形状の安定性が高いこと）、及び（３）電子親和力がＧａＮチャネル層１４に近く、バンドの不連続（ΔＥｃ）に起因した電気抵抗の増大が生じにくいこと、が挙げられる。
本発明者は、これらの特性を満たす半導体がＧａＮに限られないことに着目し、ｎ型半導体領域１６ａ，１６ｂに好適な半導体材料について研究を重ねた。その結果、ｎ型のＺｎＯ系化合物半導体（例えばｎ型ＺｎＯ）が、上記（１）〜（３）をすべて満たす理想的な半導体材料であることを突き止めた。すなわち、（１）に関しては、ＺｎＯ系化合物半導体にＡｌ、Ｇａ等のｎ型不純物をドープすることによりｎ型ＧａＮを大きく上回る電子濃度（例えば１×１０20ｃｍ3以上）を得ることが可能である。また、（２）に関しては、例えばＺｎＯの格子定数は３．２５ÅでありＧａＮの格子定数（３．１９Å）にほぼ等しいので、ＧａＮチャネル層１４上に良質な結晶を成長することが可能である。また、（３）に関しては、例えばＺｎＯの電子親和力は４．１ｅＶであり、ＧａＮの電子親和力（４．２ｅＶ）と極めて近い。従って、バンド不連続は生ぜず良好な導通性を得ることができる。
以上のことから、本実施形態のＨＥＭＴ１Ａのように、ｎ型半導体領域１６ａ，１６ｂがｎ型ＺｎＯ系化合物半導体（例えばｎ型ＺｎＯ）からなることによって、ｎ型ＧａＮを用いる場合よりも低いアクセス抵抗及びコンタクト抵抗を実現することができる。その結果、相互コンダクタンスｇｍ及び遮断周波数ｆｔを飛躍的に高めることができるので、ソース電極のコンタクト抵抗を格段に低減することができる。
また、本実施形態のｎ型半導体領域１６ａ，１６ｂを高濃度ｎ型ＧａＮ領域と同様の方法により製造しようとしても、次のような困難を伴う。一般的に、高濃度ｎ型ＧａＮ領域の形成は、ＳｉＮ、ＳｉＯ2等の絶縁膜をマスクとした選択成長技術、もしくは非選択成長後に絶縁膜マスクを酸により除去するリフトオフ技術によって行われる。これにより、ゲート電極下の窒化物半導体層へのダメ−ジを抑えつつ、高濃度ｎ型ＧａＮ領域を形成することが可能となる。しかしながらこのような手法は、ｎ型ＺｎＯ系化合物半導体からなる本実施形態のｎ型半導体領域１６ａ，１６ｂの形成に適用し難い。それは、ＺｎＯ系化合物半導体の選択成長が不可能であること、及び、ＺｎＯ系化合物半導体がＧａＮと異なり酸に可溶である為にリフトオフが不可能であることに因る。
上記の問題点に対し、本発明者は、ＺｎＯ系化合物半導体がエッチングされ易いこと、及び低温成長が可能であることに着目した。そして、ｎ型ＺｎＯ系化合物半導体を基板上の全面に成長した後に、不要な部分をエッチングにより除去する方法に想い到った。
ここで、ｎ型ＺｎＯ系化合物半導体のエッチング方式について検討する。ＨＥＭＴ１Ａが高周波デバイス等のように微細な寸法を有する場合、通常のウェットエッチングはその寸法制御性が問題となる場合がある。また、通常のドライエッチングによれば寸法制御性は改善するが、ＺｎＯ系化合物半導体とＧａＮ系化合物半導体との選択性を保つことが難しい。従って、ＧａＮ系化合物半導体（例えばＡｌＧａＮ、ＩｎＡｌＮなど）からなる電子供給層１５までエッチングしてしまい、ＨＥＭＴ１Ａの構造制御が困難となる。
これに対して本発明者は、様々なエッチングガスを用いて実験した結果、炭化水素系ガスを用いたドライエッチングにより、ＧａＮ系化合物半導体をエッチングすることなくＺｎＯ系化合物半導体を選択的に除去でき、且つ除去後のＧａＮ系化合物半導体の表面のダメージが抑えられることを見出した。
すなわち本実施形態では、ｎ型半導体領域１６ａ，１６ｂを形成する際に、まず、基板生産物５１上の全面（すなわちＧａＮチャネル層１４の一対の露出面６１ａ上、及び一対の露出面６１ａの間の電子供給層１５上）に、ｎ型ＺｎＯ系化合物半導体からなるｎ型半導体層２６を成長させる。そして、炭化水素系ガスを反応ガスとするドライエッチングにより、電子供給層１５上のｎ型半導体層２６を除去する。これにより、ｎ型ＺｎＯ系化合物半導体からなるｎ型半導体領域１６ａ，１６ｂを備えるＨＥＭＴ１Ａの構造を実用的に作製することができる。
また、本実施形態のように、一対のｎ型半導体領域１６ａ，１６ｂの電子濃度は１×１０20ｃｍ3以上にすることも可能である。本実施形態のＨＥＭＴ１Ａによれば、ｎ型半導体領域１６ａ，１６ｂがｎ型ＺｎＯ系化合物半導体からなるので、このように極めて高い電子濃度が可能となる。
また、本実施形態のように、一対の領域Ａ１，Ａ２を除去する工程では、ＲＩＥによるエッチングの深さを電子供給層１５の表面から少なくとも８０ｎｍとすることができる。
また、本実施形態のように、ｎ型半導体層２６を成長させる工程では、亜鉛（Ｚｎ）の固体原料を用い、Ｏ2プラズマ雰囲気中で成長温度７００℃以下にてｎ型半導体層２６を気相成長することができる。これにより、電子供給層１５の表面の結晶性を良好に保ちつつ、ＺｎＯ系化合物半導体からなるｎ型半導体層２６を好適に成長させることができる。
また、本実施形態のように、ｎ型半導体層２６を成長させた後、電子供給層１５上のｎ型半導体層２６を除去する前に、ｎ型半導体層２６の熱処理を行うことができる。これにより、ｎ型半導体層２６の界面状態および結晶状態の質を改善することができる。
なお、ｎ型半導体領域１６ａ，１６ｂを構成するｎ型ＺｎＯ系化合物半導体としては、代表的なものとしてＺｎＯが挙げられるが、高濃度のＧａまたはＡｌをド−プした際の格子定数の変化を抑制するために、３元混晶であるＺｎＭｇＯを用いることもできる。
続いて、上記実施形態によるＨＥＭＴ１Ａの実施例、及び２つの比較例について説明する。第１の比較例は、ＧａＮチャネル層１４及び電子供給層１５の一対の領域Ａ１，Ａ２を除去することなく電子供給層１５上にソース電極３１及びドレイン電極３２を形成した例である。第２の比較例は、リセス６１の露出面６１ａ上に高濃度ｎ型ＧａＮを成長させた例である。
（第１の実施例）
まず、半絶縁性のＳｉＣ基板上に、ＭＯＣＶＤ法においてＴＭＡ及びＮＨ3を原料とし、成長温度１０８０℃、圧力１３．３ｋＰａにて、バッファ層１３としてのＡｌＮ層を成長させた。成長後のＡｌＮ層の厚さは、３０ｎｍであった。次に、ＴＭＧ及びＮＨ3を原料とし、成長温度１０８０℃、圧力１３．３ｋＰａにて、バッファ層１３の上にＧａＮチャネル層１４を成長させた。
続いて、ＴＭＡ、ＴＭＩ及びＮＨ3を原料として、成長温度８００℃、圧力１５．０ｋＰａにて、ＧａＮチャネル層１４の上にＩｎＡｌＮ電子供給層１５を成長させた。成長後の電子供給層１５の厚さは８ｎｍであり、Ｉｎ組成はＧａＮに格子整合可能な１７％である。
続いて、Ｃｌ系ガスを用いたＲＩＥによって、ＧａＮチャネル層１４及び電子供給層１５の一対の領域Ａ１，Ａ２をエッチングすることにより深さ８０ｎｍのリセスを形成した。エッチングされた半導体表面を清浄化した後に、基板上の全面にｎ型ＺｎＯからなる厚さ１２０ｎｍの高濃度ｎ型半導体層２６を成長させた。このとき、ｎ型半導体層２６の不純物濃度を２．０×１０20ｃｍ-3とし、成長温度を６００℃とした。また、亜鉛（Ｚｎ）の固体原料を用い、Ａｌをｎ型ド−パントとして、Ｏ2プラズマ雰囲気中でｎ型半導体層２６を気相成長させた。その後、Ｏ２雰囲気で８００℃３０分の熱処理を行った。
続いて、ｎ型半導体領域１６ａ，１６ｂとなるべきｎ型半導体層２６の表面をレジストで保護し、ＣＨ4を用いたドライエッチングにより、電子供給層１５上に位置するｎ型半導体層２６を完全に除去した。その後、レジストを除去した。
続いて、ｎ型半導体領域１６ａ，１６ｂの上に、通常のフォトリソグラフィ技術及びリフトオフ技術を用いて、ソース電極３１及びドレイン電極３２としてそれぞれＴｉ／Ａｌからなるオーミック電極を形成した。また、ｎ型半導体領域１６ａ，１６ｂ間の電子供給層１５上に、Ｎｉ／Ａｕからなるゲート電極３３を形成した。その後、ソース電極３１、ドレイン電極３２、及びゲート電極３３に接続される金属配線を形成したのち、ＳｉＮからなる表面保護膜４１を成膜することにより、本実施例のＨＥＭＴを完成させた。なお、本実施例のＨＥＭＴでは、良好な高周波特性を実現する為にゲート長（Ｌｇ）を０．２μｍとし、ソース−ドレイン電極間隔を３．０μｍとした。
（第１の比較例）
上記実施例と同様にして、半絶縁性のＳｉＣ基板上に、バッファ層１３、ＧａＮチャネル層１４、及び電子供給層１５をＭＯＣＶＤ法により成長させた。そして、電子供給層１５の上にソース電極３１、ドレイン電極３２、及びゲート電極３３を形成した。その後、ソース電極３１、ドレイン電極３２、及びゲート電極３３に接続される金属配線を形成したのち、ＳｉＮからなる表面保護膜４１を成膜することにより、本比較例のＨＥＭＴを完成させた。なお、本比較例のＨＥＭＴにおいても、ゲート長（Ｌｇ）を０．２μｍとし、ソース−ドレイン電極間隔を３．０μｍとした。
（第２の比較例）
第１実施例と同様にして、半絶縁性のＳｉＣ基板上に、バッファ層１３、ＧａＮチャネル層１４、及び電子供給層１５をＭＯＣＶＤ法により成長させた。続いて、Ｃｌ系ガスを用いたＲＩＥによって、ＧａＮチャネル層１４及び電子供給層１５の一対の領域Ａ１，Ａ２をエッチングすることにより深さ８０ｎｍのリセスを形成した。そして、このリセス部分にのみ高濃度ｎ型ＧａＮ領域を形成する為、先ず基板上の全面にＳｉＯ2膜をＣＶＤにより形成した。その後、高濃度ｎ型ＧａＮ領域を形成する部分のＳｉＯ2膜をフッ素系ガス（例えばＳＦ６、ＣＦ４など）を用いたＲＩＥにより除去した。
続いて、ＭＯＣＶＤ法を用い、ＴＭＧ及びＮＨ3を原料として、成長温度１０００℃、圧力２０．０ｋＰａにて、ＳｉＨ4をドープしながらこのリセス部分に厚さ１２０ｎｍの高濃度ｎ型ＧａＮ領域を成長させた。成長後のｎ型ＧａＮ領域におけるｎ型不純物Ｓｉの濃度は５．０×１０18ｃｍ-3であった。そして、成長マスクであるＳｉＯ2膜上の不要なｎ型ＧａＮ領域を除去する為に、ＨＦ溶液へ１０分浸漬させることにより、ＳｉＯ2膜を除去した。
続いて、実施例と同様にしてｎ型ＧａＮ層の上にソース電極３１及びドレイン電極３２を形成し、電子供給層１５の上にゲート電極３３を形成した。その後、ソース電極３１、ドレイン電極３２、及びゲート電極３３に接続される金属配線を形成したのち、ＳｉＮからなる表面保護膜４１を成膜することにより、本比較例のＨＥＭＴを完成させた。なお、本比較例のＨＥＭＴにおいても、ゲート長（Ｌｇ）を０．２μｍとし、ソース−ドレイン電極間隔を３．０μｍとした。
（実施例及び比較例の検証）
上記のようにして作製された第１実施例、第１比較例、および第２比較例の各ＨＥＭＴに対し、ドレイン電極３２とソース電極３１との間に１０Ｖの電圧を印加し、ゲート電極３３とソース電極３１との間への印加電圧を調整することにより、ドレイン電流を２００ｍＡ／ｍｍに設定した。そして、ＤＣ特性及びＳパラメータの測定（高周波測定）を行った。
その結果、第１実施例のＨＥＭＴでは、遮断周波数ｆｔ＝２４０ＧＨｚならびに相互コンダクタンスｇｍ＝１２００ｍＳ／ｍｍを得た。これに対し、第１比較例のＨＥＭＴでは、遮断周波数ｆｔ＝８０ＧＨｚならびに相互コンダクタンスｇｍ＝４００ｍＳ／ｍｍであった。また、第２比較例のＨＥＭＴでは、遮断周波数ｆｔ＝１０２ＧＨｚならびに相互コンダクタンスｇｍ＝５１０ｍＳ／ｍｍであった。
図５（ａ）〜図５（ｃ）は、上述した実施例および各比較例のＨＥＭＴにおける各部位のシート抵抗（Ω／□）及び実抵抗（Ωｍｍ）の値、及び高周波特性（ｇｍ）に関与するオン抵抗の値を示す。図５（ａ）は第１比較例、図５（ｂ）は第２比較例、図５（ｃ）は実施例をそれぞれ示す。なお、これらの図表において、各項目は以下のように定義される（実施例及び第２比較例は図６（ａ）を参照。第１比較例は図６（ｂ）を参照）。
Ｒｃｓ：ソース電極３１と半導体とのコンタクト（接触）抵抗
Ｒｓ１：ソース電極３１直下からチャネル領域との境界までのｎ型半導体領域１６ａのアクセス抵抗
Ｒｓ２：ｎ型半導体領域１６ａとの境界からゲート電極３３直下までのチャネル領域のアクセス抵抗
Ｒｄ１：ゲート電極３３直下からｎ型半導体領域１６ｂとの境界までのチャネル領域のアクセス抵抗
Ｒｄ２：チャネル領域との境界からドレイン電極３２直下までのｎ型半導体領域１６ｂのアクセス抵抗
Ｒｃｄ：ドレイン電極３２と半導体とのコンタクト（接触）抵抗
Ｒｏｎ：ソース電極３１からドレイン電極３２までのオン抵抗（上記のＲｃｓ〜Ｒｃｄの総和）
なお、ソース−ゲート間のアクセス抵抗は、上記のＲｃｓ、Ｒｓ１及びＲｓ２の和とみなすことができる。
まず図５（ａ）を参照すると、第１比較例では、ＩｎＡｌＮからなる電子供給層１５に因って比較的低い各アクセス抵抗値が得られていることがわかる。しかしながら、ｎ型半導体領域１６ａ，１６ｂに相当する領域が設けられておらず電子供給層１５とソース電極３１及びドレイン電極３２とが直接接触しているので、コンタクト抵抗が比較的高くなっている。その結果、オン抵抗Ｒｏｎが１．８０（Ωｍｍ）と大きくなってしまう。このことが、前述した低い遮断周波数ｆｔ及び相互コンダクタンスｇｍの原因となる。
次に、図５（ｂ）を参照すると、第２比較例では、高濃度ｎ型半導体領域としてのｎ型ＧａＮ領域が設けられたことにより、Ｒｃｓ、Ｒｓ１、Ｒｄ２、及びＲｃｄの各アクセス抵抗値が図５（ａ）の値よりも低下していることがわかる。しかし、チャネル領域の抵抗（Ｒｓ２及びＲｄ１）は、ｎ型ＧａＮ領域を成長させる際の高温によるＩｎＡｌＮ電子供給層の劣化に伴い、図５（ａ）の値よりも顕著に上昇してしまう。結果的に、ＨＥＭＴ全体でのオン抵抗Ｒｏｎは１．４０（Ωｍｍ）となり、その改善幅は小さく、ＨＥＭＴ特性の改善も限定的となる。
これらに対し、図５（ｃ）を参照すると、実施例では、高濃度ｎ型半導体領域１６ａ，１６ｂをｎ型ＺｎＯによって形成したことにより、電子濃度を高くでき（例えば１×１０20ｃｍ-3以上）、コンタクト抵抗（Ｒｃｓ，Ｒｃｄ）及びアクセス抵抗（Ｒｓ１，Ｒｄ２）の双方が上記比較例から大きく低減されていることがわかる。また、ＺｎＯの成長温度がＧａＮよりも低いことから、ゲ−ト電極直下のチャネル領域の抵抗（Ｒｓ２，Ｒｄ１）の上昇も第１比較例に対して抑制されている。これらのように、アクセス抵抗及びコンタクト抵抗が大幅に改善した結果、オン抵抗Ｒｏｎが０．６０（Ωｍｍ）と格段に小さくなり、遮断周波数ｆｔ及び相互コンダクタンスｇｍが大きく改善することとなる。
（第２の実施例）
まず、半絶縁性のＳｉＣ基板上に、ＭＯＣＶＤ法を用いてバッファ層１３としてのＡｌＮ層を成長させた。次に、ＴＭＧ及びＮＨ3を原料とし、成長温度１０８０°Ｃ、圧力１３．３ｋＰａにて、ＧａＮチャネル層１４を成長させた。続いて、ＴＭＡ、ＴＭＩ及びＮＨ3を原料として、成長温度８００°Ｃ、圧力１５．０ｋＰａにて、ＧａＮチャネル層１４の上にＩｎＡｌＮ電子供給層１５を成長させた。成長後の電子供給層１５の厚さは８ｎｍであり、Ｉｎ組成はＧａＮに格子整合可能な１７％である。
続いて、Ｃｌ系ガスを用いたＲＩＥによって、ＧａＮチャネル層１４及び電子供給層１５の一対の領域Ａ１，Ａ２（図２（ａ）参照）をエッチングすることにより深さ８０ｎｍのリセスを形成した。エッチングされた半導体表面を清浄化した後に、基板上の全面にｎ型ＺｎＯからなる厚さ１２０ｎｍの高濃度ｎ型半導体層２６（図３（ａ）参照）を成長させた。このとき、ｎ型半導体層２６の不純物濃度を１．０×１０19ｃｍ-3とし、成長温度を５００℃とした。また、亜鉛（Ｚｎ）の固体原料を用い、Ａｌをｎ型ド−パントとして、Ｏ2プラズマ雰囲気中でＰＬＤ（pulse laser deposition）を行うことによりｎ型半導体層２６を気相成長させた。その後、Ｏ２雰囲気で６００℃３０分の熱処理を行った。
続いて、ｎ型半導体領域１６ａ，１６ｂとなるべきｎ型半導体層２６の表面をレジストで保護し、ＣＨ4を用いたドライエッチングにより、電子供給層１５上に位置するｎ型半導体層２６を完全に除去した（図３（ｂ）参照）。その後、レジストを除去した。
続いて、ｎ型半導体領域１６ａ，１６ｂの上に、通常のフォトリソグラフィ技術及びリフトオフ技術を用いて、ソース電極３１及びドレイン電極３２としてそれぞれＩｎ／Ａｕからなるオーミック電極を形成し、３５０°Ｃの熱処理により合金化させた（図４参照）。また、ｎ型半導体領域１６ａ，１６ｂ間の電子供給層１５上に、ＥＢ露光技術を用いてＮｉ／ＡｕからなるＴ字型のゲート電極３３を形成した。その後、ソース電極３１、ドレイン電極３２、及びゲート電極３３に接続される金属配線を形成したのち、ＡＬＤ法を用いてＡｌ2Ｏ3からなる表面保護膜４１を成膜することにより、本実施例のＨＥＭＴを完成させた。なお、本実施例のＨＥＭＴでは、良好な高周波特性を実現する為にゲート長（Ｌｇ）を０．１５μｍとし、ソース−ドレイン電極間隔を３．０μｍとした。また、ｎ型半導体領域１６ａ，１６ｂのゲート電極３３型の端を、それぞれ１．０μｍずつソース電極３１及びドレイン電極３２の端から離し、ゲート電極３３に近づけた。
第１実施例と同様の測定方法により本実施例のＨＥＭＴの高周波特性を評価した結果、遮断周波数（ｆｔ）は３１ＧＨｚであった。また、ＤＣ特性の解析の結果、ソース側アクセス抵抗は２．０Ωｍｍとなり、大幅に改善された。
なお、本実施例において、電子供給層をＩｎＡｌＮからＡｌＧａＮに変更した場合に関しても、遮断周波数（ｆｔ）は３２ＧＨｚであり、ソース側アクセス抵抗は１．９Ωｍｍであり、大幅に改善された。また、ｎ型半導体領域１６ａ，１６ｂの成膜方法をＰＬＤからＡＬＤに変更した場合でも、遮断周波数（ｆｔ）は３９ＧＨｚであり、ソース側アクセス抵抗は１．６Ωｍｍであり、大幅に改善された。
（第２の実施の形態）
図７は、本発明の別の実施形態に係るＨＥＭＴ１Ｂの構成を示す断面図である。ＨＥＭＴ１Ｂは、第１実施形態と同様に、基板１１、窒化物半導体層１２、ソース電極３１、ドレイン電極３２、及びゲート電極３３を備える。窒化物半導体層１２は、バッファ層１３、ＧａＮチャネル層１４、及び電子供給層（バリア層）１５がこの順に積層されて成る。そして、ＨＥＭＴ１Ｂは、一対のｎ型半導体領域１６ａ，１６ｂを更に備える。なお、これらの構成は、上記第１実施形態と同様である。
本実施形態のＨＥＭＴ１Ｂは、犠牲層（中間層）１７を更に備える。犠牲層１７は、窒化物半導体層１２と一対のｎ型半導体領域１６ａ，１６ｂとの間、より具体的にはＧａＮチャネル層１４及び電子供給層１５と一対のｎ型半導体領域１６ａ，１６ｂとの間に設けられている（介在している）。犠牲層１７は、Ｉｎ、Ｓｎ、及びＺｎのうち少なくとも一つを含む金属層である。また、犠牲層１７は、これらの金属が酸化してなるＩｎ2Ｏ3、ＳｎＯ2、ＺｎＯ2のうち少なくとも一つを含んでもよい。或いは、犠牲層１７は、これらの半導体の混晶（例えばＩＴＯ；Ｉｎ−Ｓｎ−Ｏ）を含んでもよい。
犠牲層１７は、例えば、図２（ｂ）に示されたリセス６１の表面に、上述した金属材料を蒸着或いはスパッタ等により堆積させることにより形成される。また、導電性に影響がない範囲で、上述した金属材料に加え、主原料とならない割合（例えば５０％以下）で窒素や炭素などの不純物が含まれていてもよい。例えば、ＡＬＤ（atomic layer deposition）法によりＩｎＮ、ＺｎＯなどの金属酸化物を成膜し、これを犠牲層１７としてもよい。
本発明者の知見によれば、窒化物半導体では熱やプラズマなどの外部エネルギーによって窒素抜けが起こりやすく、他の半導体層との界面においては、III族原子がＶ族原子よりも多くなる方向に組成が変化する。従って、窒素が不足した窒化物半導体表面にＺｎＯなどの酸化物半導体を直接形成する場合、酸化物半導体の形成に必要な酸化源と表面の余剰III族原子との反応が生じ、ＡｌＯ、ＧａＯなどの意図しない酸化物が界面に生じるおそれがある。
そこで本変形例では、窒化物半導体の界面すなわち窒化物半導体層１２と一対のｎ型半導体領域１６ａ，１６ｂとの間に、酸化物でも窒化物でもない犠牲層１７が設けられている。犠牲層１７は、窒化物半導体層１２の表面から窒素抜けを抑制する役割と、ｎ型半導体領域１６ａ，１６ｂの形成時に酸素原子が窒化物半導体層１２と直接反応することを抑制する役割とを担う。その一方で、犠牲層１７ではｎ型半導体領域１６ａ，１６ｂの形成時に酸化反応が進行するが、そのような酸化に影響されることなく高い導電性が犠牲層１７に求められる。
このような条件に適合する材料を種々検討した結果、本発明者は、犠牲層１７としてＩｎ、Ｓｎ、及びＺｎといった金属材料が適していることを見出した。これらの金属が酸化するとＩｎ2Ｏ3、ＳｎＯ2、若しくはＺｎＯ2、或いはこれらの混晶（例えばＩＴＯ）を形成するが、これらは高い導電性を示す。従って、ｎ型半導体領域１６ａ，１６ｂの形成時に犠牲層１７において酸化反応が進んだとしても、犠牲層１７とｎ型半導体領域１６ａ，１６ｂとの界面に伝導障壁層は形成されない。以上のことから、本変形例のＨＥＭＴ１Ｂによれば、ソース・ゲート間のアクセス抵抗をより一層低下させることができる。
（第３の実施例）
まず、半絶縁性のＳｉＣ基板上に、ＭＯＣＶＤ法を用いてバッファ層１３としてのＡｌＮ層を成長させた。次に、ＴＭＧ及びＮＨ3を原料とし、成長温度１０８０°Ｃ、圧力１３．３ｋＰａにて、ＧａＮチャネル層１４を成長させた。続いて、ＴＭＡ、ＴＭＩ及びＮＨ3を原料として、成長温度８００°Ｃ、圧力１５．０ｋＰａにて、ＧａＮチャネル層１４の上にＩｎＡｌＮ電子供給層１５を成長させた。成長後の電子供給層１５の厚さは８ｎｍであり、Ｉｎ組成はＧａＮに格子整合可能な１７％である。
続いて、Ｃｌ系ガスを用いたＲＩＥによって、ＧａＮチャネル層１４及び電子供給層１５の一対の領域Ａ１，Ａ２（図２（ａ）参照）をエッチングすることにより深さ８０ｎｍのリセスを形成した。エッチングされた半導体表面を清浄化した後に、ＰＬＤ法を用いて犠牲層１７としてのＩｎ金属層を３ｎｍ形成した。このとき、Ｉｎの固体原料を用い、成長温度（基板温度）５００°Ｃ、Ｎ2ガス雰囲気にてＩｎ金属層を成膜した。引き続き、ｎ型ＺｎＯからなる厚さ１２０ｎｍの高濃度ｎ型半導体層２６を成長させた。このとき、ｎ型半導体層２６の不純物濃度を１．０×１０19ｃｍ-3とし、成長温度を５００℃とした。また、亜鉛（Ｚｎ）の固体原料を用い、Ａｌをｎ型ド−パントとして、Ｏ2プラズマ雰囲気中でＰＬＤ（pulse laser deposition）を行うことによりｎ型半導体層２６を気相成長させた。その後、Ｏ２雰囲気で６００℃３０分の熱処理を行うことにより、界面及び結晶の品質改善を行った。
続いて、ｎ型半導体領域１６ａ，１６ｂとなるべきｎ型半導体層２６の表面をレジストで保護し、ＣＨ4を用いたドライエッチングにより、電子供給層１５上に位置するｎ型半導体層２６を完全に除去した。その後、レジストを除去した。
続いて、ｎ型半導体領域１６ａ，１６ｂの上に、通常のフォトリソグラフィ技術及びリフトオフ技術を用いて、ソース電極３１及びドレイン電極３２としてそれぞれＩｎ／Ａｕからなるオーミック電極を形成し、３５０°Ｃの熱処理により合金化させた。また、ｎ型半導体領域１６ａ，１６ｂ間の電子供給層１５上に、ＥＢ露光技術を用いてＮｉ／ＡｕからなるＴ字型のゲート電極３３を形成した。その後、ソース電極３１、ドレイン電極３２、及びゲート電極３３に接続される金属配線を形成したのち、ＡＬＤ法を用いてＡｌ2Ｏ3からなる表面保護膜４１を成膜することにより、本実施例のＨＥＭＴを完成させた。なお、本実施例のＨＥＭＴでは、良好な高周波特性を実現する為にゲート長（Ｌｇ）を０．１５μｍとし、ソース−ドレイン電極間隔を３．０μｍとした。また、ｎ型半導体領域１６ａ，１６ｂのゲート電極３３型の端を、それぞれ１．０μｍずつソース電極３１及びドレイン電極３２の端から離し、ゲート電極３３に近づけた。
第１実施例と同様の測定方法により本実施例のＨＥＭＴの高周波特性を評価した結果、遮断周波数（ｆｔ）は１３０ＧＨｚであった。また、ＤＣ特性の解析の結果、ソース側アクセス抵抗は０．４６Ωｍｍとなり、大幅に改善された。
なお、本実施例においては、電子供給層をＩｎＡｌＮからＡｌＧａＮに変更した場合に関しても、遮断周波数（ｆｔ）は１３３ＧＨｚであり、ソース側アクセス抵抗は０．４５Ωｍｍであり、大幅に改善された。また、ｎ型半導体領域１６ａ，１６ｂの成膜方法をＰＬＤからＡＬＤに変更した場合でも、遮断周波数（ｆｔ）は１３５ＧＨｚであり、ソース側アクセス抵抗は０．４４Ωｍｍであり、大幅に改善された。
（第４の実施例）
まず、半絶縁性のＳｉＣ基板上に、ＭＯＣＶＤ法を用いてバッファ層１３としてのＡｌＮ層を成長させた。次に、ＴＭＧ及びＮＨ3を原料とし、成長温度１０８０°Ｃ、圧力１３．３ｋＰａにて、ＧａＮチャネル層１４を成長させた。続いて、ＴＭＡ、ＴＭＩ及びＮＨ3を原料として、成長温度８００°Ｃ、圧力１５．０ｋＰａにて、ＧａＮチャネル層１４の上にＩｎＡｌＮ電子供給層１５を成長させた。成長後の電子供給層１５の厚さは８ｎｍであり、Ｉｎ組成はＧａＮに格子整合可能な１７％である。
続いて、Ｃｌ系ガスを用いたＲＩＥによって、ＧａＮチャネル層１４及び電子供給層１５の一対の領域Ａ１，Ａ２（図２（ａ）参照）をエッチングすることにより深さ８０ｎｍのリセスを形成した。エッチングされた半導体表面を清浄化した後に、ＡＬＤ法を用いて犠牲層１７としてのＩｎＮ層を３ｎｍ形成した。このとき、ＴＭＩ及びＮＨ3プラズマを交互に供給し、成膜温度を３００°Ｃとした。引き続き、ｎ型ＺｎＯからなる厚さ１２０ｎｍの高濃度ｎ型半導体層２６を成長させた。このとき、ｎ型半導体層２６の不純物濃度を１．０×１０19ｃｍ-3とし、成長温度を３００℃とした。また、ジエチル亜鉛を原料とし、Ａｌをｎ型ド−パントとして、オゾン若しくはＯ2のプラズマ雰囲気中でＰＬＤ（pulse laser deposition）を行うことによりｎ型半導体層２６を気相成長させた。その後、Ｏ２雰囲気で５００℃３０分の熱処理を行うことにより、ＩｎＮ及びＺｎＯの界面と、ＩｎＮ結晶及びＺｎＯ結晶との各品質の改善を行った。
続いて、ｎ型半導体領域１６ａ，１６ｂとなるべきｎ型半導体層２６の表面をレジストで保護し、ＣＨ4を用いたドライエッチングにより、電子供給層１５上に位置するｎ型半導体層２６を完全に除去した。その後、レジストを除去した。
続いて、ｎ型半導体領域１６ａ，１６ｂの上に、通常のフォトリソグラフィ技術及びリフトオフ技術を用いて、ソース電極３１及びドレイン電極３２としてそれぞれＩｎ／Ａｕからなるオーミック電極を形成し、３５０°Ｃの熱処理により合金化させた。また、ｎ型半導体領域１６ａ，１６ｂ間の電子供給層１５上に、ＥＢ露光技術を用いてＮｉ／ＡｕからなるＴ字型のゲート電極３３を形成した。その後、ソース電極３１、ドレイン電極３２、及びゲート電極３３に接続される金属配線を形成したのち、ＡＬＤ法を用いてＡｌ2Ｏ3からなる表面保護膜４１を成膜することにより、本実施例のＨＥＭＴを完成させた。なお、本実施例のＨＥＭＴでは、良好な高周波特性を実現する為にゲート長（Ｌｇ）を０．１５μｍとし、ソース−ドレイン電極間隔を３．０μｍとした。また、ｎ型半導体領域１６ａ，１６ｂのゲート電極３３型の端を、それぞれ１．０μｍずつソース電極３１及びドレイン電極３２の端から離し、ゲート電極３３に近づけた。
第１実施例と同様の測定方法により本実施例のＨＥＭＴの高周波特性を評価した結果、遮断周波数（ｆｔ）は１４６ＧＨｚであった。また、ＤＣ特性の解析の結果、ソース側アクセス抵抗は０．４１Ωｍｍとなり、大幅に改善された。
図８は、上述した第３実施例及び第４実施例により作製された各ＨＥＭＴのＲｃ、Ｒｎ＋、Ｒｓｈ、理論上のアクセス抵抗値、改善後のアクセス抵抗値、及び遮断周波数（ｆｔ）を示す図表である。Ｒｃはソース電極３１（またはドレイン電極３２）と半導体とのコンタクト抵抗値（前述したＲｃｓ、Ｒｃｄに相当）であり、Ｒｎ＋はソース電極３１（またはドレイン電極３２）直下からチャネル領域との境界までのｎ型半導体領域１６ａ（または１６ｂ）のアクセス抵抗（前述したＲｓ１、Ｒｄ１に相当）であり、Ｒｓｈはｎ型半導体領域１６ａ（または１６ｂ）との境界からゲート電極３３直下までのチャネル領域のアクセス抵抗（前述したＲｓ２、Ｒｄ２に相当）である。なお、ソース−ゲート間のアクセス抵抗は、上記のＲｃ、Ｒｎ＋及びＲｓｈの和とみなすことができる。
また、図８には、左から、第３実施例において電子供給層をＩｎＡｌＮとしｎ型半導体領域１６ａ，１６ｂの成膜方法をＰＬＤとした場合、第３実施例において電子供給層をＡｌＧａＮとしｎ型半導体領域１６ａ，１６ｂの成膜方法をＰＬＤとした場合、第３実施例において電子供給層をＩｎＡｌＮとしｎ型半導体領域１６ａ，１６ｂの成膜方法をＡＬＤとした場合、並びに、第４実施例において電子供給層をＩｎＡｌＮとしｎ型半導体領域１６ａ，１６ｂの成膜方法をＡＬＤとした場合の各数値が示されている。
図８に示されるように、第３実施例及び第４実施例のいずれの構成においても、コンタクト抵抗値Ｒｃ、アクセス抵抗Ｒｎ＋、及びアクセス抵抗Ｒｓｈが低く抑えられ、ソース−ゲート間のアクセス抵抗値が低減されている。そして、犠牲層１７の作用によって、実際のアクセス抵抗値が理論値に近づき、遮断周波数（ｆｔ）も改善されている。なお、このような結果は、前述したように、ｎ型半導体領域１６ａ，１６ｂと窒化物半導体層１２との界面における窒化物半導体層１２の酸化が抑制されたことに因る。
図９は、犠牲層１７が設けられない場合のｎ型半導体領域１６ａ，１６ｂと窒化物半導体層１２との界面における各原子（Ｚｎ、Ａｌ、Ｏ、Ｎ）の組成比の変化（オージェ電子分光法（ＡＥＳ）による分析結果）を示すグラフである。図９において、深さ０〜８ｎｍの領域はｎ型半導体領域１６ａ，１６ｂ（ＺｎＯ）であり、深さ８〜２５ｎｍの領域はＩｎＡｌＮ電子供給層１５である。図９に示されるように、ＩｎＡｌＮ電子供給層１５の界面付近の領域（深さ８〜１６ｎｍ）において、Ｏ（酸素原子）が有意に存在しており、ＩｎＡｌＮが酸化していることがわかる。この場合、酸化によって生じたＡｌＯによって導電性が劣化してしまう。
これに対し、図１０は、犠牲層１７が設けられた場合のｎ型半導体領域１６ａ，１６ｂと窒化物半導体層１２との界面における各原子（Ｚｎ、Ａｌ、Ｏ、Ｎ）の組成比の変化（ＡＥＳ分析結果）を示すグラフである。図１０において、深さ０〜８ｎｍの領域はｎ型半導体領域１６ａ，１６ｂ（ＺｎＯ）であり、深さ８〜１６ｎｍの領域は犠牲層１７であり、深さ１６〜２５ｎｍの領域はＩｎＡｌＮ電子供給層１５である。図１０に示されるように、犠牲層１７の作用によって、ｎ型半導体領域１６ａ，１６ｂからのＯ（酸素原子）の拡散が効果的に抑制されていることがわかる。
本発明によるＨＥＭＴ、及びＨＥＭＴの製造方法は、上述した実施形態及び実施例に限られるものではなく、他に様々な変形が可能である。例えば、上記実施形態ではＺｎＯ系化合物半導体からなるｎ型半導体層２６を部分的に除去する方法としてドライエッチングが用いられているが、寸法安定性に優れるウェット技術を用いてもよい。また、本発明のＨＥＭＴは、電子供給層１５（ＩｎＡｌＮ層及びＡｌＧａＮ層のいずれでもよい）の上に、ゲートリークを低減する為の厚さ数ｎｍのＧａＮキャップ層を更に備えてもよい。
１Ａ…ＨＥＭＴ、１１…基板、１２…窒化物半導体層、１３…バッファ層、１４…ＧａＮチャネル層、１５…電子供給層、１６ａ，１６ｂ…高濃度ｎ型半導体領域、１７…犠牲層、２６…ｎ型半導体層、３１…ソース電極、３２…ドレイン電極、３３…ゲート電極、４１…表面保護膜、５１…基板生産物、６１…リセス、６１ａ…露出面、Ａ１，Ａ２…一対の領域。

Claims (7)

  1. ｎ型のＺｎＯ系化合物半導体からなり、積層方向と交差する方向に並ぶ一対の高濃度ｎ型半導体領域と、
    前記一対の高濃度ｎ型半導体領域の間に設けられ前記積層方向に順に積層された、ＧａＮチャネル層、及び前記ＧａＮチャネル層よりも大きいバンドギャップを有するIII族窒化物半導体からなる電子供給層と、
    一方の前記高濃度ｎ型半導体領域上に設けられたソース電極と、
    他方の前記高濃度ｎ型半導体領域上に設けられたドレイン電極と、
    前記電子供給層上に設けられたゲート電極と、
    を備える、高電子移動度トランジスタ。
  2. 前記一対の高濃度ｎ型半導体領域の電子濃度が１×１０20ｃｍ3以上である、請求項１に記載の高電子移動度トランジスタ。
  3. Ｉｎ、Ｓｎ、Ｚｎ、及びこれらの酸化物のうち少なくとも一つを含み、前記電子供給層と前記一対の高濃度ｎ型半導体領域との間に設けられた犠牲層を更に備える、請求項１または２に記載の高電子移動度トランジスタ。
  4. ＧａＮチャネル層、及び前記ＧａＮチャネル層よりも大きいバンドギャップを有するIII族窒化物半導体からなる電子供給層を積層方向に順に成長させる工程と、
    塩素系ガスを反応ガスとする反応性イオンエッチングにより、少なくとも前記電子供給層において前記積層方向と交差する方向に並ぶ一対の領域を除去する工程と、
    前記一対の領域の除去により生じた前記ＧａＮチャネル層の一対の露出面上、及び前記一対の露出面の間の前記電子供給層上に、ｎ型のＺｎＯ系化合物半導体からなりＡｌ及びＧａの少なくとも一方をｎ型ドーパントとして含む高濃度ｎ型半導体領域を成長させる工程と、
    炭化水素系ガスをエッチングガスとするドライエッチングにより、前記電子供給層上の前記高濃度ｎ型半導体領域を除去する工程と、
    一方の前記露出面上に形成された前記高濃度ｎ型半導体領域上にソース電極を、他方の前記露出面上に形成された前記高濃度ｎ型半導体領域上にドレイン電極をそれぞれ形成し、前記電子供給層上にゲート電極を形成する工程と、
    を含む、高電子移動度トランジスタの製造方法。
  5. 前記一対の領域を除去する工程では、前記反応性イオンエッチングの深さを前記電子供給層の表面から少なくとも８０ｎｍとする、請求項４に記載の高電子移動度トランジスタの製造方法。
  6. 前記高濃度ｎ型半導体領域を成長させる工程では、亜鉛（Ｚｎ）の固体原料を用い、Ｏ2プラズマ雰囲気中で成長温度７００℃以下にて前記高濃度ｎ型半導体領域を気相成長させる、請求項４または５に記載の高電子移動度トランジスタの製造方法。
  7. 前記高濃度ｎ型半導体領域を成長させた後、前記電子供給層上の前記高濃度ｎ型半導体領域を除去する前に、前記高濃度ｎ型半導体領域の熱処理を行う、請求項４〜６のいずれか一項に記載の高電子移動度トランジスタの製造方法。
JP2016193737A 2015-09-30 2016-09-30 高電子移動度トランジスタ、及び高電子移動度トランジスタの製造方法 Active JP6772729B2 (ja)

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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6977449B2 (ja) 2017-09-27 2021-12-08 住友電気工業株式会社 電界効果トランジスタの製造方法及び電界効果トランジスタ
JP6879177B2 (ja) * 2017-11-24 2021-06-02 住友電気工業株式会社 窒化物半導体素子の製造方法
EP3744421A4 (en) * 2018-01-24 2021-10-27 Kitagawa Industries Co., Ltd. REVERSE OSMOSIS MEMBRANE AND PROCESS FOR MANUFACTURING REVERSE OSMOSIS MEMBRANE
CN111919281B (zh) * 2018-02-12 2024-04-02 克罗米斯有限公司 通过扩散来在氮化镓材料中形成掺杂区的方法及系统
US10535777B2 (en) * 2018-03-29 2020-01-14 Intel Corporation Nanoribbon structures with recessed source-drain epitaxy
CN113088907A (zh) * 2021-03-26 2021-07-09 哈尔滨工业大学 一种具有深紫外探测功能的MgGaZnO薄膜的制备方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003264201A (ja) * 2002-12-20 2003-09-19 Stanley Electric Co Ltd ＺｎＯ結晶の成長方法、ＺｎＯ結晶構造及びそれを用いた半導体装置
JP2005243719A (ja) * 2004-02-24 2005-09-08 Yasuo Ono 電界効果型トランジスタ及びその製造方法
JP2007165431A (ja) * 2005-12-12 2007-06-28 Nippon Telegr & Teleph Corp <Ntt> 電界効果型トランジスタおよびその製造方法
JP2007538402A (ja) * 2004-05-20 2007-12-27 クリー　インコーポレイテッド 再成長オーミックコンタクト領域を有する窒化物ベースのトランジスタの製作方法及び再成長オーミックコンタクト領域を有する窒化物ベースのトランジスタ
WO2012089592A1 (en) * 2010-12-27 2012-07-05 Excico Group Nv Improved method for manufacturing a photovoltaic device comprising a tco layer

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4632713A (en) * 1985-07-31 1986-12-30 Texas Instruments Incorporated Process of making Schottky barrier devices formed by diffusion before contacting
JP4457564B2 (ja) * 2002-04-26 2010-04-28 沖電気工業株式会社 半導体装置の製造方法
JP2005268493A (ja) 2004-03-18 2005-09-29 National Institute Of Information & Communication Technology ヘテロ接合電界効果トランジスタ
JP2006261642A (ja) 2005-02-17 2006-09-28 Matsushita Electric Ind Co Ltd 電界効果トランジスタおよびその製造方法
US7714359B2 (en) 2005-02-17 2010-05-11 Panasonic Corporation Field effect transistor having nitride semiconductor layer
JP4212105B2 (ja) * 2005-03-24 2009-01-21 ローム株式会社 酸化亜鉛系化合物半導体素子
KR20090029271A (ko) * 2006-06-22 2009-03-20 가부시키가이샤후지쿠라 산화아연계 반도체 결정의 제조방법
JP4362635B2 (ja) * 2007-02-02 2009-11-11 ローム株式会社 ＺｎＯ系半導体素子
WO2010074275A1 (ja) * 2008-12-26 2010-07-01 日本電気株式会社 ヘテロ接合電界効果トランジスタ、ヘテロ接合電界トランジスタの製造方法、および電子装置
US9202703B2 (en) * 2012-11-05 2015-12-01 Cree, Inc. Ni-rich Schottky contact
US9425276B2 (en) * 2013-01-21 2016-08-23 Taiwan Semiconductor Manufacturing Co., Ltd. High electron mobility transistors
US20140203322A1 (en) * 2013-01-23 2014-07-24 Epistar Corporation Transparent Conductive Structure, Device comprising the same, and the Manufacturing Method thereof
US9018056B2 (en) * 2013-03-15 2015-04-28 The United States Of America, As Represented By The Secretary Of The Navy Complementary field effect transistors using gallium polar and nitrogen polar III-nitride material

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003264201A (ja) * 2002-12-20 2003-09-19 Stanley Electric Co Ltd ＺｎＯ結晶の成長方法、ＺｎＯ結晶構造及びそれを用いた半導体装置
JP2005243719A (ja) * 2004-02-24 2005-09-08 Yasuo Ono 電界効果型トランジスタ及びその製造方法
JP2007538402A (ja) * 2004-05-20 2007-12-27 クリー　インコーポレイテッド 再成長オーミックコンタクト領域を有する窒化物ベースのトランジスタの製作方法及び再成長オーミックコンタクト領域を有する窒化物ベースのトランジスタ
JP2007165431A (ja) * 2005-12-12 2007-06-28 Nippon Telegr & Teleph Corp <Ntt> 電界効果型トランジスタおよびその製造方法
WO2012089592A1 (en) * 2010-12-27 2012-07-05 Excico Group Nv Improved method for manufacturing a photovoltaic device comprising a tco layer

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