WO2012132407A1 - 窒化物系半導体デバイス及びその製造方法 - Google Patents

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勇樹 新山
江 李
禎宏 加藤
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次世代パワーデバイス技術研究組合
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    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode

Definitions

  • the present invention relates to a nitride semiconductor device and a manufacturing method thereof.
  • a method for forming a two-stage electron supply layer there are a method of re-growing the electron supply layer and a method of etching the surface of the electron supply layer by dry etching.
  • crystal growth must be performed twice, and productivity is lowered.
  • surface states are generated on the etched surface, and the resistance increases due to current collapse. Therefore, it has been difficult to realize a nitride-based semiconductor device having a simple process, a large current, and a high breakdown voltage.
  • a substrate an electron transit layer formed above the substrate, an electron supply layer formed on the electron transit layer and having a band gap energy different from that of the electron transit layer, and an electron supply
  • a drain electrode formed on the layer; a gate electrode for controlling a current flowing through the drain electrode; and a source electrode formed on the opposite side of the drain electrode across the gate electrode.
  • a nitride-based semiconductor device is provided in which a plurality of low concentration regions having a two-dimensional electron gas concentration lower than other regions are formed apart from each other on the surface of the electron transit layer.
  • a substrate, an electron transit layer formed above the substrate, an electron supply layer formed on the electron transit layer and having a band gap energy different from that of the electron transit layer, and an electron supply A cathode electrode and an anode electrode formed on the layer, and the surface of the electron transit layer between the cathode electrode and the anode electrode has a plurality of low concentration regions in which the concentration of the two-dimensional electron gas is lower than other regions.
  • a nitride-based semiconductor device formed apart from each other.
  • a step of forming an electron transit layer above the substrate, a step of forming an electron supply layer having a band gap energy different from that of the electron transit layer, and a gate electrode are formed on the electron transit layer.
  • a method for manufacturing a nitride-based semiconductor device comprising a step of forming a drain electrode and a source electrode on a running layer, and a step of forming a gate electrode for controlling a current flowing through the drain electrode.
  • a step of forming an electron transit layer above the substrate, a step of forming an electron supply layer having a band gap energy different from that of the electron transit layer, and a cathode electrode are formed on the electron transit layer.
  • a method for manufacturing a nitride-based semiconductor device comprising a step of forming an anode electrode on a supply layer and a step of forming a cathode electrode on an electron supply layer.
  • FIG. 1 is a cross-sectional view of a MOSFET according to a first embodiment of a nitride-based semiconductor device according to the present invention.
  • 6 shows changes in the potential and electric field between the gate and drain of a conventional MOSFET.
  • 2 shows changes in the potential and electric field between the gate and drain of the MOSFET shown in FIG. It is a graph which shows the change of the electric field between the gate and drain of MOSFET shown in FIG. 2 is a graph showing the relationship between the electric field at the end of the drain electrode of the MOSFET shown in FIG. 1 and the doping amount of Si.
  • FIG. 3 is a first process diagram illustrating a method for manufacturing the MOSFET shown in FIG. 1.
  • FIG. 7 is a post-process diagram of FIG.
  • FIG. 8 is a post-process diagram of FIG. 7 and is a process diagram illustrating a Si ion implantation process.
  • FIG. 9 is a post-process diagram of FIG. 8 and is a process diagram illustrating an annealing process.
  • FIG. 10 is a post-process diagram of FIG. 9, and is a process diagram illustrating a process of forming an opening for the recess portion.
  • FIG. 11 is a post-process diagram of FIG. 10, and is a process diagram illustrating a process of forming a recess portion.
  • FIG. 12 is a process diagram illustrating a process of depositing a gate insulating film, which is a subsequent process of FIG. 11.
  • FIG. 13 is a process diagram illustrating a process of forming a source electrode and a drain electrode, which is a subsequent process of FIG. 12.
  • FIG. 14 is a process diagram illustrating a process of forming a gate electrode, which is a subsequent process of FIG. 13. It is a top view of MOSFET of FIG. It is sectional drawing of the diode which concerns on 2nd Embodiment of the nitride-type semiconductor device which concerns on this invention.
  • FIG. 17 is a first process diagram for explaining a manufacturing method of the diode shown in FIG. 16.
  • FIG. 18 is a post-process diagram of FIG. 17 and is a process diagram of forming a mask layer for ion implantation.
  • FIG. 19 is a post-process diagram of FIG.
  • FIG. 18 is a process diagram illustrating a Si ion implantation process.
  • FIG. 20 is a process diagram subsequent to FIG. 19 and illustrating an annealing process.
  • FIG. 21 is a process diagram subsequent to FIG. 20 and showing formation of an anode electrode.
  • FIG. 22 is a process diagram illustrating the formation of the cathode electrode, which is a subsequent process of FIG. 21.
  • FIG. 17 is a top view of the diode shown in FIG. 16.
  • FIG. 1 is a cross-sectional view of a MOSFET 100 according to a first embodiment of a nitride semiconductor device according to the present invention.
  • the nitride semiconductor device of the present invention is not limited to a MOSFET.
  • the nitride-based semiconductor device may be a MISFET, MESFET, or HFET.
  • the MOSFET 100 includes a substrate 10, a buffer layer 20, an electron transit layer 30, an electron supply layer 40, a gate insulating film 60, a gate electrode 70, a drain electrode 80, and a source electrode 90.
  • Substrate 10, Si, sapphire, may be SiC, or ZrB 2.
  • the buffer layer 20 is provided between the substrate 10 and the electron transit layer 30.
  • the buffer layer 20 has a lattice constant between the substrate 10 and the electron transit layer 30, and functions as a buffer layer for lattice-matching the substrate 10 and the electron transit layer 30 having different lattice constants to reduce the dislocation density.
  • the buffer layer 20 is formed, for example, by stacking 6 to 10 GaN / AlN composite layers of a GaN layer having a thickness of 200 nm and an AlN layer having a thickness of 20 nm.
  • the electron transit layer 30 is provided between the buffer layer 20 and the electron supply layer 40.
  • the electron transit layer 30 generates a two-dimensional electron gas at the hetero interface with the electron supply layer 40.
  • the electron transit layer 30 may be, for example, GaN doped with magnesium (Mg), which is a p-type dopant.
  • Mg doping concentration may be 1E17 cm ⁇ 3 .
  • the p-type dopant may be Be, Zn, or C in addition to Mg.
  • the electron transit layer 30 may have a thickness of 1.5 ⁇ m to 2 ⁇ m, for example.
  • the electron supply layer 40 has a band gap energy different from that of the electron transit layer 30.
  • the electron supply layer 40 includes Al x Ga 1-x N (0.01 ⁇ x ⁇ 0.4). Since GaN of the electron transit layer 30 and Al x Ga 1-x N of the electron supply layer 40 have different lattice constants, lattice distortion occurs and piezo polarization is generated. A band offset is formed at the heterointerface due to the electric field generated by piezoelectric polarization, and a two-dimensional electron gas is generated.
  • the thickness of the electron supply layer 40 is, for example, 30 nm.
  • the electron supply layer 40 may have a recess 50.
  • the recess 50 may be a groove having a bottom surface that penetrates the electron supply layer 40 and reaches the electron transit layer 30.
  • the recess 50 separates the electron supply layer 40 into a drain electrode 80 side and a source electrode 90 side.
  • the recess 50 may have a depth of about 60 nm and a width of about 2 ⁇ m.
  • the gate insulating film 60 is formed to cover the electron transit layer 30, the electron supply layer 40, and the surface of the electron supply layer 40 in the recess portion 50.
  • the gate insulating film 60 may be SiO 2 .
  • the film thickness of the gate insulating film 60 is, for example, 10 nm.
  • the gate electrode 70 is deposited on the gate insulating film 60 and formed through the electron supply layer 40.
  • the gate electrode 70 is formed inside the recess 50 and penetrates the electron supply layer 40.
  • a part of the gate electrode 70 may be formed on the surface of the electron supply layer 40.
  • the gate electrode 70 may be polysilicon.
  • the drain electrode 80 and the source electrode 90 are formed on the electron supply layer 40 across the gate electrode 70.
  • the distance between the drain electrode 80 and the source electrode 90 is, for example, 30 ⁇ m.
  • the drain electrode 80 and the source electrode 90 are, for example, Ti / Al.
  • the drain electrode 80 and the source electrode 90 are not limited to Ti / Al, and may be any metal that can make ohmic contact with Al x Ga 1-x N.
  • a plurality of low concentration regions 32 are formed on the surface of the electron transit layer 30 between the gate electrode 70 and the drain electrode 80.
  • the low concentration region indicates a region where the concentration of the two-dimensional electron gas is lower than other regions on the surface of the electron transit layer 30.
  • the plurality of low concentration regions 32 are formed away from each other on the surface of the electron transit layer 30.
  • the plurality of low concentration regions 32 may be formed at equal intervals.
  • the low concentration region 32 has a width of 2 ⁇ m, a depth of 20 nm, and an interval of 2 ⁇ m.
  • the plurality of low-concentration regions 32 are formed by ion implantation of n-type dopants at a predetermined concentration.
  • the n-type dopant may be either Si, Ge or O.
  • a low-concentration region 32 having a conductivity type of n-type is formed at the heterointerface.
  • the band at the heterojunction interface is lowered by Si ion implantation, so that the triangular potential is reduced or disappears, and the concentration of the two-dimensional electron gas is reduced.
  • the plurality of low-concentration regions 32 are formed apart from each other on the surface of the p-type electron transit layer 30, pn junctions are continuously formed along the electron transit direction. The pn junction generates an electric field.
  • FIGS. 2 and 3 show changes in the electric potential and electric field in the electron supply layer 40 between the gate and the drain when the source electrode 90 and the gate electrode 70 are grounded and the drain voltage Vd is applied to the drain electrode 80 in the MOSFET 100. It is a graph which shows. The position A indicates the end of the gate electrode 70 on the drain electrode 80 side, and the position B indicates the end of the drain electrode 80 on the gate electrode 70 side.
  • FIG. 2 is a graph showing changes in potential and electric field between the gate and drain electrodes when the low concentration region 32 does not exist.
  • the potential rises more greatly than the other regions at position A and position B, and rises gently from position A toward position B.
  • the electric field has high peaks at position A and position B. That is, it can be seen that the electric field is concentrated at the position A and the position B.
  • the breakdown voltage is lowered at the position where the electric field is concentrated.
  • FIG. 3 is a graph showing changes in the potential and electric field between the gate and drain electrodes when the low concentration region 32 exists.
  • the potential rises gently from the gate electrode 70 toward the drain electrode 80.
  • the electric field has several low peaks between position A and position B, but the high peaks disappear. That is, it can be seen that the concentration of the electric field is relaxed.
  • the potential is obtained by integrating the electric field.
  • the value obtained by integrating the electric field in FIG. 2 is equal to the value obtained by integrating the electric field in FIG. That is, by forming a plurality of low-concentration regions 32 between the position A and the position B to form a pn junction to generate an electric field, the electric field peak can be dispersed. As a result, the concentration of the electric field can be relaxed, so that the breakdown voltage is improved.
  • FIG. 4 is a graph showing changes in the electric field between the gate and drain electrodes when the Si doping amount is 1E14 cm ⁇ 3 and 1E19 cm ⁇ 3 .
  • the horizontal axis X in FIG. 4 indicates the distance from the gate electrode.
  • the Si doping amount is 1E14 cm ⁇ 3
  • the electric field has a steep peak only at position B, and the peak value is about 1.4E + 06 (V / cm).
  • the electric field is concentrated at the end of the drain electrode 80. Therefore, it can be seen that even when the low concentration region 32 is formed by Si ion implantation, the effect of reducing the electric field concentration cannot be obtained when the doping amount is 1E14 cm ⁇ 3 .
  • the electric field has a steep peak at position B, but the peak value decreases to about 1.1E + 06 (V / cm).
  • the electric field has a plurality of low peaks at positions other than the position B. That is, the concentration of the electric field at the end of the drain electrode 80 is relaxed. Therefore, it can be seen that when the low concentration region 32 is formed by Si ion implantation, an electric field concentration relaxation effect can be obtained when the doping amount is 1E19 cm ⁇ 3 .
  • FIG. 5 is a graph showing the relationship between the electric field at the end of the drain electrode 80 and the Si doping concentration. From the graph of FIG. 5, it can be seen that the electric field at the end of the drain electrode 80 begins to decrease at 1E + 16 cm ⁇ 3 or more. In other words, the peak of the electric field starts to appear at other than the end of the drain electrode 80 when the doping amount is 1E + 16 cm ⁇ 3 or more. Therefore, in order to obtain an electric field concentration relaxation effect, the Si doping concentration is preferably 1E + 16 cm ⁇ 3 or more.
  • the Si doping concentration When the Si doping concentration is 1E + 17 cm ⁇ 3 or more, the electric field at the end of the drain electrode 80 is greatly reduced. Therefore, the Si doping concentration may be 1E + 17 cm ⁇ 3 or more. When the Si doping concentration is 1E + 18 cm ⁇ 3 or more, the electric field at the end of the drain electrode 80 does not change so much even if the doping concentration is increased further. Therefore, the Si doping concentration may be 1E + 18 cm ⁇ 3 or more.
  • the predetermined concentration of the n-type dopant to be ion implanted may be constant. Further, the predetermined concentration of the n-type dopant to be ion-implanted may be higher in the low concentration region 32 on the drain electrode 80 side than in the low concentration region 32 on the gate electrode 70 side. By doing so, the extension of the depletion layer is promoted on the gate electrode 70 side and the drain electrode 80 side, so that the breakdown voltage is improved.
  • the plurality of low concentration regions 32 may be formed by irradiating the surface of the electron transit layer 30 with a laser.
  • the laser is, for example, an ultraviolet laser.
  • a plurality of low-concentration regions 32 are formed by scanning or selectively irradiating the plurality of openings 44 of the mask layer 41 with an ultraviolet laser having a predetermined wavelength and power. You can do it.
  • the predetermined wavelength refers to a wavelength that is longer than the fundamental absorption edge of AlGaN and shorter than the fundamental absorption edge of GaN.
  • the predetermined power refers to a power that causes crystal defects on the surfaces of the electron supply layer 40 and the electron transit layer 30 corresponding to the opening 44. Surface states are formed by crystal defects, and electrons of the two-dimensional electron gas are captured. As a result, the two-dimensional electron gas concentration decreases.
  • FIG. 6 to 14 are process diagrams for explaining a method of manufacturing the MOSFET 100.
  • the manufacturing method of the MOSFET 100 includes a step of sequentially forming the buffer layer 20, the electron transit layer 30, and the electron supply layer 40 on the semiconductor substrate 10, a step of separating elements, and a step of forming a plurality of low-concentration regions 32.
  • the method includes a step of forming the recess portion 50, a step of depositing the gate insulating film 60, a step of forming the drain electrode 80 and the source electrode 90 on the electron supply layer 40, and a step of forming the gate electrode 70.
  • the semiconductor layer is formed by, for example, epitaxial growth by metal organic growth (MOCVD) method, halide vapor phase epitaxy (HVPE) method, molecular beam epitaxy (MBE) method.
  • MOCVD metal organic growth
  • HVPE halide vapor phase epitaxy
  • MBE molecular beam epitaxy
  • FIG. 6 shows a first step diagram of the method for manufacturing MOSFET 100.
  • the buffer layer 20 in which, for example, 6 to 10 GaN / AlN composite layers are stacked is grown on the semiconductor substrate 10 made of Si having the (111) plane as the main surface.
  • an electron transit layer 30 is formed by growing p-type GaN on the buffer layer 20 by using Mg whose concentration is controlled to 1E17 cm ⁇ 3 as a dopant, on the buffer layer 20.
  • an electron supply layer 40 made of AlGaN having an Al composition ratio of 0.2 is grown on the electron transit layer 30 by about 30 nm.
  • Si may be doped to AlGaN by about 1E17 cm ⁇ 3 using a silane gas.
  • a process for element isolation is performed.
  • a photoresist is applied to the surface of the electron supply layer 40, and a pattern for element isolation is formed through a photolithography process.
  • a groove having a depth of about 200 nm is formed from the surface of the electron supply layer 40 toward the electron transit layer 30 using a dry etching apparatus such as ICP or RIE.
  • the photoresist is removed with acetone to complete element isolation.
  • FIG. 6 shows a region of one isolated element.
  • FIG. 7 shows a post-process of FIG.
  • a plurality of openings 44 are formed in a region where the low concentration region 32 is to be formed between a region where the gate electrode 70 is to be formed and a region where the drain electrode 80 is to be formed by a photolithography process.
  • the plurality of openings 44 may be formed at equal intervals.
  • FIG. 8 shows a post-process of FIG.
  • the step of forming the plurality of low concentration regions 32 includes a step of ion-implanting n-type dopant at a predetermined concentration.
  • the n-type dopant may be either Si, Ge or O.
  • Si ions 31 are ion-implanted toward the plurality of openings 44 of the mask layer 41 by an ion implantation method with a doping amount of about 1E16 cm ⁇ 3 to 1E19 cm ⁇ 3 and an acceleration voltage of 10 keV to 30 keV.
  • the acceleration voltage is set so that Si ions 31 are implanted into the surface of the electron transit layer 30.
  • Ion implantation may be performed once or a plurality of times.
  • low-concentration Si ions having a doping amount of, for example, about 1E16 cm ⁇ 3 are implanted into the opening 44 near the gate electrode 70, and the doping amount is, for example, about High concentration Si ions of 1E19 cm ⁇ 3 may be ion-implanted.
  • the step of forming the plurality of low concentration regions 32 includes a step of forming crystal defects by irradiating a laser.
  • an ultraviolet laser may be irradiated toward the plurality of openings 44 of the mask layer 41.
  • the mask layer 41 may be made of metal.
  • the plurality of low-concentration regions 32 may be formed by scanning or selectively irradiating the plurality of openings 44 of the mask layer 41 with the above-described ultraviolet laser having a predetermined wavelength and power. .
  • the irradiation line is not limited to the ultraviolet laser, and any irradiation line that can form crystal defects on the surface of the electron transit layer 30 may be used.
  • FIG. 9 shows a post-process of FIG.
  • the mask layer 41 is removed using hydrofluoric acid.
  • a SiO 2 film 42 is deposited to a thickness of, for example, 500 nm on the entire surface of the electron supply layer 40 by plasma CVD.
  • activation annealing is performed by RTA (Rapid Thermal Anneal), for example, at 1200 ° C. for 10 seconds.
  • RTA Rapid Thermal Anneal
  • FIG. 10 shows a post-process of FIG.
  • the SiO 2 film 42 is removed with hydrofluoric acid.
  • a mask layer 43 made of SiO 2 and having a thickness of about 300 nm is deposited on the electron supply layer 40 by plasma CVD.
  • patterning is performed using a photolithography process, and an opening 45 is formed in a region where the recess 50 is to be formed using a hydrofluoric acid aqueous solution.
  • FIG. 11 shows a post-process of FIG.
  • the recess 50 is formed by etching the electron supply layer 40 and the electron transit layer 30 below the opening 45 by a depth of about 60 nm using a dry etching apparatus such as RIE.
  • the electron supply layer 40 is separated by the recess 50.
  • a part of the surface of the electron transit layer 30 is excavated by the recess portion 50.
  • the mask layer 43 is removed using a hydrofluoric acid aqueous solution.
  • FIG. 12 shows a post-process of FIG. Using the plasma CVD method, a gate insulating film 60 made of SiO 2 and having a thickness of about 60 nm is formed so as to cover the entire inner surface of the recess 50 and the entire surface of the electron supply layer 40.
  • FIG. 13 shows a subsequent process of FIG. Openings are formed in regions where the drain electrode 80 and the source electrode 90 of the gate insulating film 60 are to be formed by a photolithography process.
  • the drain electrode 80 and the source electrode 90 are formed on the electron supply layer 40 exposed in the opening by using a lift-off method.
  • the drain electrode 80 and the source electrode 90 are in ohmic contact with the electron supply layer 40 and have, for example, a Ti / Al structure with a thickness of 25 nm / 300 nm.
  • the drain electrode 80 and the source electrode 90 are not limited to Ti / Al, and may be any material that is in ohmic contact with the electron supply layer 40.
  • FIG. 14 shows a post-process of FIG.
  • Polysilicon is deposited over the entire surface of the device using low pressure chemical vapor deposition (LPCVD) or sputtering.
  • LPCVD low pressure chemical vapor deposition
  • sputtering a thermal diffusion treatment is performed at 900 ° C. for 20 minutes using a thermal diffusion furnace in which POCL 3 gas is sealed.
  • the polysilicon is doped with phosphorus (P) by a thermal diffusion process.
  • P may be doped by thermal diffusion after depositing P on polysilicon.
  • the polysilicon is removed by a photolithography process so that the polysilicon remains between the drain electrode 80 and the source electrode 90, and the gate electrode 70 is formed.
  • the material of the gate electrode 70 is not limited to polysilicon, but Au, Pt, Ni, or the like may be formed by a lift-off method.
  • MOSFET 100 shown in FIG. 1 is manufactured.
  • MOSFET 100 manufactured in this way can form a plurality of low-concentration regions 32 by performing a single Si ion implantation, thereby realizing a normally-off type normally-off type nitride semiconductor device with a simple process, high withstand voltage and high current. can do.
  • FIG. 15 is a top view of the MOSFET 100.
  • the plurality of low concentration regions 32 are arranged in a matrix at equal intervals on the surface of the electron transit layer 30. That is, the plurality of low concentration regions 32 may be arranged at equal intervals in the X-axis direction and at equal intervals in the Y-axis direction on the surface of the electron transit layer 30.
  • the plurality of low-concentration regions 32 By arranging the plurality of low-concentration regions 32 in this way, many pn junctions can be formed between the gate electrode 70 and the drain electrode 80, so that the concentration of the electric field can be further relaxed. Therefore, the breakdown voltage can be improved in the high mobility MOSFET 100.
  • the plurality of low concentration regions 32 may have different intervals in the X-axis direction and intervals in the Y-axis direction.
  • the relative position in the X-axis direction of the adjacent low concentration regions 32 in the Y-axis direction may be shifted by half the interval in the X-axis direction.
  • the interval between the low concentration regions 32 in the Y-axis direction is twice the interval in the X-axis direction. Even if the plurality of low-concentration regions 32 are configured in this way, electric field concentration can be reduced.
  • FIG. 16 is a cross-sectional view of a diode 200 according to a second embodiment of the nitride-based semiconductor device according to the present invention.
  • the diode 200 includes a substrate 10, a buffer layer 20, an electron transit layer 30, an electron supply layer 40, a passivation film 62, a cathode electrode 72, an anode electrode 82, and a field plate 74.
  • the configurations of the substrate 10, the buffer layer 20, the electron transit layer 30, and the electron supply layer 40 are the same as those in the first embodiment, and a description thereof will be omitted.
  • the passivation film 62 functions as a surface protection film that electrically separates the cathode electrode 72 and the anode electrode 82 and protects the element from the external environment.
  • the passivation film 62 is, for example, SiO 2 having a thickness of 300 nm. In addition to SiO 2 , PSG, Si 3 N 4 or the like may be used.
  • the cathode electrode 72 and the anode electrode 82 are formed on the electron supply layer 40 at an interval of about 30 ⁇ m, for example.
  • the cathode electrode 72 is in Schottky contact with the electron supply layer 40.
  • the cathode electrode is a Schottky electrode made of, for example, Ni / Au.
  • the cathode electrode is not limited to Ni / Au, and may be any metal that can make Schottky contact with the electron supply layer 40.
  • a field plate 74 extending in the direction of the anode electrode 82 is formed on the cathode electrode 72.
  • the field plate 74 can reduce current collapse.
  • the anode electrode 82 is in ohmic contact with the electron supply layer 40.
  • the anode electrode 82 is, for example, Ti / Al.
  • the anode electrode 82 is not limited to Ti / Al, and may be any metal that can make ohmic contact with the electron supply layer 40.
  • a plurality of low concentration regions 32 are formed on the surface of the electron transit layer 30 between the cathode electrode 72 and the anode electrode 82.
  • the low concentration region indicates a region where the concentration of the two-dimensional electron gas is lower than other regions on the surface of the electron transit layer 30.
  • the plurality of low concentration regions 32 are formed away from each other on the surface of the electron transit layer 30.
  • the configuration and operational effects of the plurality of low concentration regions 32 are the same as those in the first embodiment, and thus the description thereof is omitted.
  • the plurality of low concentration regions 32 alleviate electric field concentration and improve the withstand voltage.
  • FIG. 17 to 21 are process diagrams for explaining a method of manufacturing the diode 200.
  • the method of manufacturing the diode 200 includes a step of sequentially forming the buffer layer 20, the electron transit layer 30, and the electron supply layer 40 on the substrate 10, a step of element isolation, and a step of forming a plurality of low concentration regions 32.
  • the step of forming the passivation film 62, the step of forming the anode electrode 82 on the electron supply layer 40, the step of forming the cathode electrode 72 on the electron supply layer 40, and the field plate 74 on the cathode electrode 72 are formed.
  • FIG. 17 shows a first process diagram of a method for manufacturing the diode 200.
  • the buffer layer 20 in which, for example, 6 to 10 GaN / AlN composite layers are stacked is grown on the semiconductor substrate 10 made of Si having the (111) plane as the main surface.
  • an electron transit layer 30 is formed by growing p-type GaN on the buffer layer 20 by using Mg whose concentration is controlled to 1E17 cm ⁇ 3 as a dopant, on the buffer layer 20.
  • an electron supply layer 40 made of AlGaN having an Al composition ratio of 0.2 is grown on the electron transit layer 30 by about 30 nm.
  • Si may be doped to AlGaN by about 1E17 cm ⁇ 3 using a silane gas.
  • a process for element isolation is performed.
  • a photoresist is applied to the surface of the electron supply layer 40, and a pattern for element isolation is formed through a photolithography process.
  • a groove having a depth of about 200 nm is formed from the surface of the electron supply layer 40 toward the electron transit layer 30 using a dry etching apparatus such as ICP or RIE.
  • the photoresist is removed with acetone to complete element isolation.
  • FIG. 17 shows a region of one isolated element.
  • FIG. 18 shows a post-process of FIG.
  • a plurality of openings 44 are formed in a region where the low concentration region 32 is to be formed between a region where the cathode electrode 72 is to be formed and a region where the anode electrode 82 is to be formed by a photolithography process.
  • the plurality of openings 44 may be formed at equal intervals.
  • FIG. 19 shows a post-process of FIG.
  • the step of forming the plurality of low concentration regions 32 includes a step of ion-implanting n-type dopant at a predetermined concentration.
  • the n-type dopant may be either Si, Ge or O.
  • Si ions 31 are ion-implanted toward the plurality of openings 44 of the mask layer 41 by an ion implantation method with a doping amount of about 1E16 cm ⁇ 3 to 1E19 cm ⁇ 3 and an acceleration voltage of 10 keV to 30 keV.
  • the acceleration voltage is set so that Si ions 31 are implanted into the surface of the electron transit layer 30.
  • Ion implantation may be performed once or a plurality of times.
  • low concentration Si ions having a doping amount of, for example, about 1E16 cm ⁇ 3 are implanted into the opening 44 near the anode electrode 82, and the doping amount is, for example, about High concentration Si ions of 1E19 cm ⁇ 3 may be ion-implanted.
  • the step of forming the plurality of low concentration regions 32 includes a step of forming crystal defects by irradiating a laser.
  • an ultraviolet laser may be irradiated toward the plurality of openings 44 of the mask layer 41.
  • the mask layer 41 may be made of metal.
  • a plurality of low concentration regions 32 may be formed by scanning or selectively irradiating the plurality of openings 44 of the mask layer 41 with an ultraviolet laser having a predetermined wavelength and power.
  • the predetermined wavelength refers to a wavelength that is longer than the fundamental absorption edge of AlGaN and shorter than the fundamental absorption edge of GaN.
  • the predetermined power refers to a power that causes crystal defects on the surfaces of the electron supply layer 40 and the electron transit layer 30 corresponding to the opening 44.
  • the irradiation line is not limited to the ultraviolet laser, and any irradiation line that can form crystal defects on the surface of the electron transit layer 30 may be used.
  • FIG. 20 shows a post-process of FIG.
  • the mask layer 41 is removed using hydrofluoric acid.
  • a SiO 2 film 42 is deposited to a thickness of, for example, 500 nm on the entire surface of the electron supply layer 40 by plasma CVD.
  • activation annealing is performed by RTA (Rapid Thermal Anneal), for example, at 1200 ° C. for 10 seconds.
  • RTA Rapid Thermal Anneal
  • FIG. 21 shows a post-process of FIG.
  • the SiO 2 film 42 is removed with hydrofluoric acid.
  • SiO 2 constituting the passivation film 62 is deposited to a thickness of about 300 nm on the entire surface of the electron supply layer 40 by plasma CVD.
  • a PSG or Si 3 N 4 film may be deposited by thermal CVD in addition to SiO 2 .
  • an opening is formed in a region where the anode electrode 82 is to be formed by a photolithography process.
  • the anode electrode 82 is formed on the electron supply layer 40 exposed in the opening by using a lift-off method.
  • the anode electrode 82 is in ohmic contact with the electron supply layer 40 and has, for example, a Ti / Al structure with a thickness of 25 nm / 300 nm.
  • FIG. 22 shows the post-process of FIG. An opening is formed in a region where the cathode electrode 72 is to be formed by a photolithography process. Next, the cathode electrode 72 is formed on the electron supply layer 40 exposed in the opening by using a lift-off method. The cathode electrode 72 is in Schottky contact with the electron supply layer 40 and has, for example, a 25 nm / 25 nm Ni / Au structure.
  • an opening is formed in a region where the field plate 74 is to be formed by a photolithography process.
  • a field plate 74 extending from the cathode electrode 72 toward the anode electrode 82 is formed on the cathode electrode 72 and the electron supply layer 40 exposed at the opening using a lift-off method.
  • the diode 200 shown in FIG. 16 can be manufactured.
  • the diode 200 manufactured in this way can form a plurality of low-concentration regions 32 by a single Si ion implantation, so that a nitride semiconductor device having a simple process, high breakdown voltage, and high current can be realized. Can do.
  • FIG. 23 is a top view of the diode 200.
  • the plurality of low concentration regions 32 are arranged in a matrix at equal intervals on the surface of the electron transit layer 30. That is, the plurality of low concentration regions 32 are arranged at equal intervals in the X axis direction and at equal intervals in the Y axis direction on the surface of the electron transit layer 30.
  • the plurality of low-concentration regions 32 By arranging the plurality of low-concentration regions 32 in this way, many pn junctions can be formed between the cathode electrode 72 and the anode electrode 82, so that the concentration of the electric field can be further relaxed. Therefore, the breakdown voltage can be improved in the diode 200.
  • the plurality of low concentration regions 32 may have different intervals in the X-axis direction and intervals in the Y-axis direction.
  • the relative position in the X-axis direction of the adjacent low concentration regions 32 in the Y-axis direction may be shifted by half the interval in the X-axis direction.
  • the interval between the low concentration regions 32 in the Y-axis direction is twice the interval in the X-axis direction. Even if the plurality of low-concentration regions 32 are configured in this manner, the concentration of the electric field can be reduced.

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Abstract

　基板と、基板の上方に順次形成された電子走行層と、電子走行層とバンドギャップエネルギーの異なる電子供給層と、ドレイン電極と、ゲート電極と、ゲート電極をはさんでドレイン電極の反対側に形成されたソース電極とを備え、ゲート電極とドレイン電極との間の電子走行層の表面には、２次元電子ガスの濃度が他の領域より低い複数の低濃度領域が、互いに離れて形成されている、窒化物系半導体デバイス。

Description

窒化物系半導体デバイス及びその製造方法
　本発明は、窒化物系半導体デバイス及びその製造方法に関する。
　従来、窒化物半導体を用いた電界効果トランジスタとして、高移動度と高耐圧とを両立させたノーマリオフ型のＭＯＳＦＥＴが知られている（例えば、特許文献１参照）。当該ＭＯＳＦＥＴは、電子供給層の厚さをゲート電極側において薄くし、ドレイン電極側において厚くした二段形状とすることにより耐圧を向上させている。
　特許文献１　特開２００９－２４６２９２号公報
　二段形状の電子供給層を形成する方法として、電子供給層を再成長させる方法とドライエッチングにより電子供給層の表面をエッチングする方法とがある。前者の場合、結晶成長を二度行わなければならず、生産性が低下する。後者の場合、エッチングを施した面に表面準位が発生し電流コラプスにより抵抗が大きくなる。したがって、プロセスが単純で、大電流かつ高耐圧な窒化物系半導体デバイスの実現が困難であった。
　本発明の第１の態様においては、基板と、基板の上方に形成された電子走行層と、電子走行層上に形成された、電子走行層とバンドギャップエネルギーの異なる電子供給層と、電子供給層上に形成されたドレイン電極と、ドレイン電極に流れる電流を制御するゲート電極と、ゲート電極をはさんでドレイン電極の反対側に形成されたソース電極とを備え、ゲート電極とドレイン電極との間の電子走行層の表面には、２次元電子ガスの濃度が他の領域より低い複数の低濃度領域が、互いに離れて形成されている、窒化物系半導体デバイスが提供される。
　本発明の第２の態様においては、基板と、基板の上方に形成された電子走行層と、電子走行層上に形成された、電子走行層とバンドギャップエネルギーの異なる電子供給層と、電子供給層上に形成されたカソード電極及びアノード電極とを備え、カソード電極とアノード電極との間の電子走行層の表面には、２次元電子ガスの濃度が他の領域より低い複数の低濃度領域が、互いに離れて形成されている、窒化物系半導体デバイスが提供される。
　本発明の第３の態様においては、基板の上方に電子走行層を形成する工程と、電子走行層上に電子走行層とバンドギャップエネルギーの異なる電子供給層を形成する工程と、ゲート電極を形成すべき領域とドレイン電極を形成すべき領域との間の電子走行層の表面に、２次元電子ガスの濃度が他の領域より低い、互いに離れた複数の低濃度領域を形成する工程と、電子走行層上にドレイン電極及びソース電極を形成する工程と、ドレイン電極に流れる電流を制御するゲート電極を形成する工程とを備える窒化物系半導体デバイスの製造方法が提供される。
　本発明の第４の態様においては、基板の上方に電子走行層を形成する工程と、電子走行層上に電子走行層とバンドギャップエネルギーの異なる電子供給層を形成する工程と、カソード電極を形成すべき領域とアノード電極を形成すべき領域との間の電子走行層の表面に、２次元電子ガスの濃度が他の領域より低い、互いに離れた複数の低濃度領域を形成する工程と、電子供給層上にアノード電極を形成する工程と、電子供給層上にカソード電極を形成する工程とを備える窒化物系半導体デバイスの製造方法が提供される。
　なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションもまた、発明となりうる。
本発明に係る窒化物系半導体デバイスの第１実施形態にかかるＭＯＳＦＥＴの断面図を示す。 従来のＭＯＳＦＥＴのゲート・ドレイン間の電位及び電界の変化を示す。 図１に示すＭＯＳＦＥＴのゲート・ドレイン間の電位及び電界の変化を示す。 図１に示すＭＯＳＦＥＴのゲート・ドレイン間の電界の変化を示すグラフである。 図１に示すＭＯＳＦＥＴのドレイン電極端部における電界と、Ｓｉのドープ量の関係を示すグラフである。 図１に示すＭＯＳＦＥＴの製造方法を説明する第１工程図である。 図６の後工程図であり、イオン注入用のマスク層を形成する工程図である。 図７の後工程図であり、Ｓｉイオン注入工程を示す工程図である。 図８の後工程図であり、アニール処理工程を示す工程図である。 図９の後工程図であり、リセス部用の開口部を形成する工程を示す工程図である。 図１０の後工程図であり、リセス部を形成する工程を示す工程図である。 図１１の後工程であり、ゲート絶縁膜を堆積する工程を示す工程図である。 図１２の後工程であり、ソース電極及びドレイン電極を形成する工程を示す工程図である。 図１３の後工程であり、ゲート電極を形成する工程を示す工程図である。 図１のＭＯＳＦＥＴの上面図である。 本発明に係る窒化物系半導体デバイスの第２実施形態に係るダイオードの断面図である。 図１６に示すダイオードの製造方法を説明する第１工程図である。 図１７の後工程図であり、イオン注入用のマスク層を形成する工程図である。 図１８の後工程図であり、Ｓｉイオン注入工程を示す工程図である。 図１９の後工程図であり、アニール処理工程を示す工程図である。 図２０の後工程であり、アノード電極の形成を示す工程図である。 図２１の後工程であり、カソード電極の形成を示す工程図である。 図１６に示すダイオードの上面図である。
　以下、発明の実施の形態を通じて本発明の（一）側面を説明するが、以下の実施形態は請求の範囲にかかる発明を限定するものではなく、また実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
　図１は、本発明に係る窒化物系半導体デバイスの第１実施形態に係るＭＯＳＦＥＴ１００の断面図である。なお、本発明の窒化物系半導体デバイスはＭＯＳＦＥＴに限定されない。例えば、窒化物系半導体デバイスは、ＭＩＳＦＥＴ、ＭＥＳＦＥＴ、ＨＦＥＴであってよい。
　ＭＯＳＦＥＴ１００は、基板１０と、バッファ層２０と、電子走行層３０と、電子供給層４０と、ゲート絶縁膜６０と、ゲート電極７０と、ドレイン電極８０と、ソース電極９０とを備える。基板１０は、Ｓｉ、サファイア、ＳｉＣ、またはＺｒＢ２であってよい。バッファ層２０は、基板１０および電子走行層３０の間に設けられる。バッファ層２０は、基板１０および電子走行層３０の間の格子定数を有し、格子定数の異なる基板１０と電子走行層３０とを格子整合させ、転位密度を低減するための緩衝層として機能する。バッファ層２０は、例えば、厚さが２００ｎｍのＧａＮ層と２０ｎｍのＡｌＮ層とのＧａＮ／ＡｌＮ複合層を、６から１０層積層して形成する。
　電子走行層３０は、バッファ層２０および電子供給層４０の間に設けられる。電子走行層３０は、電子供給層４０とのヘテロ界面において、２次元電子ガスを生成する。電子走行層３０は、例えば、ｐ型ドーパントであるマグネシウム（Ｍｇ）がドープされたＧａＮであってよい。Ｍｇのドープ濃度は１Ｅ１７ｃｍ－３であってよい。ｐ型ドーパントはＭｇ以外にＢｅ、Ｚｎ、Ｃであってもよい。電子走行層３０は、厚さが例えば、１．５μｍ～２μｍであってよい。
　電子供給層４０は、電子走行層３０とバンドギャップエネルギーが異なる。電子供給層４０は、ＡｌｘＧａ１－ｘＮ（０．０１≦ｘ≦０．４）を含む。電子走行層３０のＧａＮと電子供給層４０のＡｌｘＧａ１－ｘＮとは格子定数が異なるため、格子歪みが生じ、ピエゾ分極が生成される。ピエゾ分極により生じる電界によって、ヘテロ界面においてバンドオフセットが形成され２次元電子ガスが生成される。電子供給層４０の厚さは例えば、３０ｎｍである。
　電子供給層４０は、リセス部５０を有してよい。リセス部５０は、電子供給層４０を貫通し、かつ、電子走行層３０まで至る底面が長方形の溝であってよい。リセス部５０は、電子供給層４０をドレイン電極８０側と、ソース電極９０側とに分離する。リセス部５０は深さが約６０ｎｍ、幅が約２μｍであってよい。
　ゲート絶縁膜６０は、リセス部５０における電子走行層３０及び電子供給層４０並びに電子供給層４０の表面を覆って形成される。ゲート絶縁膜６０は、ＳｉＯ２であってよい。ゲート絶縁膜６０の膜厚は例えば１０ｎｍである。
　ゲート電極７０は、ゲート絶縁膜６０上に堆積され、電子供給層４０を貫通して形成される。ゲート電極７０は、リセス部５０の内部に形成されることで、電子供給層４０を貫通する。ゲート電極７０は、一部が電子供給層４０の表面に形成されてよい。ゲート電極７０は、ポリシリコンであってよい。
　ドレイン電極８０及びソース電極９０は、ゲート電極７０をはさんで電子供給層４０上に形成される。ドレイン電極８０とソース電極９０との間隔は例えば３０μｍである。ドレイン電極８０及びソース電極９０は、例えばＴｉ／Ａｌである。ただし、ドレイン電極８０及びソース電極９０はＴｉ／Ａｌに限定されず、ＡｌｘＧａ１－ｘＮとオーミック接触することができる金属であればよい。
　ゲート電極７０とドレイン電極８０との間の電子走行層３０の表面には、複数の低濃度領域３２が形成されている。ここで低濃度領域とは、２次元電子ガスの濃度が、電子走行層３０の表面における他の領域より低い領域を指す。複数の低濃度領域３２は、電子走行層３０の表面において互いに離れて形成されている。複数の低濃度領域３２は、互いに等間隔に形成されてよい。例えば、低濃度領域３２の幅は２μｍ、深さは２０ｎｍ、間隔は２μｍである。
　一例として複数の低濃度領域３２は、ｎ型ドーパントが予め定められた濃度でイオン注入されて形成される。ｎ型ドーパントは、Ｓｉ、ＧｅまたはＯのいずれかであってよい。例えば、ｎ型ドーパントとしてＳｉが電子走行層３０の表面にイオン注入されることにより、ヘテロ界面において導電型がｎ型の低濃度領域３２が形成される。低濃度領域３２は、Ｓｉのイオン注入によりヘテロ接合界面のバンドが下がるので、三角ポテンシャルが低下または消滅し、２次元電子ガスの濃度が低下する。
　複数の低濃度領域３２はｐ型の電子走行層３０の表面において互いに離れて形成されるので、電子の走行方向に沿って、ｐｎ接合が連続して形成される。ｐｎ接合は電界を発生させる。
　図２及び図３は、ＭＯＳＦＥＴ１００において、ソース電極９０及びゲート電極７０を接地し、ドレイン電極８０にドレイン電圧Ｖｄを印加した場合のゲート・ドレイン間における電子供給層４０の内部の電位と電界の変化を示すグラフである。位置Ａはゲート電極７０のドレイン電極８０側の端部を示し、位置Ｂはドレイン電極８０のゲート電極７０側の端部を示す。
　図２は、低濃度領域３２が存在しない場合のゲート・ドレイン電極間の電位及び電界の変化を示すグラフである。電位は、位置Ａ及び位置Ｂにおいて他の領域よりも大きく上昇し、位置Ａから位置Ｂに向かってなだらかに上昇している。また電界は、位置Ａ及び位置Ｂにおいて高いピークを有する。つまり、位置Ａ及び位置Ｂにおいて、電界が集中していることがわかる。電界の集中する位置において、耐圧が低下する。
　図３は、低濃度領域３２が存在する場合のゲート・ドレイン電極間の電位及び電界の変化を示すグラフである。電位は、ゲート電極７０からドレイン電極８０に向かってなだらかに上昇している。電界は、位置Ａ及び位置Ｂの間においていくつかの低いピークを有するが高いピークは消滅している。つまり、電界の集中が緩和されていることがわかる。
　ところで、電位は電界を積分して求められる。ここで、電位はＶｄで一定であるから図２の電界を積分した値と、図３の電界を積分した値は等しい。つまり、位置Ａと位置Ｂとの間に複数の低濃度領域３２を形成することでｐｎ接合を形成して電界を発生させることにより、電界のピークを分散させることができる。結果として電界の集中を緩和させることができるので、耐圧が向上する。
　図４は、Ｓｉのドープ量が１Ｅ１４ｃｍ－３の場合と、１Ｅ１９ｃｍ－３の場合とで、ゲート・ドレイン電極間の電界の変化を示すグラフである。図４の横軸Ｘは、ゲート電極からの距離を示す。Ｘ＝３６μｍ近傍が、図２および図３における位置Ｂ（ドレイン電極８０の端部の位置）に対応する。Ｓｉのドープ量が１Ｅ１４ｃｍ－３の場合には、電界は位置Ｂにおいてのみ急峻なピークを有し、そのピーク値は約１．４Ｅ＋０６（Ｖ／ｃｍ）となる。
　つまり、ドレイン電極８０の端部において電界の集中が生じている。したがって、低濃度領域３２をＳｉのイオン注入により形成した場合であっても、ドープ量が１Ｅ１４ｃｍ－３の場合には、電界集中の緩和効果が得られないことがわかる。
　一方、Ｓｉのドープ量が１Ｅ１９ｃｍ－３の場合には、電界は位置Ｂにおいて急峻なピークを有するものの、そのピーク値は約１．１Ｅ＋０６（Ｖ／ｃｍ）まで低下している。また、電界は位置Ｂ以外においても複数の低いピークを有する。つまり、ドレイン電極８０の端部における電界の集中が緩和されている。したがって、低濃度領域３２をＳｉのイオン注入により形成した場合には、ドープ量が１Ｅ１９ｃｍ－３の場合には、電界集中の緩和効果が得られることがわかる。
　図５は、ドレイン電極８０の端部における電界とＳｉのドープ濃度との関係を示すグラフである。図５のグラフから、１Ｅ＋１６ｃｍ－３以上になると、ドレイン電極８０の端部における電界が減少し始めることがわかる。つまり、ドレイン電極８０の端部以外に電界のピークが現れ始めるのが、ドープ量１Ｅ＋１６ｃｍ－３以上である。したがって、電界集中の緩和効果を得るためには、Ｓｉのドープ濃度が１Ｅ＋１６ｃｍ－３以上であることが好ましい。
　また、Ｓｉのドープ濃度が１Ｅ＋１７ｃｍ－３以上になると、ドレイン電極８０の端部における電界が大きく減少する。従ってＳｉのドープ濃度を、１Ｅ＋１７ｃｍ－３以上としてもよい。また、Ｓｉのドープ濃度が１Ｅ＋１８ｃｍ－３以上となると、それ以上にドープ濃度を大きくしても、ドレイン電極８０の端部における電界はそれほど変化しない。従ってＳｉのドープ濃度を、１Ｅ＋１８ｃｍ－３以上としてもよい。
　イオン注入されるｎ型ドーパントの予め定められた濃度は一定であってよい。また、イオン注入されるｎ型ドーパントの予め定められた濃度は、ゲート電極７０側の低濃度領域３２に比べドレイン電極８０側の低濃度領域３２の方が高くてもよい。こうすることにより、ゲート電極７０側及びドレイン電極８０側において空乏層の伸びが促進されるので、耐圧が向上する。
　複数の低濃度領域３２は、電子走行層３０の表面にレーザを照射して形成してもよい。レーザは、例えば紫外線レーザである。後述するように、予め定められた波長及びパワーの紫外線レーザをマスク層４１の複数の開口部４４に対してスキャンまたは開口部４４に選択的に照射することにより、複数の低濃度領域３２を形成してよい。ここで、予め定められた波長とは、ＡｌＧａＮの基礎吸収端よりも長くＧａＮの基礎吸収端よりも短い波長を指す。また、予め定められたパワーとは、開口部４４に対応する電子供給層４０及び電子走行層３０の表面に結晶欠陥を生じさせるパワーを指す。結晶欠陥により表面準位が形成され、２次元電子ガスの電子が捕獲される。その結果、２次元電子ガス濃度が低下する。
　図６から図１４は、ＭＯＳＦＥＴ１００の製造方法を説明する工程図である。ＭＯＳＦＥＴ１００の製造方法は、半導体基板１０上に、バッファ層２０、電子走行層３０、電子供給層４０を順次形成する工程と、素子分離する工程と、複数の低濃度領域３２を形成する工程と、リセス部５０を形成する工程と、ゲート絶縁膜６０を堆積する工程と、電子供給層４０上にドレイン電極８０及びソース電極９０を形成する工程と、ゲート電極７０を形成する工程とを備える。以下において半導体層は、例えば、有機金属成長（ＭＯＣＶＤ）法、ハライド気相エピタキシャル（ＨＶＰＥ）法、分子線エピタキシ（ＭＢＥ）法によるエピタキシャル成長によって形成される。
　図６は、ＭＯＳＦＥＴ１００の製造方法の第１工程図を示す。例えば、（１１１）面を主面とするＳｉからなる半導体基板１０上に、例えばＧａＮ／ＡｌＮ複合層を６から１０層積層したバッファ層２０を成長させる。次に、例えば、濃度を１Ｅ１７ｃｍ－３に制御したＭｇをドーパントとしてｐ型ＧａＮをバッファ層２０上に約１．５μｍ成長させて電子走行層３０を形成する。次に、例えばＡｌの組成比が０．２のＡｌＧａＮからなる電子供給層４０を電子走行層３０上に約３０ｎｍ成長させる。なお、電子供給層４０を成長させる際には、シランガスを用いてＡｌＧａＮにＳｉを約１Ｅ１７ｃｍ－３ドープしてもよい。
　次に、素子分離する工程を行なう。電子供給層４０の表面にフォトレジストを塗布し、フォトリソグラフィ工程を経て、素子分離用のパターンを形成する。次に、ＩＣＰ、ＲＩＥなどのドライエッチング装置を用いて、電子供給層４０の表面から電子走行層３０へ向かって深さ約２００ｎｍの溝を形成する。次に、フォトレジストをアセトンにより除去して、素子分離を完了する。図６は、分離された一つの素子の領域を示す。
　図７は、図６の後工程を示す。プラズマＣＶＤ法により、電子供給層４０の表面全体に例えば約１μｍの厚さのＳｉＯ２からなるマスク層４１を堆積する。次に、フォトリソグラフィ工程により、ゲート電極７０を形成すべき領域とドレイン電極８０を形成すべき領域との間において、低濃度領域３２を形成するべき領域に複数の開口部４４を形成する。複数の開口部４４は等間隔に形成されてよい。
　図８は、図７の後工程を示す。複数の低濃度領域３２を形成する工程は、ｎ型ドーパントを予め定められた濃度でイオン注入する工程を含む。ｎ型ドーパントはＳｉ、ＧｅまたはＯのいずれかであってよい。イオン注入法によりマスク層４１の複数の開口部４４に向けて、Ｓｉイオン３１を例えばドープ量約１Ｅ１６ｃｍ－３～１Ｅ１９ｃｍ－３、加速電圧１０ｋｅＶ～３０ｋｅＶでイオン注入する。加速電圧は、Ｓｉイオン３１が、電子走行層３０の表面に注入されるように設定される。
　イオン注入は１回で行なってよく、複数回にわたって行なってもよい。複数回にわたってイオン注入する場合、ゲート電極７０に近い開口部４４にはドープ量が例えば約１Ｅ１６ｃｍ－３の低濃度Ｓｉイオンを注入し、ドレイン電極８０に近い開口部４４にはドープ量が例えば約１Ｅ１９ｃｍ－３の高濃度Ｓｉイオンをイオン注入してよい。
　複数の低濃度領域３２を形成する工程は、レーザを照射して結晶欠陥を形成する工程を含む。イオン注入に替えて、マスク層４１の複数の開口部４４に向けて紫外線レーザを照射してもよい。この場合、マスク層４１は金属製であってよい。上述した予め定められた波長及びパワーの紫外線レーザをマスク層４１の複数の開口部４４に対してスキャンまたは開口部４４に選択的に照射することにより、複数の低濃度領域３２を形成してよい。照射線は紫外線レーザに限定されず、電子走行層３０の表面に結晶欠陥を形成することができるものであればよい。
　図９は、図８の後工程を示す。イオン注入の終了後、フッ酸を使ってマスク層４１を除去する。次に、プラズマＣＶＤ法により電子供給層４０の表面全体にＳｉＯ２膜４２を例えば５００ｎｍ堆積する。次に、ＲＴＡ（Ｒａｐｉｄ　Ｔｈｅｒｍａｌ　Ａｎｎｅａｌ）により、例えば１２００℃、１０秒間活性化アニールを行なう。活性化アニール処理により、電子走行層３０の表面に注入されたＳｉイオンが活性化し、２次元電子ガスの濃度が他の領域より低い、互いに離れた複数の低濃度領域３２が形成される。
　図１０は、図９の後工程を示す。ＳｉＯ２膜４２をフッ酸により除去する。次に、プラズマＣＶＤ法により電子供給層４０上にＳｉＯ２からなる厚さ約３００ｎｍのマスク層４３を堆積する。次に、フォトリソグラフィ工程を用いてパターニングを行ない、フッ酸系水溶液を用いてリセス部５０を形成すべき領域に開口部４５を形成する。
　図１１は、図１０の後工程を示す。開口部４５を形成後、ＲＩＥなどのドライエッチング装置を用いて、開口部４５下の電子供給層４０及び電子走行層３０を深さ約６０ｎｍだけエッチングしてリセス部５０を形成する。電子供給層４０はリセス部５０によって分離される。また、電子走行層３０の表面の一部がリセス部５０によって掘削される。次に、フッ酸系水溶液を用いてマスク層４３を除去する。
　図１２は、図１１の後工程を示す。プラズマＣＶＤ法を用いて、リセス部５０の内側の面全体及び電子供給層４０表面全体を覆うように、ＳｉＯ２からなる厚さ約６０ｎｍのゲート絶縁膜６０を形成する。
　図１３は、図１２の後工程を示す。フォトリソグラフィ工程により、ゲート絶縁膜６０のドレイン電極８０及びソース電極９０を形成するべき領域に開口部を形成する。次に、リフトオフ法を用いて、開口部において露出した電子供給層４０上に、ドレイン電極８０及びソース電極９０を形成する。ドレイン電極８０及びソース電極９０は電子供給層４０とオーミック接触するものであり、例えば、厚さ２５ｎｍ／３００ｎｍのＴｉ／Ａｌ構造を有する。ドレイン電極８０及びソース電極９０はＴｉ／Ａｌに限定されず、電子供給層４０とオーミック接触するものであればよい。
　図１４は、図１３の後工程を示す。低圧化学気相成長（ＬＰＣＶＤ）法またはスパッタ法を用いて、ポリシリコンをデバイスの表面全体に堆積する。次に、ＰＯＣＬ３ガスが封入された熱拡散炉を用いて９００℃で２０分間熱拡散処理を行なう。熱拡散処理によりポリシリコンにリン（Ｐ）がドープされる。ポリシリコンにＰを蒸着させた後に熱拡散することによりＰをドープしてもよい。
　次に、ポリシリコンがドレイン電極８０とソース電極９０との間に残るようにフォトリソグラフィ工程によりポリシリコンを除去し、ゲート電極７０を形成する。ゲート電極７０の材料はポリシリコンに限定されず、Ａｕ、Ｐｔ、Ｎｉなどをリフトオフ法によって形成してもよい。
　以上の工程により、図１に示すＭＯＳＦＥＴ１００が製造される。こうして製造されたＭＯＳＦＥＴ１００は、１回のＳｉイオン注入を行なうことで複数の低濃度領域３２を形成することができるのでプロセスが単純でかつ高耐圧、大電流のノーマリオフ型窒化物系半導体デバイスを実現することができる。
　図１５は、ＭＯＳＦＥＴ１００の上面図である。複数の低濃度領域３２は、電子走行層３０の表面において等間隔でかつマトリクス状に配置されている。つまり、複数の低濃度領域３２は、電子走行層３０の表面において、Ｘ軸方向に等間隔でかつＹ軸方向に等間隔に配置されてよい。複数の低濃度領域３２をこのように配置することにより、ゲート電極７０とドレイン電極８０との間に多くのｐｎ接合を形成することができるので、電界の集中をより緩和させることができる。したがって、高移動度のＭＯＳＦＥＴ１００において、耐圧を向上させることができる。
　なお、複数の低濃度領域３２は、Ｘ軸方向における間隔と、Ｙ軸方向における間隔が異なってよい。例えば、Ｙ軸方向において隣接する低濃度領域３２のＸ軸方向の相対位置がＸ軸方向の間隔の半分だけシフトしてもよい。この場合、Ｙ軸方向における低濃度領域３２の間隔は、Ｘ軸方向における間隔の２倍となる。複数の低濃度領域３２をこのように構成しても電界集中を緩和することができる。
　図１６は、本発明に係る窒化物系半導体デバイスの第２実施形態に係るダイオード２００の断面図である。ダイオード２００は、基板１０と、バッファ層２０と、電子走行層３０と、電子供給層４０と、パッシベーション膜６２と、カソード電極７２と、アノード電極８２と、フィールドプレート７４とを備える。基板１０、バッファ層２０、電子走行層３０、及び電子供給層４０の構成は、第１実施形態と同様なので説明を省略する。
　パッシベーション膜６２は、カソード電極７２とアノード電極８２とを電気的に分離するとともに、外部環境から素子を保護する表面保護膜として機能する。パッシベーション膜６２は、例えば厚さが３００ｎｍのＳｉＯ２である。ＳｉＯ２の他に、ＰＳＧ、Ｓｉ３Ｎ４などであってもよい。
　カソード電極７２とアノード電極８２とは、電子供給層４０上に例えば約３０μｍの間隔で形成される。カソード電極７２は電子供給層４０との間でショットキー接触する。カソード電極は例えばＮｉ／Ａｕから構成されるショットキー電極である。カソード電極はＮｉ／Ａｕに限定されず、電子供給層４０とショットキー接触することができる金属であればよい。
　カソード電極７２上にはアノード電極８２の方向に伸長するフィールドプレート７４が形成されている。フィールドプレート７４は電流コラプスを低減することができる。アノード電極８２は、電子供給層４０との間でオーミック接触する。アノード電極８２は例えばＴｉ／Ａｌである。アノード電極８２はＴｉ／Ａｌに限定されず、電子供給層４０とオーミック接触することができる金属であればよい。
　カソード電極７２とアノード電極８２との間の電子走行層３０の表面には、複数の低濃度領域３２が形成されている。ここで低濃度領域とは、２次元電子ガスの濃度が、電子走行層３０の表面における他の領域より低い領域を指す。複数の低濃度領域３２は、電子走行層３０の表面において互いに離れて形成されている。
　複数の低濃度領域３２の構成及び作用効果については第１実施形態と同様なので説明を省略する。複数の低濃度領域３２は、電界集中を緩和し、耐圧を向上させる。
　図１７から図２１はダイオード２００の製造方法を説明する工程図である。ダイオード２００を製造する方法は、基板１０上に、バッファ層２０、電子走行層３０、電子供給層４０を順次形成する工程と、素子分離する工程と、複数の低濃度領域３２を形成する工程と、パッシベーション膜６２を形成する工程と、電子供給層４０上にアノード電極８２を形成する工程と、電子供給層４０上にカソード電極７２を形成する工程と、カソード電極７２にフィールドプレート７４を形成する工程とを備える。
　図１７は、ダイオード２００の製造方法の第１工程図を示す。例えば、（１１１）面を主面とするＳｉからなる半導体基板１０上に、例えばＧａＮ／ＡｌＮ複合層を６から１０層積層したバッファ層２０を成長させる。次に、例えば、濃度を１Ｅ１７ｃｍ－３に制御したＭｇをドーパントとしてｐ型ＧａＮをバッファ層２０上に約１．５μｍ成長させて電子走行層３０を形成する。次に、例えばＡｌの組成比が０．２のＡｌＧａＮからなる電子供給層４０を電子走行層３０上に約３０ｎｍ成長させる。なお、電子供給層４０を成長させる際には、シランガスを用いてＡｌＧａＮにＳｉを約１Ｅ１７ｃｍ－３ドープしてもよい。
　次に、素子分離する工程を行なう。電子供給層４０の表面にフォトレジストを塗布し、フォトリソグラフィ工程を経て、素子分離用のパターンを形成する。次に、ＩＣＰ、ＲＩＥなどのドライエッチング装置を用いて、電子供給層４０の表面から電子走行層３０へ向かって深さ約２００ｎｍの溝を形成する。次に、フォトレジストをアセトンにより除去して、素子分離を完了する。図１７は、分離された一つの素子の領域を示す。
　図１８は、図１７の後工程を示す。プラズマＣＶＤ法により、電子供給層４０の表面全体に例えば約１μｍの厚さのＳｉＯ２からなるマスク層４１を堆積する。次に、フォトリソグラフィ工程により、カソード電極７２を形成すべき領域とアノード電極８２を形成すべき領域との間において、低濃度領域３２を形成するべき領域に複数の開口部４４を形成する。複数の開口部４４は等間隔に形成されてよい。
　図１９は、図１８の後工程を示す。複数の低濃度領域３２を形成する工程は、ｎ型ドーパントを予め定められた濃度でイオン注入する工程を含む。ｎ型ドーパントはＳｉ、ＧｅまたはＯのいずれかであってよい。イオン注入法によりマスク層４１の複数の開口部４４に向けて、Ｓｉイオン３１を例えばドープ量約１Ｅ１６ｃｍ－３～１Ｅ１９ｃｍ－３、加速電圧１０ｋｅＶ～３０ｋｅＶでイオン注入する。加速電圧は、Ｓｉイオン３１が、電子走行層３０の表面に注入されるように設定される。
　イオン注入は１回で行なってよく、複数回にわたって行なってもよい。複数回にわたってイオン注入する場合、アノード電極８２に近い開口部４４にはドープ量が例えば約１Ｅ１６ｃｍ－３の低濃度Ｓｉイオンを注入し、カソード電極７２に近い開口部４４にはドープ量が例えば約１Ｅ１９ｃｍ－３の高濃度Ｓｉイオンをイオン注入してよい。
　複数の低濃度領域３２を形成する工程は、レーザを照射して結晶欠陥を形成する工程を含む。イオン注入に替えて、マスク層４１の複数の開口部４４に向けて紫外線レーザを照射してもよい。この場合、マスク層４１は金属製であってよい。予め定められた波長及びパワーの紫外線レーザをマスク層４１の複数の開口部４４に対してスキャンまたは開口部４４に選択的に照射することにより、複数の低濃度領域３２を形成してよい。ここで、予め定められた波長とは、ＡｌＧａＮの基礎吸収端よりも長くＧａＮの基礎吸収端よりも短い波長を指す。また、予め定められたパワーとは、開口部４４に対応する電子供給層４０及び電子走行層３０の表面に結晶欠陥を生じさせるパワーを指す。照射線は紫外線レーザに限定されず、電子走行層３０の表面に結晶欠陥を形成することができるものであればよい。
　図２０は図１９の後工程を示す。イオン注入の終了後、フッ酸を使ってマスク層４１を除去する。次に、プラズマＣＶＤ法により電子供給層４０の表面全体にＳｉＯ２膜４２を例えば５００ｎｍ堆積する。次に、ＲＴＡ（Ｒａｐｉｄ　Ｔｈｅｒｍａｌ　Ａｎｎｅａｌ）により、例えば１２００℃、１０秒間活性化アニールを行なう。活性化アニール処理により、電子走行層３０の表面に注入されたＳｉイオンが活性化し、２次元電子ガスの濃度が他の領域より低い、互いに離れた複数の低濃度領域３２が形成される。
　図２１は図２０の後工程を示す。ＳｉＯ２膜４２をフッ酸により除去する。次に、電子供給層４０の表面全体にプラズマＣＶＤ法によってパッシベーション膜６２を構成するＳｉＯ２を厚さ約３００ｎｍ堆積する。パッシベーション膜としては、ＳｉＯ２の他に、熱ＣＶＤ法によりＰＳＧまたはＳｉ３Ｎ４膜を堆積してもよい。
　次に、フォトリソグラフィ工程によりアノード電極８２を形成するべき領域に開口部を形成する。次にリフトオフ法を用いて開口部において露出した電子供給層４０上に、アノード電極８２を形成する。アノード電極８２は、電子供給層４０とオーミック接触するものであり、例えば、厚さ２５ｎｍ／３００ｎｍのＴｉ／Ａｌ構造を有する。
　図２２は図２１の後工程を示す。フォトリソグラフィ工程により、カソード電極７２を形成するべき領域に開口部を形成する。次にリフトオフ法を用いて開口部において露出した電子供給層４０上にカソード電極７２を形成する。カソード電極７２は電子供給層４０とショットキー接触するものであり、例えば２５ｎｍ／２５ｎｍのＮｉ／Ａｕ構造を有する。
　次に、フォトリソグラフィ工程により、フィールドプレート７４を形成するべき領域に開口部を形成する。次にリフトオフ法を用いて開口部において露出したカソード電極７２及び電子供給層４０上にカソード電極７２からアノード電極８２方向へ伸長するフィールドプレート７４を形成する。
　以上の工程により、図１６に示すダイオード２００を製造することができる。このように製造されたダイオード２００は、１回のＳｉイオン注入により複数の低濃度領域３２を形成することができるのでプロセスが単純でかつ高耐圧、大電流の窒化物系半導体デバイスを実現することができる。
　図２３は、ダイオード２００の上面図である。複数の低濃度領域３２は、電子走行層３０の表面において等間隔でかつマトリクス状に配置されている。つまり、複数の低濃度領域３２は、電子走行層３０の表面において、Ｘ軸方向に等間隔でかつＹ軸方向に等間隔に配置される。複数の低濃度領域３２をこのように配置することにより、カソード電極７２とアノード電極８２との間に多くのｐｎ接合を形成することができるので、電界の集中をより緩和させることができる。したがって、ダイオード２００において、耐圧を向上させることができる。
　なお、複数の低濃度領域３２は、Ｘ軸方向における間隔と、Ｙ軸方向における間隔が異なってよい。例えば、Ｙ軸方向において隣接する低濃度領域３２のＸ軸方向の相対位置がＸ軸方向の間隔の半分だけシフトしてもよい。この場合、Ｙ軸方向における低濃度領域３２の間隔は、Ｘ軸方向における間隔の２倍となる。複数の低濃度領域３２をこのように構成しても電界の集中を緩和することができる。
　以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、請求の範囲の記載から明らかである。
　請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。
１０・・・基板、２０・・・バッファ層、３０・・・電子走行層、３１・・・Ｓｉイオン、３２・・・低濃度領域、４０・・・電子供給層、４１・・・マスク層、４２・・・ＳｉＯ２膜、４４、４５・・・開口部、５０・・・リセス部、６０・・・ゲート絶縁膜、７０・・・ゲート電極、８０・・・ドレイン電極、９０・・・ソース電極、１００・・・ＭＯＳＦＥＴ、６２・・・パッシベーション膜、７２・・・カソード電極、７４・・・フィールドプレート、８２・・・アノード電極、２００・・・ダイオード

Claims (17)

  1. 　窒化物系半導体デバイスであって、
    　基板と、
    　前記基板の上方に形成された電子走行層と、
    　前記電子走行層上に形成された、前記電子走行層とバンドギャップエネルギーの異なる電子供給層と、
    　前記電子供給層上に形成されたドレイン電極と、
    　前記ドレイン電極に流れる電流を制御するゲート電極と、
    　前記ゲート電極をはさんで前記ドレイン電極の反対側に形成されたソース電極と、
    を備え、
    　前記ゲート電極と前記ドレイン電極との間の前記電子走行層の表面には、２次元電子ガスの濃度が他の領域より低い複数の低濃度領域が、互いに離れて形成されている、
    窒化物系半導体デバイス。
  2. 　前記複数の低濃度領域は、ｎ型ドーパントが予め定められた濃度でイオン注入されて形成された
    請求項１に記載の窒化物系半導体デバイス。
  3. 　前記予め定められた濃度は、前記複数の低濃度領域のうちの前記ゲート電極側の低濃度領域に比べ前記複数の低濃度領域のうちの前記ドレイン電極側の低濃度領域の方が高い
    請求項２に記載の窒化物系半導体デバイス。
  4. 　前記予め定められた濃度は、１Ｅ１６ｃｍ－３以上である、
    請求項２または３に記載の窒化物系半導体デバイス。
  5. 　前記ゲート電極は、前記電子供給層を貫通して形成される
    請求項１に記載の窒化物系半導体デバイス。
  6. 　前記複数の低濃度領域は、レーザを照射して形成された
    請求項１に記載の窒化物系半導体デバイス。
  7. 　前記複数の低濃度領域は、互いに等間隔に配置されている
    請求項１から６のいずれか一項に記載の窒化物系半導体デバイス。
  8. 　前記複数の低濃度領域は、前記電子走行層の表面において等間隔でかつマトリクス状に配置されている
    請求項１から７のいずれか一項に記載の窒化物系半導体デバイス。
  9. 　前記ｎ型ドーパントは、Ｓｉ、Ｇｅ、またはＯのいずれかを含む、
    請求項２に記載の窒化物系半導体デバイス。
  10. 　前記電子走行層は、ｐ型ドーパントがドープされたＧａＮを含む、
    請求項１から９のいずれか一項に記載の窒化物系半導体デバイス。
  11. 　前記ｐ型ドーパントは、Ｍｇ、Ｂｅ、Ｚｎ、Ｃのいずれかを含む、
    請求項１０に記載の窒化物系半導体デバイス。
  12. 　前記電子供給層はＡｌｘＧａ１－ｘＮ（０．０１≦ｘ≦０．４）を含む
    請求項１から１１のいずれか一項に記載の窒化物系半導体デバイス。
  13. 　窒化物系半導体デバイスであって、
    　基板と、
    　前記基板の上方に形成された電子走行層と、
    　前記電子走行層上に形成された、前記電子走行層とバンドギャップエネルギーの異なる電子供給層と、
    　前記電子供給層上に形成されたカソード電極及びアノード電極と、
    を備え、
    　前記カソード電極と前記アノード電極との間の前記電子走行層の表面には、２次元電子ガスの濃度が他の領域より低い複数の低濃度領域が、互いに離れて形成されている、
    窒化物系半導体デバイス。
  14. 　窒化物系半導体デバイスの製造方法であって、
    　基板の上方に電子走行層を形成する工程と、
    　前記電子走行層上に前記電子走行層とバンドギャップエネルギーの異なる電子供給層を形成する工程と、
    　ゲート電極を形成すべき領域とドレイン電極を形成すべき領域との間の前記電子走行層の表面に、２次元電子ガスの濃度が他の領域より低い、互いに離れた複数の低濃度領域を形成する工程と、
    　前記電子走行層上に前記ドレイン電極及びソース電極を形成する工程と、
    　前記ドレイン電極に流れる電流を制御する前記ゲート電極を形成する工程と、
    を備える製造方法。
  15. 　窒化物系半導体デバイスの製造方法であって、
    　基板の上方に電子走行層を形成する工程と、
    　前記電子走行層上に前記電子走行層とバンドギャップエネルギーの異なる電子供給層を形成する工程と、
    　カソード電極を形成すべき領域とアノード電極を形成すべき領域との間の前記電子走行層の表面に、２次元電子ガスの濃度が他の領域より低い、互いに離れた複数の低濃度領域を形成する工程と、
    　前記電子供給層上に前記アノード電極を形成する工程と、
    　前記電子供給層上に前記カソード電極を形成する工程と
    を備える製造方法。
  16. 　前記複数の低濃度領域を形成する工程は、ｎ型ドーパントを予め定められた濃度でイオン注入する工程を含む
    請求項１４または１５に記載の製造方法。
  17. 　前記複数の低濃度領域を形成する工程は、レーザを照射して結晶欠陥を形成する工程を含む
    請求項１４または１５に記載の製造方法。
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