JP2016167500A - 半導体装置の製造方法 - Google Patents

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康裕 磯部
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Abstract

【課題】 良好な接合を有しかつ導電型の異なる２つの窒化物半導体層を形成する。【解決手段】 半導体装置の製造方法は、基板１０上に、窒化ガリウムを含み、基板１０と反対側の主面に（０００１）面を有し、第１導電型である窒化物半導体層１３を形成する工程と、基板２０上に、窒化ガリウムを含み、基板２０と反対側の主面に（０００−１）面を有し、第２導電型である窒化物半導体層２３を形成する工程と、窒化物半導体層１３と窒化物半導体層２３とが向き合う状態で、熱処理により、窒化物半導体層１３と窒化物半導体層２３とを接合する工程とを含む。【選択図】 図１

Description

本発明の実施形態は、半導体装置の製造方法に係り、特に、窒化物半導体を用いた半導体装置の製造方法に関する。
窒化物半導体を用いた電子デバイスは、高速電子デバイスやパワーデバイスに利用されている。また、窒化物半導体を用いた半導体発光素子である発光ダイオード（ＬＥＤ）は、表示装置や照明などに利用されている。
窒化物半導体を用いた半導体装置は、例えば、シリコン基板上に、ｐ型窒化物半導体層及びｎ型窒化物半導体層を含む複数の窒化物半導体層が積層された積層構造を有する。この積層構造は、エピタキシャル成長により形成される。ｐ型窒化物半導体層を形成する場合、例えば、窒化物半導体層にドープされたｐ型不純物を活性化するために、半導体装置をリアクター（成膜炉）から取り出し、熱処理などが施される。よって、ｐ型窒化物半導体層上にｎ型窒化物半導体層を形成する場合、再成長工程が必要である。この再成長工程において、露出した窒化物半導体層の主面が汚染されてしまい、良好なｐｎ接合が得られない可能性がある。
特許第５３１４２５７号公報
実施形態は、良好な接合を有しかつ導電型の異なる２つの窒化物半導体層を形成することが可能な半導体装置の製造方法を提供する。
実施形態に係る半導体装置の製造方法は、第１基板上に、窒化ガリウムを含み、前記第１基板と反対側の主面に（０００１）面を有し、第１導電型である第１窒化物半導体層を形成する工程と、第２基板上に、窒化ガリウムを含み、前記第２基板と反対側の主面に（０００−１）面を有し、第２導電型である第２窒化物半導体層を形成する工程と、前記第１窒化物半導体層と前記第２窒化物半導体層とが向き合う状態で、熱処理により、前記第１窒化物半導体層と前記第２窒化物半導体層とを接合する工程とを具備する。
第１実施形態に係る半導体装置の製造方法を説明するフローチャート。 第１実施形態に係る半導体装置の製造工程を説明する図。 第１実施形態に係る半導体装置の製造工程を説明する図。 第１実施形態に係る半導体装置の製造工程を説明する図。 第１実施形態に係る半導体装置の製造工程を説明する図。 第２実施形態に係る半導体装置の製造方法を説明するフローチャート。 第２実施形態に係る半導体装置の製造工程を説明する図。 第２実施形態に係る半導体装置の製造工程を説明する図。 第２実施形態に係る半導体装置の製造工程を説明する図。 第２実施形態に係る半導体装置の製造工程を説明する図。 第２実施形態に係る半導体装置の製造工程を説明する図。 第２実施形態に係る半導体装置の製造工程を説明する図。 第３実施形態に係る半導体装置の断面図。 第３実施形態に係る半導体装置の断面図。
以下、実施形態について図面を参照して説明する。ただし、図面は模式的または概念的なものであり、各図面の寸法および比率などは必ずしも現実のものと同一とは限らない。以下に示す幾つかの実施形態は、本発明の技術思想を具体化するための装置および方法を例示したものであって、構成部品の形状、構造、配置などによって、本発明の技術思想が特定されるものではない。なお、以下の説明において、同一の機能及び構成を有する要素については、同一符号を付し、重複説明は必要な場合にのみ行う。
［第１実施形態］
図面を参照しながら、第１実施形態に係る半導体装置１の製造方法について説明する。図１は、第１実施形態に係る半導体装置１の製造方法を説明するフローチャートである。本実施形態では、成膜工程は、例えば、有機金属気相成長（ＭＯＣＶＤ：Metal Organic Chemical Vapor Deposition）法を用いたエピタキシャル成長により行われる。
図２に示すように、最上層にｐ型窒化物半導体層１３を備えた半導体装置１を形成する（ステップＳ１００）。半導体装置１は、基板（ｓｕｂ.）１０を備える。基板１０は、例えば、シリコン（Ｓｉ）基板から構成される。基板１０としては、サファイア（Ａｌ２Ｏ３）、炭化シリコン（ＳｉＣ）、ガリウムリン（ＧａＰ）、インジウムリン（ＩｎＰ）、ガリウム砒素（ＧａＡｓ）、又は（０００１）面を有する窒化ガリウム（ＧａＮ）などを用いても良い。基板１０は、エピタキシャル層を成長させることができる単結晶基板であれば良く、上記列挙したものに限られない。
続いて、ＭＯＣＶＤ法を用いて、基板１０上に、バッファ層１１を形成する。バッファ層１１は、窒化物半導体などから構成され、例えば窒化アルミニウム（ＡｌＮ）から構成される。バッファ層は、バッファ層上に形成される窒化物半導体層の格子定数と、基板の格子定数との相違によって生じる歪みを緩和するとともに、バッファ層上に形成される窒化物半導体層の結晶性を制御する機能を有する。また、バッファ層は、バッファ層上に形成される窒化物半導体層に含まれる元素（例えばガリウム（Ｇａ））と、基板の元素（例えばシリコン（Ｓｉ））とが化学的に反応するのを抑制する機能を有する。なお、使用する基板によってはバッファ層１１を設けなくてもよい。
続いて、ＭＯＣＶＤ法を用いて、バッファ層１１上に、高濃度のｎ型不純物がドープされたｎ＋型窒化物半導体層１２を形成する。窒化物半導体層１２は、例えば窒化ガリウム（ＧａＮ）から構成される。ドーパントとしてのｎ型不純物としては、例えばシリコン（Ｓｉ）が用いられる。
続いて、ＭＯＣＶＤ法を用いて、ｎ＋型ＧａＮ層１２上に、ｐ型不純物がドープされた窒化物半導体層１３を形成する。窒化物半導体層１３は、例えばＧａＮから構成される。ドーパントとしてのｐ型不純物としては、例えばマグネシウム（Ｍｇ）が用いられる。
ＧａＮは、六方晶系の結晶構造を有する。ＧａＮは、ｃ軸方向に格子極性を有するため、（０００１）面、及び（０００−１）面の２種類のｃ面を有する。（０００１）面、（０００−１）面をそれぞれ、＋ｃ面、−ｃ面と称することもある。ＧａＮの（０００１）面は、ガリウム原子が配列したガリウム面（Ｇａ面）であり、ＧａＮの（０００−１）面は、窒素原子が配列した窒素面（Ｎ面）である。本実施形態では、ＧａＮ層１３は、その主面がＧａ面になるように形成される。実際には、ＧａＮ層１３の下のｎ＋型ＧａＮ層１２（或いはさらに下の層）において結晶構造が制御され、ｎ＋型ＧａＮ層１２は、その主面がＧａ面になるように形成される。これにより、ｎ＋型ＧａＮ層１２上に成長するＧａＮ層１３も、その主面がＧａ面になるように形成される。
続いて、半導体装置１に、例えば５００℃、５分間、窒素雰囲気中での熱処理を施し、ＧａＮ層１３内のｐ型不純物を活性化する。これにより、ｐ型ＧａＮ層１３が形成される。ｐ型ＧａＮ層１３の不純物濃度（又は、キャリア濃度）は、任意に設定可能である。
続いて、図３に示すように、最上層にｎ−型窒化物半導体層２３を備えた半導体装置２を形成する（ステップＳ１０１）。なお、図１において、半導体装置１を形成するステップＳ１００と半導体装置２を形成するステップＳ１０１とが逆でも良いことは勿論である。半導体装置２は、基板２０と、基板２０上に設けられたバッファ層２１とを備える。例えば、基板２０は、（０００−１）面を主面に有する自立窒化ガリウム（ＧａＮ）基板、微傾斜を設けたサファイア（Ａｌ２Ｏ３）基板、微傾斜を設けたシリコン（Ｓｉ）基板、又はＣ面を主面に有する炭化シリコン（ＳｉＣ）基板などから構成される。バッファ層２１は、窒化物半導体などから構成され、例えば窒化アルミニウム（ＡｌＮ）から構成される。
続いて、ＭＯＣＶＤ法を用いて、バッファ層２１上に、高濃度のｎ型不純物がドープされたｎ＋型窒化物半導体層２２を形成する。窒化物半導体層２２は、例えばＧａＮから構成される。
続いて、ＭＯＣＶＤ法を用いて、ｎ＋型ＧａＮ層２２上に、低濃度のｎ型不純物がドープされたｎ−型窒化物半導体層２３を形成する。窒化物半導体層２３は、例えばＧａＮから構成される。ＧａＮ層は、アンドープで成長させた場合は、ｎ-型である。よって、窒化物半導体層２３としてＧａＮ層を用いる場合は、意図的にｎ型不純物をドープしなくても良い。また、ｎ型不純物をドープしてＧａＮ層２３の不純物濃度を調整しても良い。アンドープとは、意図的に不純物がドープされていないことを意味し、例えば、製造過程等で入り込む程度の不純物量はアンドープに含まれる。
また、ＧａＮ層２３は、その主面（上面）がＮ面になるように形成される。実際には、ＧａＮ層２３の下のｎ＋型ＧａＮ層２２（或いはさらに下の層）において結晶構造が制御され、ｎ＋型ＧａＮ層２２は、その主面がＮ面になるように形成される。これにより、ｎ＋型ＧａＮ層２２上に成長するｎ−型ＧａＮ層２３も、その主面がＮ面になるように形成される。
続いて、図４に示すように、ｐ型ＧａＮ層１３とｎ−型ＧａＮ層２３とが向き合うように半導体装置１及び半導体装置２を配置するとともに、ｐ型ＧａＮ層１３とｎ−型ＧａＮ層２３とを接触させる（ステップＳ１０２）。これにより、ｐ型ＧａＮ層１３のＧａ面と、ｎ−型ＧａＮ層２３のＮ面とが接触する。
続いて、例えば５００℃、６０分間の熱処理により、ｐ型ＧａＮ層１３とｎ−型ＧａＮ層２３とを接合する（ステップＳ１０３）。この時、ｐ型ＧａＮ層１３の主面がＧａ面であり、ｎ−型ＧａＮ層２３の主面がＮ面であるため、ｐ型ＧａＮ層１３とｎ−型ＧａＮ層２３との界面において、良好な接合が得られる。この接合工程は、真空中で行うことが望ましい。これにより、ｐ型ＧａＮ層１３とｎ−型ＧａＮ層２３との界面に含まれる不純物を低減できるため、良好な接合が得られる。また、接合工程前に、ｐ型ＧａＮ層１３の上面、及びｎ−型ＧａＮ層２３の上面を洗浄することが望ましい。これにより、ｐ型ＧａＮ層１３とｎ−型ＧａＮ層２３との界面に含まれる不純物を低減できる。
続いて、図５に示すように、基板２０、及びバッファ層２１を除去する（ステップＳ１０４）。この除去工程は、例えばＲＩＥ（Reactive Ion Etching）法を含むドライエッチングが用いられる。これにより、１つの基板１０上にｐ型ＧａＮ層１３とｎ−型ＧａＮ層２３との積層構造を形成することができる。図５では、一方の基板２０が除去された状態の半導体装置を半導体装置１と表記する。
なお、半導体装置１が備える複数の窒化物半導体層の構成は、最終的に製造される半導体素子の種類に応じて設定される。例えば、ｎ−型ＧａＮ層２３上のｎ＋型ＧａＮ層２２が不要な場合は、ｎ＋型ＧａＮ層２２を形成せずに、ステップＳ１０１の段階で、バッファ層２１上に、ｎ−型ＧａＮ層２３が形成される。このように、半導体装置１が備える複数の窒化物半導体層の構成は、任意に設計可能である。
（効果）
以上詳述したように第１実施形態では、最上層にｐ型窒化物半導体層（ｐ型ＧａＮ層）１３を備えた半導体装置１と、最上層にｎ−型窒化物半導体層（ｎ−型ＧａＮ層）２３を備えた半導体装置２とを形成する。ｐ型ＧａＮ層１３は、その主面がＧａ面になるように形成される。ｎ−型ＧａＮ層２３は、その主面がＮ面になるように形成される。そして、ｐ型ＧａＮ層１３とｎ−型ＧａＮ層２３とが向き合う状態で、熱処理により、ｐ型ＧａＮ層１３とｎ−型ＧａＮ層２３とを接合するようにしている。
従って第１実施形態によれば、ｐ型ＧａＮ層１３のＧａ面と、ｎ−型ＧａＮ層２３のＮ面とが接触するため、ｐ型ＧａＮ層１３とｎ−型ＧａＮ層２３とを接合させることができる。また、ｐ型ＧａＮ層１３のＧａ面と、ｎ−型ＧａＮ層２３のＮ面とが接合するため、良好な接合面を有するｐ型ＧａＮ層１３とｎ−型ＧａＮ層２３との積層構造を形成できる。
また、接合工程を用いて、ｐ型ＧａＮ層１３とｎ−型ＧａＮ層２３との積層構造を形成できる。また、積層された複数の窒化物半導体層内に中間層としてｐ型ＧａＮ層を形成できる。
また、接合工程前に、熱処理などを用いて、ｐ型ＧａＮ層１３に含まれるｐ型不純物を活性化することができる。これにより、良好な特性を有するｐ型ＧａＮ層１３を形成できる。ｐ型不純物（マグネシウム（Ｍｇ）など）がドープされたＧａＮ層上にｎ型ＧａＮ層が存在すると、水素の離脱が進行せず、ＧａＮ層がｐ型にならない場合がある。また、ドーパントとしてのマグネシウム（Ｍｇ）は結晶成長中に拡散および偏析しやすいため、積層構造の不純物プロファイルを制御するのが難しくなる。しかし、本実施形態では、上記のような問題を回避することができる。
また、一般的に、エピタキシャル再成長によってｐ型ＧａＮ層上にｎ−型ＧａＮ層を形成する場合、接合面がシリコン（Ｓｉ）、酸素、及び炭素等の不純物で汚染されてしまい、良好な接合が得られない。一方、本実施形態では、エピタキシャル再成長を行わずに、ｐ型ＧａＮ層とｎ−型ＧａＮ層とのｐｎ接合を形成できる。この時、ｐ型ＧａＮ層１３の上面、及びｎ−型ＧａＮ層２３の上面を洗浄した後、真空中でｐ型ＧａＮ層１３とｎ−型ＧａＮ層２３とを接合することで、ｐ型ＧａＮ層１３とｎ−型ＧａＮ層２３との界面における不純物量をより低減できる。これにより、良好なｐｎ接合を形成することができる。
［第２実施形態］
第２実施形態は、ｎ＋型窒化物半導体層１２上に部分的に設けられたｐ型窒化物半導体層１３を備えた半導体装置１と、ｎ＋型窒化物半導体層２２上に部分的に設けられたｎ−型窒化物半導体層２３を備えた半導体装置２とを形成する。そして、ｐ型窒化物半導体層１３の側面とｎ−型窒化物半導体層２３の側面とを接触させ、面内方向で接合するｐ型窒化物半導体層１３及びｎ−型窒化物半導体層２３を形成するようにしている。
図面を参照しながら、第２実施形態に係る半導体装置１の製造方法について説明する。図６は、第２実施形態に係る半導体装置１の製造方法を説明するフローチャートである。
第１実施形態と同様に、最上層にｐ型ＧａＮ層１３を備えた半導体装置１を形成する（ステップＳ２００）。ｐ型ＧａＮ層１３は、その主面がＧａ面になるように形成される。また、ｎ＋型ＧａＮ層１２は、その主面がＧａ面になるように形成される。
続いて、ｐ型ＧａＮ層１３を加工する（ステップＳ２０１）。すなわち、図７に示すように、リソグラフィー法を用いて、ｐ型ＧａＮ層１３の主面のうち一部の領域を覆うレジスト層（マスク層）１４を形成する。続いて、図８に示すように、レジスト層１４をマスクとして、ｐ型ＧａＮ層１３をエッチングする。このエッチング工程には、例えばＲＩＥ（Reactive Ion Etching）法が用いられる。その後、レジスト層１４を除去する。
続いて、第１実施形態と同様に、最上層にｎ−型ＧａＮ層２３を備えた半導体装置２を形成する（ステップＳ２０２）。ｎ−型ＧａＮ層２３は、その主面がＮ面になるように形成される。また、ｎ＋型ＧａＮ層２２は、その主面がＮ面になるように形成される。さらに、ｎ−型ＧａＮ層２３の膜厚は、ｐ型ＧａＮ層１３の膜厚と概略同じに設定される。
続いて、ｎ−型ＧａＮ層２３を加工する（ステップＳ２０３）。すなわち、図９に示すように、リソグラフィー法を用いて、ｎ−型ＧａＮ層２３の主面のうち一部の領域を覆うレジスト層（マスク層）２４を形成する。続いて、図１０に示すように、レジスト層２４をマスクとして、ｎ−型ＧａＮ層２３をエッチングする。このエッチング工程には、例えばＲＩＥ法が用いられる。その後、レジスト層２４を除去する。
なお、図８の例に示すように、ｐ型ＧａＮ層１３がｎ＋型ＧａＮ層１２上の左側に残るように加工された場合は、これに合わせて、ｎ−型ＧａＮ層２３は、ｎ＋型ＧａＮ層２２上の左側に残るように加工される。なお、図６において、半導体装置１を形成するステップＳ２００及びＳ２０１と、半導体装置２を形成するステップＳ２０２及びＳ２０３とが逆でも良いことは勿論である。
続いて、図１１に示すように、ｐ型ＧａＮ層１３の側面とｎ−型ＧａＮ層２３の側面とを接触させる（ステップＳ２０４）。また、ｐ型ＧａＮ層１３のＧａ面は、ｎ＋型ＧａＮ層２２のＮ面と接触し、ｎ−型ＧａＮ層２３のＮ面は、ｎ＋型ＧａＮ層１２のＧａ面と接触する。
続いて、熱処理により、ｐ型ＧａＮ層１３の側面とｎ−型ＧａＮ層２３の側面とを接合する（ステップＳ２０５）。この時、Ｇａ面を成長させたｐ型ＧａＮ層１３と、Ｎ面を成長させたｎ−型ＧａＮ層２３とが面内方向において接合されるため、ｐ型ＧａＮ層１３とｎ−型ＧａＮ層２３との界面において、良好な接合面が得られる。また、ｐ型ＧａＮ層１３の主面がＧａ面であり、ｎ＋型ＧａＮ層２２の主面がＮ面であるため、ｐ型ＧａＮ層１３とｎ＋型ＧａＮ層２３との界面において、良好な接合面が得られる。同様に、ｎ−型ＧａＮ層２３の主面がＮ面であり、ｎ＋型ＧａＮ層１２の主面がＧａ面であるため、ｎ−型ＧａＮ層２３とｎ＋型ＧａＮ層１２との界面において、良好な接合面が得られる。
続いて、図１２に示すように、基板２０、及びバッファ層２１を除去する（ステップＳ２０６）。この除去工程は、例えばＲＩＥ法を含むドライエッチングが用いられる。これにより、１つの基板１０上に、面内方向において接合したｐ型ＧａＮ層１３とｎ−型ＧａＮ層２３とを形成することができる。図１２では、一方の基板２０が除去された状態の半導体装置を半導体装置１と表記する。
（効果）
以上詳述したように第２実施形態によれば、接合工程を用いて、ｐ型ＧａＮ層１３の側面とｎ−型ＧａＮ層２３の側面とを接合させることができる。また、ｐ型ＧａＮ層１３上にｎ＋型ＧａＮ層２２を形成することができる。その他の効果は、第１実施形態と同じである。
なお、図１２の構成は一例であり、第２実施形態の製造方法を応用して、ｐｎ接合が面内方向に複数繰り返された半導体装置を形成することも可能である。
［第３実施形態］
第３実施形態では、第１及び第２実施形態によって形成されたｐｎ接合を用いた半導体装置の構成例について説明する。以下に、２つの実施例（第１及び第２実施例）について説明する。
（第１実施例）
第１実施例は、第２実施形態のｐｎ接合を適用した半導体装置であり、縦型パワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）の構成例である。図１３は、第１実施例に係る半導体装置（縦型パワーＭＯＳＦＥＴ）１の断面図である。図１３は、ｎチャネルＭＯＳＦＥＴの例を示している。
半導体装置１は、基板１０、バッファ層１１、ｎ＋型のドレイン層１２、ｐ型のベース層１３、ｎ−型のドリフト層２３、ｎ＋型のソース領域３０、ゲート絶縁膜３１、ゲート電極３２、ソース電極３３、及びドレイン電極３４を備える。
バッファ層１１上には、ドレイン層１２が設けられる。ドレイン層１２は、ｎ＋型窒化物半導体層から構成され、本実施例では、ｎ＋型ＧａＮ層から構成される。ドレイン層１２は、ドレイン電極３４に電気的に接続される。ドレイン電極３４は、基板１０の底面に設けられるとともに、基板１０及びバッファ層１１に設けられた開口部を介してドレイン層１２に接触している。
ドレイン層１２上には、ベース層１３及びドリフト層２３が設けられる。ベース層１３及びドリフト層２３は、第２実施形態と同様に、面内方向において接合している。ベース層１３は、ｐ型窒化物半導体層から構成され、本実施例では、ｐ型ＧａＮ層から構成される。ドリフト層２３は、ｎ−型窒化物半導体層から構成され、本実施例では、ｎ−型ＧａＮ層から構成される。
ソース領域３０は、ベース層１３内に設けられ、ｎ＋型半導体領域から構成される。ソース領域３０は、ベース層１３にｎ型不純物をイオン注入して形成される。ソース領域３０上には、ソース電極３３が設けられる。
ベース層１３上には、ソース領域３０及びドリフト層に接するようにして、ゲート絶縁膜３１が設けられる。ゲート絶縁膜３１上には、ゲート電極が設けられる。
以上のようにして第１実施例に係る半導体装置（縦型パワーＭＯＳＦＥＴ）１が構成される。
（第２実施例）
第２実施例は、第１実施形態のｐｎ接合を適用した半導体装置であり、バイポーラトランジスタの構成例である。図１４は、第２実施例に係る半導体装置（バイポーラトランジスタ）１の断面図である。図１４は、ｎｐｎ型バイポーラトランジスタの例を示している。
半導体装置１は、基板１０、バッファ層１１、ｎ＋型のコレクタ層１２、ｐ型のベース層１３、ｎ−型のエミッタ層２３、ｎ＋型のコンタクト層２２、ベース電極４０、エミッタ電極４１、及びコレクタ電極４２を備える。
バッファ層１１上には、コレクタ層１２が設けられる。コレクタ層１２は、ｎ＋型窒化物半導体層から構成され、本実施例では、ｎ＋型ＧａＮ層から構成される。コレクタ層１２は、コレクタ電極４２に電気的に接続される。コレクタ電極４２は、基板１０の底面に設けられるとともに、基板１０及びバッファ層１１に設けられた開口部を介してコレクタ層１２に接触している。
コレクタ層１２上には、ベース層１３が設けられる。ベース層１３は、ｐ型窒化物半導体層から構成され、本実施例では、ｐ型ＧａＮ層から構成される。
ベース層１３上には、エミッタ層２３及びベース電極４０が互いに離間して設けられる。エミッタ層２３は、ｎ−型窒化物半導体層から構成され、本実施例では、ｎ−型ＧａＮ層から構成される。
エミッタ層２３上には、コンタクト層２２が設けられる。コンタクト層２２は、ｎ＋型窒化物半導体層から構成され、本実施例では、ｎ＋型ＧａＮ層から構成される。コンタクト層２２上には、エミッタ電極４１が設けられる。
以上のようにして第２実施例に係る半導体装置（バイポーラトランジスタ）１が構成される。
以上詳述したように第３実施形態によれば、第１及び第２実施形態で説明したｐｎ接合を利用して各種半導体装置を構成できる。第３実施形態で例示した半導体装置以外にも、第１及び第２実施形態で説明したｐｎ接合を適用して各種半導体装置を構成することができる。
なお、上記各実施形態では、Ｇａ面が主面に露出したｐ型ＧａＮ層と、Ｎ面が主面に露出したｎ−型ＧａＮ層とを接合している。しかし、これに限定されず、Ｇａ面が主面に露出したｎ−型ＧａＮ層と、Ｎ面が主面に露出したｐ型ＧａＮ層とを接合するようにしても良い。
上記各実施形態では、成膜工程としてＭＯＣＶＤ法を用いているが、これに限定されるものではない。分子線エピタキシー（ＭＢＥ：molecular beam epitaxy）法などその他の成膜方法を用いることも可能である。
本明細書において、「窒化物半導体」とは、ＩｎｘＡｌｙＧａ（１-ｘ-ｙ）Ｎ（０≦ｘ＜１、０≦ｙ＜１、０≦ｘ＋ｙ＜１）なる化学式において組成比ｘ及びｙをそれぞれの範囲内で変化させた全ての組成の半導体を含むものとする。また、上記化学式において、Ｎ（窒素）以外のＶ族元素もさらに含むもの、導電型などの各種の物性を制御するために添加される各種の元素をさらに含むもの、及び、意図せずに含まれる各種の元素をさらに含むものも、「窒化物半導体」に含まれるものとする。
本願明細書において、「積層」とは、互いに接して重ねられる場合の他に、間に他の層が挿入されて重ねられる場合も含む。また、「上に設けられる」とは、直接接して設けられる場合の他に、間に他の層が挿入されて設けられる場合も含む。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１…半導体装置、２…半導体装置、１０，２０…基板、１１，２１…バッファ層、１２，２２…ｎ＋型窒化物半導体層、１３…ｐ型窒化物半導体層、１４，２４…レジスト層、２３…ｎ−型窒化物半導体層、３０…ソース領域、３１…ゲート絶縁膜、３２…ゲート電極、３３…ソース電極、３４…ドレイン電極、４０…ベース電極、４１…エミッタ電極、４２…コレクタ電極

Claims (10)

  1. 第１基板上に、窒化ガリウムを含み、前記第１基板と反対側の主面に（０００１）面を有し、第１導電型である第１窒化物半導体層を形成する工程と、
    第２基板上に、窒化ガリウムを含み、前記第２基板と反対側の主面に（０００−１）面を有し、第２導電型である第２窒化物半導体層を形成する工程と、
    前記第１窒化物半導体層と前記第２窒化物半導体層とが向き合う状態で、熱処理により、前記第１窒化物半導体層と前記第２窒化物半導体層とを接合する工程と、
    を具備することを特徴とする半導体装置の製造方法。
  2. 前記第１基板と前記第１窒化物半導体層との間に、窒化ガリウムを含み、前記第１窒化物半導体層側の主面に（０００１）面を有する第３窒化物半導体層を形成する工程と、
    前記第２基板と前記第２窒化物半導体層との間に、窒化ガリウムを含み、前記第２窒化物半導体層側の主面に（０００−１）面を有する第４窒化物半導体層を形成する工程と、
    をさらに具備することを特徴とする請求項１に記載の半導体装置の製造方法。
  3. 前記第３及び第４窒化物半導体層は、前記第２導電型であることを特徴とする請求項２に記載の半導体装置の製造方法。
  4. 前記第３及び第４窒化物半導体層は、前記第２窒化物半導体層より不純物濃度が高いことを特徴とする請求項３に記載の半導体装置の製造方法。
  5. 前記第１及び第２窒化物半導体層は、ＩｎｘＡｌｙＧａ（１-ｘ-ｙ）Ｎ（０≦ｘ＜１、０≦ｙ＜１、０≦ｘ＋ｙ＜１）を含むことを特徴とする請求項１乃至４のいずれかに記載の半導体装置の製造方法。
  6. 第１基板上に、窒化ガリウムを含み、前記第１基板と反対側の主面に（０００１）面を有する第１窒化物半導体層を形成する工程と、
    前記第１窒化物半導体層上に、窒化ガリウムを含み、前記第１窒化物半導体層と反対側の主面に（０００１）面を有し、第１導電型である第２窒化物半導体層を形成する工程と、
    前記第２窒化物半導体層を部分的にエッチングする工程と、
    第２基板上に、窒化ガリウムを含み、前記第２基板と反対側の主面に（０００−１）面を有する第３窒化物半導体層を形成する工程と、
    前記第３窒化物半導体層上に、窒化ガリウムを含み、前記第３窒化物半導体層と反対側の主面に（０００−１）面を有し、第２導電型である第４窒化物半導体層を形成する工程と、
    前記第４窒化物半導体層を部分的にエッチングする工程と、
    前記第２窒化物半導体層の側面と前記第４窒化物半導体層の側面とが接触した状態で、熱処理により、前記第２窒化物半導体層と前記第４窒化物半導体層とを接合する工程と、
    を具備することを特徴とする半導体装置の製造方法。
  7. 前記第１及び第３窒化物半導体層は、前記第２導電型であることを特徴とする請求項６に記載の半導体装置の製造方法。
  8. 前記第１及び第３窒化物半導体層は、前記第４窒化物半導体層より不純物濃度が高いことを特徴とする請求項７に記載の半導体装置の製造方法。
  9. 前記第２及び第４窒化物半導体層は、ＩｎｘＡｌｙＧａ（１-ｘ-ｙ）Ｎ（０≦ｘ＜１、０≦ｙ＜１、０≦ｘ＋ｙ＜１）を含むことを特徴とする請求項６乃至８のいずれかに記載の半導体装置の製造方法。
  10. 前記接合工程の後に、前記第２基板をエッチングする工程をさらに具備することを特徴とする請求項１乃至９のいずれかに記載の半導体装置の製造方法。
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