CN103915492A - 高电子迁移率晶体管及其形成方法 - Google Patents

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Abstract

一种半导体结构包括第一III-V族化合物层。第二III-V族化合物层设置在第一III-V族化合物层上并且在组成上与第一III-V族化合物层不同。介电钝化层设置在第二III-V族化合物层上。源极部件和漏极部件设置在第二III-V族化合物层上，并且延伸穿过介电钝化层。栅电极在源极部件和漏极部件之间设置在第二III-V族化合物层的上方。栅电极具有外表面。含氧区在栅电极下方至少嵌入的第二III-V族化合物层中。栅极介电层具有第一部分和第二部分。第一部分位于栅电极下方且位于含氧区上。第二部分位于栅电极的外表面的一部分上。本发明还涉及高电子迁移率晶体管及其形成方法。

Description

高电子迁移率晶体管及其形成方法
技术领域
本发明大体上涉及半导体结构，更具体而言，涉及高电子迁移率晶体管(HEMT)和形成高电子迁移率晶体管的方法。
背景技术
在半导体技术中，III族-V族(或III-V族)半导体化合物由于其特性而用于形成各种集成电路器件，诸如大功率场效应晶体管、高频晶体管或者高电子迁移率晶体管(HEMT)。通常与金属氧化物半导体场效应晶体管(MOFET)的情况不同，HEMT是包括介于具有不同带隙的两种材料之间的结(即，异质结)作为沟道代替掺杂区的场效应晶体管。与MOSFET相比，HEMT具有许多引人注目的特性，包括高电子迁移率、传输高频信号的能力等。
在应用方面，增强型(E型)HEMT具有许多优点。E型HEMT允许去除负极性电压电源，因此降低了电路的复杂性和成本。尽管具有上述引人注目的特性，但是存在与不断开发的基于III-V族半导体化合物的器件相关的许多挑战。已经实施了针对这些III-V族半导体化合物的结构和材料的各种技术来尝试和进一步改进晶体管器件性能。
发明内容
为了解决现有技术中所存在的缺陷，根据本发明的一方面，一种高电子迁移率晶体管(HEMT)，包括：第一III-V族化合物层；第二III-V族化合物层，设置在所述第一III-V族化合物层上并且在组成上不同于所述第一III-V族化合物层；介电钝化层，设置在所述第二III-V族化合物层上；源极部件和漏极部件，设置在所述第二III-V族化合物层上，并且延伸穿过所述介电钝化层；栅电极，在所述源极部件和所述漏极部件之间设置在所述第二III-V族化合物层的上方，所述栅电极具有外表面；含氧区，在所述栅电极下方至少嵌入所述第二III-V族化合物层；以及栅极介电层，包括第一部分和第二部分，其中，所述第一部分位于所述栅电极下方且位于所述含氧区上，而所述第二部分位于所述栅电极的所述外表面的一部分上。
在该HEMT中，所述含氧区嵌入所述第二III-V族化合物层中和所述第一III-V族化合物层的顶部中。
在该HEMT中，所述第二III-V族化合物层具有厚度D1，所述含氧区具有厚度D2，并且D2/D1的比值在约0.5至约1.15的范围内。
在该HEMT中，所述含氧区包括含有氧和来自所述第二III-V族化合物层的至少一种组分的化合物。
在该HEMT中，所述含氧区耗尽紧邻所述第一III-V族化合物层和所述第二III-V族化合物层之间的界面所定位的载流子沟道的一部分。
在该HEMT中，所述栅极介电层包括氧化硅、氮化硅、氧化镓、氧化铝、氧化钪、氧化锆、氧化镧或氧化铪。
该HEMT还包括位于所述源极部件和所述漏极部件上且位于所述栅极介电层下方的介电保护层。
在该HEMT中，所述源极部件和所述漏极部件均不含金(Au)而包含Ti、Co、Ni、W、Pt、Ta、Pd、Mo、TiN或AlCu合金。
根据本发明的另一方面，提供了一种高电子迁移率晶体管(HEMT)，包括：至少一个缓冲层，设置在硅衬底上；第一III-V族化合物层，设置在所述至少一个缓冲层上；第二III-V族化合物层，设置在所述第一III-V族化合物层上并且在组成上不同于所述第一III-V族化合物层；介电钝化层，设置在所述第二III-V族化合物层上，所述介电钝化层具有暴露所述第二III-V族化合物层的一部分的通孔；含氧区，在所述通孔下方至少嵌入所述第二III-V族化合物层的暴露部分中；栅极介电层，设置在所述通孔的内表面和所述含氧区上，并且位于所述介电钝化层的至少一部分的上方；栅电极，设置在所述栅极介电层的一部分上且设置在所述含氧区的上方；以及源极部件和漏极部件，在所述第二III-V族化合物层上设置在所述栅电极的相对侧，所述源极部件和所述漏极部件延伸穿过所述介电钝化层并且与所述第二III-V族化合物层接触。
在该HEMT中，所述含氧区嵌入所述第二III-V族化合物层中和所述第一III-V族化合物层的顶部中。
在该HEMT中，所述第二III-V族化合物层具有厚度D1，所述含氧区具有厚度D2，并且D2/D1的比值在约0.5至约1.15的范围内。
在该HEMT中，所述含氧区的厚度D2在约5nm至约50nm的范围内。
该HEMT还包括紧邻所述第一III-V族化合物层和所述第二III-V族化合物层之间的界面所定位的载流子沟道，其中，所述载流子沟道包括位于所述含氧区下方的耗尽区。
该HEMT还包括位于所述源极部件和所述漏极部件上且位于所述栅极介电层下方的介电保护层。
在该HEMT中，所述介电保护层位于所述源极部件和所述漏极部件上，并且所述栅电极的一部分嵌入所述介电保护层。
在该HEMT中，所述源极部件和所述漏极部均延伸穿过所述栅极介电层并且与所述第二III-V族化合物层接触。
在该HEMT中，所述源极部件和所述漏极部件均不含有金(Au)而包含Ti、Co、Ni、W、Pt、Ta、Pd、Mo、TiN或AlCu合金。
根据本发明的又一方面，提供了一种形成高电子迁移率晶体管(HEMT)的方法，所述方法包括：在第一III-V族化合物层上外延生长第二III-V族化合物层；在所述第二III-V族化合物层上沉积介电钝化层；在所述介电钝化层中蚀刻通孔以暴露所述第二III-V族化合物层的一部分；通过所述介电钝化层中的所述通孔氧化所述第二III-V族化合物层的暴露部分；在所述第二III-V族化合物层的被氧化部分上以及在所述介电钝化层的上方沉积栅极介电层；在所述栅极介电层的一部分上以及所氧化的所述第二III-V族化合物层的上方形成栅电极；以及在所述第二III-V族化合物层上形成位于所述栅电极的相对侧上的源极部件和漏极部件。
在该方法中，在约250℃至约500℃的温度下，在包含臭氧的环境中实施氧化所述第二III-V族化合物层的所述暴露部分的步骤。
在该方法中，在不同的工艺步骤中，在同一加工室中实施氧化所述第二III-V族化合物层的所述暴露部分的步骤和沉积所述栅极介电层的步骤。
附图说明
根据下面详细的描述和附图可以理解本发明的各个方面。应该强调的是，根据工业中的标准实践，对各种部件没有按比例绘制。实际上，为了清楚地讨论，各种部件的尺寸可以被任意增大或缩小。
图1是根据本发明的至少一个实施例形成具有HEMT的半导体结构的方法的流程图。
图2A至图2F是根据图1的方法的一个或多个实施例的处于各个制造阶段的具有HEMT的半导体结构的截面图。
图3是根据本发明的某些实施例形成具有HEMT的半导体结构的方法的流程图。
图4A至图4F是根据图3的方法的一个或多个实施例的处于各个制造阶段的具有HEMT的半导体结构的截面图。
具体实施方式
下面，详细讨论示例性实施例的制造和使用。然而，应该理解，本发明提供了许多可以在各种具体环境中实现的可应用的发明构思。所讨论的具体实施例仅是示例性的，而不用于限制本发明的范围。
根据本发明的一个或多个实施例，半导体结构包括高电子迁移率晶体管(HEMT)。HEMT包括在两个不同的半导体材料层(诸如具有不同的带隙的材料层)之间所形成的异质结。在至少一个实施例中，HEMT包括在衬底上所形成的第一III-V族化合物层(也称作沟道层)和在沟道层上所形成的第二III-V族化合物层(也称作供体层(donor-supply layer))。沟道层和供体层是由元素周期表中的III-V族元素所制成的化合物。然而，沟道层和供体层在组成上彼此不同。第一III-V族化合物层是未掺杂的或非故意掺杂的(UID)。第二III-V族化合物层是故意掺杂的。
在第二III-V族化合物层和第一III-V族化合物层之间存在带隙不连续。来自第二III-V族化合物层中的压电效应的电子落入第一III-V族化合物层中，从而在第一III-V族化合物层中产生高迁移率传导电子的极薄层。该薄层被称为形成载流子沟道的二维电子气(2-DEG)。2-DEG的载流子沟道紧邻第二III-V族化合物层和第一III-V族化合物层的界面位于第一III-V族化合物层处。因此，由于第一III-V族化合物层是未掺杂或非故意掺杂的，并且电子可以自由地移动而不会与杂质碰撞或与杂质的碰撞大幅降低，所以载流子沟道具有高电子迁移率。
根据本发明的一个或多个实施例，在衬底的芯片区内形成多个半导体结构。通过芯片区之间的划线在衬底上标记多个半导体芯片区。衬底会经历各种清洗、成层、蚀刻和掺杂步骤以形成半导体结构。本文中的术语“衬底”通常指在其上形成各种层和器件结构的块状衬底。在一些实施例中，块状衬底包括硅、蓝宝石或碳化硅。这些层的实例包括介电层、掺杂层、多晶硅层或导电层。器件结构的实例包括晶体管、电阻器和/或电容器，从而可以通过互连层与附加的集成电路互连。
图1是根据本发明的至少一个实施例形成具有HEMT的半导体结构的方法100的流程图。图2A至图2F是根据图1的方法100的各个实施例的处于各个制造阶段的具有HEMT的半导体结构200的截面图。可以在图1的方法100之前、期间或之后提供附加的工艺。为了更好地理解本发明的发明构思已经简化了各个附图。
现参照图1，方法100的流程图开始于操作101。在衬底上方外延生长第一III-V族化合物层。在至少一个实施例中，在衬底上方的至少一个缓冲层上形成第一III-V族化合物层。然后，方法100继续进行至操作102，其中，在第一III-V族化合物层上外延生长第二III-V族化合物层。第二III-V族化合物层的组成与第一III-V族化合物层不同。
参照图2A，该图2A是实施操作101和102之后的半导体结构200的衬底202的一部分的放大截面图。在一些实施例中，衬底202包括碳化硅(SiC)衬底、蓝宝石衬底或硅衬底。在图2A至图2F的实施例中，衬底202被称为硅衬底。
在衬底202和稍后形成的第一III-V族化合物层208之间形成至少一个缓冲层。在图2A的实施例中，缓冲层204和206形成在衬底202上并且用作界面以降低衬底202和稍后形成的第一III-V族化合物层208之间的晶格失配。在至少一个实施例中，缓冲层204包括厚度在约10纳米(nm)至约100nm范围内的氮化铝(AlN)层。在至少一个实施例中，缓冲层206包括厚度在约500nm至约1000nm范围内的氮化镓铝(AlGaN)层。AlGaN层206可以是“等级”缓冲层，这意味着在缓冲层206的总厚度范围内相应的铝成分的相对含量将随着该层的深度而改变。相对含量可以逐渐改变，以随着远离衬底202的距离而降低晶格参数。可以通过金属有机物汽相外延(MOVPE)来外延生长缓冲层(204和206)。
在衬底202上方(在缓冲层206上)生长第一III-V族化合物层208(也称作沟道层)。在图2A至图2F的实施例中，第一III-V族化合物层208是指氮化镓(GaN)层(也称作GaN层208)。可以通过利用含镓前体和含氮前体的金属有机物汽相外延(MOVPE)来外延生长GaN层208。含镓前体包括三甲基镓、三乙基镓(TEG)或其他合适的化学物质。含氮前体包括氨(NH3)、叔丁胺(TBAm)、苯肼或其他合适的化学物质。GaN层208是未掺杂的。可选地，GaN层208是非故意掺杂的，诸如由于用于形成GaN层208的前体而轻掺杂有n-型掺杂剂。在图2A至图2F的实施例中，GaN层208的厚度在约0.5微米至约10微米的范围内。在其他实施例中，第一III-V族化合物层208可以包括GaAs层或InP层。
在第一III-V族化合物层208上生长第二III-V族化合物层210(也称作供体层)。在第一III-V族化合物层208和第二III-V族化合物层210之间限定界面211。2-DEG的载流子沟道209紧邻界面211位于第一III-V族化合物层208处。在至少一个实施例中，第二III-V族化合物层210是指氮化镓铝(AlGaN)层(也称作AlGaN层210)。在图2A至图2F的实施例中，通过利用含铝前体、含镓前体和含氮前体的MOVPE在GaN层208上外延生长AlGaN层210。含铝前体包括三甲基铝(TMA)、三乙基铝(TEA)或其他合适的化学物质。含镓前体包括TMG、TEG或其他合适的化学物质。含氮前体包括氨、TBAm、苯肼或其他合适的化学物质。在图2A至图2F的实施例中，AlGaN层210的厚度D1在约10nm至约50nm的范围内。AlGaN层210是故意掺杂的。在其他实施例中，第二III-V族化合物层210可以包括AlGaAs层或AlInP层。
再次参照图1，方法100继续进行操作103和104。在操作103中，在第二III-V族化合物层上沉积介电钝化层。在操作104中，在介电钝化层中蚀刻通孔以暴露第二III-V族化合物层的一部分。图2B示出实施操作103和104之后的半导体结构200的截面图。在第二III-V族化合物层210的顶面上沉积介电钝化层212。在图2A至图2F的实施例中，介电钝化层212的厚度在 至约的范围内。在一些实施例中，介电钝化层212包括氧化硅或氮化硅。在至少一个实例中，介电钝化层212是通过实施低压化学汽相沉积(LPCVD)方法(不具有利用SiH4和NH3气体的等离子体)形成的氮化硅。在随后的具有等离子体环境的工艺中，介电钝化层212保护下面的第二III-V族化合物层210免受损害。
接下来，通过光刻和蚀刻工艺来限定介电保护层212中的通孔214以暴露AlGaN层210的顶面的一部分。在一些实例中，介电钝化层212是氮化硅并且在包括BCl3的干蚀刻环境下在氮化硅中蚀刻通孔214。
再次参照图1，方法100继续进行操作105。在操作105中，通过介电钝化层中的通孔来氧化第二III-V族化合物层的暴露部分以形成含氧区。在至少一个实施例中，在约250℃至约500℃的温度下在包含臭氧(O3)的环境中实施氧化。在某些实施例中，在包含H2O2、H2O、N2O或NO的环境中实施氧化。
图2C示出实施操作105之后的半导体结构200的截面图。对第二III-V族化合物层210的暴露部分实施氧化工艺以通过通孔214形成含氧区216。在至少一个实施例中，在约250℃至约500℃的温度下在包含臭氧(O3)的环境中实施氧化。臭氧可以提供激活原子，以在低操作温度(小于500℃)下将第二III-V族化合物层210转化成含氧层。低操作温度防止载流子沟道209在氧化过程中受损。不会影响半导体结构200的电性能。在某些实施例中，在包含H2O2、H2O、N2O或NO的环境中实施氧化。含氧区216包括含有氧和来自第二III-V族化合物层的至少一种组分的化合物。在至少一个实例中，第二III-V族化合物层210是AlGaN层并且含氧区216的化合物包括Al2O3和Ga2O3。
氧化消耗暴露的第二III-V族化合物层210(并且将暴露的第二III-V族化合物层210转化成含氧区216)并且在载流子沟道209中产生全耗尽区218。由于耗尽区218，载流子沟道209变成常闭状态。应该施加正栅极电压以使该HEMT的载流子沟道209导通。该HEMT也被称作增强型HEMT。
在至少一个实施例中，含氧区216在通孔214下方嵌入第二III-V族化合物层210中。在某些实施例中，含氧区216进一步延伸进入第一III-V族化合物层208内并且嵌入第二III-V族化合物层210中和第一III-V族化合物层208的顶部中。含氧区216的厚度D2在约5nm至约50nm的范围内。在一些实例中，(含氧区216的)厚度D2与(第二III-V族化合物层210的)厚度D1的比值在约0.5至约1.15的范围内。在某些实例中，D2/D1的比值在约0.8至约1.15的范围内。超出这些范围，含氧区216不可能有效地耗尽载流子沟道209的耗尽区218中的电子，或者HEMT可能遭遇低导通电流(low on-current)问题。
再次参照图1，方法100继续进行操作106。在操作106中，在氧化的第二III-V族化合物层和介电钝化层上沉积栅极介电层。在某些实施例中，在不同的工艺步骤中在同一加工室中实施操作105中的氧化第二III-V族化合物层的暴露部分的步骤和操作106中的沉积栅极介电层的步骤。
图2D示出实施操作106之后的半导体结构200的截面图。在图2C所示的半导体结构200的上方沉积栅极介电层220。栅极介电层220包括第一部分220A、第二部分220B和第三部分220C。在氧化的第二III-V族化合物层210(和含氧区216)上沉积第一部分220A。沿着通孔214的内表面沉积第二部分220B。在介电钝化层212上沉积第三部分220C。在含氧区216和稍后形成的栅电极之间形成栅极介电层220。栅极介电层220可以将该HEMT的阈值电压增加至更高电平并且防止来自栅电极的漏电流流向第二III-V族化合物层210。对于各种应用，该HEMT可以以更高的工作电压工作。
在一些实施例中，栅极介电层220的厚度在约3nm至约50nm的范围内。在一些实例中，栅极介电层220包括氧化硅、氮化硅、氧化镓、氧化铝、氧化钪、氧化锆、氧化镧或氧化铪。
在至少一个实施例中，通过原子层沉积(ALD)方法来形成栅极介电层220。ALD方法基于汽相化学工艺的顺序使用。大多数ALD反应使用两种通常被称为前体的化学物质。这些前体以顺序的方式一次与一个表面发生反应。通过反复地将生长表面暴露给前体，沉积栅极介电层220。ALD方法提供具有高质量的栅极介电层220的均匀厚度。在一个实例中，栅极介电层220是氧化锆。在一些实施例中，第一前体包括四(乙基甲基氨基)锆(TEMAZr)或氯化锆(ZrCl4)。在一些实施例中，第二前体包括为了氧化第一前体材料以形成单层的氧气。在一些实例中，第二前体包括臭氧(O3)、氧气、水(H2O)、N2O或H2O-H2O2。在其他实施例中，通过等离子体增强化学汽相沉积(PECVD)或低压化学汽相沉积(LPCVD)来形成栅极介电层220。
在某些实施例中，在不同的工艺步骤中在同一ALD加工室中实施形成含氧区216的步骤(步骤105)和沉积栅极介电层220的步骤(步骤106)。在具有包含臭氧(O3)的环境的ALD室中实施操作105中的氧化，以将暴露的第二III-V族化合物层210转化成含氧区216。然后，利用前述ALD方法在同一ALD室中实施操作106中的沉积栅极介电层220。
再次参照图1，方法100继续进行操作107。在操作107中，在氧化的第二III-V族化合物层上方和部分栅极介电层上形成栅电极。
图2E示出实施操作107之后的半导体结构200的截面图。栅极介电层220在含氧区216上方的第一部分220A上形成栅电极222。栅电极222的一部分嵌入介电钝化层212中。栅极介电层220的第二部分220B位于栅电极222的外表面的一部分上。栅极介电层220的第三部分220C位于栅电极222的一部分的下方并且位于介电钝化层212的上方。在至少一个实例中，栅电极层沉积在栅极介电层220上并且过填充图2D所示的通孔214。对栅电极层实施光刻和蚀刻工艺以限定栅电极222。在一些实施例中，栅电极222包括含有例如钛(Ti)、氮化钛(TiN)、钛钨(TiW)和钨(W)的难熔金属或其化合物的导电材料层。在另一个实例中，栅电极222包括镍(Ni)、金(Au)或铜(Cu)。在一些实施例中，介电保护层221形成在栅电极222上和介电钝化层212上方以在随后的操作中保护栅电极222。
再次参照图1，方法100继续进行操作108。在操作108中，在第二III-V族化合物层上源极部件和漏极部件形成在栅电极的相对侧上。
图2F示出实施操作108之后的半导体结构200的截面图。通过光刻和蚀刻工艺在栅极介电层220和介电钝化层212(以及任选的介电保护层221)中限定位于栅电极相对侧的两个开口(未示出)以暴露部分第二III-V族化合物层210的部分。
金属层沉积在栅极介电层220(和介电钝化层212)的上方，该金属层过填充开口并且与第二III-V族化合物层210接触。光刻胶层(未示出)形成在金属层上方并且对其进行显影以在开口上方形成部件。通过反应离子蚀刻(RIE)工艺去除未被光刻胶层的部件覆盖的金属层，该反应离子蚀刻(RIE)工艺向下蚀刻金属层的暴露部分以到达栅极介电层220的下面。在蚀刻工艺之后生成金属部件224。将金属部件224配置为用于HEMT的源极部件或漏极部件。在形成金属部件224之后去除光刻胶层。在形成金属部件224的蚀刻工艺期间，介电钝化层212保护下面的第二III-V族化合物层210免受损害。在蚀刻工艺期间，不会影响位于第二III-V族化合物层210下面的载流子沟道209中的载流子。正面地影响半导体结构200的电性能。因此，可以增加整体装配的产量。
在一些实施例中，金属部件224的金属层包括一种或多种导电材料。在至少一个实例中，金属层不含金(Au)而包含Ti、Co、Ni、W、Pt、Ta、Pd、Mo、TiN或AlCu合金。在另一个实例中，金属层包括底部Ti/TiN层、位于底部Ti/TiN层上面的AlCu层以及位于AlCu层上面的顶部Ti层。金属层的形成方法包括原子层沉积(ALD)或物理汽相沉积(PVD)工艺。在至少一个实施例中，可以对金属部件224施加热退火工艺，使得金属部件、第二III-V族化合物层210和第一III-V族化合物层208发生反应以形成金属间化合物。源极/漏极部件224的金属间化合物提供与载流子沟道209的更有效的电连接。尽管Au可以用于形成金属部件224，但是通过不在金属部件224中使用Au，也可以在硅衬底上的集成电路的生产线中实施方法100。因此，可以消除Au对硅制造工艺造成的污染问题。
在上述实施例中，将栅电极222、源极/漏极部件224和载流子沟道209配置成晶体管。当对栅电极222施加电压时，可以调节晶体管的器件电流。
图3是根据本发明的某些实施例形成具有HEMT的半导体结构的方法300的流程图。图4A至图4F是根据图3的方法300的各个实施例的处于各个制造阶段的具有HEMT的半导体结构400的截面图。可以在图3的方法300的之前、期间或之后提供附加工艺。图4A至图4F中的一些结构可以基本上类似于图2A至图2F中所公开的实施例并且这里不再重复常用结构的描述，但是该描述在以下实施例中也完全适用。
现在参照图3，方法300的流程图开始于操作301。在衬底上方外延生长第一III-V族化合物层。在至少一个实施例中，在衬底上方的至少一个缓冲层上形成第一III-V族化合物层。接下来，方法300继续进行至操作302，其中，在第一III-V族化合物层上外延生长第二III-V族化合物层。第二III-V族化合物层的组成与第一III-V族化合物层不同。
参照图4A，该图4A是实施操作301和302之后的半导体结构400的衬底402的一部分的放大截面图。在衬底402和稍后形成的第一III-V族化合物层408之间形成至少一个缓冲层。在图4A的实施例中，缓冲层404和406形成在衬底402上并且用作界面以降低衬底402和稍后形成的第一III-V族化合物层408之间的晶格失配。在衬底402的上方(在缓冲层406上)生长第一III-V族化合物层408(也称作沟道层)。在第一III-V族化合物层408上生长第二III-V族化合物层410(也称作供体层)。可以通过金属有机物汽相外延(MOVPE)来外延生长第一III-V族化合物层408和第二III-V族化合物层410。在第一III-V族化合物层408和第二III-V族化合物层410之间限定界面411。2-DEG的载流子沟道409紧邻界面411位于第一III-V族化合物层408处。在图4A至图4F的实施例中，第二III-V族化合物层410的厚度D1在约10nm至约50nm的范围内。可以在与半导体结构200的衬底202、缓冲层(204和206)、第一III-V族化合物层208和第二III-V族化合物层210相关的上下文中找到衬底402、缓冲层(404和406)、第一III-V族化合物层408和第二III-V族化合物层410的材料和制造方法的细节，因此这里不再重复。
再次参照图3，方法300继续进行操作303、304和305。在操作303中，在第二III-V族化合物层上沉积介电钝化层。在操作304中，在介电钝化层中蚀刻开口以暴露部分第二III-V族化合物层。在操作305中，在第二III-V族化合物层上源极/漏极部件形成在相应开口中。
图4B示出实施操作303、304和305之后的半导体结构400的截面图。在第二III-V族化合物层410的顶面上沉积介电钝化层412。在一些实施例中，介电钝化层412包括氧化硅或氮化硅。在至少一个实例中，介电钝化层412是通过实施低压化学汽相沉积(LPCVD)方法而不具有利用SiH4和NH3气体的等离子体形成的氮化硅。接下来，通过光刻和蚀刻工艺限定介电钝化层412中的开口(未示出)以暴露第二III-V族化合物层410的顶面的部分。
在介电钝化层412的上方沉积金属层，该金属层过度填充开口并且接触第二III-V族化合物层410。在金属层的上方形成图案化的光刻胶层(未示出)以在开口上方形成部件。通过反应离子蚀刻(RIE)工艺去除未被光刻胶层的部件覆盖的金属层。在蚀刻工艺之后生成金属部件424。将金属部件424配置为用于HEMT的位于第二III-V族化合物层410上的相应开口中的源极部件或漏极部件。在形成金属部件424之后去除光刻胶层。可以在与半导体结构200中的介电钝化层212和金属部件224相关的上下文中找到介电钝化层412和金属部件424的材料和制造方法的细节，因此这里不再重复。
再次参照图3，方法300继续进行操作306和307。在操作306中，在源极/漏极部件和介电钝化层上沉积介电保护层。在操作307中，在介电保护层和介电钝化层中蚀刻通孔以暴露第二III-V族化合物层介于源极/漏极部件之间的部分。
图4C示出实施操作306和307之后的半导体结构400的截面图。在金属部件424和介电钝化层412的顶面上沉积介电保护层413。在一些实施例中，介电保护层413包括氧化硅和氮化硅。可以通过等离子体增强化学汽相沉积(PECVD)方法来形成介电保护层413。介电保护层413覆盖源极/漏极部件424，并且在稍后的制造操作中的退火工艺或蚀刻工艺期间避免暴露源极/漏极部件424。
接下来，在源极/漏极部件424之间通孔414形成介电保护层413和介电钝化层412中。在介电保护层413的顶面上(也在介电钝化层412的上方)形成图案化的掩模层(未示出)并且实施蚀刻工艺以去除介电保护层413和介电钝化层412的一部分。通孔414暴露第二III-V族化合物层410的一部分并且被配置为用于稍后栅电极形成的位置。
再次参照图3，方法300继续进行操作308。在操作308中，通过介电保护层和介电钝化层中的通孔氧化第二III-V族化合物层的暴露部分以形成含氧区。在至少一个实施例中，在约250℃至约500℃的温度下在包含臭氧(O3)的环境中实施氧化。在某些实施例中，在包含H2O2、H2O、N2O或NO的环境中实施氧化。
图4D示出实施操作308之后的半导体结构400的截面图。对第二III-V族化合物层410的暴露部分实施氧化工艺以通过通孔414形成含氧区416。含氧区416包括含有氧和来自第二III-V族化合物层的至少一种组分的化合物。氧化消耗暴露的第二III-V族化合物层410(并且将第二III-V族化合物层410转化成含氧区416)并且在载流子沟道409中生成全耗尽区418。载流子沟道409由于耗尽区418而变成常闭状态。可以在与半导体结构200中的含氧区216相关的上下文中找到含氧区416的材料和制造方法的细节，因此这里不再重复。
在至少一个实施例中，含氧区416在通孔414下方嵌入第二III-V族化合物层410中。在某些实施例中，含氧区416进一步延伸进入第一III-V族化合物层408内并且嵌入第二III-V族化合物层410中和第一III-V族化合物层408的顶部中。含氧区416的厚度D2在约5nm至约50nm的范围内。在一些实例中，(含氧区416的)厚度D2与(第二III-V族化合物层410的)厚度D1的比值在约0.5至约1.15的范围内。在某些实例中，D2/D1的比值在约0.8至约1.15的范围内。超出这些范围，含氧区416可能不会有效地耗尽载流子沟道409的耗尽区418中的电子，或者HEMT可能遭遇低导通电流问题。
再次参照图3，方法300继续进行操作309。在操作309中，栅极介电层沉积在氧化的第二III-V族化合物层和介电保护层上，以及沉积在介电钝化层上方。在某些实施例中，在不同的工艺步骤中，在同一加工室中实施操作308中的氧化第二III-V族化合物层的暴露部分的步骤和操作309中的沉积栅极介电层的步骤。
图4E示出实施操作309之后的半导体结构400的截面图。在图4D所示的半导体结构400的上方沉积栅极介电层420。栅极介电层420包括第一部分、第二部分和第三部分。在氧化的第二III-V族化合物层410(也是含氧区416)上沉积第一部分。沿着通孔414的内表面沉积第二部分。在介电保护层413上沉积第三部分。也在源极/漏极部件424的上方沉积栅极介电层420。在含氧区416和稍后形成的栅电极之间形成栅极介电层420。栅极介电层420可以将该HEMT的阈值电压增加至更高电平并且防止来自栅电极的漏电流流向第二III-V族化合物层410。对于各种应用，该HEMT可以以更高的工作电压工作。可以在与半导体结构200中的栅极介电层220相关的上下文中找到栅极介电层420的材料和制造方法的细节，因此这里不再重复。
再次参照图3，方法300继续进行操作310。在操作310中，在氧化的第二III-V族化合物层上方和部分栅极介电层上形成栅电极。
图4F示出实施操作310之后的半导体结构400的截面图。在含氧区416的上方的栅极介电层420的一部分上形成栅电极422。栅电极422也位于载流子沟道409的耗尽区418的上面。在至少一个实例中，栅电极层沉积在栅极介电层420上并且过填充图4E所示的通孔414。对栅电极层实施光刻和蚀刻工艺以限定栅电极422。在一些实施例中，栅电极422包括含有例如钛(Ti)、氮化钛(TiN)、钛钨(TiW)和钨(W)的难熔金属或其化合物的导电材料层。在另一个实例中，栅电极422包括镍(Ni)、金(Au)或铜(Cu)。介电保护层413在形成栅电极422的蚀刻工艺期间避免暴露下面的源极/漏极部件424。
本发明的一个方面描述了一种半导体结构。第二III-V族化合物层设置在第一III-V族化合物层上并且在组成上与第一III-V族化合物层不同。介电钝化层设置在第二III-V族化合物层上。源极部件和漏极部件设置在第二III-V族化合物层上，并且延伸穿过介电钝化层。栅电极设置在介于源极部件和漏极部件之间的第二III-V族化合物层的上方。栅电极具有外表面。含氧区至少嵌入栅电极下方的第二III-V族化合物层中。栅极介电层具有第一部分和第二部分。第一部分位于栅电极下方并且位于含氧区上。第二部分位于栅电极的外表面的一部分上。
本发明的另一方面描述了一种半导体结构。该半导体结构包括设置在硅衬底上的至少一个III-V族化合物缓冲层。第一III-V族化合物层设置在该至少一个III-V族化合物缓冲层上。第二III-V族化合物层设置在第一III-V族化合物层上并且在组成上与第一III-V族化合物层不同。介电钝化层设置在第二III-V族化合物层上。介电钝化层具有暴露第二III-V族化合物层的一部分的通孔。含氧区至少嵌入位于通孔下方的第二III-V族化合物层的暴露部分中。栅极介电层设置在通孔的内表面和含氧区上，并且位于介电钝化层的至少一部分的上方。栅电极设置在栅极介电层的一部分上和含氧区的上方。源极部件和漏极部件在第二III-V族化合物层上设置在栅电极的相对侧。源极部件和漏极部件延伸穿过介电钝化层并且与第二III-V族化合物层接触。
本发明也描述形成半导体结构的方法的方面。该方法包括在第一III-V族化合物层上外延生长第二III-V族化合物层。在第二III-V族化合物层上沉积介电钝化层。在介电钝化层中蚀刻通孔以暴露第二III-V族化合物层的一部分。通过介电钝化层中的通孔氧化第二III-V族化合物层的暴露部分。在氧化的第二III-V族化合物层上和介电钝化层的上方沉积栅极介电层。在栅极介电层的一部分上和氧化的第二III-V族化合物层的上方形成栅电极。在第二III-V族化合物层上源极部件和漏极部件形成在栅电极的相对侧。
虽然已经详细地描述了实施例及其优点，但是应当理解在本文中可以进行多种变化、替换以及改变，而不背离通过所附权利要求所限定的本发明的精神和范围。作为本领域普通技术人员根据本发明将很容易地理解，根据本发明可以利用实施与本文中所述的相应实施例基本上相同的功能或实现基本上相同的结果的工艺、机器、制造、材料组分、装置、方法或步骤。因此，所附权利要求预期在其范围内包括这些工艺、机器、制造、材料组分、装置、方法或步骤。

Claims (10)

1.一种高电子迁移率晶体管(HEMT)，包括：
第一III-V族化合物层；
第二III-V族化合物层，设置在所述第一III-V族化合物层上并且在组成上不同于所述第一III-V族化合物层；
介电钝化层，设置在所述第二III-V族化合物层上；
源极部件和漏极部件，设置在所述第二III-V族化合物层上，并且延伸穿过所述介电钝化层；
栅电极，在所述源极部件和所述漏极部件之间设置在所述第二III-V族化合物层的上方，所述栅电极具有外表面；
含氧区，在所述栅电极下方至少嵌入所述第二III-V族化合物层；以及
栅极介电层，包括第一部分和第二部分，其中，所述第一部分位于所述栅电极下方且位于所述含氧区上，而所述第二部分位于所述栅电极的所述外表面的一部分上。
2.根据权利要求1所述的HEMT，其中，所述含氧区嵌入所述第二III-V族化合物层中和所述第一III-V族化合物层的顶部中。
3.根据权利要求1所述的HEMT，其中，所述第二III-V族化合物层具有厚度D1，所述含氧区具有厚度D2，并且D2/D1的比值在约0.5至约1.15的范围内。
4.根据权利要求1所述的HEMT，其中，所述含氧区包括含有氧和来自所述第二III-V族化合物层的至少一种组分的化合物。
5.根据权利要求1所述的HEMT，其中，所述含氧区耗尽紧邻所述第一III-V族化合物层和所述第二III-V族化合物层之间的界面所定位的载流子沟道的一部分。
6.根据权利要求1所述的HEMT，其中，所述栅极介电层包括氧化硅、氮化硅、氧化镓、氧化铝、氧化钪、氧化锆、氧化镧或氧化铪。
7.根据权利要求1所述的HEMT，还包括位于所述源极部件和所述漏极部件上且位于所述栅极介电层下方的介电保护层。
8.根据权利要求1所述的HEMT，其中，所述源极部件和所述漏极部件均不含金(Au)而包含Ti、Co、Ni、W、Pt、Ta、Pd、Mo、TiN或AlCu合金。
9.一种高电子迁移率晶体管(HEMT)，包括：
至少一个缓冲层，设置在硅衬底上；
第一III-V族化合物层，设置在所述至少一个缓冲层上；
第二III-V族化合物层，设置在所述第一III-V族化合物层上并且在组成上不同于所述第一III-V族化合物层；
介电钝化层，设置在所述第二III-V族化合物层上，所述介电钝化层具有暴露所述第二III-V族化合物层的一部分的通孔；
含氧区，在所述通孔下方至少嵌入所述第二III-V族化合物层的暴露部分中；
栅极介电层，设置在所述通孔的内表面和所述含氧区上，并且位于所述介电钝化层的至少一部分的上方；
栅电极，设置在所述栅极介电层的一部分上且设置在所述含氧区的上方；以及
源极部件和漏极部件，在所述第二III-V族化合物层上设置在所述栅电极的相对侧，所述源极部件和所述漏极部件延伸穿过所述介电钝化层并且与所述第二III-V族化合物层接触。
10.一种形成高电子迁移率晶体管(HEMT)的方法，所述方法包括：
在第一III-V族化合物层上外延生长第二III-V族化合物层；
在所述第二III-V族化合物层上沉积介电钝化层；
在所述介电钝化层中蚀刻通孔以暴露所述第二III-V族化合物层的一部分；
通过所述介电钝化层中的所述通孔氧化所述第二III-V族化合物层的暴露部分；
在所述第二III-V族化合物层的被氧化部分上以及在所述介电钝化层的上方沉积栅极介电层；
在所述栅极介电层的一部分上以及所氧化的所述第二III-V族化合物层的上方形成栅电极；以及
在所述第二III-V族化合物层上形成位于所述栅电极的相对侧上的源极部件和漏极部件。
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