JPWO2019092871A1 - ワイドギャップ半導体装置 - Google Patents

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Abstract

ワイドギャップ半導体装置は、第１導電型のワイドギャップ半導体材料を用いたドリフト層１２と、前記ドリフト層１２に形成された第２導電型からなる複数のウェル領域２０と、前記ウェル領域２０及び前記ドリフト層１２のうち前記ウェル領域２０の間に設けられたポリシリコン層１５０と、前記ポリシリコン層１５０に設けられた層間絶縁膜６５と、前記層間絶縁膜６５に設けられたゲートパッド１２０と、前記ポリシリコン層１５０に電気的に接続されたソースパッド１１０と、を有する。

Description

本発明は、第１導電型のドリフト層と、ドリフト層に設けられた第２導電型からなるウェル領域と、を有するワイドギャップ半導体装置に関する。
ゲートパッドの下方領域にはｐ型等の第２導電型からなるウェル領域が設けられることが一般的である。ＳｉＣ等のワイドギャップ半導体からなるＭＯＳＦＥＴの場合には、スイッチング時の変位電流のために、ゲートパッド下の当該ウェル領域の電位が異常に上昇する場合があった。この点、国際公開公報２０１２／００１８３７では、ゲートパッドの下方領域の第２導電型からなるウェル領域の電位上昇の一因として、当該ウェル領域のシート抵抗が高いことが挙げられている。
他方、特開２０１５−５６５４３号公報では、金属材料からなるショットキー電極をゲートパッドの下方領域に設けることが提案されている。しかしながら、金属材料からなるショットキー電極を用いた場合には、その製造方法がかなり煩雑なものとなり、製造コストがかなり高くなってしまう。
本発明は、ゲートパッドの下方領域において電位が異常に上昇することを防止でき、また金属材料からなるショットキー電極を用いた場合のような不都合の発生しない半導体装置を提供する。
［概念１］
本発明によるワイドギャップ半導体装置は、
第１導電型のドリフト層と、
前記ドリフト層に形成された第２導電型からなる複数のウェル領域と、
前記ウェル領域及び前記ドリフト層のうち前記ウェル領域の間に設けられたポリシリコン層と、
前記ポリシリコン層に設けられた層間絶縁膜と、
前記層間絶縁膜に設けられたゲートパッドと、
前記ポリシリコン層に電気的に接続されたソースパッドと、
を備えてよい。
［概念２］
本発明の概念１によるワイドギャップ半導体装置において、
前記ウェル領域の間には、第２導電型領域が所定の間隔で設けられてもよい。
［概念３］
本発明の概念２によるワイドギャップ半導体装置において、
前記第２導電型領域のうち前記ポリシリコン層との接触領域は超高濃度第２導電型領域からなってもよい。
［概念４］
本発明の概念１乃至３のいずれか１つによるワイドギャップ半導体装置において、
前記ポリシリコン層と前記ドリフト層はショットキー接触してもよい。
［概念５］
本発明の概念１乃至４のいずれか１つによるワイドギャップ半導体装置において、
前記ポリシリコン層は、前記ドリフト層に設けられたアンドープドポリシリコン層と、前記アンドープドポリシリコン層に設けられたドープドポリシリコン層とを有してもよい。
［概念６］
本発明の概念１乃至４のいずれか１つによるワイドギャップ半導体装置において、
前記ポリシリコン層は、前記ドリフト層に設けられた低ドープドポリシリコン層と、前記低ドープドポリシリコン層に設けられ、前記低ドープドポリシリコン層の不純物濃度よりも不純物濃度の高い高ドープドポリシリコン層とを有してもよい。
［概念７］
本発明の概念１乃至６のいずれか１つによるワイドギャップ半導体装置において、
前記ウェル領域と前記ポリシリコン層との間に設けられたフィールド絶縁膜をさらに備えてもよい。
［概念８］
本発明の概念７によるワイドギャップ半導体装置において、
前記ウェル領域のうち前記フィールド絶縁膜と前記ポリシリコン層との面方向における境界の下方位置に、超高濃度第２導電型領域が設けられてもよい。
［概念９］
本発明の概念１乃至８のいずれか１つによるワイドギャップ半導体装置において、
前記ゲート電極は前記ポリシリコン層を構成するポリシリコンからなってもよい。
［概念１０］
本発明の概念１乃至９のいずれか１つによるワイドギャップ半導体装置において、
前記ウェル領域にソース領域が設けられ、
前記ウェル領域のうち、前記ソース領域に隣接して前記ソースパッドに電気的に接続されるウェルコンタクト領域は、超高濃度第２導電型領域からなってもよい。
本発明では、ウェル領域及びドリフト層のうちウェル領域の間にソースパッドに電気的に接続されるポリシリコン層が設けられる。このポリシリコン層にはゲートパッドが載置された層間絶縁膜が設けられる。このようなポリシリコン層を設けることで、ゲートパッドの下方領域において電位が異常に上昇することを防止できる。また、金属ではなくポリシリコンを用いることで、製造工程を困難にすることなく、また製造コストが高くなることも防止できる。
図１は、本発明の第１の実施の形態で用いられうる半導体装置の断面図である。 図２は、図１の一部を拡大して示した断面図である。 図３は、本発明の第１の実施の形態で用いられうる半導体装置の断面図であって、図１とは異なる箇所の断面図である。 図４は、本発明の第２の実施の形態で用いられうる半導体装置の断面図である。 図５は、本発明の第３の実施の形態で用いられうる半導体装置の断面図である。 図６は、本発明の第３の実施の形態の変形例で用いられうる半導体装置の断面図である。 図７は、本発明の第４の実施の形態で用いられうる半導体装置の断面図である。 図８は、本発明の第４の実施の形態の変形例で用いられうる半導体装置の断面図である。
第１の実施の形態
《構成》
本実施の形態では、一例として縦型のＭＯＳＦＥＴを用いて説明する。本実施の形態では、第１導電型をｎ型、第２導電型をｐ型として説明するが、このような態様に限られることはなく、第１導電型をｐ型、第２導電型をｎ型としてもよい。また、本実施の形態では、ワイドギャップ半導体として炭化ケイ素を用いて説明するが、このような態様に限られることはなく、ワイドギャップ半導体として窒化ガリウム等を用いてもよい。本実施の形態では、図１の上下方向（ワイドギャップ半導体装置の厚み方向）を上下方向と呼び、上下方向に直交する方向を面方向と呼ぶ。
図１に示すように、本実施の形態の炭化ケイ素半導体装置は、ｎ型の炭化ケイ素半導体基板１１と、炭化ケイ素半導体基板１１の第１の主面（上面）に設けられ、ｎ型の炭化ケイ素材料を用いたドリフト層１２と、ドリフト層１２に設けられたｐ型からなる複数のウェル領域２０と、ウェル領域２０に設けられたｎ型のソース領域３１，３２と、を有してもよい。ウェル領域２０は例えばドリフト層１２に対してｐ型の不純物を注入することで形成され、ソース領域３１，３２は例えばウェル領域２０に対してｎ型の不純物を注入することで形成されてもよい。炭化ケイ素半導体基板１１の第２の主面（下面）にドレイン電極９０が設けられてもよい。セルとして利用される領域の周縁外方には耐圧構造部が設けられてもよい。ドレイン電極９０としては、例えば、チタン、アルミニウム、ニッケル等を用いてもよい。
図２に示すように、炭化ケイ素半導体装置は、ウェル領域２０及びドリフト層１２のうちウェル領域２０の間に設けられたポリシリコン層１５０と、ポリシリコン層１５０に設けられた層間絶縁膜６５と、層間絶縁膜６５に設けられたゲートパッド１２０と、層間絶縁膜６５に設けられたコンタクトホール６９を介してポリシリコン層１５０に電気的に接続されたソースパッド１１０と、を有してもよい。
ソースパッド１１０の下方に位置する層間絶縁膜６５と、ウェル領域２０、ソース領域３１，３２及びドリフト層１２との間には、ゲート絶縁膜６０が設けられてもよい。ソース領域３１，３２の間のゲート絶縁膜６０にはゲート電極１２５が設けられてもよい。ゲート電極１２５はゲートパッド１２０と電気的に接続されてもよい。
ウェル領域２０とポリシリコン層１５０との間にフィールド絶縁膜６２が設けられてもよい。ウェル領域２０のうちフィールド絶縁膜６２とポリシリコン層１５０との面方向における境界の下方位置に、超高濃度ｐ型領域（ｐ＋＋）２６が設けられてもよい。ポリシリコン層１５０はフィールド絶縁膜６２に乗りあがって段差部を形成するようになってもよい。なお、本実施の形態のウェル領域２０における不純物濃度は例えば５×１０１６〜１×１０１９ｃｍ−３であり、超高濃度ｐ型領域（後述するウェルコンタクト領域２１も含む。）における不純物濃度は例えば２×１０１９〜１×１０２１ｃｍ−３である。
ポリシリコン層１５０はゲートパッド１２０の下方全体に設けられている必要はなく、図３に示すように、ゲートパッド１２０の下方であってもポリシリコン層１５０が設けられていない領域が存在してもよい。当該領域では、ウェル領域２０の上方にフィールド絶縁膜６２が設けられ、フィールド絶縁膜６２の上方に層間絶縁膜６５が設けられてもよい。
ドリフト層１２は、炭化ケイ素半導体基板１１の第１の主面にＣＶＤ法等により形成されてもよい。ドリフト層１２におけるｎ型の不純物濃度は、炭化ケイ素半導体基板１１におけるｎ型の不純物濃度よりも小さくなってもよく、ドリフト層１２は低濃度領域（ｎ−）となり、炭化ケイ素半導体基板１１はドリフト層１２よりも高濃度の領域（ｎ）となってもよい。ｎ型の不純物としては例えばＮやＰ等を用いることができ、ｐ型の不純物としては例えばＡｌやＢ等を用いることができる。本実施の形態のドリフト層１２における不純物濃度は例えば１×１０１４〜４×１０１６ｃｍ−３であり、炭化ケイ素半導体基板１１における不純物濃度は例えば１×１０１８〜３×１０１９ｃｍ−３である。
ゲートパッド１２０は例えばＡｌ等の金属によって形成され、ゲート電極１２５は例えばポリシリコン等によって形成されてもよい。ゲート電極１２５等の上面には層間絶縁膜６５が形成されてもよい。ゲート電極１２５は、ＣＶＤ法、フォトリソグラフィ技術等を用いて形成されてもよい。層間絶縁膜６５は、ＣＶＤ法等によって形成されてもよく、例えば二酸化ケイ素によって形成されてもよい。
ゲート電極１２５がポリシリコンから形成される場合には、ゲート電極１２５とポリシリコン層１５０とは同じポリシリコンから形成されてもよい。ポリシリコンとしては何ら不純物がドープされないアンドープドポリシリコンを用いることもできるが、リンやボロン等がドープされたドープドポリシリコンを用いることもできる。本実施の形態の「同じポリシリコン」とは、アンドープドポリシリコンであるのかドープドポリシリコンであるのか、またドープドポリシリコンにおいてドープされる不純物の種類やその濃度が同じことを意味しており、同時に作成されることは必要とされない。このため、例えば、ゲート電極１２５をポリシリコンで形成し、その後でポリシリコン層１５０を別途形成した場合であっても、ゲート電極１２５とポリシリコン層１５０で用いられているポリシリコンの種別（アンドープドポリシリコンであるのかドープドポリシリコンであるのか）や不純物の種類及び濃度が同じものであれば、同じポリシリコンとなる。
ゲート電極１２５とポリシリコン層１５０とは異なるポリシリコンから形成されてもよい。例えば、ゲート電極１２５がドープドポリシリコンから形成され、ポリシリコン層１５０がアンドープドポリシリコンから形成されてもよい。また、ゲート電極１２５及びポリシリコン層１５０が共にドープドポリシリコンから形成される場合であっても、ゲート電極１２５ではｎ型のドープドポリシリコンが用いられ、ポリシリコン層１５０ではｐ型のドープドポリシリコンが用いられてもよい。逆に、ゲート電極１２５ではｐ型のドープドポリシリコンが用いられ、ポリシリコン層１５０ではｎ型のドープドポリシリコンが用いられてもよい。また、ゲート電極１２５及びポリシリコン層１５０で用いられる不純物のｎ型又はｐ型が同じ場合であっても、その濃度が異なってもよく、ゲート電極１２５で用いられるドープドポリシリコンの不純物濃度が、ポリシリコン層１５０で用いられるドープドポリシリコンの不純物濃度よりも高くなってもよいし、逆に、ゲート電極１２５で用いられるドープドポリシリコンの不純物濃度が、ポリシリコン層１５０で用いられるドープドポリシリコンの不純物濃度よりも低くなってもよい。
図３に示すように、ポリシリコン層１５０が設けられていない断面では、ウェル領域２０にフィールド絶縁膜６２が設けられ、フィールド絶縁膜６２に層間絶縁膜６５が設けられ、層間絶縁膜６５にゲートパッド１２０が設けられてもよい。また、このような態様とは異なり、ゲートパッド１２０の下方全体にポリシリコン層１５０が設けられ、フィールド絶縁膜６２が設けられなくてもよい。
図２に示すように、ウェル領域２０のうちソース領域３１，３２に隣接してソースパッド１１０に電気的に接続される領域（以下「ウェルコンタクト領域２１」とも言う。）は、超高濃度ｐ型領域（ｐ＋＋）からなってもよい。ソース領域３１，３２は、ゲート電極１２５側に配置された高濃度ｎ型領域（ｎ＋）３１と、高濃度ｎ型領域（ｎ＋）３１に隣接して設けられた超高濃度ｎ型領域（ｎ＋＋）３２とを有してもよい。そして、超高濃度ｎ型領域（ｎ＋＋）３２に隣接してウェルコンタクト領域２１が設けられてもよい。ソース領域３１，３２の超高濃度ｎ型領域（ｎ＋＋）３２及びウェルコンタクト領域２１とソースパッド１１０との間には、ニッケル、チタン又はニッケル若しくはチタンを含有する合金からなる金属層４０が設けられてもよい。なお、本実施の形態における高濃度ｎ型領域（ｎ＋）における不純物濃度は例えば１×１０１８〜２×１０１９ｃｍ−３であり、超高濃度ｎ型領域（ｎ＋＋）における不純物濃度は例えば２×１０１９〜１×１０２１ｃｍ−３である。また、高濃度ｎ型領域（ｎ＋）３１を設けず、当該領域についても超高濃度ｎ型領域（ｎ＋＋）３２で代用することにしてもよい。
ウェル領域２０の深さは、その底面がドリフト層１２の底面より高い位置に位置づけられており、ドリフト層１２内にウェル領域２０が設けられてもよい。また、ソース領域３１，３２の深さは、その底面がウェル領域２０の底面より高い位置に位置づけられており、ウェル領域２０内にソース領域３１，３２が形成されてもよい。また、ウェルコンタクト領域２１の深さは、その底面がウェルコンタクト領域２１以外のウェル領域２０の底面より高い位置に位置づけられてもよい。
図２に示すウェル領域２０の間に設けられたポリシリコン層１５０とドリフト層１２はショットキー接触してもよい。他方、ソース領域３１，３２の超高濃度ｎ型領域（ｎ＋＋）３２はソースパッド１１０の下方に設けられた金属層４０とオーミック接触してもよい。また、超高濃度ｐ型領域（ｐ＋＋）であるウェルコンタクト領域２１もソースパッド１１０の下方に設けられた金属層４０とオーミック接触してもよい。
《作用・効果》
次に、上述した構成からなる本実施の形態による作用・効果の一例について説明する。なお、「作用・効果」で説明するあらゆる態様を、上記構成で採用することができる。
本実施の形態において、図２に示すように、ウェル領域２０及びドリフト層１２のうちウェル領域２０の間にソースパッド１１０に電気的に接続されたポリシリコン層１５０が設けられ、このポリシリコン層１５０に層間絶縁膜６５が設けられ、層間絶縁膜６５にゲートパッド１２０が設けられる態様を採用した場合には、ゲートパッド１２０の下方領域において電位が異常に上昇することを防止できる。
ソースパッド１１０の下方全体にｐ型のウェル領域２０を設けた場合には、シート抵抗が１ｋΩ／□以上となるのに対して、ポリシリコン層１５０としてドープドポリシリコンを用いた場合には、シート抵抗を１０数Ω／□程度とすることができることから、ウェル領域２０で電位が上昇することを抑えることができる。
また、炭化ケイ素においてｎ型の不純物を含有する領域及びｐ型の不純物を含有する領域に対して同一の金属が接触している場合のｐ型の不純物を含有する領域に対する接触抵抗と比較すると、ドープドポリシリコンと金属との接触抵抗はかなり低くなることから、この点からもウェル領域２０で電位が上昇することを抑えることができる。
また、仮にゲートパッド下方の層間絶縁膜下方に金属材料からなるショットキー電極を用いた場合には、製造方法がかなり煩雑なものとのなり、製造コストがかなり高くなってしまう。他方、ゲートパッド下方の層間絶縁膜下方にポリシリコン層１５０を設ける場合には、その製造工程は容易なものとなる点で有益である。
ゲート電極１２５がポリシリコンから形成される場合であって、ゲート電極１２５とポリシリコン層１５０とは同じポリシリコンから形成される場合には、ゲート電極１２５を形成する際にポリシリコン層１５０も形成することができることから、製造工程を極めて容易なものにすることができる。つまり、ソース領域３１，３２を含むセル部におけるポリシリコンからなるゲート電極１２５を成膜する際に、ポリシリコン層１５０を形成すればよく、従前から用いられている製造工程と同様の製造工程を採用することができる点で極めて有益である。
ゲート電極１２５及びポリシリコン層１５０を形成した後で、層間絶縁膜６５を成膜し、成膜された層間絶縁膜６５にゲートパッド１２０とゲート電極１２５とを接続するためのゲートコンタクトホールを形成する際に、ポリシリコン層１５０の上方に位置する層間絶縁膜６５にもコンタクトホール６９を形成してもよい。その後で、ゲートパッド１２０及びソースパッド１１０を形成し、ゲートコンタクトホールを介してゲートパッド１２０とゲート電極１２５が電気的に接続され、コンタクトホール６９を介してソースパッド１１０とポリシリコン層１５０が電気的に接続されてもよい。
なお、ゲート電極１２５としてはドープドポリシリコンを用いることが多いことから、ポリシリコン層１５０としてドープドポリシリコンを用いることは有益である。
第２の実施の形態
次に、本発明の第２の実施の形態について説明する。
本実施の形態では、図４に示すように、ウェル領域２０の間のドリフト層１２において、第２導電型領域であるｐ型領域１２０，１２１が所定の間隔で設けられている。本実施の形態では、ｐ型領域１２０，１２１のうちポリシリコン層１５０との接触領域は、超高濃度ｐ型領域（ｐ＋＋）１２０から形成されてもよい。その他については、第１の実施の形態と同様であり、第１の実施の形態で採用したあらゆる構成を第２の実施の形態でも採用することができる。第１の実施の形態で説明した部材に対しては同じ符号を付して説明する。
本実施の形態では、ポリシリコン層１５０とドリフト層１２とがショットキー接触をし、ポリシリコン層１５０とｐ型領域１２０，１２１の超高濃度ｐ型領域１２１とがオーミック接触をしてもよい。この態様を採用することで、ＪＢＳ構造を採用することができる。
ポリシリコン層１５０としてドープドポリシリコンを用いた場合、特にｎ型のドープドポリシリコンを用いた場合には、ショットキー障壁φBが低くなりすぎることがある。この点、ＪＢＳ構造を採用することでショットキー障壁φBが低くなる点を補うことができる。特にＪＢＳ構造のピッチを短くする、つまりｐ型領域１２０，１２１の面方向における間隔を狭くする（例えば１〜１０μｍ程の間隔にする）ことで、ショットキー障壁φBが低くなる点をより確実に補うことができる。
本実施の形態のようなＪＢＳ構造を採用する場合には、例えば次のような製造方法を採用することも考えられる。
ｐ型の不純物イオンを注入する等して、高濃度ｐ型領域１２０及び超高濃度ｐ型領域１２１を有するｐ型領域１２０，１２１を形成することでＪＢＳ構造を形成する。次に、ポリシリコンを成膜する工程まで行い、ポリシリコンのうちゲート電極１２５になる部分を残し、ポリシリコン層１５０が設けられる部分を除去してフィールド開口を行う。
その後で、ポリシリコン層１５０をＪＢＳ構造の上面に形成する。ゲート電極１２５では、ポリシリコン層１５０を形成するポリシリコンがさらに積層されてもよいし、当該ポリシリコンが積層された後残らないように、例えば酸化膜で予めマスクをした後、ポリシリコン層１５０を成膜し、パターニングしてからマスクを除去してもよい。
その後、層間絶縁膜６５を成膜する。成膜された層間絶縁膜６５にゲートコンタクトホールを形成する際にポリシリコン層１５０の上方に位置する層間絶縁膜６５にもコンタクトホール６９を形成する。
その後、ゲートパッド１２０及びソースパッド１１０を形成し、ゲートコンタクトホールを介してゲートパッド１２０とゲート電極１２５が電気的に接続され、コンタクトホール６９を介してソースパッド１１０とポリシリコン層１５０が電気的に接続される。
第３の実施の形態
次に、本発明の第３の実施の形態について説明する。
本実施の形態では、図５に示すように、ポリシリコン層１５０が、ドリフト層１２に接触するアンドープドポリシリコン層１５１と、アンドープドポリシリコン層１５１に設けられたドープドポリシリコン層１５２とを有している。上記各実施の形態で採用したあらゆる構成を第３の実施の形態でも採用することができる。上記各実施の形態で説明した部材に対しては同じ符号を付して説明する。
前述したように、ポリシリコン層１５０としてドープドポリシリコンを用いた場合、特にｎ型のドープドポリシリコンを用いた場合には、ショットキー障壁φBが低くなりすぎることがある。この点、本実施の形態では、ドリフト層１２に接触する層をアンドープドポリシリコン層１５１とすることから、ショットキー障壁φBが低くなりすぎることを防止できる。
前述したように、本実施の形態では、上記各実施の形態の態様を採用することができる。このため、図６に示すように、第２の実施の形態のようなＪＢＳ構造を採用することもできる。つまり、ポリシリコン層１５０とドリフト層１２とがショットキー接触をし、ポリシリコン層１５０とｐ型領域１２０，１２１の超高濃度ｐ型領域１２１とがオーミック接触することで、ＪＢＳ構造を形成するようにしてもよい。この態様を採用した場合には、より確実にショットキー障壁φBが低くなりすぎること防止できる。また、第２の実施の形態で述べたように、超高濃度ｐ型領域の間隔を狭くする態様を採用した場合であっても、ショットキー障壁φBが低くなりすぎることを防止できる。
本実施の形態において第２の実施の形態で示したようなＪＢＳ構造を採用する場合には、例えば次のような製造方法を採用することも考えられる。
ｐ型の不純物イオンを注入する等して、高濃度ｐ型領域１２０及び超高濃度ｐ型領域１２１を有するｐ型領域１２０，１２１を形成することでＪＢＳ構造を形成する。次に、ポリシリコンを成膜する工程まで行い、ポリシリコンのうちゲート電極１２５になる部分を残し、ポリシリコン層１５０が設けられる部分を除去してフィールド開口を行う。
その後で、アンドープドポリシリコン層１５１を形成する。その後で、アンドープドポリシリコン層１５１にドープドポリシリコン層１５２を形成する。この際、ゲート電極１２５では、ポリシリコン層１５０を形成するアンドープドポリシリコン層１５１とドープドポリシリコン層１５２が順次形成されてもよいが、アンドープドポリシリコン層１５１による影響を抑制するためにゲート電極１２５に形成されたアンドープドポリシリコン層１５１をエッチング等で除去してもよい。また、ゲート電極１２５のうちゲートパッド１２０と接触する領域だけでアンドープドポリシリコン層１５１が形成されないようにしてもよく、例えばゲート電極１２５のうちゲートパッド１２０と接触する領域だけでアンドープドポリシリコン層１５１を除去してもよい。
また、アンドープドポリシリコン層１５１とドープドポリシリコン層１５２の合計に相当する膜厚のアンドープドポリシリコン層を成膜した後、ドープドポリシリコン層１５２に相当する部分にだけ、例えばイオン注入を行ってドーピングすることにしてもよい。
第４の実施の形態
次に、本発明の第４の実施の形態について説明する。
本実施の形態では、図７に示すように、ポリシリコン層１５０が、ドリフト層１２に接触する低ドープドポリシリコン層１５３と、低ドープドポリシリコン層１５３に設けられ、低ドープドポリシリコン層１５３の不純物濃度よりも不純物濃度の高い高ドープドポリシリコン層１５４とを有している。上記各実施の形態で採用したあらゆる構成を第４の実施の形態でも採用することができる。上記各実施の形態で説明した部材に対しては同じ符号を付して説明する。なお、低ドープドポリシリコン層１５３における不純物濃度は例えば１×１０１５〜５×１０１８ｃｍ−３であり、高ドープドポリシリコン層１５４における不純物濃度は例えば５×１０１８〜１×１０２１ｃｍ−３である。
本実施の形態でも、第３の実施の形態と類似した効果を得ることができ、ドリフト層１２に接触する層を低ドープドポリシリコン層１５３とすることから、ショットキー障壁φBが低くなりすぎることを防止できる。
前述したように、本実施の形態では、上記各実施の形態の態様を採用することができる。このため、図８に示すように、第２の実施の形態のようなＪＢＳ構造を採用することもできる。つまり、ポリシリコン層１５０とドリフト層１２とがショットキー接触をし、ポリシリコン層１５０とｐ型領域１２０，１２１の超高濃度ｐ型領域１２１とがオーミック接触することで、ＪＢＳ構造を形成するようにしてもよい。この態様を採用した場合には、より確実にショットキー障壁φBが低くなりすぎること防止できる。また、第２の実施の形態で述べたように、ｐ型領域１２０，１２１の間隔を狭くする態様を採用しない場合であっても、ショットキー障壁φBが低くなりすぎることを防止できる。
上述した各実施の形態の記載及び図面の開示は、請求の範囲に記載された発明を説明するための一例に過ぎず、上述した実施の形態の記載又は図面の開示によって請求の範囲に記載された発明が限定されることはない。また、出願当初の請求項の記載はあくまでも一例であり、明細書、図面等の記載に基づき、請求項の記載を適宜変更することもできる。
１２ ドリフト層
２０ ウェル領域
２１ ウェルコンタクト領域
２６ 超高濃度ｐ型領域（超高濃度第２導電型領域）
６２ フィールド絶縁膜
６５ 層間絶縁膜
１１０ ソースパッド
１２０ ゲートパッド
１５０ ポリシリコン層
１５１ アンドープドポリシリコン層
１５２ ドープドポリシリコン層
１５３ 低ドープドポリシリコン層
１５４ 高ドープドポリシリコン層

Claims (10)

  1. 第１導電型のドリフト層と、
    前記ドリフト層に形成された第２導電型からなる複数のウェル領域と、
    前記ウェル領域及び前記ドリフト層のうち前記ウェル領域の間に設けられたポリシリコン層と、
    前記ポリシリコン層に設けられた層間絶縁膜と、
    前記層間絶縁膜に設けられたゲートパッドと、
    前記ポリシリコン層に電気的に接続されたソースパッドと、
    を備えることを特徴とするワイドギャップ半導体装置。
  2. 前記ウェル領域の間には、第２導電型領域が所定の間隔で設けられていることを特徴とする請求項１に記載のワイドギャップ半導体装置。
  3. 前記第２導電型領域のうち前記ポリシリコン層との接触領域は超高濃度第２導電型領域からなることを特徴とする請求項２に記載のワイドギャップ半導体装置。
  4. 前記ポリシリコン層と前記ドリフト層はショットキー接触することを特徴とする請求項１に記載のワイドギャップ半導体装置。
  5. 前記ポリシリコン層は、前記ドリフト層に設けられたアンドープドポリシリコン層と、前記アンドープドポリシリコン層に設けられたドープドポリシリコン層とを有していることを特徴とする請求項１に記載のワイドギャップ半導体装置。
  6. 前記ポリシリコン層は、前記ドリフト層に設けられた低ドープドポリシリコン層と、前記低ドープドポリシリコン層に設けられ、前記低ドープドポリシリコン層の不純物濃度よりも不純物濃度の高い高ドープドポリシリコン層とを有していることを特徴とする請求項１に記載のワイドギャップ半導体装置。
  7. 前記ウェル領域と前記ポリシリコン層との間に設けられたフィールド絶縁膜をさらに備えることを特徴とする請求項１に記載のワイドギャップ半導体装置。
  8. 前記ウェル領域のうち前記フィールド絶縁膜と前記ポリシリコン層との面方向における境界の下方位置に、超高濃度第２導電型領域が設けられることを特徴とする請求項７に記載のワイドギャップ半導体装置。
  9. 前記ゲート電極は前記ポリシリコン層を構成するポリシリコンからなることを特徴とする請求項１に記載のワイドギャップ半導体装置。
  10. 前記ウェル領域にソース領域が設けられ、
    前記ウェル領域のうち、前記ソース領域に隣接して前記ソースパッドに電気的に接続されるウェルコンタクト領域は、超高濃度第２導電型領域からなることを特徴とする請求項１に記載のワイドギャップ半導体装置。

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