WO2019092871A1 - ワイドギャップ半導体装置 - Google Patents

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Abstract

ワイドギャップ半導体装置は、第1導電型のワイドギャップ半導体材料を用いたドリフト層12と、前記ドリフト層12に形成された第2導電型からなる複数のウェル領域20と、前記ウェル領域20及び前記ドリフト層12のうち前記ウェル領域20の間に設けられたポリシリコン層150と、前記ポリシリコン層150に設けられた層間絶縁膜65と、前記層間絶縁膜65に設けられたゲートパッド120と、前記ポリシリコン層150に電気的に接続されたソースパッド110と、を有する。

Description

ワイドギャップ半導体装置

 本発明は、第1導電型のドリフト層と、ドリフト層に設けられた第2導電型からなるウェル領域と、を有するワイドギャップ半導体装置に関する。

 ゲートパッドの下方領域にはp型等の第2導電型からなるウェル領域が設けられることが一般的である。SiC等のワイドギャップ半導体からなるMOSFETの場合には、スイッチング時の変位電流のために、ゲートパッド下の当該ウェル領域の電位が異常に上昇する場合があった。この点、国際公開公報2012/001837では、ゲートパッドの下方領域の第2導電型からなるウェル領域の電位上昇の一因として、当該ウェル領域のシート抵抗が高いことが挙げられている。

 他方、特開2015-56543号公報では、金属材料からなるショットキー電極をゲートパッドの下方領域に設けることが提案されている。しかしながら、金属材料からなるショットキー電極を用いた場合には、その製造方法がかなり煩雑なものとなり、製造コストがかなり高くなってしまう。

 本発明は、ゲートパッドの下方領域において電位が異常に上昇することを防止でき、また金属材料からなるショットキー電極を用いた場合のような不都合の発生しない半導体装置を提供する。

[概念1]
 本発明によるワイドギャップ半導体装置は、
 第1導電型のドリフト層と、
 前記ドリフト層に形成された第2導電型からなる複数のウェル領域と、
 前記ウェル領域及び前記ドリフト層のうち前記ウェル領域の間に設けられたポリシリコン層と、
 前記ポリシリコン層に設けられた層間絶縁膜と、
 前記層間絶縁膜に設けられたゲートパッドと、
 前記ポリシリコン層に電気的に接続されたソースパッドと、
 を備えてよい。

[概念2]
 本発明の概念1によるワイドギャップ半導体装置において、
 前記ウェル領域の間には、第2導電型領域が所定の間隔で設けられてもよい。

[概念3]
 本発明の概念2によるワイドギャップ半導体装置において、
 前記第2導電型領域のうち前記ポリシリコン層との接触領域は超高濃度第2導電型領域からなってもよい。

[概念4]
 本発明の概念1乃至3のいずれか1つによるワイドギャップ半導体装置において、
 前記ポリシリコン層と前記ドリフト層はショットキー接触してもよい。

[概念5]
 本発明の概念1乃至4のいずれか1つによるワイドギャップ半導体装置において、
 前記ポリシリコン層は、前記ドリフト層に設けられたアンドープドポリシリコン層と、前記アンドープドポリシリコン層に設けられたドープドポリシリコン層とを有してもよい。

[概念6]
 本発明の概念1乃至4のいずれか1つによるワイドギャップ半導体装置において、
 前記ポリシリコン層は、前記ドリフト層に設けられた低ドープドポリシリコン層と、前記低ドープドポリシリコン層に設けられ、前記低ドープドポリシリコン層の不純物濃度よりも不純物濃度の高い高ドープドポリシリコン層とを有してもよい。

[概念7]
 本発明の概念1乃至6のいずれか1つによるワイドギャップ半導体装置において、
 前記ウェル領域と前記ポリシリコン層との間に設けられたフィールド絶縁膜をさらに備えてもよい。

[概念8]
 本発明の概念7によるワイドギャップ半導体装置において、
 前記ウェル領域のうち前記フィールド絶縁膜と前記ポリシリコン層との面方向における境界の下方位置に、超高濃度第2導電型領域が設けられてもよい。

[概念9]
 本発明の概念1乃至8のいずれか1つによるワイドギャップ半導体装置において、
 前記ゲート電極は前記ポリシリコン層を構成するポリシリコンからなってもよい。

[概念10]
 本発明の概念1乃至9のいずれか1つによるワイドギャップ半導体装置において、
 前記ウェル領域にソース領域が設けられ、
 前記ウェル領域のうち、前記ソース領域に隣接して前記ソースパッドに電気的に接続されるウェルコンタクト領域は、超高濃度第2導電型領域からなってもよい。

 本発明では、ウェル領域及びドリフト層のうちウェル領域の間にソースパッドに電気的に接続されるポリシリコン層が設けられる。このポリシリコン層にはゲートパッドが載置された層間絶縁膜が設けられる。このようなポリシリコン層を設けることで、ゲートパッドの下方領域において電位が異常に上昇することを防止できる。また、金属ではなくポリシリコンを用いることで、製造工程を困難にすることなく、また製造コストが高くなることも防止できる。

図1は、本発明の第1の実施の形態で用いられうる半導体装置の断面図である。 図2は、図1の一部を拡大して示した断面図である。 図3は、本発明の第1の実施の形態で用いられうる半導体装置の断面図であって、図1とは異なる箇所の断面図である。 図4は、本発明の第2の実施の形態で用いられうる半導体装置の断面図である。 図5は、本発明の第3の実施の形態で用いられうる半導体装置の断面図である。 図6は、本発明の第3の実施の形態の変形例で用いられうる半導体装置の断面図である。 図7は、本発明の第4の実施の形態で用いられうる半導体装置の断面図である。 図8は、本発明の第4の実施の形態の変形例で用いられうる半導体装置の断面図である。

第1の実施の形態
《構成》
 本実施の形態では、一例として縦型のMOSFETを用いて説明する。本実施の形態では、第1導電型をn型、第2導電型をp型として説明するが、このような態様に限られることはなく、第1導電型をp型、第2導電型をn型としてもよい。また、本実施の形態では、ワイドギャップ半導体として炭化ケイ素を用いて説明するが、このような態様に限られることはなく、ワイドギャップ半導体として窒化ガリウム等を用いてもよい。本実施の形態では、図1の上下方向(ワイドギャップ半導体装置の厚み方向)を上下方向と呼び、上下方向に直交する方向を面方向と呼ぶ。

 図1に示すように、本実施の形態の炭化ケイ素半導体装置は、n型の炭化ケイ素半導体基板11と、炭化ケイ素半導体基板11の第1の主面(上面)に設けられ、n型の炭化ケイ素材料を用いたドリフト層12と、ドリフト層12に設けられたp型からなる複数のウェル領域20と、ウェル領域20に設けられたn型のソース領域31,32と、を有してもよい。ウェル領域20は例えばドリフト層12に対してp型の不純物を注入することで形成され、ソース領域31,32は例えばウェル領域20に対してn型の不純物を注入することで形成されてもよい。炭化ケイ素半導体基板11の第2の主面(下面)にドレイン電極90が設けられてもよい。セルとして利用される領域の周縁外方には耐圧構造部が設けられてもよい。ドレイン電極90としては、例えば、チタン、アルミニウム、ニッケル等を用いてもよい。

 図2に示すように、炭化ケイ素半導体装置は、ウェル領域20及びドリフト層12のうちウェル領域20の間に設けられたポリシリコン層150と、ポリシリコン層150に設けられた層間絶縁膜65と、層間絶縁膜65に設けられたゲートパッド120と、層間絶縁膜65に設けられたコンタクトホール69を介してポリシリコン層150に電気的に接続されたソースパッド110と、を有してもよい。

 ソースパッド110の下方に位置する層間絶縁膜65と、ウェル領域20、ソース領域31,32及びドリフト層12との間には、ゲート絶縁膜60が設けられてもよい。ソース領域31,32の間のゲート絶縁膜60にはゲート電極125が設けられてもよい。ゲート電極125はゲートパッド120と電気的に接続されてもよい。

 ウェル領域20とポリシリコン層150との間にフィールド絶縁膜62が設けられてもよい。ウェル領域20のうちフィールド絶縁膜62とポリシリコン層150との面方向における境界の下方位置に、超高濃度p型領域(p++)26が設けられてもよい。ポリシリコン層150はフィールド絶縁膜62に乗りあがって段差部を形成するようになってもよい。なお、本実施の形態のウェル領域20における不純物濃度は例えば5×1016~1×1019cm-3であり、超高濃度p型領域(後述するウェルコンタクト領域21も含む。)における不純物濃度は例えば2×1019~1×1021cm-3である。

 ポリシリコン層150はゲートパッド120の下方全体に設けられている必要はなく、図3に示すように、ゲートパッド120の下方であってもポリシリコン層150が設けられていない領域が存在してもよい。当該領域では、ウェル領域20の上方にフィールド絶縁膜62が設けられ、フィールド絶縁膜62の上方に層間絶縁膜65が設けられてもよい。

 ドリフト層12は、炭化ケイ素半導体基板11の第1の主面にCVD法等により形成されてもよい。ドリフト層12におけるn型の不純物濃度は、炭化ケイ素半導体基板11におけるn型の不純物濃度よりも小さくなってもよく、ドリフト層12は低濃度領域(n)となり、炭化ケイ素半導体基板11はドリフト層12よりも高濃度の領域(n)となってもよい。n型の不純物としては例えばNやP等を用いることができ、p型の不純物としては例えばAlやB等を用いることができる。本実施の形態のドリフト層12における不純物濃度は例えば1×1014~4×1016cm-3であり、炭化ケイ素半導体基板11における不純物濃度は例えば1×1018~3×1019cm-3である。

 ゲートパッド120は例えばAl等の金属によって形成され、ゲート電極125は例えばポリシリコン等によって形成されてもよい。ゲート電極125等の上面には層間絶縁膜65が形成されてもよい。ゲート電極125は、CVD法、フォトリソグラフィ技術等を用いて形成されてもよい。層間絶縁膜65は、CVD法等によって形成されてもよく、例えば二酸化ケイ素によって形成されてもよい。

 ゲート電極125がポリシリコンから形成される場合には、ゲート電極125とポリシリコン層150とは同じポリシリコンから形成されてもよい。ポリシリコンとしては何ら不純物がドープされないアンドープドポリシリコンを用いることもできるが、リンやボロン等がドープされたドープドポリシリコンを用いることもできる。本実施の形態の「同じポリシリコン」とは、アンドープドポリシリコンであるのかドープドポリシリコンであるのか、またドープドポリシリコンにおいてドープされる不純物の種類やその濃度が同じことを意味しており、同時に作成されることは必要とされない。このため、例えば、ゲート電極125をポリシリコンで形成し、その後でポリシリコン層150を別途形成した場合であっても、ゲート電極125とポリシリコン層150で用いられているポリシリコンの種別(アンドープドポリシリコンであるのかドープドポリシリコンであるのか)や不純物の種類及び濃度が同じものであれば、同じポリシリコンとなる。

 ゲート電極125とポリシリコン層150とは異なるポリシリコンから形成されてもよい。例えば、ゲート電極125がドープドポリシリコンから形成され、ポリシリコン層150がアンドープドポリシリコンから形成されてもよい。また、ゲート電極125及びポリシリコン層150が共にドープドポリシリコンから形成される場合であっても、ゲート電極125ではn型のドープドポリシリコンが用いられ、ポリシリコン層150ではp型のドープドポリシリコンが用いられてもよい。逆に、ゲート電極125ではp型のドープドポリシリコンが用いられ、ポリシリコン層150ではn型のドープドポリシリコンが用いられてもよい。また、ゲート電極125及びポリシリコン層150で用いられる不純物のn型又はp型が同じ場合であっても、その濃度が異なってもよく、ゲート電極125で用いられるドープドポリシリコンの不純物濃度が、ポリシリコン層150で用いられるドープドポリシリコンの不純物濃度よりも高くなってもよいし、逆に、ゲート電極125で用いられるドープドポリシリコンの不純物濃度が、ポリシリコン層150で用いられるドープドポリシリコンの不純物濃度よりも低くなってもよい。

 図3に示すように、ポリシリコン層150が設けられていない断面では、ウェル領域20にフィールド絶縁膜62が設けられ、フィールド絶縁膜62に層間絶縁膜65が設けられ、層間絶縁膜65にゲートパッド120が設けられてもよい。また、このような態様とは異なり、ゲートパッド120の下方全体にポリシリコン層150が設けられ、フィールド絶縁膜62が設けられなくてもよい。

 図2に示すように、ウェル領域20のうちソース領域31,32に隣接してソースパッド110に電気的に接続される領域(以下「ウェルコンタクト領域21」とも言う。)は、超高濃度p型領域(p++)からなってもよい。ソース領域31,32は、ゲート電極125側に配置された高濃度n型領域(n)31と、高濃度n型領域(n)31に隣接して設けられた超高濃度n型領域(n++)32とを有してもよい。そして、超高濃度n型領域(n++)32に隣接してウェルコンタクト領域21が設けられてもよい。ソース領域31,32の超高濃度n型領域(n++)32及びウェルコンタクト領域21とソースパッド110との間には、ニッケル、チタン又はニッケル若しくはチタンを含有する合金からなる金属層40が設けられてもよい。なお、本実施の形態における高濃度n型領域(n)における不純物濃度は例えば1×1018~2×1019cm-3であり、超高濃度n型領域(n++)における不純物濃度は例えば2×1019~1×1021cm-3である。また、高濃度n型領域(n)31を設けず、当該領域についても超高濃度n型領域(n++)32で代用することにしてもよい。

 ウェル領域20の深さは、その底面がドリフト層12の底面より高い位置に位置づけられており、ドリフト層12内にウェル領域20が設けられてもよい。また、ソース領域31,32の深さは、その底面がウェル領域20の底面より高い位置に位置づけられており、ウェル領域20内にソース領域31,32が形成されてもよい。また、ウェルコンタクト領域21の深さは、その底面がウェルコンタクト領域21以外のウェル領域20の底面より高い位置に位置づけられてもよい。

 図2に示すウェル領域20の間に設けられたポリシリコン層150とドリフト層12はショットキー接触してもよい。他方、ソース領域31,32の超高濃度n型領域(n++)32はソースパッド110の下方に設けられた金属層40とオーミック接触してもよい。また、超高濃度p型領域(p++)であるウェルコンタクト領域21もソースパッド110の下方に設けられた金属層40とオーミック接触してもよい。

《作用・効果》
 次に、上述した構成からなる本実施の形態による作用・効果の一例について説明する。なお、「作用・効果」で説明するあらゆる態様を、上記構成で採用することができる。

 本実施の形態において、図2に示すように、ウェル領域20及びドリフト層12のうちウェル領域20の間にソースパッド110に電気的に接続されたポリシリコン層150が設けられ、このポリシリコン層150に層間絶縁膜65が設けられ、層間絶縁膜65にゲートパッド120が設けられる態様を採用した場合には、ゲートパッド120の下方領域において電位が異常に上昇することを防止できる。

 ソースパッド110の下方全体にp型のウェル領域20を設けた場合には、シート抵抗が1kΩ/□以上となるのに対して、ポリシリコン層150としてドープドポリシリコンを用いた場合には、シート抵抗を10数Ω/□程度とすることができることから、ウェル領域20で電位が上昇することを抑えることができる。

 また、炭化ケイ素においてn型の不純物を含有する領域及びp型の不純物を含有する領域に対して同一の金属が接触している場合のp型の不純物を含有する領域に対する接触抵抗と比較すると、ドープドポリシリコンと金属との接触抵抗はかなり低くなることから、この点からもウェル領域20で電位が上昇することを抑えることができる。

 また、仮にゲートパッド下方の層間絶縁膜下方に金属材料からなるショットキー電極を用いた場合には、製造方法がかなり煩雑なものとのなり、製造コストがかなり高くなってしまう。他方、ゲートパッド下方の層間絶縁膜下方にポリシリコン層150を設ける場合には、その製造工程は容易なものとなる点で有益である。

 ゲート電極125がポリシリコンから形成される場合であって、ゲート電極125とポリシリコン層150とは同じポリシリコンから形成される場合には、ゲート電極125を形成する際にポリシリコン層150も形成することができることから、製造工程を極めて容易なものにすることができる。つまり、ソース領域31,32を含むセル部におけるポリシリコンからなるゲート電極125を成膜する際に、ポリシリコン層150を形成すればよく、従前から用いられている製造工程と同様の製造工程を採用することができる点で極めて有益である。

 ゲート電極125及びポリシリコン層150を形成した後で、層間絶縁膜65を成膜し、成膜された層間絶縁膜65にゲートパッド120とゲート電極125とを接続するためのゲートコンタクトホールを形成する際に、ポリシリコン層150の上方に位置する層間絶縁膜65にもコンタクトホール69を形成してもよい。その後で、ゲートパッド120及びソースパッド110を形成し、ゲートコンタクトホールを介してゲートパッド120とゲート電極125が電気的に接続され、コンタクトホール69を介してソースパッド110とポリシリコン層150が電気的に接続されてもよい。

 なお、ゲート電極125としてはドープドポリシリコンを用いることが多いことから、ポリシリコン層150としてドープドポリシリコンを用いることは有益である。

第2の実施の形態
 次に、本発明の第2の実施の形態について説明する。

 本実施の形態では、図4に示すように、ウェル領域20の間のドリフト層12において、第2導電型領域であるp型領域120,121が所定の間隔で設けられている。本実施の形態では、p型領域120,121のうちポリシリコン層150との接触領域は、超高濃度p型領域(p++)120から形成されてもよい。その他については、第1の実施の形態と同様であり、第1の実施の形態で採用したあらゆる構成を第2の実施の形態でも採用することができる。第1の実施の形態で説明した部材に対しては同じ符号を付して説明する。

 本実施の形態では、ポリシリコン層150とドリフト層12とがショットキー接触をし、ポリシリコン層150とp型領域120,121の超高濃度p型領域121とがオーミック接触をしてもよい。この態様を採用することで、JBS構造を採用することができる。

 ポリシリコン層150としてドープドポリシリコンを用いた場合、特にn型のドープドポリシリコンを用いた場合には、ショットキー障壁φBが低くなりすぎることがある。この点、JBS構造を採用することでショットキー障壁φBが低くなる点を補うことができる。特にJBS構造のピッチを短くする、つまりp型領域120,121の面方向における間隔を狭くする(例えば1~10μm程の間隔にする)ことで、ショットキー障壁φBが低くなる点をより確実に補うことができる。

 本実施の形態のようなJBS構造を採用する場合には、例えば次のような製造方法を採用することも考えられる。

 p型の不純物イオンを注入する等して、高濃度p型領域120及び超高濃度p型領域121を有するp型領域120,121を形成することでJBS構造を形成する。次に、ポリシリコンを成膜する工程まで行い、ポリシリコンのうちゲート電極125になる部分を残し、ポリシリコン層150が設けられる部分を除去してフィールド開口を行う。

 その後で、ポリシリコン層150をJBS構造の上面に形成する。ゲート電極125では、ポリシリコン層150を形成するポリシリコンがさらに積層されてもよいし、当該ポリシリコンが積層された後残らないように、例えば酸化膜で予めマスクをした後、ポリシリコン層150を成膜し、パターニングしてからマスクを除去してもよい。

 その後、層間絶縁膜65を成膜する。成膜された層間絶縁膜65にゲートコンタクトホールを形成する際にポリシリコン層150の上方に位置する層間絶縁膜65にもコンタクトホール69を形成する。

 その後、ゲートパッド120及びソースパッド110を形成し、ゲートコンタクトホールを介してゲートパッド120とゲート電極125が電気的に接続され、コンタクトホール69を介してソースパッド110とポリシリコン層150が電気的に接続される。

第3の実施の形態
 次に、本発明の第3の実施の形態について説明する。

 本実施の形態では、図5に示すように、ポリシリコン層150が、ドリフト層12に接触するアンドープドポリシリコン層151と、アンドープドポリシリコン層151に設けられたドープドポリシリコン層152とを有している。上記各実施の形態で採用したあらゆる構成を第3の実施の形態でも採用することができる。上記各実施の形態で説明した部材に対しては同じ符号を付して説明する。

 前述したように、ポリシリコン層150としてドープドポリシリコンを用いた場合、特にn型のドープドポリシリコンを用いた場合には、ショットキー障壁φBが低くなりすぎることがある。この点、本実施の形態では、ドリフト層12に接触する層をアンドープドポリシリコン層151とすることから、ショットキー障壁φBが低くなりすぎることを防止できる。

 前述したように、本実施の形態では、上記各実施の形態の態様を採用することができる。このため、図6に示すように、第2の実施の形態のようなJBS構造を採用することもできる。つまり、ポリシリコン層150とドリフト層12とがショットキー接触をし、ポリシリコン層150とp型領域120,121の超高濃度p型領域121とがオーミック接触することで、JBS構造を形成するようにしてもよい。この態様を採用した場合には、より確実にショットキー障壁φBが低くなりすぎること防止できる。また、第2の実施の形態で述べたように、超高濃度p型領域の間隔を狭くする態様を採用した場合であっても、ショットキー障壁φBが低くなりすぎることを防止できる。

 本実施の形態において第2の実施の形態で示したようなJBS構造を採用する場合には、例えば次のような製造方法を採用することも考えられる。

 p型の不純物イオンを注入する等して、高濃度p型領域120及び超高濃度p型領域121を有するp型領域120,121を形成することでJBS構造を形成する。次に、ポリシリコンを成膜する工程まで行い、ポリシリコンのうちゲート電極125になる部分を残し、ポリシリコン層150が設けられる部分を除去してフィールド開口を行う。

 その後で、アンドープドポリシリコン層151を形成する。その後で、アンドープドポリシリコン層151にドープドポリシリコン層152を形成する。この際、ゲート電極125では、ポリシリコン層150を形成するアンドープドポリシリコン層151とドープドポリシリコン層152が順次形成されてもよいが、アンドープドポリシリコン層151による影響を抑制するためにゲート電極125に形成されたアンドープドポリシリコン層151をエッチング等で除去してもよい。また、ゲート電極125のうちゲートパッド120と接触する領域だけでアンドープドポリシリコン層151が形成されないようにしてもよく、例えばゲート電極125のうちゲートパッド120と接触する領域だけでアンドープドポリシリコン層151を除去してもよい。

 また、アンドープドポリシリコン層151とドープドポリシリコン層152の合計に相当する膜厚のアンドープドポリシリコン層を成膜した後、ドープドポリシリコン層152に相当する部分にだけ、例えばイオン注入を行ってドーピングすることにしてもよい。

第4の実施の形態
 次に、本発明の第4の実施の形態について説明する。

 本実施の形態では、図7に示すように、ポリシリコン層150が、ドリフト層12に接触する低ドープドポリシリコン層153と、低ドープドポリシリコン層153に設けられ、低ドープドポリシリコン層153の不純物濃度よりも不純物濃度の高い高ドープドポリシリコン層154とを有している。上記各実施の形態で採用したあらゆる構成を第4の実施の形態でも採用することができる。上記各実施の形態で説明した部材に対しては同じ符号を付して説明する。なお、低ドープドポリシリコン層153における不純物濃度は例えば1×1015~5×1018cm-3であり、高ドープドポリシリコン層154における不純物濃度は例えば5×1018~1×1021cm-3である。

 本実施の形態でも、第3の実施の形態と類似した効果を得ることができ、ドリフト層12に接触する層を低ドープドポリシリコン層153とすることから、ショットキー障壁φBが低くなりすぎることを防止できる。

 前述したように、本実施の形態では、上記各実施の形態の態様を採用することができる。このため、図8に示すように、第2の実施の形態のようなJBS構造を採用することもできる。つまり、ポリシリコン層150とドリフト層12とがショットキー接触をし、ポリシリコン層150とp型領域120,121の超高濃度p型領域121とがオーミック接触することで、JBS構造を形成するようにしてもよい。この態様を採用した場合には、より確実にショットキー障壁φBが低くなりすぎること防止できる。また、第2の実施の形態で述べたように、p型領域120,121の間隔を狭くする態様を採用しない場合であっても、ショットキー障壁φBが低くなりすぎることを防止できる。

 上述した各実施の形態の記載及び図面の開示は、請求の範囲に記載された発明を説明するための一例に過ぎず、上述した実施の形態の記載又は図面の開示によって請求の範囲に記載された発明が限定されることはない。また、出願当初の請求項の記載はあくまでも一例であり、明細書、図面等の記載に基づき、請求項の記載を適宜変更することもできる。

12    ドリフト層
20    ウェル領域
21    ウェルコンタクト領域
26    超高濃度p型領域(超高濃度第2導電型領域)
62    フィールド絶縁膜
65    層間絶縁膜
110   ソースパッド
120   ゲートパッド             
150   ポリシリコン層
151   アンドープドポリシリコン層
152   ドープドポリシリコン層
153   低ドープドポリシリコン層
154   高ドープドポリシリコン層

Claims (10)

  1.  第1導電型のドリフト層と、
     前記ドリフト層に形成された第2導電型からなる複数のウェル領域と、
     前記ウェル領域及び前記ドリフト層のうち前記ウェル領域の間に設けられたポリシリコン層と、
     前記ポリシリコン層に設けられた層間絶縁膜と、
     前記層間絶縁膜に設けられたゲートパッドと、
     前記ポリシリコン層に電気的に接続されたソースパッドと、
     を備えることを特徴とするワイドギャップ半導体装置。
  2.  前記ウェル領域の間には、第2導電型領域が所定の間隔で設けられていることを特徴とする請求項1に記載のワイドギャップ半導体装置。
  3.  前記第2導電型領域のうち前記ポリシリコン層との接触領域は超高濃度第2導電型領域からなることを特徴とする請求項2に記載のワイドギャップ半導体装置。
  4.  前記ポリシリコン層と前記ドリフト層はショットキー接触することを特徴とする請求項1に記載のワイドギャップ半導体装置。
  5.  前記ポリシリコン層は、前記ドリフト層に設けられたアンドープドポリシリコン層と、前記アンドープドポリシリコン層に設けられたドープドポリシリコン層とを有していることを特徴とする請求項1に記載のワイドギャップ半導体装置。
  6.  前記ポリシリコン層は、前記ドリフト層に設けられた低ドープドポリシリコン層と、前記低ドープドポリシリコン層に設けられ、前記低ドープドポリシリコン層の不純物濃度よりも不純物濃度の高い高ドープドポリシリコン層とを有していることを特徴とする請求項1に記載のワイドギャップ半導体装置。
  7.  前記ウェル領域と前記ポリシリコン層との間に設けられたフィールド絶縁膜をさらに備えることを特徴とする請求項1に記載のワイドギャップ半導体装置。
  8.  前記ウェル領域のうち前記フィールド絶縁膜と前記ポリシリコン層との面方向における境界の下方位置に、超高濃度第2導電型領域が設けられることを特徴とする請求項7に記載のワイドギャップ半導体装置。
  9.  前記ゲート電極は前記ポリシリコン層を構成するポリシリコンからなることを特徴とする請求項1に記載のワイドギャップ半導体装置。
  10.  前記ウェル領域にソース領域が設けられ、
     前記ウェル領域のうち、前記ソース領域に隣接して前記ソースパッドに電気的に接続されるウェルコンタクト領域は、超高濃度第2導電型領域からなることを特徴とする請求項1に記載のワイドギャップ半導体装置。
     
     
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