EP3055886A1 - Transistor hemt à base d'heterojonction - Google Patents

Transistor hemt à base d'heterojonction

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Publication number
EP3055886A1
EP3055886A1 EP14824049.2A EP14824049A EP3055886A1 EP 3055886 A1 EP3055886 A1 EP 3055886A1 EP 14824049 A EP14824049 A EP 14824049A EP 3055886 A1 EP3055886 A1 EP 3055886A1
Authority
EP
European Patent Office
Prior art keywords
buffer layer
substrate
layer
intentionally doped
plane
Prior art date
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Withdrawn
Application number
EP14824049.2A
Other languages
German (de)
English (en)
Inventor
Frédéric MORANCHO
Saleem HAMADY
Bilal BEYDOUN
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Centre National de la Recherche Scientifique CNRS
Universite Libanaise
Original Assignee
Centre National de la Recherche Scientifique CNRS
Universite Libanaise
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Centre National de la Recherche Scientifique CNRS, Universite Libanaise filed Critical Centre National de la Recherche Scientifique CNRS
Publication of EP3055886A1 publication Critical patent/EP3055886A1/fr
Withdrawn legal-status Critical Current

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    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
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    • H01L29/7783—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET using III-V semiconductor material
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    • H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
    • H01L29/7787—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT with wide bandgap charge-carrier supplying layer, e.g. direct single heterostructure MODFET

Definitions

  • the present invention relates generally to the techniques for producing high electron mobility transistors (HEMTs) of hetero-structure. It relates more particularly to a hetero structure from which such a transistor can be made.
  • HEMTs high electron mobility transistors
  • the invention finds applications, in particular in the field of power electronic components used, for example, in devices for producing, converting and / or managing renewable energies such as wind or solar energy, but also in transport with low ecological impact.
  • improvements to semiconductor-type components in the form of integrated circuits relate to the intrinsic characteristics of these components to increase their operating voltage and / or their maximum switching frequency. They also aim to offer total integration solutions allowing mass manufacturing to reduce production costs.
  • Si silicon-based power components
  • MOS metal oxide semiconductor
  • IGBT insulated gate bipolar transistor
  • SiC Silicon Carbide
  • GaN Gallium Nitride
  • FIG. 1 is shown an example of heterojunction electronic structure used in a HEMT transistor.
  • This heterojunction electronic structure comprises several layers based on GaN each having intrinsic characteristics under control, and stacked one above the other, with:
  • This type of structure allows the formation and the circulation of a two-dimensional gas of electrons, named 2DEG in the jargon of the skilled person, in a channel C formed in the material M1 with smaller gap Eg1 at the interface between the two materials M1 and M2 of the heterojunction.
  • 2DEG two-dimensional gas of electrons
  • Such a structure makes it possible to combine a high density of two-dimensional electron gas with high carrier mobility to obtain HEMT transistors with large drain currents, which is a necessary condition for applications in power electronics.
  • This publication shows the improved performance of a conventional HEMT transistor structure that can be achieved by adding an oxidation layer at the gate electrode.
  • the MOS-HEMT structure thus obtained has lower leakage currents and a larger drain current range than a conventional HEMT structure with, however, the need to have a threshold voltage of less than zero volts to set the transistor in a blocked state.
  • another very important research axis at the present time concerns the rest state of this type of structure, that is to say the state of the transistor when no voltage is applied to the electrode.
  • gate of the HEMT transistor Indeed, in many power applications, the transistor used as a switch must be in the default open state (also known as the "normally OFF" feature). Indeed, this state is essential for reasons of safety and energy saving, as for example in automotive or rail transport applications.
  • a Fluorine doped zone is inserted into the barrier layer of the HEMT transistor structure AIGaN / GaN and this latter is placed below the gate electrode, the Fluor ion doses being determined to have an sufficient offset of the voltage Vgs of the transistor.
  • Patent No. US2007 / 0278518A1 entitled "Enhancement Mode III-N Devices and Circuits” further proposes a further development of the method of manufacturing a HEMT transistor structure using a Fluorine Plasma treatment method on the barrier layer of the hetero-structure.
  • This method makes it possible, with a relatively simple process (use of a fluorine plasma), to modify the intrinsic characteristics of the hetero-structure in order to obtain an "normally OFF" transistor.
  • MicroGaN Another avenue of improvement has been proposed by the company MicroGaN. It markets power structures based Cascode assemblies associating a GaN-based HEMT transistor to exploit the high mobility of electrons, a Si MOS transistor to obtain low leakage currents. Despite significant switching speeds and low leakage currents, this solution however does not allow to consider high power applications because this type of structure is thermally limited by the maximum operating temperature of the Si transistors used in Cascode mounting.
  • the object of the invention is to overcome the disadvantages of the aforementioned prior art, and more particularly to allow the realization of an HEMT transistor with a low leakage current at the gate, a high switching speed and a higher threshold voltage. at 0 V to ensure "normally OFF" functionality.
  • a first aspect of the invention provides a heterojunction structure, also called hetero-structure, in semiconductor material, in particular for a high electron mobility transistor (HEMT).
  • the structure includes:
  • a buffer layer placed on the substrate, of a wide bandgap-based semiconductor-based semiconductor material, said buffer layer being unintentionally doped with N-type carriers,
  • a barrier layer disposed above the buffer layer, made of a nitride-based wide bandgap semiconductor material of column III, said bandgap bandgap width being less than the forbidden bandgap Eg1 of the buffer layer,
  • an intentionally doped zone made of a nitride material of column III identical to the material of the buffer layer, of a length and a width determined in a plane parallel to the plane of the substrate and of a thickness determined according to a direction orthogonal to the plane of the substrate, said intentionally doped zone being included in the buffer layer.
  • the intentionally doped zone is placed under the interface between the buffer layer and the barrier layer at a non-zero determined distance from this interface in the direction orthogonal to the plane of the substrate.
  • This intentionally doped zone located in the buffer layer locally increases the difference between the Fermi level and the conduction band of the heterojunction, that is to say at the interface between the buffer layer materials. and the barrier layer. Indeed, the presence of the intentionally doped zone has the effect of raising the conduction band of the interface above the Fermi level, ie the level of energy of the highest level occupied by the electrons, thus allowing to shift the threshold voltage of this hetero-structure and thus obtain a transistor "normally OFF".
  • the buffer layer, the barrier layer and the intentionally doped zone are formed of a nitride semiconductor material of column III such as, for example, GaN.
  • a nucleation layer is interposed between the substrate and the buffer layer.
  • a second aspect of the invention relates to a HEMT type transistor made from a hetero-structure as described above.
  • the transistor comprises source electrodes S, drain D and gate G which can be arranged on the barrier layer.
  • such a transistor may have an insulating layer, for example oxide-based, deposited on the barrier layer with the gate electrode G disposed on the insulating layer and the drain electrodes D and source S arranged on the barrier layer on either side of the grid in the upper plane of the barrier layer.
  • an insulating layer for example oxide-based
  • the insulating layer based on oxide may be disposed only under the gate electrode G, said insulating layer having for example a surface identical to the surface of the gate electrode G.
  • the threshold voltage of the transistor can be modulated by at least one of the following characteristics, taken alone or in combination:
  • the surface of the zone intentionally doped in its plane parallel to the plane of the substrate may be modified, and in particular, in one example, the extent to which it is less than or equal to the surface of the gate electrode in said plane;
  • the distance d between the intentionally doped zone and the interface between the buffer layer and the barrier layer may be modified in the direction orthogonal to the plane of the substrate; in one example, this distance d is less than 800 nm.
  • a method of manufacturing such a hetero-structure which comprises:
  • a first buffer layer made of a nitride-based wide bandgap semiconductor material of column III, said buffer layer being unintentionally doped with N-type carriers,
  • this manufacturing method is simple and requires only a few additional steps compared to the manufacture of a conventional heterostructure, for example for producing a conventional HEMT transistor.
  • the method of manufacturing the heterojunction structure can be optimized by at least one of the following manufacturing steps, taken alone or in combination:
  • the zone intentionally doped can be produced by a "lift" doping method
  • the zone intentionally doped can be produced by a doping / etching process
  • the thickness of the second buffer layer can be controlled to be less than or equal to 400 nm;
  • a step of growth of at least one nucleation layer can be carried out before the step of depositing the first buffer layer;
  • HEMT high electron mobility transistor
  • the zone intentionally doped can be positioned under the gate electrode
  • the surface of the intentionally doped zone may be controlled in a plane parallel to the plane of the substrate so that it is less than or equal to the surface of the gate electrode in a plane parallel to the plane of the substrate.
  • the invention relates to a semiconductor product comprising at least one transistor according to the second aspect.
  • This may be, for example, a power switch or any other power component such as a power voltage regulator, for example.
  • FIG. 2 is a sectional view of an exemplary stack of a heterojunction structure according to one embodiment of the invention
  • FIG. 3 is a detailed sectional view of the various layers constituting a heterojunction structure according to one embodiment of the invention.
  • FIGS. 4A to 4C are sectional views illustrating the main technological steps for carrying out the "lift” doping process
  • FIGS. 5A to 5D are sectional views illustrating the main technological steps for carrying out the doping / etching process of the intentionally doped zone
  • FIG. 6 is a sectional view of an exemplary stack of a HEMT transistor according to one embodiment of the invention.
  • FIG. 7 to 9 are views along different axes of the placement of the gate electrode (G) of the transistor relative to the doped layer;
  • FIG. 10 is a graph showing the variation of the threshold voltage of the HEMT transistor as a function of the doping of the doped layer
  • FIG. 11 is a graph showing the variation of the threshold voltage of the HEMT transistor as a function of the distance between the doped layer and the AIGaN / GaN interface zone;
  • FIG. 12 is a graph showing the variation of the threshold voltage of the HEMT transistor as a function of the thickness of the doped layer
  • FIG. 13 is a graph representing the threshold voltage and the current of the transistor according to one embodiment of the invention.
  • FIG. 14 is a sectional view of an exemplary stack of a HEMT transistor according to another embodiment
  • FIG. 15 is a sectional view of an exemplary stack of a HEMT transistor according to another embodiment
  • FIG. 16 is a sectional view of an exemplary stack of an HEMT transistor according to another embodiment
  • FIG. 17 is a sectional view of an exemplary stack of a HEMT transistor according to another embodiment
  • FIG. 18 is a sectional view of an exemplary stack of a HEMT transistor according to a last embodiment.
  • the invention will be more particularly described in a nonlimiting example of application to a heterojunction structure for HEMT transistors.
  • the heterojunction structure example described below is based on nitrides of elements of column III of the periodic table of the elements, also called Mendeleev table; and it relates more particularly to a heterojunction structure based on nitride materials of AIGaN / GaN type.
  • GaN can be the semiconductor material of which the buffer layer 1 is made with a forbidden bandwidth Eg1 smaller than the bandgap width Eg2 of AIGaN which may be the material of which the barrier layer 2 is made. It is obvious, however, that the invention is not limited to these examples.
  • a heterojunction structure that uses the properties of another type of material allowing the creation of an interface between a GaAIAs type large gap material and a GaAs type small gap material can be realized.
  • the structure comprises an intentionally doped zone 3 located in the buffer layer 1, under the interface between the buffer layer and the barrier layer.
  • FIG. 2 shows a first example of stacking of the layers constituting the heterojunction structure. It includes in ascending order of stacking:
  • a buffer layer 1 placed on the substrate W, made of a nitride-based broadband semiconductor material Eg1 of column III, said buffer layer being unintentionally doped with N-type carriers,
  • a barrier layer 2 disposed above the buffer layer 1, made of a wide-bandgap-free semiconductor material Eg2 based on column III nitride, said forbidden band gap Eg2 of the barrier layer 2 being less than the forbidden band gap Eg1 of the buffer layer 1,
  • an intentionally doped zone 3 made of a nitride material of column III identical to the material of buffer layer 1 of length Lo3 and width La3 determined in a plane parallel to the plane of the substrate, and a thickness dC3 in a direction perpendicular to the plane of the substrate, said intentionally doped zone 3 being disposed in the buffer layer 1.
  • buffer layer 1 The presence of the intentionally doped zone in buffer layer 1 will elevate the conduction band of the interface between buffer layer 1 and barrier layer 2 above the Fermi level, i.e. of energy of the highest level occupied by the electrons, thus making it possible to shift the threshold voltage of the transistor produced with this hetero-structure and thus obtain a transistor "normally OFF".
  • buffer layer 1 made of a nitride-based broadband semiconductor material Eg1 of column III on the substrate W, said buffer layer 1 being unintentionally doped with N-type carriers,
  • a barrier layer 2 made of a nitride-based wide bandgap semiconductor material Eg2 of column III on the buffer layer 1, the intentional doping of a zone 3, in a nitride material of column III identical to the material of the buffer layer 1, of a length Lo3, a width La3 and a thickness dC3 determined in a plane parallel to the plane of the substrate W and of a determined thickness in a direction orthogonal to the plane of the substrate, said zone being included in the buffer layer 1.
  • the performance of a heterojunction structure with such an intentionally doped zone 3 depends inter alia on the crystalline quality of the epitaxial material used.
  • GaN is an epitaxial material which makes it possible to limit partial disagreements of mesh with the materials forming the hetero-structure and obtained by crystallographic growth from the substrate W.
  • substrate W can be used to make the substrate W, as epitaxial substrate for GaN.
  • silicon carbide (SiC) which gives a mesh mismatch of the order of 3.4% only, or Sapphire (AI203), for example, is used.
  • substrates such as substrates based on GaAs, ZnO or so-called "free standing" substrates may also be used.
  • the Si may also be used to make the substrate.
  • Si is a material that can be used for the manufacture of components in general and HEMT transistors in particular, the intrinsic characteristics of which are very well controlled, despite a higher mesh size than SiC and poorer performance, particularly with respect to thermal conduction. Indeed, the massive use of Si pads (or wafer) of very good manufacturing quality and large diameter (for example 6 inches or 8 inches) can reduce production costs and the cost of such components.
  • the quality of the GaN layer obtained by epitaxial growth can vary, which is likely to modify the performance of the structure to heterojunction. That's why, in a embodiment, the heterojunction structure may be carried out on a substrate Si of crystalline orientation determined, for example that noted (1 1 1) in the literature, with if necessary the interposition of transition layers (more commonly called nucleation layers) in order to overcome the possible problems of dislocation but also tearing of the film which are due to the difference in internal mechanical stresses between the two layers (of Si and GaN). These nucleation layers may be deposited, for example in several successive deposition operations, on another layer of nitride compounds by epitaxy.
  • transition layers more commonly called nucleation layers
  • the substrate Si may be of crystalline orientation (001) or else (100), and that if necessary intermediate layers can be used, as previously discussed, to obtain a GaN film in accordance with the specifications of the application.
  • the buffer layer 1 may be composed of a nitride-based material, for example GaN. It may comprise at least a first buffer layer 11 which may be deposited on one or more nucleation layers as indicated above.
  • the buffer layer 11 serves as a growth base for a second buffer layer 12 of the buffer layer 1.
  • a last layer called barrier layer 2 based on GaN is then obtained.
  • the buffer layer 12 and the layer 2 have excellent crystalline characteristics because they participate in the creation of a two-dimensional electron gas.
  • nucleation and / or passivation layers may be provided between the substrate W and the buffer layer 11, and / or between the buffer layer 11 and the buffer layer 12, but are not shown in FIG. 3.
  • the growth of such layers can be achieved by using microelectronics techniques, such as for example the Vapor Phase Epitaxy technique in HVPE type reactors (Vapour Phase Epitaxy Hybrid), from certain mixtures. gaseous type for example GaCI3 / NH3. This technique makes it possible, thanks to fast growth rates, to obtain relatively large thicknesses and excellent qualities.
  • Other deposition techniques can also be used, such as, for example, the MBE ("Molecular Beam Epitaxy " ) method, but also the MOCVD ("MetalOrganic Chemical Vapor Deposition”) method.
  • the growth of the buffer layer 11 may be obtained by depositing by the MOCVD method, for example by using elements from column III, in particular by routing in a reaction chamber, which may be, for example, a mixture of dihydrogen and a precursor
  • a reaction chamber which may be, for example, a mixture of dihydrogen and a precursor
  • the GaN is thus formed on the surface of the substrate W to form the first part of the barrier layer 1 (called buffer layer 11) that is unintentionally N-doped in the reaction chamber.
  • This layer is intrinsic since it is unintentionally doped: it can indifferently be called GaN-NID ("GaN Not Intentionally Doped” in French), UID-GaN ("Unlntentionally Doped GaN” in English) or i-GaN ( "Intrinsic GaN” or “intrinsic GaN”).
  • the intrinsic doping of such a layer is naturally N-type and has a concentration of carriers (ie electrons) per cm 3 which is of the order of 10 16 cm -3, and is activated, for example under a plasma.
  • RF and, for example, at a speed of the order of a few ⁇ / h, the thickness of the buffer layer 1 1 can then be as low as of the order of 1 to 3 ⁇ .
  • the heterojunction structure further comprises an intentionally doped zone 3, with, for example, a P-type doping.
  • the material of this intentionally doped zone 3, located in the buffer layer 1, is of the same nature as that buffer layer 1.
  • the formation of the intentionally doped zone 3 on the buffer layer 11 can be carried out for example, according to one of two known technological processes that are a "lift" doping process and a doping / etching process.
  • Figures 4A-4C illustrate the main technological steps for the implementation of the "lift" doping method which can be used, in embodiments, to intentionally boost the intentionally doped area 3.
  • a masking layer 6 or protection layer which makes it possible to precisely delimit the intentionally doped zone 3 is produced on the buffer layer 11 (FIG. 4A).
  • This mask 6 may be made for example with a photosensitive polymer allowing, using conventional photolithography techniques, to delimit the intentionally doped zone 3 on the buffer layer 11.
  • the epitaxial layer growth process described above can be implemented with the insertion in this growth process of the intentionally doped zone 3 of a P doping element as per example of magnesium (Mg).
  • Doses of doping elements are selected to obtain a P-doped zone corresponding to the specifications of the application (FIG. 4B).
  • An example presenting the type and the quantity of doping elements used for the realization of a HEMT transistor will be presented later in the description.
  • the mask 6 is removed, for example using a method using a "remover” or any other wet or dry etching process enabling this layer 6 to be removed without altering the buffer layers 1 1 and 3.
  • Figure 4C shows the intentionally doped zone 3 at the end of this technological process.
  • FIG. 5A Another method of manufacturing the intentionally doped zone 3 can use a technological process called doping / etching process.
  • the intentionally doped zone 3 is deposited on the entire structure using, for example, the same growth method as mentioned previously in the Lift doping method.
  • a masking layer 61 may be deposited using a photosensitive polymer material, for example (FIG. 5B).
  • Non-areas The desired values are then removed (FIG. 5C) by dry etching, for example using, for example, a DRIE (Die Reactive Ion Etching) method, thus making it possible to delimit the intentionally doped zone 3 only in the zone under the mask 61.
  • the masking layer 61 is removed using techniques such as those mentioned above and known per se to those skilled in the art of microelectronics ( Figure 5D).
  • the second buffer layer 12 constituting the buffer layer 1 can then be deposited according to, for example, the same growth mode as the buffer layer 11.
  • the thickness of the buffer layer 12 will for example be less than a ratio 10 with respect to the buffer layer 1 1, thus making it possible to bring the intentionally doped zone 3 closer to the conduction channel of the transistor.
  • the material constituting the barrier layer 2 may be formed of a semiconductor material having a bandwidth Eg2 greater than the bandwidth Eg1.
  • this layer may be composed of AIGaN, such as AIGa (1-x) N, where x is the mole fraction and is between 0 and 1, with a thickness of the barrier layer 2 less than 1 ⁇ .
  • the barrier layer 2 may be composed of several layers with respective controlled characteristics, such as, for example, a doped layer, called a donor layer providing electrons involved in the formation of two-dimensional gas. electron.
  • the heterojunction structure which has been presented above allows an improvement, for example, in controlling the threshold voltages of the HEMT transistors in order to obtain "normally OFF" transistors.
  • an HEMT transistor it comprises as shown in FIG. 6:
  • a buffer layer 1 disposed on the substrate W in a nitride-based broadband semiconductor material Eg1 of column III, said buffer layer being unintentionally doped (i-GaN) with N-type carriers;
  • a barrier layer 2 disposed above the buffer layer 1, made of a wide-bandgap-free semiconductor material Eg2 based on column III nitride, said forbidden band gap Eg2 of the barrier layer 2 being less than the forbidden band gap Eg1 of the buffer layer 1,
  • an intentionally doped zone 3 made of a nitride material of column III identical to the material of buffer layer 1 of length Lo3 and width La3 determined in a plane parallel to the plane of the substrate, and a thickness dC3 in a direction perpendicular to the plane of the substrate, said intentionally doped zone 3 being disposed in the buffer layer 1,
  • source (S), drain (D) and gate (G) electrodes are source (S), drain (D) and gate (G) electrodes.
  • the manufacturing method in an exemplary embodiment of a transistor (HEMT) using such a hetero-structure comprises:
  • buffer layer 1 made of a nitride-based broadband semiconductor material Eg1 of column III on the substrate W, said buffer layer being unintentionally doped (i-GaN) with carriers of type N,
  • barrier layer 2 made of a nitride-based wide bandgap semiconductor material Eg2 of column III on the buffer layer 1,
  • gate (G), drain (D) and source (S) electrodes using one or more layers of electrically conductive materials.
  • a P-type dopant of column II-A such as, for example, magnesium (Mg)
  • Mg magnesium
  • Other dopants of this same column of the Mendeleev periodic table can also be used, such as, for example, beryllium.
  • Drain D and Source S electrodes are so-called “ohmic” contacts thus making contacts metal / semiconductor low resistance and the gate electrode G is a metal contact / semiconductor said "Schottky".
  • the method of manufacturing such electrodes being known to those skilled in the art, it will not be detailed in the description.
  • the metals used to make these contact resumptions of the HEMT transistor described in the invention can be of different types, depending on the characteristics of the desired contacts.
  • the electrodes may be composed of a single layer of metal, for example Ti, Al or other metals, or even bilayer or tri-metallic layer. These metals can be deposited by the traditional methods of depositing metals used in microelectronics, for example by the Lift-off method or by the LIGA method (for lithography GAIvanic). Said electrodes may also be made of other materials whose electrical properties have been previously modified to suit the desired contact resistance.
  • the invention makes it possible to obtain an HEMT transistor with a zero or positive threshold voltage in order to obtain a HEMT transistor "normally OFF".
  • an intentionally doped zone 3 is created, for example with P-type elements, in the barrier layer 1; said intentionally doped zone 3 is placed under the gate electrode (G) of the transistor and is, according to embodiments, of different size, thickness, depth and quantity of dopants.
  • the intentionally doped zone 3 characterized by its length Lo3 and its width La3 in a plane parallel to that of the substrate is preferably smaller or equal in size. to the dimensions of the gate electrode G in a plane parallel to the plane of the substrate.
  • Lo3 is the length of the intentionally doped zone 3
  • La3 is the width of the intentionally doped zone 3
  • LoG is the length of the gate electrode (G), and
  • LaG is the width of the gate electrode (G).
  • the placement of the intentionally doped area 3 with respect to the gate electrode G is important. To do this, the placement of the intentionally doped zone 3 with respect to the gate electrode G must be (FIG. 8 and FIG. 9):
  • B2 p3-p4. (6) where p1 is the positioning of the gate electrode (G) on the x axis, p2 is the positioning of the intentionally doped zone 3 on the x axis,
  • p3 is the positioning of the gate electrode (G) on the z axis
  • p4 is the positioning of the intentionally doped zone 3 on the z axis
  • B1 is the gap between the gate electrode (G) and the intentionally doped zone 3 along the x-axis
  • B2 is the distance between the gate electrode (G) and the intentionally doped zone 3 along the z axis
  • Lo3 is the length of the intentionally doped zone 3
  • La3 is the width of the intentionally doped zone 3
  • LoG is the length of the gate electrode (G), and,
  • LaG is the width of the gate electrode (G).
  • the presence of the intentionally doped zone 3 composed of P-doped GaN in the i-GaN buffer layer 1 makes it possible to increase the difference in the Fermi level and, consequently, the conduction band of the AIGaN heterojunction. / i-GaN.
  • the maximum threshold voltage thus obtained can be reached with a doping concentration of the order of 1 ⁇ 10 + 19 cm -3 with a type P dopant such as, for example, magnesium (Mg).
  • the graph of FIG. 10 presents results obtained by modeling such a structure with different threshold voltage values (V) of a HEMT transistor for different doping values (cm- 3 ) according to an exemplary embodiment of the invention. It should be noted that these simulations are given for determined doped zone dimensions with a thickness of the intentionally doped zone 3 equal to 400 nm, a width of 1 ⁇ m and for distances d of 10 nm, 20 nm and 30 nm. Results on this graph highlight the influence of doping on the value of the threshold voltage of the HEMT transistor of the invention and more particularly it is demonstrated that the maximum band gap can be reached by several doping values.
  • an "normally OFF" structure can be obtained with different doping values and distances of small, at least less than 30 nm.
  • the increase of the threshold voltage is not only due to the increase in the band gap affected by the increase in the doping of the intentionally doped zone 3, but also by the rate of increasing the band gap within the intentionally doped zone 3. This makes it possible to obtain a desired maximum deviation more quickly by means of high doping.
  • the difference between the doping of the intentionally doped zone 3 and the doping of the unintentionally doped layer 1 surrounding the intentionally doped zone 3 must be at least a decade.
  • the invention proposes to control the threshold voltage of the transistor by varying the distance between the intentionally doped zone 3 and the AIGaN / GaN interface. Indeed, the decrease or increase in the distance between the intentionally doped zone 3 and the AIGaN / GaN interface zone makes it possible to modulate the difference between the Fermi level and the conduction band and thus to modulate the voltage of the threshold of the transistor.
  • the graph of FIG. 11 shows the variation of the threshold voltage of the transistor (V) as a function of the distance d ( ⁇ ) between the intentionally doped zone 3 and the AIGaN / GaN interface zone.
  • the doses of dopants and the dimensions of the intentionally doped zone 3 may vary according to the field of application of the invention as well as the desired threshold voltage. e.
  • the embodiments of the invention make it possible to control the threshold voltage of the transistor as a function of the thickness dC3 of the intentionally doped zone 3.
  • the introduction of the intentionally doped zone 3 between the unintentionally doped GaN layers (i-GaN) favors the increase of the difference between the Fermi level and the conduction band thus making it possible to control, among other things, the threshold voltage of the HEMT transistor.
  • the gap becomes constant and equal to that of a non-surrounding P-doped region.
  • the graph of FIG. 13 compares the threshold voltage of a transistor according to an exemplary embodiment of the invention with the threshold voltage of a conventional "normally ON" HEMT having the same physical and geometrical parameters with the exception of the zone intentionally doped 3.
  • the parameters of the structure are:
  • the threshold voltage of the HEMT transistor is positive thanks to in particular by adjusting the distance d between the intentionally doped zone 3 and the AIGaN / GaN interface. It is important to note that the modification of the distance d allows, without modifying the thickness of the AIGaN layer and consequently without affecting the current density at the AIGaN / GaN interface, to control the threshold voltage of the transistor.
  • the leakage current schematized by IGS remains relatively high due to the presence of a Schottky contact between the G-pin electrode and the barrier layer 2.
  • an oxide layer is integrated in another embodiment between the gate electrode G and the Al (1-x) GaN layer. This further comprises as shown in Figure 14:
  • a buffer layer 1 disposed on the substrate W in a wide-bandgap-free semiconductor material Eg1 based on nitride of column III, said buffer layer 1 being unintentionally doped with N-type carriers,
  • a barrier layer 2 disposed above the buffer layer 1, made of a wide-bandgap-free semiconductor material Eg2 based on column III nitride, said forbidden band gap Eg2 of the barrier layer 2 being less than the forbidden band gap Eg1 of the buffer layer 1,
  • an intentionally doped zone 3 made of a nitride material of column III identical to the material of buffer layer 1 of length Lo3 and width La3 determined in a plane parallel to the plane of the substrate, and a thickness dC3 in a direction perpendicular to the plane of the substrate, said intentionally doped zone 3 being disposed in the buffer layer 1,
  • a gate electrode G disposed on the electrically insulating layer 4.
  • this electrically insulating layer 4 thus makes it possible to obtain a MOS contact for (Metal / Oxide / Semiconductor) between the gate contact G and the barrier layer 2.
  • the oxide layer 4 may be obtained by thermal oxidation using, for example, a PECVD type oxidation furnace (Plasma Enhanced Chemical Vapor Deposition) making it possible to obtain layers of a few nanometers to a micrometer of thickness, for example.
  • a PECVD type oxidation furnace Plasma Enhanced Chemical Vapor Deposition
  • the presence of the oxide layer and the removal of the Schottky contact make it possible to reduce the leakage current of the order, for example, by a factor of 20, thus making it possible to greatly improve the performance of the HEMT transistor. .
  • the threshold voltage obtained as a function of the parameters mentioned above makes it possible to obtain a HEMT transistor with a threshold voltage of 4V. This positive threshold voltage thus makes it possible to obtain, according to the different embodiments presented, a HEMT transistor which respects the "normally OFF" functionality.
  • this high threshold voltage makes this type of component insensitive to external disturbances such as noise on the gate voltage, including electromagnetic noise.
  • a buffer layer 1 disposed on the substrate W in a wide-bandgap semiconductor III1 semiconductor material of column III, said buffer layer being unintentionally doped with N-type carriers,
  • a barrier layer 2 disposed above the buffer layer 1, made of a wide-bandgap-free semiconductor material Eg2 based on column III nitride, said forbidden band gap Eg2 of the barrier layer 2 being less than the forbidden band gap Eg1 of the buffer layer 1, an intentionally doped zone 3 made of a nitride material of column III identical to the material of buffer layer 1 of length Lo3 and width La3 determined in a plane parallel to the plane of the substrate, and a thickness dC3 in a direction perpendicular to the plane of the substrate, said intentionally doped zone 3 being disposed in the buffer layer 1,
  • an electrically insulating layer 4 of thermal oxide type for example, of dimensions in the plane at least equal to the dimensions of the gate electrode G and,
  • This embodiment also makes it possible to reduce the parasitic capacitances appearing during switching at relatively high switching frequencies.
  • a buffer layer 1 disposed on the substrate W in a wide-bandgap semiconductor III1 semiconductor material of column III, said buffer layer being unintentionally doped;
  • a barrier layer 2 disposed above the buffer layer 1, made of a wide-bandgap-free semiconductor material Eg2 based on column III nitride, said forbidden band gap Eg2 of the barrier layer 2 being less than the forbidden band gap Eg1 of the buffer layer 1,
  • an intentionally doped zone 3 made of a nitride material of column III identical to the material of the buffer layer 1 of a length Lo3 and a width La3 determined in a plane parallel to the plane of the substrate, and a thickness dC3 in a direction perpendicular to the plane of the substrate, said intentionally doped zone 3 being disposed in the buffer layer 1,
  • This other embodiment of the invention further allows an even more significant shift of the threshold voltage to positive voltages. This embodiment thus makes it possible to obtain HEMT transistors with high positive threshold voltages.
  • a buffer layer 1 disposed on the substrate W in a wide-bandgap semiconductor III1 semiconductor material of column III, said buffer layer being unintentionally doped with N-type carriers,
  • a barrier layer 2 disposed above the buffer layer 1, made of a wide-bandgap-free semiconductor material Eg2 based on column III nitride, said forbidden band gap Eg2 of the barrier layer 2 being less than the forbidden band gap Eg1 of the buffer layer 1,
  • an intentionally doped zone 3 made of a nitride material of column III identical to the material of buffer layer 1 of length Lo3 and width La3 determined in a plane parallel to the plane of the substrate, and a thickness dC3 in a direction perpendicular to the plane of the substrate, said intentionally doped zone 3 being disposed in the buffer layer 1, source electrodes S, drain D disposed on the barrier layer 2,
  • an electrically insulating layer 4 of thermal oxide type for example, of dimensions in the plane at least equal to the dimensions of the gate electrode G disposed on the layer of the barrier layer 2,
  • a gate electrode G disposed on the layer an intentionally doped layer 5.
  • This other embodiment of the invention also makes it possible, thanks to the presence of the electrically insulating layer 4, to shift the threshold voltage of the HEMT transistor according to the invention even more significantly.
  • a buffer layer 1 disposed on the substrate W in a wide bandgap III (i-GaN) nitride wide bandgap semiconductor material Eg1, said buffer layer being unintentionally doped with N-type carriers;
  • a barrier layer 2 disposed above the buffer layer 1, made of a wide-bandgap-free semiconductor material Eg2 based on column III nitride, said forbidden band gap Eg2 of the barrier layer 2 being less than the forbidden band gap Eg1 of the buffer layer 1,
  • an intentionally doped zone 3 made of a nitride material of column III identical to the material of buffer layer 1 of length Lo3 and width La3 determined in a plane parallel to the plane of the substrate, and a thickness dC3 in a direction perpendicular to the plane of the substrate, said intentionally doped zone 3 being disposed in the buffer layer 1, source electrodes S, drain D disposed on the barrier layer 2,
  • an electrically insulating layer 4 of thermal oxide type for example, of dimensions in the plane at least equal to the dimensions of the gate electrode G disposed on the intentionally doped layer 5 and,
  • This latter embodiment thus makes it possible to control the threshold voltage towards positive voltages of the transistor according to the invention.
  • the above description has been given for illustrative purposes only and is not limiting of the scope of the invention. Any technically feasible variant embodiment may be preferred to the embodiments described.
  • the GaN material used in the description may be replaced by GaAs.
  • the use of such a material therefore implies that the type of dopant and the doses that will be used as well as the dimensions and the positioning of the intentionally doped zone 3 will be chosen so that the overall behavior of the HEMT transistor using a GaAs material corresponds to to the transistor described in the invention.
  • first, second, third, etc. can be used here to describe different elements, components, regions, layers and / or sections. These elements, regions, layers and / or sections should not be limited by these terms. These terms are used only to distinguish an element, component, region, layer, or section from another region, layer, or section. Thus, a first element, region, layer, or section described above could be referred to as the second element, region, layer, or section without departing from the teachings of inventive concepts.
  • the relative positioning terms are intended to cover different orientations of the device according to the invention during use or operation in addition to the orientation shown in the figures. For example, if the device according to the invention is returned, the elements described as “below” or “under” other elements would then be oriented “above” other elements. Thus, the term “below” may encompass both an “above” and “below” orientation. The device may also be otherwise oriented (90 degree rotation or other orientations) and the relative positioning terms used herein will be interpreted accordingly.
  • exemplary embodiments have been described with reference to the illustrations which are schematic representations. As a result, variations in the shape of the illustrations due, for example, to manufacturing techniques and / or tolerances, are to be expected. Thus, the exemplary embodiments should not be construed as being limited to the particular shapes of the regions illustrated herein, but should include deviations in the resulting forms. For example, an implanted region illustrated as a rectangle, is generally rounded or curved in shape and the characteristics and / or gradient of dopant concentration at the edges as well, rather than a binary change at the implanted and non-implanted region. .
  • a buried region formed by implantation may result in some form of implantation in the region between the buried region and the surface through which the implantation takes place.
  • the regions illustrated in the figures are schematic in nature and their shapes are not intended to illustrate the actual shape of a region of a device and therefore are not intended to limit the scope of the inventive concepts.

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Abstract

Structure à hétérojonction, dite aussi hétéro-structure, en matériau semi-conducteur, notamment pour un transistor à grande mobilité d'électrons (HEMT) comprenant un substrat, une couche tampon disposée sur le substrat en un matériau semi-conducteur à large bande interdite à base de nitrure de la colonne III, ladite couche tampon (1) étant non-intentionnellement dopée avec des porteurs de type N, une couche barrière, disposée au-dessus de la couche tampon, en un matériau semi-conducteur à large bande interdite Eg2 à base de nitrure de la colonne III, la largeur de bande interdite Eg2 de la couche barrière étant inférieure à la largeur de bande interdite Eg1 de la couche tampon. La structure à hétérojonction comprenant en outre une zone intentionnellement dopée, en un matériau de la colonne III identique au matériau de la couche tampon, dans un plan parallèle au plan du substrat et d'une épaisseur déterminée suivant une direction orthogonale au plan du substrat, ladite zone étant comprise dans la couche tampon.

Description

TRANSISTOR HEMT À BASE D'HETEROJONCTION
Domaine Technique
La présente invention se rapporte de manière générale aux techniques de réalisation de transistors à grande mobilité d'électrons (ou transistor HEMT, de l'anglais « High Electron Mobility Transistor ») à hétéro-structure. Elle concerne plus spécialement une hétéro-structure à partir de laquelle peut être réalisé un tel transistor.
L'invention trouve des applications, en particulier dans le domaine des composants électroniques de puissance utilisés, par exemple, dans des dispositifs de production, de conversion et/ou de gestion des énergies renouvelables tels que l'énergie éolienne ou solaire, mais également dans le transport à faible impact écologique.
Art Antérieur
Les sources d'énergie renouvelables telles que par exemple les énergies éoliennes ou solaires sont devenues depuis quelques années des solutions alternatives viables, adaptées pour faire face à la diminution des ressources énergétiques fossiles et au réchauffement climatique. De plus, le développement de moyens de transport à faible impact écologique, tel que le tramway, le train ou bien la voiture électrique, appelle le développement de composants électroniques de puissance adaptés, et plus spécialement d'interrupteurs de puissance.
En particulier, des améliorations aux composants de type semi-conducteur sous forme de circuits intégrés, comme par exemple des transistors de puissance, portent sur les caractéristiques intrinsèques de ces composants pour augmenter leur tension d'utilisation et/ou leur fréquence maximale de commutation. Elles visent aussi à proposer des solutions d'intégration totale permettant une fabrication en masse pour diminuer les coûts de production.
A ce jour, seuls des composants de puissance à base de Silicium (Si) tels que par exemple des transistors MOS (« Métal Oxyde Semiconductor ») ou des transistors IGBT (« Insulated Gâte Bipolar Transistor ») réalisent ce type de fonctions. Cependant, les propriétés physiques inhérentes à l'utilisation du Si rendent difficiles les évolutions technologiques de ce type de composants. Depuis quelques années, de nombreux travaux de recherche ont permis de trouver des solutions alternatives grâce à l'utilisation de matériaux à large bande interdite, permettant la réalisation de nouveaux composants de puissance comme par exemple des transistors à haute mobilité électronique, aussi appelés transistors HEMT.
Le carbure de Silicium (SiC) et le Nitrure de Gallium (GaN) sont apparus comme étant deux matériaux parmi les plus prometteurs grâce à un champ électrique critique élevé et à une large gamme de fonctionnement en température. Malgré des résultats très remarquables, les composants de puissance à base de SiC rencontrent toutefois des difficultés pour pénétrer les marchés de masse, du fait des tailles limitées des plaquettes en SiC (100 à 150 mm de diamètre maximum à l'heure actuelle). De plus, des problématiques persistent à ce jour pour ce type de composants en ce qui concerne la maîtrise des défauts, mais également la reproductibilité des procédés de fabrication. Le GaN semble être une alternative au SiC très intéressante pour la conception de composants de puissance. En effet, le GaN est un matériau semiconducteur plus performant que le Si ou le SiC en termes de compromis résistance passante / tenue en tension. Ce rapport, autrement nommé facteur de mérite, caractérise les performances statiques d'un interrupteur de puissance.
Sur la Figure 1 est représenté un exemple de structure électronique à hétérojonction utilisée dans un transistor HEMT. Cette structure électronique à hétérojonction comprend plusieurs couches à base de GaN ayant chacune des caractéristiques intrinsèques maîtrisées, et empilées les unes au-dessus des autres, avec :
- un substrat W,
- par-dessus lequel vient une première couche 1 , dite couche tampon, composée d'un matériau M1 caractérisé par sa largeur de bande interdite ou « gap » Eg1 ; et, - une seconde couche 2, dite couche barrière, venant par-dessus la première couche 1 et composée d'un matériau M2 caractérisé par sa largeur de bande interdite ou « gap » Eg2, où Eg1 est inférieure à Eg2.
Ce type de structure permet la formation et la circulation d'un gaz bidimensionnel d'électrons, nommé 2DEG dans le jargon de l'Homme du métier, dans un canal C formé dans le matériau M1 à plus petit gap Eg1 à l'interface entre les deux matériaux M1 et M2 de l'hétérojonction. Une telle structure permet d'associer une forte densité de gaz bidimensionnel d'électrons à une mobilité des porteurs élevée pour obtenir des transistors HEMT avec des courants de drain importants, condition nécessaire pour des applications dans l'électronique de puissance.
De nombreux travaux de recherche portent sur la maîtrise et l'amélioration du confinement du gaz bidimensionnel d'électrons au niveau de l'hétéro-structure AIGaN/GaN en étudiant différentes solutions. Ces solutions peuvent être au niveau du dépôt de la couche GaN, afin de modifier certaines caractéristiques intrinsèques de l'hétéro-structure permettant ainsi d'obtenir des transistors HEMT avec des vitesses de commutation relativement élevées ainsi que des pertes relativement faibles. Elles peuvent aussi consister à créer de nouvelles structures de type MOS-HEMT. Ainsi, par exemple, une structure de transistor MOS-HEMT est proposée dans la publication IEEE de 2008, « Enhanced device performance of AIGaN/GaN HEMTs using thermal oxidation of electron-beam deposited Aluminium for gâte oxide » de C. Hongwei et al. Cette publication montre l'amélioration des performances d'une structure classique de transistor HEMT qui peut être obtenue en ajoutant une couche d'oxydation au niveau de l'électrode de grille. La structure MOS-HEMT ainsi obtenue possède des courants de fuite moins importants et une gamme de courant de drain plus grande qu'une structure HEMT classique avec, cependant, la nécessité d'avoir une tension de seuil inférieure à zéro volt pour placer le transistor dans un état bloqué. Or, un autre axe de recherche très important à l'heure actuelle concerne l'état au repos de ce type de structure, c'est-à-dire l'état du transistor lorsqu'aucune tension n'est appliquée sur l'électrode de grille du transistor HEMT. En effet, dans de nombreuses applications de puissance, le transistor utilisé comme interrupteur doit être à l'état ouvert par défaut (aussi appelé fonctionnalité « normally OFF »). En effet, cet état est indispensable pour des raisons de sécurité et d'économie d'énergie, comme par exemple dans les applications pour le transport automobile ou ferroviaire.
Plusieurs structures à base de GaN ont été récemment proposées afin de satisfaire la fonctionnalité « normally OFF » d'un transistor HEMT. Des travaux de l'équipe de C. Hongwei et al, ont montré la possibilité de modifier la tension de seuil pour obtenir un transistor HEMT « normally OFF » en utilisant un traitement aux ions Fluor dans une publication nommée « Self-aligned enhancement-mode AIGaN/GaN HEMTs Using 25keV Fluorine Ion Implantion » publié en 2010 dans la revue IEEE. Pour ce faire, une zone dopée au Fluor est insérée dans la couche barrière de la structure AIGaN/GaN du transistor HEMT et celle-ci est placée en dessous de l'électrode de grille, les doses d'ions Fluor étant déterminées pour avoir un décalage suffisant de la tension Vgs du transistor.
Le brevet n ° US2007/0278518A1 intitulé « Enhancement Mode lll-N Devices and Circuits » propose en outre une autre évolution du procédé de fabrication d'une structure de transistor HEMT utilisant une méthode de traitement à base d'un plasma de Fluor sur la couche barrière de l'hétéro-structure. Cette méthode permet, avec un procédé relativement simple (utilisation d'un plasma de fluor), de modifier les caractéristiques intrinsèques de l'hétéro-structure afin d'obtenir un transistor « normally OFF ».
L'évolution des techniques de conception ainsi que de fabrication comme celles présentées ci-dessus permet d'obtenir des transistors HEMT « normally OFF » pouvant adresser seulement certains marchés de conversion d'énergie à cause de courants de fuite encore relativement importants.
Une autre voie d'amélioration a été proposée par la société MicroGaN. Celle-ci commercialise en effet des structures de puissance à base de montages Cascode associant un transistor HEMT à base de GaN pour exploiter la mobilité élevée des électrons, à un transistor MOS en Si pour obtenir de faibles courants de fuite. Malgré des vitesses de commutation importantes et des courants de fuite faibles, cette solution ne permet toutefois pas d'envisager des applications à forte puissance car ce type de structure est thermiquement limité par la température maximale de fonctionnement des transistors en Si utilisés dans le montage Cascode. Résumé de l'Invention
L'invention vise à surmonter les inconvénients de l'art antérieur précités, et plus particulièrement à permettre la réalisation d'un transistor HEMT avec un faible courant de fuite au niveau de la grille, une vitesse de commutation élevée et une tension de seuil supérieure à 0 V afin d'assurer la fonctionnalité « normally OFF ».
A cet effet, un premier aspect de l'invention propose une structure à hétérojonction, dite aussi hétéro-structure, en matériau semi-conducteur, notamment pour un transistor à grande mobilité d'électrons (HEMT). La structure comprend :
- un substrat plan,
- une couche tampon, disposée sur le substrat, en un matériau semiconducteur à large bande interdite, à base de nitrure de la colonne III, ladite couche tampon étant non-intentionnellement dopée avec des porteurs de type N,
- une couche barrière, disposée au-dessus de la couche tampon, en un matériau semi-conducteur à large bande interdite à base de nitrure de la colonne III, ladite largeur de bande interdite de la couche barrière étant inférieure à la largeur de bande interdite Eg1 de la couche tampon,
- une zone intentionnellement dopée, en un matériau à base de nitrure de la colonne III identique au matériau de la couche tampon, d'une longueur et d'une largeur déterminées dans un plan parallèle au plan du substrat et d'une épaisseur déterminée suivant une direction orthogonale au plan du substrat, ladite zone intentionnellement dopée étant comprise dans la couche tampon.
Selon des modes de réalisation de l'invention, la zone intentionnellement dopée est placée sous l'interface entre la couche tampon et la couche barrière à une distance déterminée non nulle de cette interface suivant la direction orthogonale au plan du substrat.
Cette zone intentionnellement dopée située dans la couche tampon permet d'augmenter localement l'écart entre le niveau de Fermi et la bande de conduction de l'hétérojonction, c'est-à-dire à l'interface entre les matériaux de la couche tampon et de la couche barrière. En effet, la présence de la zone intentionnellement dopée a pour effet d'élever la bande de conduction de l'interface au-dessus du niveau de Fermi, c'est-à-dire le niveau d'énergie du plus haut niveau occupé par les électrons, permettant ainsi de décaler la tension de seuil de cette hétéro-structure et ainsi obtenir un transistor « normally OFF ».
Selon différents modes de réalisation de l'invention, la couche tampon, la couche barrière et la zone intentionnellement dopée sont formées en un matériau semi-conducteur à base de nitrure de la colonne III tel que, par exemple, du GaN.
Un dopage de type P peut être utilisé pour doper intentionnellement cette zone. La différence de contrainte interne entre le substrat et la couche tampon peut provoquer des déchirures du film de GaN. Avantageusement, pour pallier ce problème mais également les problèmes éventuels de dislocation, dans un mode de réalisation de l'invention une couche de nucléation est intercalée entre le substrat et la couche tampon.
Un deuxième aspect de l'invention se rapporte à un transistor de type HEMT réalisé à partir d'une hétéro-structure telle que décrite ci-dessus. Le transistor comprend des électrodes de source S, de drain D et de grille G qui peuvent être disposées sur la couche barrière.
Dans des modes de réalisation, un tel transistor peut avoir une couche isolante, par exemple à base d'oxyde, déposée sur la couche barrière avec l'électrode de grille G disposée sur la couche isolante et les électrodes de drain D et de source S disposées sur la couche barrière de part et d'autre de la grille dans le plan supérieur de la couche barrière.
Par exemple, la couche isolante à base d'oxyde peut être disposée uniquement sous l'électrode de grille G, ladite couche isolante ayant par exemple une surface identique à la surface de l'électrode de grille G. Dans des modes de réalisation, on peut moduler la tension de seuil du transistor grâce à l'une au moins des caractéristiques suivantes, prises isolément ou en combinaison :
- on peut modifier la surface de la zone intentionnellement dopée dans son plan parallèle au plan du substrat, et notamment, dans un exemple, la mesure dans laquelle elle est inférieure ou égale à la surface de l'électrode de grille dans ledit plan ;
- on peut modifier la distance d entre la zone intentionnellement dopée et l'interface entre la couche tampon et la couche barrière suivant la direction orthogonal au plan du substrat ; dans un exemple, cette distance d est inférieure à 800nm.
Selon un troisième aspect de l'invention, il est proposé un procédé de fabrication d'une telle hétéro-structure qui comprend :
- la préparation d'un substrat plan,
- le dépôt, sur le substrat, d'une première couche tampon en un matériau semi-conducteur à large bande interdite à base de nitrure de la colonne III, ladite couche tampon étant non-intentionnellement dopée avec des porteurs de type N,
- la formation, au-dessus de la première couche tampon, d'une zone ayant une longueur et une largeur déterminées dans un plan parallèle au plan du substrat, en un matériau à base de nitrure de la colonne III identique au matériau de la première couche tampon et intentionnellement dopée par des éléments dopants de type P,
- le dépôt d'une seconde couche tampon en un matériau à base de nitrure de la colonne III identique au matériau de la première couche tampon, ladite couche tampon étant non-intentionnellement dopée avec des porteurs de type N, et recouvre la première couche tampon ainsi que la zone intentionnellement dopée,
- le dépôt, au-dessus de la seconde couche tampon, d'une couche barrière en un matériau semi-conducteur à large bande interdite à base de nitrure de la colonne III ayant une largeur de bande inférieure à la largeur de bande du matériau de la première couche tampon et de la seconde couche tampon. Avantageusement, ce procédé de fabrication est simple et ne nécessite que très peu d'étapes supplémentaires par rapport à la fabrication d'une hétéro- structure classique, par exemple pour la réalisation d'un transistor HEMT classique.
Dans des modes de réalisation, on peut optimiser le procédé de fabrication de la structure à hétérojonction grâce à l'une au moins des étapes de fabrication suivantes, prises isolément ou en combinaison :
- on peut fabriquer la zone intentionnellement dopée par un procédé de dopage « lift » ;
- on peut fabriquer la zone intentionnellement dopée par un procédé de dopage/gravure ;
- on peut contrôler l'épaisseur de la seconde couche tampon pour qu'elle soit inférieure ou égale à 400 nm ;
- on peut réaliser une étape de croissance d'au moins une couche de nucléation avant l'étape de dépôt de la première couche tampon ;
- on peut fabriquer un transistor à grande mobilité d'électrons (HEMT), comprenant des étapes de fabrication des électrodes de grille, de drain et de source déposées sur la couche barrière ;
- on peut positionner la zone intentionnellement dopée sous l'électrode de grille ;
- on peut contrôler la surface de la zone intentionnellement dopée dans un plan parallèle au plan du substrat de manière à ce qu'elle soit inférieure ou égale à la surface de l'électrode de grille dans un plan parallèle au plan du substrat.
Selon un quatrième aspect, l'invention concerne un produit semi-conducteur comprenant au moins un transistor selon le deuxième aspect. Il peut s'agir, par exemple, d'un interrupteur de puissance ou de tout autre composant de puissance tel qu'un régulateur de tension de puissance, par exemple.
Brève Description des Dessins D'autres caractéristiques et avantages de l'invention apparaîtront encore à la lecture de la description qui va suivre. Celle-ci est purement illustrative et doit être lue en regard des dessins annexés dans lesquels : - La Figure 1 est une vue en coupe d'un exemple d'empilement d'une structure à hétérojonction de l'art antérieur ;
- La Figure 2 est une vue en coupe d'un exemple d'empilement d'une structure à hétérojonction selon un mode de réalisation de l'invention ;
- La Figure 3 est une vue en coupe détaillée des différentes couches constituant une structure à hétérojonction selon un mode de réalisation de l'invention ;
- Les Figures 4A à 4C sont des vues en coupe illustrant les principales étapes technologiques pour la réalisation du procédé de dopage « lift » ; - Les Figures 5A à 5D sont des vues en coupe illustrant les principales étapes technologiques pour la réalisation du procédé de dopage / gravure de la zone intentionnellement dopée ;
- La Figure 6 est une vue en coupe d'un exemple d'empilement d'un transistor HEMT selon un mode de réalisation de l'invention ;
- Les Figures 7 à 9 sont des vues selon différents axes du placement de l'électrode de grille (G) du transistor par rapport à la couche dopée ;
- La Figure 10 est un graphe représentant la variation de la tension de seuil du transistor HEMT en fonction du dopage de la couche dopée ;
- La Figure 1 1 est un graphe représentant la variation de la tension de seuil du transistor HEMT en fonction de la distance entre la couche dopée et la zone d'interface AIGaN/GaN ;
- La Figure 12 est un graphe représentant la variation de la tension de seuil du transistor HEMT en fonction de l'épaisseur de la couche dopée ;
- La Figure 13 est un graphe représentant la tension de seuil et le courant du transistor selon un mode de réalisation de l'invention ;
- La Figure 14 est une vue en coupe d'un exemple d'empilement d'un transistor HEMT selon un autre mode de réalisation ;
- La Figure 15 est une vue en coupe d'un exemple d'empilement d'un transistor HEMT selon un autre mode de réalisation ;
- La Figure 16 est une vue en coupe d'un exemple d'empilement d'un transistor HEMT selon un autre mode de réalisation,
- La Figure 17 est une vue en coupe d'un exemple d'empilement d'un transistor HEMT selon un autre mode de réalisation, - La Figure 18 est une vue en coupe d'un exemple d'empilement d'un transistor HEMT selon un dernier mode de réalisation.
Description détaillée de modes de réalisation
A titre liminaire, il est à noter que toutes les figures illustrant des vues en coupe de la structure à hétérojonction ainsi que toutes les figures illustrant des empilements des couches mais également celles représentant des étapes de procédé de fabrication de la structure à hétérojonction et du transistor HEMT, ne sont pas à l'échelle. Les différentes épaisseurs ne sont pas représentées dans des proportions conformes à la réalité. Dans un souci de simplification, dans la description qui suit et aux figures, les éléments communs à toutes les structures portent les mêmes références.
L'invention sera plus particulièrement décrite dans un exemple non limitatif d'application à une structure à hétérojonction pour transistors HEMT. L'exemple de structure à hétérojonction décrit ci-après est à base de nitrures d'éléments de la colonne III du tableau périodique des éléments, également appelé table de Mendeleïev ; et elle porte plus particulièrement sur une structure à hétérojonction à base de matériaux nitrurés de type AIGaN/GaN. Le GaN peut être le matériau semi-conducteur dont est réalisée la couche tampon 1 avec une largeur de bande interdite Eg1 plus petite que la largeur de bande interdite Eg2 du AIGaN qui peut être le matériau dont est réalisée la couche barrière 2. Il est bien évident, toutefois, que l'invention n'est pas limitée à ces exemples. Par exemple, une structure à hétérojonction qui utilise les propriétés d'un autre type de matériaux permettant la création d'une interface entre un matériau à grand gap du type du GaAIAs et un matériau à petit gap du type du GaAs peut être réalisée.
Selon des modes de réalisation, la structure comprend une zone intentionnellement dopée 3 située dans la couche tampon 1 , sous l'interface entre la couche tampon et la couche barrière.
La Figure 2 montre un premier exemple d'empilement des couches constituant la structure à hétérojonction. Elle comprend dans l'ordre croissant d'empilement :
- un substrat W plan, - une couche tampon 1 , disposée sur le substrat W, en un matériau semi-conducteur à large bande interdite Eg1 à base de nitrure de la colonne III, ladite couche tampon étant non-intentionnellement dopée avec des porteurs de type N,
- une couche barrière 2, disposée au-dessus de la couche tampon 1 , en un matériau semi-conducteur à large bande interdite Eg2 à base de nitrure de la colonne III, ladite largeur de bande interdite Eg2 de la couche barrière 2 étant inférieure à la largeur de bande interdite Eg1 de la couche tampon 1 ,
- une zone intentionnellement dopée 3, en un matériau à base de nitrure de la colonne III identique au matériau de la couche tampon 1 d'une longueur Lo3 et d'une largeur La3 déterminées dans un plan parallèle au plan du substrat, et d'une épaisseur dC3 suivant une direction perpendiculaire au plan du substrat, ladite zone intentionnellement dopée 3 étant disposée dans la couche tampon 1 .
La présence de la zone intentionnellement dopée située dans la couche tampon 1 va élever la bande de conduction de l'interface entre la couche tampon 1 et la couche barrière 2 au-dessus du niveau de Fermi, c'est-à-dire le niveau d'énergie du plus haut niveau occupé par les électrons, permettant ainsi de décaler la tension de seuil du transistor réalisé avec cette hétéro-structure et ainsi obtenir un transistor « normally OFF ».
Le procédé de fabrication dans un exemple de réalisation d'une telle hétéro- structure comprend :
- la préparation d'un substrat W,
- le dépôt d'une couche tampon 1 , en un matériau semi-conducteur à large bande interdite Eg1 à base de nitrure de la colonne III sur le substrat W, ladite couche tampon 1 étant non-intentionnellement dopée avec des porteurs de type N,
- le dépôt d'une couche barrière 2, en un matériau semi-conducteur à large bande interdite Eg2 à base de nitrure de la colonne III sur la couche tampon 1 , - le dopage intentionnel d'une zone 3, en un matériau à base de nitrure de la colonne III identique au matériau de la couche tampon 1 , d'une longueur Lo3, d'une largeur La3 et d'une épaisseur dC3 déterminées dans un plan parallèle au plan du substrat W et d'une épaisseur déterminée suivant une direction orthogonale au plan du substrat, ladite zone étant comprise dans la couche tampon 1 .
Les performances d'une structure à hétérojonction avec une telle zone intentionnellement dopée 3 dépendent entre autre de la qualité cristalline du matériau d'épitaxie utilisé.
Le GaN est un matériau d'épitaxie qui permet de limiter des désaccords partiels de maille avec les matériaux formant l'hétéro-structure et obtenus par croissance cristallographique à partir du substrat W.
Plusieurs types de matériaux de substrat peuvent être utilisés pour réaliser le substrat W, en tant que substrat d'épitaxie pour le GaN. Dans des modes de réalisation, on utilise par exemple le Carbure de Silicium (SiC) qui donne un désaccord de maille de l'ordre de 3.4% seulement, ou le Saphir (AI203). D'autres exemples de substrats, comme par exemple des substrats à base de GaAs, de ZnO ou bien des substrats dits « free standing » peuvent aussi être utilisés.
En variante, le Silicium (Si) peut également être utilisé pour réaliser le substrat. Le Si est un matériau qui peut être utilisé pour la fabrication de composants en général et de transistors HEMT en particulier, dont les caractéristiques intrinsèques sont très bien maîtrisées, malgré un désaccord de maille supérieur au SiC et de moins bonnes performances notamment en ce qui concerne la conduction thermique. En effet, l'utilisation massive de plaquettes en Si (ou « wafer ») de très bonne qualité de fabrication et de diamètre important (par exemple 6 pouces ou 8 pouces) permet de diminuer les coûts de production ainsi que les coûts de revient de tels composants.
En fonction de la nature du substrat, par exemple SiC ou Si, ou de l'orientation cristalline du substrat de Si, la qualité de la couche GaN obtenue par croissance épitaxiale peut varier, ce qui est susceptible de modifier les performances de la structure à hétérojonction. C'est pourquoi, dans un exemple de réalisation, la structure à hétérojonction peut être réalisée sur un substrat Si d'orientation cristalline déterminée, par exemple celle notée (1 1 1 ) dans la littérature, avec si nécessaire interposition de couches de transition (dites plus communément couches de nucléation) afin de pallier les problèmes éventuels de dislocation mais également de déchirure du film qui sont dues à la différence de contraintes mécaniques internes entre les deux couches (de Si et de GaN). Ces couches de nucléation peuvent être déposées, par exemple en plusieurs opérations de dépôt successives, sur une autre couche de composés nitrurés par épitaxie. Ceci permet d'obtenir une croissance de la couche tampon 1 de qualité souhaitée à l'interface avec la couche barrière 2. On notera également que le substrat Si peut être d'orientation cristalline (001 ) ou encore (100), et que si nécessaire des couches intermédiaires peuvent être utilisées, comme précédemment exposé, afin d'obtenir un film de GaN en concordance avec le cahier des charges de l'application.
Les substrats décrits ci-dessus sont cités ici seulement à titre d'exemple et ne sont pas limitatifs de l'invention.
Dans un mode de réalisation représenté à la Figure 3, la couche tampon 1 peut être composée d'un matériau à base de nitrure, par exemple du GaN. Elle peut comporter au moins une première couche tampon 1 1 qui peut être déposée sur une ou plusieurs couches de nucléation comme indiqué précédemment. La couche tampon 1 1 sert de base de croissance pour une seconde couche tampon 12 de la couche tampon 1 . Une dernière couche dite couche barrière 2 à base de GaN est ensuite obtenue. De préférence, il est fait en sorte que la couche tampon 12 ainsi que la couche 2 possèdent d'excellentes caractéristiques cristallines car celles-ci participent à la création d'un gaz bidimensionnel d'électrons.
D'autres couches de nucléation et/ou de passivation peuvent être prévues entre le substrat W et la couche tampon 1 1 , et/ou entre la couche tampon 1 1 et la couche tampon 12, mais ne sont pas représentées sur la Figure 3. La croissance de telles couches peut être réalisée en utilisant des techniques de la microélectronique, comme par exemple la technique par Épitaxie en Phase Vapeur dans des réacteurs de type HVPE (de l'anglais « Hybride Vapour Phase Epitaxy »), à partir de certains mélanges gazeux de type par exemple GaCI3/NH3. Cette technique permet grâce à des vitesses de croissance rapide d'obtenir des épaisseurs relativement importantes et d'excellentes qualités. D'autres techniques de dépôt peuvent être également utilisées telles que par exemple la méthode MBE (de l'anglais « Molecular Beam Epitaxy" »), mais également la méthode MOCVD (de l'anglais « MetalOrganic Chemical Vapor Déposition »). Ces méthodes sont citées à titre d'exemple et n'ont aucun caractère limitatif quant aux techniques de conception de telles couches nitrurées qui peuvent être utilisées pour la conception de transistors HEMT. Dans des modes de réalisation, la croissance de la couche tampon 1 1 peut être obtenue par un dépôt par la méthode MOCVD, par exemple en utilisant des éléments de la colonne III, notamment par acheminement dans une chambre de réaction. Il peut s'agir, par exemple, d'un mélange de dihydrogène ainsi que d'un précurseur chimique. Le GaN se forme ainsi à la surface du substrat W pour former la première partie de la couche barrière 1 (nommée couche tampon 1 1 ) non intentionnellement dopée N dans la chambre de réaction. Cette couche est intrinsèque puisqu'elle est non intentionnellement dopée : elle peut indifféremment s'appeler GaN-NID (« GaN Non Intentionnellement Dopé » en français), UID-GaN (« Unlntentionally Doped GaN » en anglais) ou i-GaN (« intrinsic GaN » ou « GaN intrinsèque »). Le dopage intrinsèque d'une telle couche est naturellement de type N et présente une concentration de porteurs (i.e. d'électrons) par cm3 qui est de l'ordre de 1016 cm "3. Elle est activée, par exemple sous un plasma RF et, par exemple, à une vitesse de l'ordre de quelques μιτι/h. L'épaisseur de la couche tampon 1 1 peut alors être aussi faible que de l'ordre de 1 à 3 μιτι.
Dans des modes de réalisation, la structure à hétérojonction comprend en outre une zone intentionnellement dopée 3, avec par exemple un dopage de type P. Le matériau de cette zone intentionnellement dopée 3, située dans la couche tampon 1 , est de même nature que celui de la couche tampon 1 .
Les dimensions de la zone intentionnellement dopée 3, ainsi que son épaisseur dC3 jouant un rôle important sur les propriétés de l'hétéro-structure, il est préférable de délimiter la zone d'implantation de façon précise. La formation de la zone intentionnellement dopée 3 sur la couche tampon 1 1 peut être réalisée par exemple, selon l'un parmi deux procédés technologique connus que sont un procédé par dopage « lift » et un procédé de dopage/gravure.
Les Figures 4A à 4C illustrent les étapes technologiques principales pour la mise en œuvre du procédé de dopage « lift » qui peut être utilisé, dans des modes de réalisation, pour doper intentionnellement la zone intentionnellement dopée 3.
En premier lieu, une couche de masquage 6 ou de protection permettant de délimiter avec précision la zone intentionnellement dopée 3 est réalisée sur la couche tampon 1 1 (Figure 4A). Ce masque 6 peut être réalisé par exemple avec un polymère photosensible permettant à l'aide des techniques de photolithographie classiques, de délimiter la zone intentionnellement dopée 3 sur la couche tampon 1 1 . Une fois la zone délimitée, le processus de croissance de la couche par épitaxie qui a été décrit précédemment peut être mis en œuvre avec l'insertion dans ce processus de croissance de la zone intentionnellement dopée 3 d'un élément dopant de type P comme par exemple du Magnésium (Mg). Les doses d'éléments dopants sont sélectionnées pour obtenir une zone dopée P correspondant au cahier des charges de l'application (Figure 4B). Un exemple présentant le type et la quantité d'éléments dopants utilisés pour la réalisation d'un transistor HEMT sera présenté ultérieurement dans la description.
Une fois la croissance de la zone intentionnellement dopée 3 terminée, le masque 6 est retiré, par exemple à l'aide d'un procédé utilisant un « remover » ou tout autre procédé de gravure humide ou sèche permettant de supprimer cette couche 6 sans altérer les couches tampon 1 1 et 3. La Figure 4C représente la zone intentionnellement dopée 3 à la fin de ce procédé technologique.
Une autre méthode de fabrication de la zone intentionnellement dopée 3 peut utiliser un procédé technologique dit procédé de dopage/gravure. Pour ce faire, comme représenté sur la Figure 5A, la zone intentionnellement dopée 3 est déposée sur la totalité de la structure à l'aide par exemple du même procédé de croissance que cité précédemment dans le procédé de dopage Lift. Une fois le dépôt effectué, une couche de masquage 61 peut être déposée à l'aide d'un matériau polymère photosensible, par exemple (Figure 5B). Les zones non souhaitées sont ensuite supprimées, (Figure 5C) par gravure sèche par exemple à l'aide par exemple d'un procédé DRIE (de l'anglais « Die Reactive Ion Etching ») permettant ainsi de délimiter la zone intentionnellement dopée 3 seulement dans la zone sous le masque 61 . Une fois la gravure terminée, la couche de masquage 61 est supprimée à l'aide de techniques comme celles citées précédemment et connues en soi de l'homme de l'art de la microélectronique (Figure 5D).
On notera que des matériaux pouvant être utilisés pour créer la couche protectrice 6 et/ou 61 ont été donnés ci-dessus seulement à titre d'exemple ainsi que le mode de dopage de la zone intentionnellement 3. De plus, il est bien entendu que l'intégralité des différentes étapes du procédé technologique telles que, par exemple, des phases de dépôt de résine photosensibles, des étapes de photolithographie et des étapes de nettoyage nécessaires à un tel procédé n'ont pas été citées pour ne pas alourdir la description.
La seconde couche tampon 12 constituant la couche tampon 1 peut être ensuite déposée selon, par exemple, le même mode de croissance que la couche tampon 1 1 . L'épaisseur de la couche tampon 12 sera par exemple inférieure d'un ratio 10 par rapport à la couche tampon 1 1 permettant ainsi de rapprocher la zone intentionnellement dopée 3 du canal de conduction du transistor.
Le matériau constituant la couche barrière 2 peut être formé d'un matériau semi-conducteur ayant une largeur de bande Eg2 plus grande que la largeur de bande Eg1 . Dans l'exemple considéré ici, cette couche peut être composée d'AIGaN, telle que AIGa(1 -x)N, où x est la fraction molaire et est compris entre 0 et 1 , avec une épaisseur de la couche barrière 2 inférieure à 1 μιτι.
Dans un mode de réalisation non illustré sur les Figures, la couche barrière 2 peut être composée de plusieurs couches avec des caractéristiques respectives maîtrisées, telles que, par exemple, une couche dopée, appelée couche donneuse fournissant des électrons intervenant dans la formation du gaz bidimensionnel d'électrons.
La structure à hétérojonction qui a été présentée ci-dessus permet un perfectionnement, par exemple, dans la maîtrise des tensions de seuil des transistors HEMT afin d'obtenir des transistors « normally OFF ». Dans un exemple de réalisation d'un transistor HEMT celui-ci comprend comme représenté sur la Figure 6 :
- un substrat W plan,
- une couche tampon 1 , disposée sur le substrat W en un matériau semi-conducteur à large bande interdite Eg1 à base de nitrure de la colonne III, ladite couche tampon étant non-intentionnellement dopée (i-GaN) avec des porteurs de type N,
- une couche barrière 2, disposée au-dessus de la couche tampon 1 , en un matériau semi-conducteur à large bande interdite Eg2 à base de nitrure de la colonne III, ladite largeur de bande interdite Eg2 de la couche barrière 2 étant inférieure à la largeur de bande interdite Eg1 de la couche tampon 1 ,
- une zone intentionnellement dopée 3, en un matériau à base de nitrure de la colonne III identique au matériau de la couche tampon 1 d'une longueur Lo3 et d'une largeur La3 déterminées dans un plan parallèle au plan du substrat, et d'une épaisseur dC3 suivant une direction perpendiculaire au plan du substrat, ladite zone intentionnellement dopée 3 étant disposée dans la couche tampon 1 ,
- des électrodes de source (S), de drain (D) et de grille (G).
Le procédé de fabrication dans un exemple de réalisation d'un transistor (HEMT) utilisant une telle hétéro-structure comprend :
- la préparation d'un substrat W,
- le dépôt d'une couche tampon 1 en un matériau semi-conducteur à large bande interdite Eg1 à base de nitrure de la colonne III sur le substrat W, ladite couche tampon étant non-intentionnellement dopée (i-GaN) avec des porteurs de type N,
- le dépôt d'une couche barrière 2 en un matériau semi-conducteur à large bande interdite Eg2 à base de nitrure de la colonne III sur la couche tampon 1 ,
- le dopage intentionnel d'une zone 3, en un matériau à base de nitrure de la colonne III identique au matériau de la couche tampon 1 , d'une longueur Lo3, d'une largeur La3 et d'une épaisseur dC3 déterminées dans un plan parallèle au plan du substrat W et d'une épaisseur déterminée suivant une direction orthogonale au plan du substrat, ladite zone étant comprise dans la couche tampon 1 ,
- la création des électrodes de grille (G), de drain (D) et de source (S) à l'aide d'une ou de plusieurs couches de matériaux conducteur électriquement.
Il est noté que toutes les étapes intermédiaires liées à un tel procédé que sont les étapes de photolithographie, nettoyage, ainsi que par exemple les étapes de dépôt de résine photosensible ne sont pas décrites en détails ici afin de ne pas alourdir la présente description.
Il peut être utilisé, dans un exemple de réalisation de l'invention, un dopant de type P de la colonne ll-A tel que par exemple le Magnésium (Mg), pour doper le matériau de la zone intentionnellement dopée 3. Cependant, d'autres dopants de cette même colonne du tableau périodique de Mendeleïev peuvent également être utilisés, comme par exemple le béryllium.
Les électrodes de Drain D et Source S sont des contacts dits « ohmiques » réalisant ainsi des contacts Métal/Semi-conducteur de faible résistance et l'électrode de Grille G est un contact Métal/Semi-conducteur dit « Schottky ». Le procédé de fabrication de telles électrodes étant connu de l'homme du métier, il ne sera pas détaillé dans la description.
Les métaux utilisés pour effectuer ces reprises de contact du transistor HEMT décrit dans l'invention peuvent être de différentes natures, en fonction des caractéristiques des contacts souhaitées.
Les électrodes peuvent être composées d'une seule couche de métal par exemple Ti, Al ou d'autres métaux, voire de bicouche ou tri-couche métallique. Ces métaux peuvent être déposés par les méthodes traditionnelles de dépôt de métaux utilisées en microélectronique comme par exemple par la méthode Lift- off ou par la méthode LIGA (pour Lithographie GAIvanic). Lesdites électrodes peuvent également être constituées d'autres matériaux dont les propriétés électriques auront été au préalable modifiées pour convenir à la résistance de contact souhaitée.
Comme il déjà a été présenté dans ce qui précède, l'invention permet d'obtenir un transistor HEMT avec une tension de seuil nulle ou positive afin d'obtenir un transistor HEMT « normally OFF ». Pour ce faire, dans un exemple de réalisation du procédé, il est créé une zone 3 intentionnellement dopée 3, par exemple avec des éléments de type P, dans la couche barrière 1 ; ladite zone intentionnellement dopée 3 est placée sous l'électrode de grille (G) du transistor et est, selon des modes de réalisation, de taille, d'épaisseur, de profondeur et quantité de dopants différentes. Ces paramètres permettent de maîtriser la tension de seuil du transistor HEMT.
Afin de ne pas dépléter le canal de conduction dans une région non contrôlée par la tension de grille, la zone intentionnellement dopée 3 caractérisée par sa longueur Lo3 et sa largeur La3 dans un plan parallèle à celui du substrat est de préférence de dimensions inférieures ou égales aux dimensions de l'électrode de grille G dans un plan parallèle au plan du substrat.
En référence à la Figure 7, on alors les relations suivantes:
Lo3 < LoG, (1)
La3 < LaG. (2) où :
Lo3 est la longueur de la zone intentionnellement dopée 3,
La3 est la largeur de la zone intentionnellement dopée 3,
LoG est la longueur de l'électrode de grille (G), et
LaG est la largeur de l'électrode de grille (G).
Ces dimensions étant considérées dans un plan parallèle au plan du substrat. De plus, afin de ne pas encourir un blocage du courant de grille, le placement de la zone intentionnellement dopée 3 par rapport à l'électrode de grille G est important. Pour ce faire, le placement de la zone intentionnellement dopée 3 par rapport à l'électrode de grille G doit être (Figure 8 et Figure 9):
où :
Avec :
B1 = p1 -p2, (5)
B2= p3-p4. (6) où p1 est le positionnement de l'électrode de grille (G) sur l'axe x, p2 est le positionnement de la zone intentionnellement dopée 3 sur l'axe x,
p3 est le positionnement de l'électrode de grille (G) sur l'axe z, p4 est le positionnement de la zone intentionnellement dopée 3 sur l'axe z,
B1 est l'écart entre l'électrode de grille (G) et la zone intentionnellement dopée 3 selon l'axe des x
B2 est l'écart entre l'électrode de grille (G) et la zone intentionnellement dopée 3 selon l'axe des z,
Lo3 est la longueur de la zone intentionnellement dopée 3, La3 est la largeur de la zone intentionnellement dopée 3,
LoG est la longueur de l'électrode de grille (G), et,
LaG est la largeur de l'électrode de grille (G).
La présence de la zone intentionnellement dopée 3 composée de GaN dopé P dans la couche tampon 1 en i-GaN, permet d'augmenter l'écart du niveau de Fermi et, de ce fait, la bande de conduction de l'hétérojonction AIGaN//i-GaN. La tension de seuil maximale ainsi obtenue peut être atteinte avec une concentration de dopage de l'ordre de 1 .10+19 cm"3 avec un dopant de type P tel que par exemple le Magnésium (Mg).
Le graphe de la Figure 10 présente des résultats obtenus par modélisation d'une telle structure avec différentes valeurs de tensions de seuil (V) d'un transistor HEMT pour différentes valeurs de dopage (cm"3) selon un exemple de réalisation de l'invention. Il est à noter que ces simulations sont données pour des dimensions de zone dopée déterminées avec une épaisseur de la zone intentionnellement dopée 3 égale à 400nm, une largeur de 1 μιτι ainsi que pour des distances d de 10nm, 20nm et 30nm. Les résultats sur ce graphe mettent en évidence l'influence du dopage sur la valeur de la tension de seuil du transistor HEMT de l'invention et plus particulièrement il est mis en évidence que l'écart de bande maximal peut être atteint par plusieurs valeurs de dopage autrement dit une structure « normally OFF » peut être obtenue avec différentes valeurs de dopage et des distances d peu élevées, au moins inférieures à 30nm. Cependant, il est à noter que l'augmentation de la tension de seuil n'est pas seulement due à l'augmentation de l'écart de bande affectée par l'augmentation du dopage de la zone intentionnellement dopée 3, mais aussi par le taux d'augmentation de l'écart de bande à l'intérieur de la zone intentionnellement dopée 3. Ceci permet d'obtenir plus rapidement un écart maximum souhaité à l'aide d'un dopage élevé. De plus, afin de maîtriser le bruit interne du transistor HEMT selon l'invention l'écart entre le dopage de la zone intentionnellement dopée 3 et le dopage de la couche 1 non intentionnellement dopée entourant la zone intentionnellement dopée 3 doit être d'au moins une décade.
Selon un autre exemple de réalisation, l'invention propose de contrôler la tension de seuil du transistor en faisant varier la distance entre la zone intentionnellement dopée 3 et l'interface AIGaN/GaN. En effet, la diminution ou l'augmentation de la distance entre la zone intentionnellement dopée 3 et la zone d'interface AIGaN/GaN permet de moduler l'écart entre le niveau de Fermi et la bande de conduction et donc de moduler la tension de seuil du transistor.
Le graphe de la Figure 11 montre la variation de la tension de seuil du transistor (V) en fonction de la distance d (μιτι) entre la zone intentionnellement dopée 3 et la zone d'interface AIGaN/GaN.
Ces résultats de simulation sont donnés pour des dimensions de la zone intentionnellement dopée 3 déterminées avec une épaisseur de la zone intentionnellement dopée 3 égale à 100nm, une largeur de 1 μιτι ainsi que pour un dopage de 2.1018cm"3. Ce graphe met en évidence l'augmentation de la tension de seuil du transistor HEMT en fonction de la diminution de la distance d de la zone intentionnellement dopée 3. Selon un mode de réalisation, la variation et, plus précisément, l'augmentation de la tension de seuil du transistor HEMT est proportionnelle à la diminution de la distance entre la zone intentionnellement dopée 3 et la zone d'interface. Il est à noter que les valeurs communiquées sont données à titre d'exemple et ne sont pas limitatives à la portée de l'invention. Les doses de dopants ainsi que les dimensions de la zone intentionnellement dopée 3 peuvent varier en fonction du domaine d'application de l'invention ainsi que la tension de seuil souhaitée. Les modes de réalisation de l'invention permettent de maîtriser la tension de seuil du transistor en fonction de l'épaisseur dC3 de la zone intentionnellement dopée 3. En effet, comme il a été présenté précédemment, l'introduction de la zone intentionnellement dopée 3 entre les couches de GaN non intentionnellement dopée (i-GaN), favorise l'augmentation de l'écart entre le niveau de Fermi et la bande de conduction permettant ainsi de maîtriser entre autres la tension de seuil du transistor HEMT.
Lorsque l'épaisseur de la zone intentionnellement dopée 3 augmente, comme présentée sur la Figure 12, celle-ci favorise l'augmentation de l'écart entre le niveau de Fermi et la bande de conduction jusqu'à une valeur seuil à partir de laquelle son influence (l'influence de l'épaisseur sur l'écart) n'est plus avérée. En effet, à partir d'une certaine épaisseur suffisamment élevée et dépendante d'autres paramètres tels que la quantité de dopage, sa surface, son positionnement, l'écart devient alors constant et égal à celui d'une région dopée P non entourée.
Le graphe de la Figure 13 compare la tension de seuil d'un transistor selon un exemple de réalisation de l'invention à la tension de seuil d'un HEMT conventionnel « normally ON » présentant les mêmes paramètres physiques et géométriques à l'exception de la zone intentionnellement dopée 3. Pour cette structure qui nous est montrée à titre d'exemple, les paramètres de la structure sont :
substrat W en Si (1 1 1 ),
couche tampon 1 en i-GaN, avec dC1 =1 ,1 μιτι,
couche barrière 2 en AIGaN, avec dC2=30nm,
zone intentionnellement dopée 3 avec :
■ dopants Mg, à la concentration de 1 .9x1018 cm"3,
■ largeur La3=^m,
■ Épaisseur dC3=400nm et,
■ Distance d= 10nm,
électrodes grille G de largeur 1 μιη drain D et source S de largeur 2μιη.
Ces résultats de simulations montrent que, contrairement au transistor HEMT conventionnel, la tension de seuil du transistor HEMT est positive grâce notamment au réglage de la distance d entre la zone intentionnellement dopée 3 et l'interface AIGaN/GaN. Il est important de noter que la modification de la distance d permet, sans modification de l'épaisseur de la couche AIGaN et par conséquent sans affecter la densité de courant à l'interface AIGaN/GaN, de contrôler la tension de seuil du transistor.
Cependant, en référence à la Figure 13, le courant de fuite schématisé par IGS reste relativement élevé du fait de la présence d'un contact Schottky entre l'électrode de gille G et la couche barrière 2.
Afin de pallier ces inconvénients il est intégré dans un autre exemple de réalisation une couche d'oxyde entre l'électrode de grille G et la couche AI(1 -x)GaN. Celle-ci comprend en outre comme représentée sur la Figure 14 :
- un substrat (W) plan,
- une couche tampon 1 , disposée sur le substrat W en un matériau semi-conducteur à large bande interdite Eg1 à base de nitrure de la colonne III, ladite couche tampon 1 étant non-intentionnellement dopée avec des porteurs de type N,
- une couche barrière 2, disposée au-dessus de la couche tampon 1 , en un matériau semi-conducteur à large bande interdite Eg2 à base de nitrure de la colonne III, ladite largeur de bande interdite Eg2 de la couche barrière 2 étant inférieure à la largeur de bande interdite Eg1 de la couche tampon 1 ,
- une zone intentionnellement dopée 3, en un matériau à base de nitrure de la colonne III identique au matériau de la couche tampon 1 d'une longueur Lo3 et d'une largeur La3 déterminées dans un plan parallèle au plan du substrat, et d'une épaisseur dC3 suivant une direction perpendiculaire au plan du substrat, ladite zone intentionnellement dopée 3 étant disposée dans la couche tampon 1 ,
- des électrodes de source S, de drain D disposées sur la couche barrière 2,
- une couche isolante électriquement 4 de type oxyde thermique et,
- une électrode de grille G disposée sur la couche isolante électriquement 4. L'Homme du métier appréciera que des techniques qui peuvent être utilisées pour le dépôt de la couche isolante ont été décrites plus haut.
La présence de cette couche isolante électriquement 4 permet donc d'obtenir un contact MOS pour (Métal/Oxyde/Semi-conducteur) entre le contact de grille G et la couche barrière 2.
La couche d'oxyde 4 peut être obtenue par oxydation thermique à l'aide, par exemple, d'un four d'oxydation de type PECVD (Plasma Enhanced Chemical Vapor Déposition) permettant d'obtenir des couches de quelques nanomètres à un micromètre d'épaisseur, par exemple.
La présence de la couche d'oxyde et la suppression du contact Schottky permettent de diminuer le courant de fuite de l'ordre, à titre d'exemple, d'un facteur 20, permettant ainsi d'améliorer très fortement les performances du transistor HEMT.
La tension de seuil obtenue en fonction des paramètres cités ci-dessus permet d'obtenir un transistor HEMT avec une tension de seuil de 4V. Cette tension de seuil positive permet donc d'obtenir, selon les différents modes de réalisation présentés, un transistor HEMT qui respecte la fonctionnalité « normally OFF ».
De nouveaux champs d'applications sont possibles grâce à un tel composant.
En effet, cette tension de seuil élevée permet de rendre ce type de composant peu sensible à des perturbations extérieures telles que du bruit sur la tension de grille, notamment du bruit électromagnétique.
Dans un autre exemple de réalisation de l'invention, il est proposé une structure comprenant en outre comme représenté sur la Figure 15 :
- un substrat W plan,
- une couche tampon 1 , disposée sur le substrat W en un matériau semi-conducteur à large bande interdite Eg1 à base de nitrure de la colonne III, ladite couche tampon étant non-intentionnellement dopée avec des porteurs de type N,
- une couche barrière 2, disposée au-dessus de la couche tampon 1 , en un matériau semi-conducteur à large bande interdite Eg2 à base de nitrure de la colonne III, ladite largeur de bande interdite Eg2 de la couche barrière 2 étant inférieure à la largeur de bande interdite Eg1 de la couche tampon 1 , - une zone intentionnellement dopée 3, en un matériau à base de nitrure de la colonne III identique au matériau de la couche tampon 1 d'une longueur Lo3 et d'une largeur La3 déterminées dans un plan parallèle au plan du substrat, et d'une épaisseur dC3 suivant une direction perpendiculaire au plan du substrat, ladite zone intentionnellement dopée 3 étant disposée dans la couche tampon 1 ,
- des électrodes de source S, de drain D disposées sur la couche barrière 2,
- une couche isolante électriquement 4 de type oxyde thermique, par exemple, de dimensions dans le plan au moins égales aux dimensions de l'électrode de grille G et,
- une électrode de grille G disposée sur la couche isolante électriquement 4.
L'Homme du métier appréciera que des techniques qui peuvent être utilisées pour le dépôt de la couche isolante ainsi que pour la gravure ont été décrites plus haut.
Ce mode de réalisation permet en outre de diminuer les capacités parasites apparaissant lors de commutations à des fréquences de commutations relativement élevées.
Dans un autre exemple de réalisation de l'invention, il est proposé une structure comprenant en outre comme représenté sur la Figure 16 :
- un substrat W plan,
- une couche tampon 1 , disposée sur le substrat W en un matériau semi-conducteur à large bande interdite Eg1 à base de nitrure de la colonne III, ladite couche tampon étant non-intentionnellement dopée
(i-GaN) avec des porteurs de type N,
- une couche barrière 2, disposée au-dessus de la couche tampon 1 , en un matériau semi-conducteur à large bande interdite Eg2 à base de nitrure de la colonne III, ladite largeur de bande interdite Eg2 de la couche barrière 2 étant inférieure à la largeur de bande interdite Eg1 de la couche tampon 1 ,
- une zone intentionnellement dopée 3, en un matériau à base de nitrure de la colonne III identique au matériau de la couche tampon 1 d'une longueur Lo3 et d'une largeur La3 déterminées dans un plan parallèle au plan du substrat, et d'une épaisseur dC3 suivant une direction perpendiculaire au plan du substrat, ladite zone intentionnellement dopée 3 étant disposée dans la couche tampon 1 ,
- des électrodes de source S, de drain D disposées sur la couche barrière 2,
- une couche intentionnellement dopée 5 en un matériau à base de nitrure de la colonne III identique au matériau de la couche tampon 1 de dimensions dans le plan au moins égales aux dimensions de l'électrode de grille G.
Cet autre mode de réalisation de l'invention permet en outre un décalage encore plus significatif de la tension de seuil vers des tensions positives. Ce mode de réalisation permet ainsi d'obtenir des transistors HEMT avec des tensions de seuils positives élevées.
Dans un objectif de contrôle de la tension de seuil, il est proposé dans un autre exemple de réalisation de l'invention, une structure comprenant en outre comme représenté sur la Figure 17 :
- un substrat W plan,
- une couche tampon 1 , disposée sur le substrat W en un matériau semi-conducteur à large bande interdite Eg1 à base de nitrure de la colonne III, ladite couche tampon étant non-intentionnellement dopée avec des porteurs de type N,
- une couche barrière 2, disposée au-dessus de la couche tampon 1 , en un matériau semi-conducteur à large bande interdite Eg2 à base de nitrure de la colonne III, ladite largeur de bande interdite Eg2 de la couche barrière 2 étant inférieure à la largeur de bande interdite Eg1 de la couche tampon 1 ,
- une zone intentionnellement dopée 3, en un matériau à base de nitrure de la colonne III identique au matériau de la couche tampon 1 d'une longueur Lo3 et d'une largeur La3 déterminées dans un plan parallèle au plan du substrat, et d'une épaisseur dC3 suivant une direction perpendiculaire au plan du substrat, ladite zone intentionnellement dopée 3 étant disposée dans la couche tampon 1 , - des électrodes de source S, de drain D disposées sur la couche barrière 2,
- une couche isolante électriquement 4 de type oxyde thermique, par exemple, de dimensions dans le plan au moins égales aux dimensions de l'électrode de grille G disposée sur la couche la couche barrière 2,
- une couche intentionnellement dopée 5 en un matériau à base de nitrure de la colonne III identique au matériau de la couche tampon 1 de dimensions dans le plan au moins égales aux dimensions de l'électrode de grille G et,
- une électrode de grille G disposée sur la couche une couche intentionnellement dopée 5.
Cet autre mode de réalisation de l'invention permet en outre grâce à la présence de la couche isolante électriquement 4 de décaler de manière encore plus significative la tension de seuil de transistor HEMT selon l'invention.
Enfin dans un dernier mode de réalisation selon l'invention permettant de contrôler la tension de seuil, il est proposé une structure comprenant (Figure 18) :
- un substrat W plan,
- une couche tampon 1 , disposée sur le substrat W en un matériau semi-conducteur à large bande interdite Eg1 à base de nitrure de la colonne III (i-GaN), ladite couche tampon étant non-intentionnellement dopée avec des porteurs de type N,
- une couche barrière 2, disposée au-dessus de la couche tampon 1 , en un matériau semi-conducteur à large bande interdite Eg2 à base de nitrure de la colonne III, ladite largeur de bande interdite Eg2 de la couche barrière 2 étant inférieure à la largeur de bande interdite Eg1 de la couche tampon 1 ,
- une zone intentionnellement dopée 3, en un matériau à base de nitrure de la colonne III identique au matériau de la couche tampon 1 d'une longueur Lo3 et d'une largeur La3 déterminées dans un plan parallèle au plan du substrat, et d'une épaisseur dC3 suivant une direction perpendiculaire au plan du substrat, ladite zone intentionnellement dopée 3 étant disposée dans la couche tampon 1 , - des électrodes de source S, de drain D disposées sur la couche barrière 2,
- -une couche intentionnellement dopée 5 en un matériau à base de nitrure de la colonne III identique au matériau de la couche tampon 1 de dimensions dans le plan au moins égales aux dimensions de l'électrode de grille G et, une couche isolante électriquement 4 de type oxyde thermique, par exemple, de dimensions dans le plan au moins égales aux dimensions de l'électrode de grille G et,
- une couche isolante électriquement 4 de type oxyde thermique, par exemple, de dimensions dans le plan au moins égales aux dimensions de l'électrode de grille G disposée sur la couche intentionnellement dopée 5 et,
- une électrode de grille G disposée sur la couche isolante électriquement 4.
Ce dernier mode de réalisation permet ainsi un contrôle de la tension de seuil vers des tensions positives du transistor selon l'invention.
La description ci-dessus a été donnée à titre illustratif seulement et n'est pas limitative de la portée de l'invention. Toute variante de réalisation techniquement envisageable peut être préférée aux modes de réalisation décrits. Par exemple, le matériau GaN utilisé dans la description peut être remplacé par du GaAs. L'utilisation d'un tel matériau implique donc que le type de dopant et les doses qui seront utilisés ainsi que les dimensions et le positionnement de la zone intentionnellement dopée 3 seront choisis de sorte que le comportement global du transistor HEMT utilisant un matériau GaAs corresponde au transistor décrit dans l'invention.
De même, les étapes du procédé technologique décrites dans l'invention sont données à titre illustratif et ne sont pas limitées aux exemples donnés ici.
Enfin, il est bien entendu que les différents perfectionnements décrits peuvent être utilisés séparément ou en combinaison, selon les qualités et performances recherchées pour le transistor HEMT réalisé avec cette structure.
La présente invention ne se limite pas aux formes de réalisation présentées. D'autres variantes et modes de réalisation peuvent être déduits et mis en œuvre par la personne du métier à la lecture de la présente description et des Figures annexées. Les signes de référence ne sauraient être compris comme limitant la portée de l'invention ou l'étendue de la description.
Dans la description ci-dessus, il est supposé que lorsqu'un élément comme par exemple une couche, une région où un substrat est mentionné comme étant « au-dessus » ou « sur » un autre élément, ledit élément peut être directement sur l'autre élément, ou des éléments intermédiaires peuvent être présents. Il est également supposé que les termes premier, deuxième, troisième, etc. peuvent être utilisés ici pour décrire différents éléments, composants, régions, couches et / ou sections. Ces éléments, régions, couches et / ou sections ne doivent pas être limités par ces termes. Ces termes sont utilisés uniquement pour distinguer un élément, un composant, une région, une couche ou une section d'une autre région, couche ou section. Ainsi, un premier élément, région, couche ou section décrit ci-dessus pourrait être appelé deuxième élément, région, couche ou section sans s'écarter des enseignements de concepts inventifs.
De plus, les termes de positionnement relatif, tels que «sous», «en dessous», «inférieur», «au-dessus», «supérieur», etc., ont été utilisés ici pour faciliter la description et pour décrire le positionnement d'un élément par rapport à un autre élément comme illustré dans les figures.
On comprendra que les termes de positionnement relatif sont destinés à couvrir des orientations différentes du dispositif selon l'invention en cours d'utilisation ou d'exploitation en plus de l'orientation représentée sur les figures. Par exemple, si le dispositif selon l'invention est retourné, les éléments décrits comme «en dessous» ou «sous» d'autres éléments seraient alors orientés "au- dessus" des autres éléments. Ainsi, le terme «en dessous» peut englober à la fois une orientation « ci-dessus » et « ci-dessous ». Le dispositif peut également être orienté autrement (rotation de 90 degrés ou d'autres orientations) et les termes de positionnement relatif utilisés ici seront interprétés en conséquence.
La terminologie utilisée dans la description a pour but seulement de décrire des modes de réalisation et n'est pas destinée à limiter les concepts inventifs. Les déterminants singuliers "un", "une" et "le" peuvent inclure des déterminants pluriels à moins que le contexte n'indique clairement le contraire. Il sera en outre entendu que les termes «comprend», «comprenant», «comprend» et «y compris», lorsqu'ils sont utilisés dans la présente description, indiquent la présence de caractéristiques, d'opérations, d'éléments et / ou de composants, mais n'excluent pas la présence ou l'ajout d'un ou plusieurs autres particularités, caractéristiques, étapes, opérations, éléments, composants.
De plus, des exemples de réalisation ont été décrits en référence aux illustrations qui sont des représentations schématiques. Par conséquent, des variations de la forme des illustrations en raison, par exemple, des techniques de fabrication et / ou des tolérances, sont à prévoir. Ainsi, les exemples de réalisation ne doivent pas être interprétés comme étant limités aux formes particulières des régions illustrées ici, mais doivent inclure les écarts dans les formes qui en résultent. Par exemple, une région implantée illustrée comme un rectangle, est généralement de forme arrondie ou courbe et les caractéristiques et/ou gradient de concentration en dopants au niveau des bords également, plutôt qu'un changement binaire au niveau de la région implantée et non implantée. De même, une région enterrée formée par implantation peut entraîner une certaine forme d'implantation dans la région située entre la région enterrée et la surface par laquelle l'implantation a lieu. Ainsi, les régions illustrées sur les figures sont de nature schématique et leurs formes ne sont pas destinées à illustrer la forme réelle d'une région d'un dispositif et par conséquent ne sont pas destinées à limiter la portée des concepts inventifs.
Sauf indication contraire, tous les termes (y compris les termes techniques et scientifiques) utilisés ici ont la même signification que celle couramment comprise par un homme de l'art auquel concepts inventifs appartiennent. Il sera en outre entendu que les termes tels que ceux définis dans les dictionnaires couramment utilisés, doivent être interprétés comme ayant un sens qui soit compatible avec leur signification dans le contexte de l'art pertinent et ne sera pas interprétée dans un sens idéalisé ou trop formel à moins que expressément défini ici.

Claims

REVENDICATIONS
1 . Structure à hétérojonction, en matériau semi-conducteur, notamment pour un transistor à grande mobilité d'électrons (HEMT) comprenant:
- un substrat (W) plan,
- une couche tampon (1 ), disposée sur le substrat (W) en un matériau semi-conducteur à large bande interdite Eg1 à base de nitrure de la colonne III, ladite couche tampon (1 ) étant non- intentionnellement dopée avec des porteurs de type N, - une couche barrière (2), disposée au-dessus de la couche tampon (1 ), en un matériau semi-conducteur à large bande interdite Eg2 à base de nitrure de la colonne III, ladite largeur de bande interdite Eg2 de la couche barrière (2) étant inférieure à la largeur de bande interdite Eg1 de la couche tampon (1 ), - une zone intentionnellement dopée (3), en un matériau à base de nitrure de la colonne III identique au matériau de la couche tampon (1 ) d'une longueur (Lo3) et d'une largeur (La3) déterminées dans un plan parallèle au plan du substrat, et d'une épaisseur (dC3) suivant une direction perpendiculaire au plan du substrat, ladite zone intentionnellement dopée (3) étant comprise dans la couche tampon (1 ).
2. Structure à hétérojonction selon la revendication 1 , dans laquelle la zone intentionnellement dopée (3) est placée sous l'interface entre la couche tampon (1 ) et la couche barrière (2).
3. Structure à hétérojonction selon les revendications 1 et 2, dans laquelle la zone intentionnellement dopée (3) est placée à une distance (d) non nulle de l'interface entre la couche tampon (1 ) et la couche barrière (2) suivant la direction orthogonale au plan du substrat.
4. Structure à hétérojonction selon la revendication 3, dans laquelle la distance (d) entre la zone dopée (3) et l'interface entre la couche tampon (1 ) et la couche barrière (2) est inférieure à 800nm.
5. Structure à hétérojonction selon l'une quelconque des revendications 1 à 4, dans laquelle le matériau semi-conducteur à base de nitrure dont sont réalisées la couche tampon (1 ), la couche barrière (2) et la zone intentionnellement dopée (3) comprend du GaN.
6. Structure à hétérojonction selon l'une quelconque des revendications 1 à 5, dans laquelle le dopage de la zone intentionnellement dopée (3) est un dopage de type P.
7. Structure à hétérojonction, selon l'une quelconque des revendications 1 à 6, dans laquelle, au moins une couche de nucléation est intercalée entre le substrat (W) et la couche tampon (1 ).
8. Transistor à grande mobilité d'électrons (HEMT) comprenant une structure à hétérojonction selon l'une quelconque des revendications 1 à 7, et comprenant une électrode de grille (G), une électrode de drain (D) et une électrode de source (S) disposées sur la couche barrière (2) de la structure à hétérojonction.
9. Transistor selon la revendication 8, dans laquelle la surface de la zone intentionnellement dopée (3) est inférieure ou égale à la surface de l'électrode de grille (G).
10. Transistor selon l'une quelconque des revendications 8 et 9, comprenant en outre une couche isolante (4) à base d'oxyde déposée sur la couche barrière (2), au-dessous de l'électrode de grille.
1 1 . Transistor selon la revendication 10, dans laquelle la couche isolante (4) a une surface dans un plan parallèle au plan du substrat identique à la surface de l'électrode de grille (G) dans un plan parallèle au plan du substrat.
12. Dispositif électronique à semi-conducteur comprenant au moins un transistor à grande mobilité d'électrons (HEMT) selon l'une quelconque des revendications 8 à 1 1 .
13. Procédé de fabrication d'une structure à hétérojonction, dite aussi hétérostructure, en matériau semi-conducteur, notamment pour un transistor à grande mobilité d'électrons (HEMT), comprenant :
- la préparation d'un substrat (W) plan,
- le dépôt, sur le substrat (W), d'une première couche tampon (1 1 ) en un matériau semi-conducteur à large bande interdite à base de nitrure de la colonne III, ladite couche tampon (1 1 ) étant non- intentionnellement dopée avec des porteurs de type N,
- la formation, au-dessus de la première couche tampon, d'une zone (3) ayant une longueur (Lo3) et une largeur (La3) déterminées dans un plan parallèle au plan du substrat, en un matériau à base de nitrure de la colonne III identique au matériau de la première couche tampon (1 1 ) et intentionnellement dopée par des éléments dopants de type P,
- le dépôt d'une seconde couche tampon (12) en un matériau à base de nitrure de la colonne III identique au matériau de la première couche tampon (1 1 ), ladite couche tampon (12) étant non- intentionnellement dopée de type N, et recouvre la première couche tampon (1 1 ) ainsi que la zone (3) intentionnellement dopée,
- le dépôt, au-dessus de la seconde couche tampon (12), d'une couche barrière (2) en un matériau semi-conducteur à large bande interdite à base de nitrure de la colonne III ayant une largeur de bande inférieure à la largeur de bande du matériau de la première couche tampon et de la seconde couche tampon.
14. Procédé de fabrication selon la revendication 13 dans lequel la formation de la zone (3) intentionnellement dopée est réalisé par un procédé de dopage « lift ».
15. Procédé de fabrication selon la revendication 13 dans lequel la formation de la zone (3) intentionnellement dopée est réalisée par un procédé de dopage/gravure.
16. Procédé selon l'une quelconque des revendications 13 à 15, dans lequel l'épaisseur de la seconde couche tampon est inférieure ou égale à 400 nm.
17. Procédé selon l'une quelconque des revendications 13 à 16, comprenant en outre une étape de croissance d'au moins une couche de nucléation réalisée avant l'étape de dépôt de la première couche tampon (1 1 ).
18. Procédé selon l'une quelconque des revendications 13 à 17 comprenant en outre, pour la fabrication d'un transistor à grande mobilité d'électrons (HEMT), des étapes de fabrication des électrodes de grille (G), de drain (D) et de source (S) du transistor sur la couche barrière (2).
19. Procédé selon la revendication 18, dans lequel la zone intentionnellement dopée (3) est positionnée sous l'électrode de grille (G).
20. Procédé selon l'une quelconque des revendications 18 et 19, dans lequel la surface de la zone intentionnellement dopée (3) dans un plan parallèle au plan du substrat est inférieure ou égale à la surface de l'électrode de grille (G) dans un plan parallèle au plan du substrat.
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