JP2011505064A - 電子デバイスの作製プロセス - Google Patents

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Abstract

本発明は、支持層（１）上に、以下の連続した層、すなわち、電子ガスを含むように構成された層（２、３）と、障壁層（４）と、表面層（７ａ）と、をエピタキシャル成長させるステップと、表面層（７ａ）の少なくとも一部へのエッチングステップとを含む、ＩＩＩ族／Ｎ材料で作られた電子デバイスおよびその作製方法に関する。エッチングステップ後、エッチングされた表面層（７ａ）上に被覆層（７ｂ）を成長させるために、エピタキシャル再成長が実行される。表面層（７ａ）の材料および被覆層（７ｂ）の材料は、少なくとも１つのＩＩＩ族元素および窒素を含む。
【選択図】 図３Ｄ

Description

本発明は、例えば、高電子移動度トランジスタ（ＨＥＭＴ）または絶縁ゲート半導体（ＭＩＳ）などの整流器または電界効果トランジスタのようなＩＩＩ族／Ｎ材料系の電子デバイスに関する。ＩＩＩ族／Ｎ材料は、少なくとも１つのＩＩＩ族元素および窒素を含む材料である。
電子デバイスの作製に際し、エッチングプロセスが使用されることが多い。
図１Ｃは、既知のタイプの電子デバイスの模式図である。この電子デバイスは、典型的に、基部から表面に向かって、基板層１と、緩衝層２と、チャネル層３と、障壁層４と、表層７と、オーム接触電極５と、ショットキー接触電極８と、パッシベーション層９とを備える。ＨＥＭＴトランジスタまたは整流器の場合、ショットキー接触８は、表層７に直接接触させて作られるのに対し、ＭＩＳトランジスタの場合、ショットキー接触８は、パッシベーション層９上に堆積される。
基板層１の必須の機能は、デバイスの剛性を確保することである。
基板層１は、緩衝層２と、電子ガスを含むように構成された層とで被覆される。これらの２つの層は、別個のものであってもよく、その場合、電子ガスを含むように構成された層は、一般に、「チャネル層」３と呼ばれる。しかしながら、これらの２つの層を組み合わせることも可能であり、障壁層４との界面に形成されたヘテロ接合により、緩衝層２は、電子ガスを流すことが可能である。この場合、チャネルは、緩衝層と別個の層に属することなく、障壁層に形成されたヘテロ接合によって緩衝層の上部に規定される。
緩衝層２は、良好な結晶品質と、緩衝層を覆う他の層のエピタキシャル成長に適切な特性を示す。したがって、これにより、基板層１と緩衝層上に形成された層との間に結晶遷移が確保される。緩衝層２は、例えば、ＧａＮのようなＩＩＩ族／Ｎ元素の二元、三元、または四元合金から構成される。
また、緩衝層が電子ガスを含むように構成されれば、緩衝層は、電子ガスを形成し流すことができるようにするために、障壁層のものよりも小さなバンドギャップを有する材料で作られなければならない。
緩衝層２とは別個のチャネル層３が存在する場合、チャネル層は、障壁層のものより小さなバンドギャップを有するＧａＮ、ＢＧａＮ、ＩｎＧａＮ、ＡｌＧａＮ、または別の合金のような二元、三元、または四元合金であってもよいＩＩＩ族／Ｎ元素から作られる。
障壁層４の役割は、自由電子を構造に供給することであり、すなわち、障壁層４は、ドナー層と呼ばれる。障壁層４は、ＩＩＩ族／Ｎ元素の二元、三元、または四元合金から構成された材料を含む。
電子ガスを含むように構成された層のバンドギャップが、障壁層のものより常に小さいならば、障壁層および電子ガスを含むように構成された層の材料の選択は自由である。
オーム接触電極５により、キャリアを注入または収集することができる。トランジスタの場合、２つのオーム接触電極があり、すなわち、ソースは、キャリアを構造に注入する電極であり、一方、ドレインは、キャリアを収集する電極である。整流器の場合、オーム接触電極は１つのみである。オーム接触電極５は、一般に、良好なオーム接触を確保するために、障壁層４の上面又は厚み内に堆積された金属層の表層から構成される。
障壁層４は、一般に、オーム接触電極の位置を除き、表層７で被覆されてもよい。表層７は、構造の劣化を回避し、表層上に堆積されたショットキー接触電極８との良好なショットキー接触の確保に寄与する。
最後に、例えば、ＺｎＯ、Ｓｉ３Ｎ４、またはＭｇＯから構成されたパッシベーション層９が、デバイスを封入するように塗布される。パッシベーションは、一般に、半導体の表面を保護する。
このようなデバイスの作製において、多くの場合、図１Ａに表す初期構造から始まる様々なエッチングステップが利用される。初期構造は、基板層１上に、緩衝層２、チャネル層３、障壁層４、および表層７が連続して成長された構造を有する。
図１Ｂを参照すると、同じウェハ内に作製されたデバイスを分離するために、２つのデバイス間に分離トレンチ１０を形成するように、分離エッチングが実行され得る。このようなエッチングの深さは、分離緩衝層に到達するように、障壁層およびチャネル層を通過するものである。
また、障壁層４に直接接触するオーム接触電極５、または障壁層４の厚み内にあるオーム接触電極５を堆積するように、オーム接触電極下にトレンチ１１を形成するために、障壁層４まで表層７をエッチングすることが通例である。
また、ショットキー接触電極８の下において、トレンチ１２がエッチング可能であることも知られている。「ゲートリセス」として知られるこのようなトレンチは、表層７に形状効果をもたらすことで、表層７の厚みを局所的に低減させることによって高電子ガス密度を維持しやすくなる。リセス１２においてショットキー接触電極８およびチャネル層３が近付くほど、ショットキー接触電極による電子制御が良好になる。
ショットキー接触電極８の下にあるゲートリセス１２は、表層７だけでなく、障壁層４の一部にも形成されてもよい。ゲートリセス１２の深さがこのように深くなることで、チャネル層３との近接性が増すため、電子制御がさらに高まる。しかしながら、障壁層４は、チャネル層３の自由電子の貯蔵部を構成するため、十分な電子ガス密度を保つために十分な厚みのものでなければならない。したがって、一方には、ショットキー接触電極８をチャネル層３に近付けることで得られる機能向上と、もう一方には、障壁層４のエッチングよって引き起こされる電子ガス密度の低下との間で妥協点を決める必要がある。実際、障壁層４の厚みは、２ｎｍより厚いものでなければならないと考えられる。
しかしながら、上述したエッチングプロセスでは、エッチング後の表面の状態が、エッチング前の材料の表面の状態に比べて劣化したものになりがちである。特に、デバイスに分離トレンチを形成するために日常的に使用されているＲＩＥ（反応性イオンエッチング）は、浸食性が強く、表面にダメージを与える。エッチング前、層の表面は、原子ステップのもつれと、材料の結晶から現れる転位に結び付いたへこみによって規定される。この形態がエッチングにより破壊されることで、電子トラップとして作用する表面に局所化された電子状態を含む表面欠陥および「表面状態」が形成されることがあり、転位の周囲で優先的にエッチングが起こり得る。
この結果、特に、結晶欠陥および電子トラップの密度が上がり、表層７とパッシベーション層９との間の界面に漏れ電流が生じ、デバイス性能の低下を招いてしまう。
したがって、エッチングによる表面のダメージは、電子デバイスを作製する際に浮上する問題である。
以上のことから、本発明の目的の１つは、エッチング動作によって性能が劣化しないデバイスを得ることによって、これらすべての欠点を解消する方法を提供することである。本発明のさらなる目的は、エッチングに伴う漏れ電流が制御され、あるレベルより低く維持される電子デバイスを作製することである。
本発明により、支持層上に、以下の連続した層、
電子ガスを含むように構成された層と、
障壁層と、
表面層と、
をエピタキシャル成長させるステップと、表面層の少なくとも一部へのエッチングステップとを含む、ＩＩＩ族／Ｎ材料で作られた電子デバイスを作製するプロセスであって、エッチングステップ後、エッチングされた表面層上に被覆層を成長させるために、エピタキシャル再成長が実行され、表面層の材料および被覆層の材料が、少なくとも１つのＩＩＩ族元素および窒素を含むことを特徴とするプロセスが提供される。
表面層の少なくとも一部をエッチングするということは、表面層の厚みの一部および／または表面層の表面の一部をエッチングすることを意味する。「エッチングされた表面層上に被覆層を成長するために、エピタキシャル再成長が実行される」という表現は、被覆層が、エッチングステップの完了時に得られた構造の全表面を被覆することを意味し、すなわち、表面層が、層の厚みの一部しかエッチングされなければ、被覆層は、表面層の全表面を被覆し、表面層が、下地層を露出させて１つ以上のトレンチが形成されるように層の全厚みにわたって局所的にエッチングされれば、被覆層は、残留する領域の表面層だけを被覆するのではなく、トレンチに露出された下地層も被覆する。
特定の実施形態において、障壁層の厚みの一部にわたってエッチングが実行される。
エピタキシャル再成長中に、被覆層が成長されドープされ得る。
好ましい方法において、表面層のエッチングが、ショットキー接触電極下にトレンチを形成するように、ショットキー接触電極に対して意図した位置で実行される。
被覆層の形成後、プロセスは、以下のステップ、すなわち、上記トレンチにショットキー接触電極を形成するステップと、パッシベーション層を形成するステップと、を含むことが好適である。
実施形態の変形例において、被覆層の形成後、少なくとも１つのオーム接触電極の予定された位置で、障壁層上または障壁層の厚み内にオーム接触電極を形成するように、被覆層および表面層の厚みと同じかそれ以上の深さのトレンチがエッチングされる。
本発明のさらなる主題は、電子デバイスの基部から表面に向かって連続的に、基板層と、電子ガスを含むように構成された層と、障壁層と、少なくとも１つのトレンチを含む、障壁層の表面の少なくとも一部にわたった表面層と、を備える、ＩＩＩ族／Ｎ材料で作られた電子デバイスであって、表面層および１つまたは複数の上記トレンチが、幅が２ｎｍより大きなプラトーによって分離された原子ステップを示す表面を有する被覆層によって被覆され、表面層の材料および被覆層の材料が、少なくとも１つのＩＩＩ族元素および窒素を含むことを特徴とする、電子デバイスに関する。
電子デバイスは、障壁層上または障壁層の厚み内に配置されたオーム接触電極を含むことが好適である。
また、電子デバイスは、表面層の厚み以上である深さのトレンチにある被覆層上に配置されたショットキー接触電極を含んでもよい。
好ましい実施形態において、表面層はドープされず、被覆層はドープされる。
電子デバイスの様々な作製ステップを示す、既知のタイプの電子デバイスの断面図である。 電子デバイスの様々な作製ステップを示す、既知のタイプの電子デバイスの断面図である。 電子デバイスの様々な作製ステップを示す、既知のタイプの電子デバイスの断面図である。 ＨＥＭＴトランジスタの表面の写真である。 電子デバイスの様々な作製ステップを示す、本発明による電子デバイスの断面図である。 電子デバイスの様々な作製ステップを示す、本発明による電子デバイスの断面図である。 電子デバイスの様々な作製ステップを示す、本発明による電子デバイスの断面図である。 電子デバイスの様々な作製ステップを示す、本発明による電子デバイスの断面図である。
以下、添付の図面を参照することにより、本発明がより理解され、いくつかの実施形態および実施例の他の利益および特徴が以下の記載から明らかになるであろう。
漏れ電流
先行技術の電子デバイスにおいて、表層７とパッシベーション層９との間の界面に、漏れ電流が生じる。これらの電流は、電子デバイスの性能低下の一因となる。
このように、ＨＥＭＴトランジスタの場合、例えば、−１Ｖのゲート―ソース電位で、１０−９〜１０−８Ａ／ｍｍの逆方向の漏れ電流が観察された（これに関しては、Ｔ．Ｋｉｋｋａｗａ、Ｆｕｊｉｔｓｕ、Ｃｏｍｐｏｕｎｄ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ、Ｊｕｌｙ ２００６、Ｖｏｌ．１２、Ｎｏ．６、ｐａｇｅｓ ２３−２５の文献を参照されたい）。
図２は、ＡｌＧａＮ障壁層およびＧａＮ緩衝層上にＧａＮの表層を備える、分子線エピタキシー（ＭＢＥ）によって作製されたＨＥＭＴトランジスタの表面の写真である。この写真において、表層の表面に、原子ステップＭのもつれおよび転位によるへこみＤがあることが観察された。ステップＭの高さは、およそ０．２５ｎｍである。
漏れ電流の原因として、いくつかの現象が挙げられる。
表層とパッシベーション層との間の界面状態。例えば、ＧａＡｓ系のトランジスタの場合、ＧａＡｓから形成された自然酸化物Ｇａ２Ｏ３が不安定であり、界面にトラップの形成を引き起こすことが知られている。
表層の半導体材料の結晶から生じる欠陥。例えば、ＧａＮは、典型的に、厚さ方向の転位が１ｃｍ２当たり１０７〜１０９である。これにより、応力が局所的に変化する表面にへこみが生じる。表面形態と応力との複合効果で、パッシベーション層との界面状態に影響を及ぼし得る。例えば、界面での電位が変わると、捕獲電子の流れや存在が変化する。
浸食性がある程度強く、表面にダメージを及ぼし得るエッチング（特に、ＲＩＥ）プロセス。図２を参照しながら示すように、表面の初期形態が破壊されると、表面状態の形成が生じ、転位周辺に優先的にエッチングが起こり、新しい現象を発生させ得る。
発明の記載
最初に、本発明による電子デバイスの初期構造を、基部から表面に向かって記載する。
図３Ａを参照すると、このデバイスの初期構造は、基板層１と、任意の緩衝層２と、チャネル層３と、障壁層４と、表面層７ａとを備える。
基板層１は、例えば、シリコン、ＳｉＣ、ＧａＮ、またはＡｌＮで作られてもよい。
緩衝層２は、窒素と、周期表のＩＩＩ族の少なくとも１つの元素とを含む材料、例えば、ＧａＮ、ＡｌＧａＮまたはＡｌＮ、ＢＧａＮまたはＩｎＧａＮから形成される。
チャネル層３は、窒素と、周期表のＩＩＩ族の少なくとも１つの元素とを含む材料から形成される。しかしながら、この材料が緩衝層のものと同一であれば、電子ガスを収集するために、この材料のバンドギャップが障壁層のものより小さい材料を選択しなければならない。材料が緩衝層のものと異なれば、この材料のバンドギャップが、緩衝層の材料のものより小さくなる必要がある。チャネル層は、ＧａＮまたはＩｎＧａＮから形成されることが好ましい。
障壁層４は、窒素と、周期表のＩＩＩ族からの少なくとも１つの元素とを含み、バンドギャップがチャネル層材料のものより大きくなるように選択された材料から形成される。
また、表面層７ａも、窒素と、周期表のＩＩＩ族からの少なくとも１つの元素とを含む材料から形成される。表面層７ａは、ＧａＮ、ＡｌＧａＮ、またはＩｎＧａＮで作られることが好ましく、バンドギャップが障壁層材料のものより小さくなるように選択されなければならない。障壁層４は、例えば、ＩＩＩ族の元素の５０〜７０％のアルミニウム含有量を有するＡｌＧａＮでできているものであってもよく、表面層７ａは、アルミニウム含有量が２０％のＡｌＧａＮでできているものであってもよい。ＡｌＧａＮの障壁層４のアルミニウム含有量が、およそ２０％であれば、表面層７ａのアルミニウム含有量は、５％以下であることが好ましい。表面層７ａの厚みは、１〜１０ｎｍの範囲のものである。
層の成長は、エピタキシープロセス（例えば、ＭＢＥ（分子線エピタキシー））によって行われる。エピタキシーとは、結晶格子の対称性がある一定数共通した元素を有する２つの結晶を、互いに対して方向付けて成長させるための技術であることに留意されたい。分子線エピタキシーの他にも、様々なエピタキシー技術があり、例えば、有機金属化学気相堆積（ＭＯＣＶＤ）、低圧化学気相堆積（ＬＰＣＶＤ）、またはハイドライド気相エピタキシー（ＨＶＰＥ）がある。
図３Ｂを参照すると、図３Ａに示す初期構造に、例えば、ショットキー接触電極の下にトレンチ１２を形成するために、または分離トレンチ１０を形成するために、表面層７ａの少なくとも１つのエッチングが実行される。このことから、表面層７ａは、その厚みのすべてまたは一部をエッチングされる。
本発明は、一般に、エピタキシャル表面層７ａ上にエッチング動作を行った後、１つまたは複数のエッチングされたトレンチを被覆しながら、エッチングされた表面層７ａ上に被覆層７ｂを形成するためのエピタキシャル再成長を含む。
エピタキシャル再成長は、第２のエピタキシーステップが、第１のエピタキシーステップ後に行われる中間的な技術ステップ（エッチングや洗浄など）の後に実行されることを意味するものとして理解されたい。
この第２のエピタキシーステップ中、第１のエピタキシーステップと同じ材料が成長されても、異なる材料が成長されてもよい。同様に、エピタキシャル再成長は、第１のステップと同じ技術を使用しても、異なる技術を使用してもよい。
例えば、表面層７ａがＭＢＥによって成長された後、ＭＯＣＶＤによって被覆層７ｂが成長されてもよい。
層７ｂの材料は、窒素と、周期表のＩＩＩ族からの少なくとも１つの元素とを含み、すなわち、層７ａのものと同一であってもよい。
デバイスの表面の品質を高めるために、被覆層７ｂの材料の格子パラメータは、表面層７ａの材料のものに十分に近く、例えば、格子パラメータの不一致は、１％未満であることが好ましい。
これは、層７ａおよび７ｂの格子パラメータ間の差が大きい場合、層７ｂがある一定の厚みを超えれば、層７ｂに欠陥および／または亀裂を形成してしまう危険性があるからである。
さらに、熱膨張係数の差による応力を回避するために、層７ａおよび７ｂの材料のエピタキシーの温度はあまり異ならないものであることが好ましく、例えば、この温度差は、４００℃未満である。
図３Ｃを参照すると、被覆層７ｂは、被覆層の表面全体にわたって一定の厚みを有するため、被覆層のプロファイルは、表面層７ａのプロファイルおよび表面層７ａが形成された１つまたは複数のトレンチのプロファイルに従う。被覆層７ｂの厚みは、１〜２０ｎｍの範囲である。
エピタキシャル再成長は、エッチングプロセスによってダメージを受けた表面層７ａの結晶格子を改善および修復する効果があり、これにより、被覆層７ｂとパッシベーション層との間の界面での漏れ電流が制限される。
実際に、エッチングによってダメージを受けた表面が、２ｎｍ未満で分離された連続した原子ステップによって特徴付けられることが観察された。したがって、２つの隣接するステップの間には、幅が２ｎｍ未満のプラトーが規定され得る。
一方で、このダメージを受けた表面上でのエピタキシャル成長により、少なくとも２ｎｍだけ分離された原子ステップ、すなわち、２ｎｍより大きな幅を有するプラトーを表面が含む被覆層が成長する。
プラトーのサイズは、表層とパッシベーション層との間の界面での漏れ電流の存在に直接関係する。実際、プラトーが小さいほど、結晶欠陥、表面状態、および電子トラップの数は増大し、漏れ電流が形成される確率が高くなる。
このように、電子デバイスの表面で、デバイスの領域に応じて構造が異なる表層７が作られてきた。詳細に言えば、
表面層７ａがエッチングされていない領域に、表層７は、表面層７ａおよび被覆層７ｂの両方から形成され、この構成は、典型的に、オーム接触電極５とショットキー接触電極８との間に位置する領域に生じる。
表面層７ａが厚みの一部をエッチングされた領域において、表層７は、残留表面層および被覆層７ｂから構成される。
最後に、表面層７Ａが全厚みにわたってエッチングされた領域、または障壁層４、チャネル層３、または緩衝層２へとさらに深くエッチングされた領域において、表層７は、被覆層７ｂからのみ構成される。この状況は、典型的に、ショットキー接触のトレンチ（エッチング深さは、最大でも障壁の厚みの一部に限定される）か、またはデバイス間の分離トレンチ（エッチングは、分離緩衝層の表面または厚み内で停止する）に起こる。
エピタキシャル再成長によって形成された被覆層７ｂは、表面層７ａの材料と同じ材料で作られてもよいが、異なる材料がドープされてもよい。
したがって、デバイスは、ドープされていない表面層７ａを有してもよいが、例えば、５×１０１７ａｔｏｍｓ／ｃｍ３〜５×１０１９ａｔｏｍｓ／ｃｍ３の範囲でドープされた被覆層７ｂを有してもよい。
使用されるドーパントは、典型的に、シリコンまたはゲルマニウムである。
表面層７ａはまた、０〜５×１０１７ａｔｏｍｓ／ｃｍ３の範囲で低濃度にドープされてもよく、これにより、電子トラップが好適に低減する。
実施形態の一例は、２×１０１５ａｔｏｍｓ／ｃｍ３の濃度でドープされた表面層７ａと、５×１０１８ａｔｏｍｓ／ｃｍ３の濃度でより高濃度にドープされた被覆層７ｂとを備えてもよい。
被覆層７ｂの形成後、ひいては、分離トレンチ１０およびゲートリセス１２を被覆するパッシベーション層９が堆積されることが好ましい。
デバイスのある領域において、表層がないことが好ましい場合もあることに留意されたい。
特に、表層の材料（ＧａＮ）よりもＡｌＧａＮで金属電極の合金を得ることが容易であるため、一般に、障壁層４上に直接、またはアルミニウムが豊富な障壁層の厚み内にオーム接触電極５を形成することが好ましく、これにより、非常に低い接触抵抗が求められるオーム接触が改善される。
このため、被覆層７ｂおよびパッシベーション層９の形成後、障壁層４に達するまで、オーム接触５、少なくともパッシベーション層９、被覆層７ｂ、および表面層７ａの予定された位置でエッチングが実行される。
次に、図３Ｄを参照すると、オーム接触電極５は、障壁層４上または障壁層４の厚み内に堆積され、ショットキー接触電極８は、ＭＩＳトランジスタの場合、パッシベーション層９上に堆積される。ＨＥＭＴトランジスタの場合、ショットキー接触電極８は、被覆層７ｂと直接接触させて堆積され、その後、パッシベーション層が堆積される。
以上のことから、エッチングプロセスに関連する漏れ電流が制限されるため、上述した電子デバイスは、現在の技術のデバイスより高い性能を与えられる。
しかしながら、エッチングプロセスに関連する表面欠陥は、漏れ電流の唯一の原因ではないことに留意されたい。漏れ電流の一部は固有のものであり、言い換えれば、材料の性質に依存する。エッチング以外の原因による漏れ電流がデバイス内に存在し続けることがあり得る。
本発明は、好適には、ショットキー接触電極およびオーム接触電極、または（ドレインおよびソースとして既知の）２つのオーム接触電極および（ゲートとして既知の）ショットキー接触電極を含むＨＥＭＴまたはＭＩＳ電界効果トランジスタを含む整流器に適用される。

Claims (11)

  1. 支持層（１）上に、以下の連続した層、
    電子ガスを含むように構成された層（２、３）と、
    障壁層（４）と、
    表面層（７ａ）と、
    をエピタキシャル成長させるステップと、
    前記表面層（７ａ）の少なくとも一部へのエッチングステップと、を含む、ＩＩＩ族／Ｎ材料で作られた電子デバイスを作製するプロセスであって、
    前記エッチングステップ後、前記エッチングされた表面層（７ａ）上に被覆層（７ｂ）を成長させるために、エピタキシャル再成長が実行され、前記表面層（７ａ）の材料および前記被覆層（７ｂ）の材料が、少なくとも１つのＩＩＩ族元素および窒素を含むことを特徴とする、プロセス。
  2. 前記エッチングプロセスが、前記表面層（７ａ）に少なくとも１つのトレンチを形成する工程を含み、前記トレンチの深さが、前記表面層（７ａ）の厚み以上であり、前記被覆層（７ｂ）が、前記表面層（７ａ）および前記トレンチを被覆することを特徴とする、請求項１に記載のプロセス。
  3. 前記障壁層（４）の厚みの一部にわたって、エッチングが実行されることを特徴とする、請求項１又は２に記載のプロセス。
  4. エピタキシャル再成長中に、前記被覆層（７ｂ）が成長およびドープされることを特徴とする、請求項１〜３のいずれか一項に記載のプロセス。
  5. 前記表面層（７ａ）のエッチングが、ショットキー接触電極下にトレンチ（１２）を形成するように、前記ショットキー接触電極（８）に対して意図した位置で実行されることを特徴とする、請求項１〜４のいずれか一項に記載のプロセス。
  6. 前記被覆層（７ｂ）の形成後、以下のステップ、
    前記トレンチ（１２）にショットキー接触電極（８）を形成するステップと、
    パッシベーション層（９）を形成するステップと、
    を含むことを特徴とする、請求項５に記載のプロセス。
  7. 前記被覆層（７ｂ）の形成後、少なくとも１つのオーム接触電極（５）の予定された位置で、前記障壁層（４）上または前記障壁層の厚み内に前記オーム接触電極（５）を形成するように、前記被覆層（７ｂ）および前記表面層（７ａ）の厚みと等しいか、それ以上の深さのトレンチがエッチングされることを特徴とする、請求項１〜６のいずれか一項に記載のプロセス。
  8. 電子デバイスの基部から表面に向かって連続的に、
    基板層（１）と、
    電子ガスを含むように構成された層（２、３）と、
    障壁層（４）と、
    少なくとも１つのトレンチ（１０、１２）を含む、前記障壁層（４）の表面の少なくとも一部にわたった表面層（７ａ）と、
    を備える、ＩＩＩ族／Ｎ材料で作られた電子デバイスであって、前記表面層（７ａ）および１つまたは複数の前記トレンチが、幅が２ｎｍより大きなプラトーによって分離された原子ステップを示す表面を有する被覆層（７ｂ）によって被覆され、前記表面層（７ａ）の材料および前記被覆層（７ｂ）の材料が、少なくとも１つのＩＩＩ族元素および窒素を含むことを特徴とする、電子デバイス。
  9. 前記障壁層（４）上または前記障壁層（４）の厚み内に設けられたオーム接触電極（５）を含むことを特徴とする、請求項８に記載の電子デバイス。
  10. 前記表面層（７ａ）の厚み以上である深さのトレンチ（１２）にある前記被覆層（７ｂ）上に設けられたショットキー接触電極（８）を含むことを特徴とする、請求項８又は９に記載の電子デバイス。
  11. 前記表面層（７ａ）がドープされておらず、前記被覆層（７ｂ）がドープされていることを特徴とする、請求項８〜１０のいずれか一項に記載の電子デバイス。
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