JP7203727B2 - 半導体装置 - Google Patents

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Description

本開示は、半導体装置に関する。
従来、ＧａＮ（窒化ガリウム）は、広いバンドギャップと直接遷移型のバンド構造とを有するので、短波長光学素子に利用されている。また、ＧａＮは、高い破壊電界及び高い飽和電子速度を有するので、電界効果トランジスタ（ＦＥＴ：Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）などの電子デバイスに利用することが検討されている。例えば、ＧａＮ層とＡｌＧａＮ層との積層構造を有するヘテロ接合ＦＥＴ（ＨＦＥＴ：Ｈｅｔｅｒｏ－ｊｕｎｃｔｉｏｎ ＦＥＴ）が、高周波かつ高出力電子デバイスとして知られている。ＨＦＥＴでは、ＧａＮ層とＡｌＧａＮ層との界面に現れる二次元電子ガス（２ＤＥＧ：Ｔｗｏ Ｄｉｍｅｎｓｉｏｎａｌ Ｅｌｅｃｔｒｏｎ Ｇａｓ）を利用する。
ＨＦＥＴは、１０１３ｃｍ－２程度の高い電子密度を有し、かつ、ＧａＮの広いバンドギャップを有するので、高耐圧用途のパワースイッチング素子としての利用が検討されている。ＧａＮを利用したパワースイッチング素子においては、競合のＳｉ（シリコン）系のトランジスタとの比較から単一電源化が強く要望されている。具体的には、パワースイッチング素子は、エンハンスメント型（すなわち、ノーマリオフ型）であることが強く要望されている。このため、ＨＦＥＴの閾値電圧を制御する技術が盛んに研究されている（例えば、特許文献１及び２を参照）。
特開２００７－６７２４０号公報 特開２０１１－１９９２８６号公報
しかしながら、上記従来の半導体装置では、閾値制御性が悪く、所望の閾値電圧を実現することが難しいという問題がある。
そこで、本開示は、所望の閾値電圧を有する半導体装置を提供する。
上記課題を解決するため、本開示の一態様に係る半導体装置は、順に積層された窒化物半導体層、ゲート絶縁膜及びゲート電極を有するＭＩＳ構造と、平面視において前記ゲート電極を間に挟むように配置され、各々が前記窒化物半導体層に接触するソース電極及びドレイン電極とを備え、前記ゲート絶縁膜は、酸窒化膜からなる閾値制御層を含む。
本開示によれば、所望の閾値電圧を有する半導体装置を提供することができる。
図１は、実施の形態１に係る半導体装置の構成を示す断面図である。 図２は、実施の形態１に係る半導体装置の別の構成を示す断面図である。 図３は、実施の形態１に係る半導体装置における閾値制御層の窒素組成比と閾値電圧との関係を示す図である。 図４は、実施の形態１に係る半導体装置における閾値制御層の窒素組成比とヒステリシスとの関係を示す図である。 図５は、実施の形態１に係る半導体装置における閾値制御層の窒素組成比とゲート電流との関係を示す図である。 図６は、実施の形態２に係る半導体装置の構成を示す断面図である。 図７は、実施の形態２に係る半導体装置の別の構成を示す断面図である。 図８は、実施の形態３に係る半導体装置の構成を示す断面図である。 図９は、実施の形態３に係る半導体装置の別の構成を示す断面図である。 図１０は、実施の形態３に係る半導体装置の別の構成を示す断面図である。 図１１は、実施の形態４に係る半導体装置の構成を示す断面図である。 図１２は、実施の形態４に係る半導体装置の別の構成を示す断面図である。
（本開示の基礎となった知見）
本願発明者らは、「背景技術」の欄において記載した従来の半導体装置に関して、以下の問題が生じることを見出した。
特許文献１には、ゲート電極の直下にリセス構造を有する半導体装置が開示されている。ゲート電極の直下部分の閾値制御層の膜厚を小さくすることで、閾値電圧の調整は可能である。
しかしながら、特許文献１に記載の半導体装置において、ノーマリオフ動作を実現するためには、ＡｌＧａＮ層の膜厚が数ｎｍになるまでエッチングする必要がある。このため、エッチングの制御が難しく、閾値電圧のばらつきの原因となる。また、ゲート電極の直下部分での抵抗が大きくなるという問題もある。
特許文献２には、ゲート電極と電子供給層との間に、ゲート絶縁膜としてＡｌＳｉＮ膜が挿入された構成が開示されている。ＡｌＳｉＮ膜のＡｌ含有量を調整することで、閾値電圧の調整が可能となる。
しかしながら、特許文献２に記載の構成では、ＡｌＳｉＮ膜は、電子供給層との間で大きなバリア層を形成することができず、ゲート絶縁膜としての機能を十分に果たすことができない。このため、ゲートリーク電流が増加するという問題がある。
そこで、上記課題を解決するために、本開示の一態様に係る半導体装置は、順に積層された窒化物半導体層、ゲート絶縁膜及びゲート電極を有するＭＩＳ構造と、平面視において前記ゲート電極を間に挟むように配置され、各々が前記窒化物半導体層に接触するソース電極及びドレイン電極とを備え、前記ゲート絶縁膜は、酸窒化膜からなる閾値制御層を含む。
これにより、閾値制御層を構成する酸窒化膜の窒素組成比を変更することにより、半導体装置の閾値電圧を変更することができる。例えば、酸窒化膜の窒素組成比を大きくした場合、酸素原子が窒素原子に置換される。酸窒化膜の窒素組成比を小さくした場合は、窒素原子が酸素原子に置換される。いずれの場合においても、ゲート絶縁膜の電子親和力が変化するので、半導体装置の閾値電圧が変更する。
このように、酸窒化膜の窒素組成を適切な値に調整することにより、半導体装置の閾値電圧も適切な値に変更することができる。よって、本開示によれば、所望の閾値電圧を有する半導体装置を提供することができる。
なお、本態様に係る半導体装置は、リセス構造を形成しなくてもよい。このため、リセス構造を形成するためのエッチングの制御性が問題とならず、閾値電圧のばらつきの発生を抑制することができる。
また、例えば、前記閾値制御層は、アルミニウムを含有してもよい。
これにより、ゲート絶縁膜としての良好な絶縁性を確保しつつ、所望の閾値電圧を有する半導体装置を実現することができる。絶縁性が十分に高いので、ゲートリーク電流を抑制することができる。
また、例えば、前記閾値制御層の窒素組成比は、３原子％以上２５原子％以下であってもよい。
これにより、所望の閾値電圧に制御することが可能となる。
また、例えば、前記閾値制御層の窒素組成比は、３原子％以上１２原子％以下であってもよい。
これにより、閾値電圧を、パワーデバイスへの利用上、望ましい電圧である１．５Ｖより高くすることができる。例えば、半導体装置をスイッチング素子として利用した場合に、高い電圧でスイッチング動作が可能になるので、誤動作の発生を抑制することができる。これにより、安全かつ信頼性の高い半導体装置を実現することができる。
また、例えば、前記閾値制御層は、アモルファス又は微結晶であってもよい。
これにより、ゲート絶縁膜中の結晶粒界を減らすことができるので、ゲートリーク電流を低減することができる。
また、例えば、前記閾値制御層では、前記窒化物半導体層から前記ゲート電極に向かって、窒素含有量が減少していてもよい。
これにより、ゲート絶縁膜における窒化物半導体層に近い領域では、窒素組成比を大きくすることで、閾値電圧のヒステリシスを抑制することができる。ゲート絶縁膜におけるゲート電極に近い領域では、窒素組成比を小さくすることで、閾値電圧を大きくすることができる。
また、例えば、前記ゲート絶縁膜は、さらに、前記閾値制御層の前記ゲート電極側に積層された、酸化膜、窒化膜又は酸窒化膜からなる第１絶縁層を備えてもよい。
また、例えば、前記ゲート絶縁膜は、さらに、前記閾値制御層の前記窒化物半導体層側に積層された、酸化膜、窒化膜又は酸窒化膜からなる第２絶縁層を備えてもよい。
また、例えば、前記ゲート絶縁膜は、さらに、前記閾値制御層の前記ゲート電極側に積層された、酸化膜、窒化膜又は酸窒化膜からなる第１絶縁層と、前記閾値制御層の前記窒化物半導体層側に積層された、酸化膜、窒化膜又は酸窒化膜からなる第２絶縁層とを備えてもよい。
これにより、ゲート絶縁膜は、閾値制御層を含む２層構造又は３層構造である場合であっても、閾値制御層を構成する酸窒化膜の窒素組成比を調整することで、閾値電圧を所望の値にすることができる。また、例えばＳｉＯ２（シリコン酸化膜）からなる酸化膜を閾値制御層に積層することで、リーク電流を抑制することができる。また、例えばＴｉＯ２（チタン酸化膜）からなる酸化膜を積層することで、ゲート絶縁膜の誘電率を高めることができる。半導体装置に求められる応用例に応じて、積層構造を適宜変更することができる。
また、例えば、前記窒化物半導体層は、ＧａＮとＡｌｘＧａ１－ｘＮ（ただし、０≦ｘ≦１）との積層構造を有してもよい。
これにより、高い破壊電界及び高い飽和電子速度を有するＦＥＴを実現することができる。
また、例えば、前記窒化物半導体層には、ゲートリセスが設けられていてもよい。
これにより、閾値電圧をより大きくすることができる。
また、例えば、前記窒化物半導体層は、第１窒化物半導体層と、前記第１窒化物半導体層の前記ゲート電極側に積層され、前記ゲートリセスが設けられた第２窒化物半導体層とを備え、前記第１窒化物半導体層は、平面視において前記ゲートリセスに重複する位置に設けられ、前記ゲート電極から前記窒化物半導体層に向かう方向に凹んだ凹部を有してもよい。
これにより、第２窒化物半導体層のエッチングなどによる膜厚の調整をしなくても、ゲートリセスが凹部の形状に追随するように形成される。したがって、第２窒化物半導体層の膜厚のばらつきが抑制され、閾値電圧のばらつきを抑制することができる。
また、例えば、前記第２窒化物半導体層は、前記凹部の内面に沿って均一な膜厚で形成されていてもよい。
これにより、閾値電圧のばらつきを抑制することができる。
また、例えば、本開示の一態様に係る半導体装置は、さらに、前記窒化物半導体層と前記ゲート絶縁膜との間に設けられたスペーサ層を備え、前記スペーサ層は、平面視において、前記ゲート電極と前記ソース電極及び前記ドレイン電極の各々との間に位置していてもよい。
これにより、窒化物半導体層におけるゲート電極からソース電極及びドレイン電極の各々までの間の領域は、閾値制御層の影響を受けにくくすることができる。このため、窒化物半導体層の当該領域のキャリア濃度の減少を抑制し、オン抵抗を小さくすることができる。
なお、窒化物半導体層のチャネル領域のうち、平面視においてスペーサ層及びゲート電極のいずれにも覆われていない領域は、製造プロセス中のアニール処理によってキャリアが低減する恐れがある。
これに対して、例えば、前記スペーサ層の一部は、平面視において、前記ゲート電極に重複していてもよい。
これにより、窒化物半導体層のチャネル領域のうち、平面視においてスペーサ層及びゲート電極のいずれにも覆われていない領域を小さくすることができるので、キャリア濃度の低減が抑制され、オン抵抗を小さくすることができる。
また、例えば、前記ゲート絶縁膜は、平面視において、前記ゲート電極と前記ソース電極及び前記ドレイン電極の各々との間に設けられていなくてもよい。
これにより、窒化物半導体層におけるゲート電極からソース電極及びドレイン電極の各々までの間の領域は、閾値制御層の影響を受けにくくすることができる。このため、窒化物半導体層の当該領域のキャリア濃度の減少を抑制し、オン抵抗を小さくすることができる。
以下では、実施の形態について、図面を参照しながら具体的に説明する。
なお、以下で説明する実施の形態は、いずれも包括的又は具体的な例を示すものである。以下の実施の形態で示される数値、形状、材料、構成要素、構成要素の配置位置及び接続形態、ステップ、ステップの順序などは、一例であり、本開示を限定する主旨ではない。また、以下の実施の形態における構成要素のうち、最上位概念を示す独立請求項に記載されていない構成要素については、任意の構成要素として説明される。
また、各図は、模式図であり、必ずしも厳密に図示されたものではない。したがって、例えば、各図において縮尺などは必ずしも一致しない。また、各図において、実質的に同一の構成については同一の符号を付しており、重複する説明は省略又は簡略化する。
また、本明細書において、等しいなどの要素間の関係性を示す用語、及び、矩形などの要素の形状を示す用語は、厳格な意味のみを表す表現ではなく、実質的に同等な範囲の差異をも含むことを意味する表現である。
また、本明細書において、「上方」及び「下方」という用語は、絶対的な空間認識における上方向（鉛直上方）及び下方向（鉛直下方）を指すものではなく、積層構成における積層順を基に相対的な位置関係により規定される用語として用いる。具体的には、「上方」とは、基板に対して半導体層を積層する積層方向に相当し、「下方」とはその反対方向に相当する。また、「上方」及び「下方」という用語は、２つの構成要素が互いに間隔を空けて配置されて２つの構成要素の間に別の構成要素が存在する場合のみならず、２つの構成要素が互いに密着して配置されて２つの構成要素が接する場合にも適用される。
また、本明細書において、「平面視」とは、基板を厚み方向に沿って見ることを意味している。基板の厚み方向は、各層の積層方向（成長方向）に相当する。
また、本明細書において、ＡｌＧａＮとは、３元混晶ＡｌｘＧａ１－ｘＮ（０≦ｘ≦１）のことを表す。例えば、ＩｎＧａＮなどのその他の多元混晶についても同様である。
（実施の形態１）
［構成］
まず、実施の形態１に係る半導体装置１の構成について、図１を用いて説明する。図１は、本実施の形態に係る半導体装置１の構成を示す断面図である。
半導体装置１は、順に積層された窒化物半導体層（具体的には、チャネル層３０及びバリア層４０）、ゲート絶縁膜５０及びゲート電極６０ｇを有するＭＩＳ（Ｍｅｔａｌ－Ｉｎｓｕｌａｔｏｒ－Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造と、ソース電極６０ｓ及びドレイン電極６０ｄとを備える電界効果トランジスタ（ＦＥＴ）である。本実施の形態では、バリア層４０の上面が平坦なプレーナー型のＨＦＥＴである。
また、本実施の形態に係る半導体装置１は、横型構造のＦＥＴである。具体的には、ソース電極６０ｓ及びドレイン電極６０ｄは、平面視においてゲート電極６０ｇを間に挟むように配置されている。つまり、ソース電極６０ｓ、ドレイン電極６０ｄ及びゲート電極６０ｇは、基板１０の同じ面側（具体的には、半導体層が形成される面側）に設けられている。
具体的には、図１に示すように、半導体装置１は、基板１０と、バッファ層２０と、チャネル層３０と、バリア層４０と、ゲート絶縁膜５０と、ゲート電極６０ｇ、ソース電極６０ｓ及びドレイン電極６０ｄとを備える。以下では、半導体装置１を構成する各構成要素の詳細について説明する。
基板１０は、例えば平面視形状が矩形で、均一な厚みの平板である。基板１０は、例えば、炭化ケイ素（ＳｉＣ）、サファイア、シリコン（Ｓｉ）又は窒化ガリウム（ＧａＮ）などからなる基板である。なお、基板１０は、チャネル層３０及びバリア層４０などの窒化物半導体の成膜が可能な基板であればよく、大きさ、形状及び材料などは特に限定されない。一例として、基板１０は、厚さ６５０μｍのＳｉ基板である。
バッファ層２０は、窒化物半導体のエピタキシャル成長を適切に行うためのバッファ（緩衝）層である。具体的には、バッファ層２０は、ＡｌＮ、ＡｌＧａＮ、ＧａＮ及びＩｎＧａＮの少なくとも１つからなる窒化物半導体の単層又は多層構造を有する。
バッファ層２０は、有機金属気相成長（ＭＯＣＶＤ：Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法、又は、分子線エピタキシー（Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）法などのエピタキシャル成長法によって形成される。一例として、バッファ層２０は、厚さ３００ｎｍ以下のＡｌＮ膜である。
チャネル層３０は、ＭＩＳ構造を構成する窒化物半導体層の一部である。本実施の形態では、チャネル層３０は、バッファ層２０上に設けられ、電子走行層として機能する。
具体的には、チャネル層３０は、バッファ層２０上に成長したＡｌＮ膜である。チャネル層３０は、バッファ層２０と同様に、ＭＯＣＶＤ法などのエピタキシャル成長法によって形成される。チャネル層３０は、例えば均一な膜厚を有する。一例として、チャネル層３０は、厚さ５００ｎｍ以下のＧａＮ膜である。
バリア層４０は、ＭＩＳ構造を構成する窒化物半導体層の一部である。本実施の形態では、バリア層４０は、チャネル層３０上に設けられ、電子供給層として機能する。なお、本実施の形態では、ＭＩＳ構造を構成する窒化物半導体層は、チャネル層３０とバリア層４０との積層構造からなる。
具体的には、バリア層４０は、チャネル層３０上に成長したＡｌＧａＮ膜である。バリア層４０は、チャネル層３０と同様に、ＭＯＣＶＤ法などのエピタキシャル成長法によって形成される。バリア層４０は、例えば均一な膜厚を有する。一例として、バリア層４０は、厚さ５０ｎｍ以下のＡｌＧａＮ膜である。
バリア層４０は、チャネル層３０よりもバンドギャップが大きい層である。バンドギャップが互いに異なるバリア層４０とチャネル層３０とが接触していることにより、その界面近傍に、自発分極とピエゾ分極とによって誘発されて二次元電子ガス（２ＤＥＧ）３１が形成される。２ＤＥＧ３１は、バリア層４０とチャネル層３０との界面のチャネル層３０側に１０ｎｍ以下の厚みで形成される。なお、図１では、２ＤＥＧ３１を破線で簡易的に表している。２ＤＥＧ３１は、半導体装置１のチャネルとして機能する。
本実施の形態では、バッファ層２０、チャネル層３０及びバリア層４０は、エピタキシャル成長法によって連続的に成膜される。各層の成膜条件（有機金属原料の種類、供給するガス量、成膜時間など）を変更することで、バッファ層２０、チャネル層３０及びバリア層４０は、各層に応じた膜厚及び組成比で成膜される。基板１０、バッファ層２０、チャネル層３０及びバリア層４０を合わせてエピタキシャル成長基板ともいう。
ゲート絶縁膜５０は、ＭＩＳ構造を構成する絶縁膜である。本実施の形態では、ゲート絶縁膜５０は、バリア層４０の全域を覆うようにバリア層４０上に設けられている。なお、全域とは、具体的には、半導体装置１が形成された領域である素子領域であり、必ずしも基板１０の全領域でなくてもよい。
ゲート絶縁膜５０は、酸窒化膜からなる閾値制御層を含んでいる。本実施の形態では、ゲート絶縁膜５０の全体が閾値制御層である。ゲート絶縁膜５０の膜厚は、例えば１０ｎｍ以上１００ｎｍ以下である。ゲート絶縁膜５０の膜厚が１０ｎｍ以上であることで、ゲート絶縁膜５０の絶縁性を確保することができる。これにより、ゲートリーク電流を抑制することができ、かつ、半導体装置１の信頼性を高めることができる。また、ゲート絶縁膜５０の膜厚が１００ｎｍ以下であることで、ゲート電極６０ｇがバリア層４０から離れすぎないので、ゲート制御性を維持することができる。
ゲート絶縁膜５０（すなわち、閾値制御層）は、アルミニウム（Ａｌ）を含有する酸窒化膜である。つまり、ゲート絶縁膜５０は、ＡｌＯＮから構成されている。ＡｌＯＮ膜は、例えば、アモルファス又は微結晶である。ゲート絶縁膜５０の窒素組成比は、３原子％以上２５原子％以下であるが、３原子％以上１２原子％以下であってもよい。これにより、パワーデバイスへの応用上に望ましい値である１．５Ｖ以上の閾値電圧が得られる。詳細については、図３～図５を用いて後で説明する。
ＡｌＯＮ膜は、例えば、原子層堆積（ＡＬＤ：Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法、又は、スパッタ法などによって均一な膜厚で成膜される。一例として、ゲート絶縁膜５０は、厚さ３０ｎｍ以下のＡｌＯＮ膜である。なお、ＡｌＯＮ膜の形成後に、加熱処理（ポストデポジションアニーリング）を行うことにより、ゲートリーク電流を抑制することができる。なお、当該加熱処理の加熱温度は、例えば、５００℃以上９００℃以下である。
ゲート絶縁膜５０には、図１に示すように、ソース電極６０ｓ及びドレイン電極６０ｄとバリア層４０とを接触させるための電極形成領域５０ｓ及び５０ｄが形成されている。なお、図１において、電極形成領域５０ｓ及び５０ｄは、その範囲を両矢印によって図示されている。
電極形成領域５０ｓ及び５０ｄは、ゲート絶縁膜５０の一部が除去されて、バリア層４０の一部を露出させる空間又はコンタクトホールである。具体的には、電極形成領域５０ｓ及び５０ｄは、全域に形成されたゲート絶縁膜５０上にフォトリソグラフィ法などによってレジストパターンを形成した後、エッチング法によってゲート絶縁膜５０の一部を除去し、レジストパターンを剥離することで形成される。
ソース電極６０ｓ及びドレイン電極６０ｄはそれぞれ、バリア層４０に接触する導電性のオーミック電極である。具体的には、ソース電極６０ｓ及びドレイン電極６０ｄはそれぞれ、電極形成領域５０ｓ及び５０ｄに設けられており、バリア層４０にオーミック接触している。ソース電極６０ｓ及びドレイン電極６０ｄは、平面視においてゲート電極６０ｇを挟むように配置されている。ソース電極６０ｓ及びドレイン電極６０ｄの膜厚は、例えば２４０ｎｍ以下であるが、これに限らない。
ソース電極６０ｓ及びドレイン電極６０ｄは、導電性の金属材料を用いて形成されている。具体的には、ソース電極６０ｓ及びドレイン電極６０ｄは、単層又は多層構造を有する。ソース電極６０ｓ及びドレイン電極６０ｄを構成する各層は、チタン（Ｔｉ）、アルミニウム（Ａｌ）、モリブデン（Ｍｏ）及びハフニウム（Ｈｆ）の少なくとも１つからなる金属、又は、２以上の金属の合金からなる。なお、ソース電極６０ｓ及びドレイン電極６０ｄは、互いに同じ材料を用いて形成されているが、異なる材料を用いて形成されていてもよい。
ソース電極６０ｓ及びドレイン電極６０ｄは、金属材料を成膜した後にパターニングすることで形成される。例えば、蒸着法又はスパッタ法などにより均一な膜厚の金属膜を成膜した後、フォトリソグラフィ法などによってレジストパターンを形成する。エッチング法によって金属膜の一部を除去し、レジストパターンを剥離することで、ソース電極６０ｓ及びドレイン電極６０ｄが形成される。あるいは、フォトリソグラフィ法などによってレジストパターンを形成した後、蒸着法又はスパッタ法などにより金属膜を成膜し、リフトオフ法によってレジストパターンの剥離及び金属膜の一部の除去を行ってもよい。また、ソース電極６０ｓ及びドレイン電極６０ｄは、パターニングされた後に、加熱処理（アニール）が行われてもよい。
ゲート電極６０ｇは、ＭＩＳ構造を構成する金属層である。ゲート電極６０ｇは、ゲート絶縁膜５０上に設けられている。具体的には、ゲート電極６０ｇは、ゲート絶縁膜５０の上面の所定領域（ゲート電極形成領域）を接触して覆っている。ゲート電極６０ｇの膜厚は、例えば３２０ｎｍ以下であるが、これに限らない。
ゲート電極６０ｇは、導電性の金属材料を用いて形成されている。具体的には、ゲート電極６０ｇは、単層又は多層構造を有する。ゲート電極６０ｇを構成する各層は、チタン（Ｔｉ）、アルミニウム（Ａｌ）、タングステン（Ｗ）、ニッケル（Ｎｉ）及び金（Ａｕ）の少なくとも１つからなる金属、又は、２以上の金属の合金からなる。
ゲート電極６０ｇは、金属材料を成膜後にパターニングすることで形成される。例えば、蒸着法又はスパッタ法などにより均一な膜厚の金属膜を成膜した後、フォトリソグラフィ法などによってレジストパターンを形成する。エッチング法によって金属膜の一部を除去し、レジストパターンを剥離することで、ゲート電極６０ｇが形成される。あるいは、フォトリソグラフィ法などによってレジストパターンを形成した後、蒸着法又はスパッタ法などにより金属膜を成膜し、リフトオフ法によってレジストパターンの剥離及び金属膜の一部の除去を行ってもよい。また、ゲート電極６０ｇは、パターニングされた後に、加熱処理（アニール）が行われてもよい。
なお、ゲート絶縁膜５０の窒素組成比は、厚み方向において均一でなくともよい。具体的には、ゲート絶縁膜５０の窒素含有量は、厚み方向において勾配を有してもよい。より具体的には、ゲート絶縁膜５０では、バリア層４０からゲート電極６０ｇに向かって窒素含有量が減少していることが好ましい。このとき、窒素含有量は、連続的に減少してもよく、離散的に減少してもよい。例えば、閾値制御層１５２の窒素組成比は、バリア層４０との界面近傍では７原子％であり、ゲート電極６０ｇとの界面近傍では３原子％であるが、これらに限らない。
ゲート絶縁膜５０のゲート電極６０ｇ側の領域の窒素含有量が少ないことで、当該領域の絶縁性を高めることができる。したがって、ゲートリーク電流を抑制することができる。また、ゲート絶縁膜５０のバリア層４０側の領域の窒素含有量が多いことで、閾値制御性を高めることができる。
［変形例］
ここで、本実施の形態に係る半導体装置の変形例について、図２を用いて説明する。図２は、本変形例に係る半導体装置２の構成を示す断面図である。
本変形例に係る半導体装置２では、窒化物半導体層にゲートリセス４２が設けられている。すなわち、半導体装置２は、ゲートリセス構造を有する。
具体的には、図２に示すように、半導体装置２は、図１に示す半導体装置１と比較して、バリア層４０の代わりに、ゲートリセス４２が設けられたバリア層４１を備える点が相違する。以下では、図１に示す半導体装置１との相違点を中心に説明し、共通点の説明を省略又は簡略化する。
バリア層４１は、バリア層４０と比較して、ゲートリセス４２が設けられている点が相違している。ゲートリセス４２は、バリア層４１の上面（ゲート電極６０ｇ側の面）から基板１０側に向かって凹んだ凹部である。つまり、バリア層４１のゲート電極６０ｇ側の表面は、ゲートリセス４２を形成するように凹状に湾曲している。
ゲートリセス４２は、平面視においてゲート電極６０ｇに重複する位置に設けられている。つまり、ゲートリセス４２は、ゲート電極６０ｇの直下方向に位置している。なお、ゲートリセス４２の直下に残存するバリア層４１の膜厚は、例えば５ｎｍであるが、これに限らない。
図２には、ゲートリセス４２の底面と側面とのなす角度が９０°である例を示しているが、これに限らない。ゲートリセス４２の側面は、底面に対して傾斜していてもよい。このとき、例えば、ゲートリセス４２の側面が底面に対してなす角度は、９０°±１０°以内である。これにより、側面が無極性面となりやすくなる。
ゲートリセス４２は、例えば、バリア層４１を構成するＡｌＧａＮ膜を均一な膜厚で成膜した後、ゲート電極形成領域において、ＡｌＧａＮ膜の上面から所定の深さまでを除去することで形成される。具体的には、ＡｌＧａＮ膜の上面にフォトリソグラフィ法などによってレジストパターンを形成した後、エッチング法によってＡｌＧａＮ膜を所定の深さまで除去する。その後、レジストパターンを剥離することで、ゲートリセス４２が設けられたバリア層４１が形成される。
なお、本変形例では、ゲート絶縁膜５０は、ゲートリセス４２の表面を覆うように、ゲートリセス４２の底面及び側面に沿って設けられている。ゲート絶縁膜５０は、ゲートリセス４２の底面上において膜厚が均一になるように設けられている。つまり、ゲート絶縁膜５０の上面には、ゲートリセス４２が設けられていることにより、基板１０側に向かって凹んだ凹部が形成されている。ゲート電極６０ｇは、当該凹部を覆うように設けられている。
本変形例に係る半導体装置２では、ゲートリセス４２が設けられていることにより、図１に示す半導体装置１と比較して、ゲート電極６０ｇの直下方向に残存するバリア層４１の膜厚が小さくなっている。このため、ゲート電極６０ｇの直下方向において、分極から誘発される２次元電子ガスが減少し、閾値電圧を正側にシフトさせることができる。
［窒素組成比］
続いて、半導体装置１及び２におけるゲート絶縁膜（閾値制御層）５０の窒素組成比と、半導体装置１及び２のデバイス特性との関係について説明する。本願発明者らは、図２に示す半導体装置２と同様の構成を有するサンプルであって、ゲート絶縁膜５０の窒素組成比を異ならせた５種類のサンプルを試作し、その特性を評価した。
なお、ゲート絶縁膜５０を構成するＡｌＯＮ膜は、アルミニウムを含むスパッタリングターゲットを用いて、酸素（Ｏ２）及び窒素（Ｎ２）の混合ガスを供給しながらスパッタ法によって形成した。このとき、ゲート絶縁膜（閾値制御層）５０の窒素組成比は、スパッタ法における導入ガスの割合を調整することで、サンプル毎に異ならせた。具体的には、混合ガスに含まれる窒素ガスの割合を大きくすることで、窒素組成比が大きいＡｌＯＮ膜が形成される。混合ガスに含まれる窒素ガスの割合を小さくすることで、窒素組成比が小さいＡｌＯＮ膜が形成される。
また、試作したサンプルのＡｌＯＮ膜における窒素組成比は、Ｘ線光電子分光法（ＸＰＳ）を用いて分析した。分析条件は、以下の通りである。
測定装置：ＵＬＶＡＣ ＰＨＩ社製 ＱｕａｎｔｅｒａＳＸＭ
Ｘ線源：単色化Ａｌ（１４８６．６ｅＶ）
検出領域：５０μｍφ
検出深さ：約４－５ｎｍ（取出角４５°）
測定スペクトル：Ａｌ２ｐ、Ｏ１ｓ、Ｎ１ｓ、Ｃ１ｓ、Ｇａ２ｐ３／２、Ｓｉ２ｓ
スパッタ条件：Ａｒ＋２．０ｋＶ
スパッタ速度：約５ｎｍ／ｍｉｎ（ＳｉＯ２換算値）
ＡｌＯＮ膜の窒素組成比は、感度係数を考慮したＡｌ２ｐ、Ｏ１ｓ、Ｎ１ｓのスペクトルの面積比によって定められる。このとき、窒素組成比が大きくなることで、Ａｌ元素のスペクトル強度は変化せず、Ｏ元素のスペクトル強度のみが減ることが確認された。すなわち、窒素組成比の増加は、一部のＡｌＯをＡｌＮに置き換える結果となったことが推察される。
本願発明者らが試作した５種類のサンプルはそれぞれ、ゲート絶縁膜５０を構成するＡｌＯＮの窒素組成比が３原子％、７原子％、１２原子％、１５原子％、２５原子％であった。以下では、各サンプルの評価結果について図３～図５を用いて説明する。また、参考として、窒素を含まないサンプルの評価結果についても各図に示している。
図３は、本実施の形態に係る半導体装置２におけるゲート絶縁膜（閾値制御層）５０の窒素組成比と閾値電圧との関係を示す図である。図３において、横軸は窒素組成比［％］であり、縦軸は閾値電圧［Ｖ］である。
なお、５種類のサンプルはそれぞれ、基板１０上に複数の半導体装置２が面内に並んで形成されている。図３では、サンプル毎に、複数の半導体装置２の閾値電圧を測定し、その平均値並びに最小値及び最大値を示している。
図３に示すように、窒素組成比が３原子％、７原子％及び１２原子％のサンプルでは、いずれも閾値電圧（平均値）が約１．５Ｖ以上となった。窒素組成比が１５原子％のサンプルにおいても、閾値電圧は０Ｖより大きい。窒素組成比が２５原子％のサンプルにおいては、閾値電圧が約－１Ｖであった。
図３に示すグラフから、窒素組成比が７原子％近傍である場合をピークとして、窒素組成比が大きくなる程、閾値電圧は小さくなっていることが分かる。具体的には、窒素組成比が７原子％以上２５原子％以下の範囲において、閾値電圧は、窒素組成比に対して単調減少している。より具体的には、７原子％以上２５原子％以下の範囲において、閾値電圧と窒素組成比とは、負の比例関係（比例係数が負の数）を有する。
これにより、所望の閾値電圧を得るためには、窒素組成比を対応する値にすればよいことが分かる。閾値電圧と窒素組成比とが負の比例関係を有するので、容易に所望の閾値電圧を実現することができる。少なくとも窒素組成比が３原子％以上２５原子％以下の範囲においては、良好な閾値制御性が実現される。
図４は、本実施の形態に係る半導体装置２におけるゲート絶縁膜（閾値制御層）５０の窒素組成比とヒステリシスとの関係を示す図である。図４において、横軸は窒素組成比［％］であり、縦軸はヒステリシス［Ｖ］である。
ヒステリシスは、ゲート電極６０ｇへの印加電圧をスイープした際の行き帰りの閾値電圧の差異に相当する。ヒステリシスが小さい程、印加電圧の増減時の閾値電圧の変動が小さくなるので、信頼性の高い半導体装置となる。
図４に示すように、窒素を含まないサンプル（窒素組成比が０％）では、ヒステリシスが約０．３５Ｖであるのに対して、窒素組成比が３原子％のサンプルでは、ヒステリシスが約０．１５Ｖである。つまり、窒素組成比が３原子％のサンプルでは、窒素を含まないサンプルに比べて、ヒステリシスを半分以下に抑制することができている。
また、図４に示すように、窒素組成比が７原子％、１２原子％、１５原子％及び２５原子％のいずれのサンプルにおいても、ヒステリシスは約０Ｖである。つまり、窒素組成比を増加させたとしてもヒステリシスは増加せずに、十分に抑制されていることが分かる。
これにより、窒素組成比を調整することで、ヒステリシスの増加を抑制しつつ、所望の閾値電圧を実現することができる。
図５は、本実施の形態に係る半導体装置２におけるゲート絶縁膜（閾値制御層）５０の窒素組成比とゲート電流との関係を示す図である。図５において、横軸は窒素組成比［％］であり、縦軸は、ゲート絶縁膜５０に３ＭＶ／ｃｍの電界が印加された場合のゲート電流（リーク電流）［Ａ／ｍｍ］である。
図５に示すように、窒素組成比が大きくなる程、ゲート電流が増加しているのが分かる。具体的には、窒素組成比が１５原子％であるサンプルでは、ゲート電流が約１０－９Ａ／ｍｍであるのに対して、窒素組成比が２５原子％であるサンプルでは、ゲート電流が約１０－６Ａ／ｍｍになっている。
このため、良好な絶縁性を確保するためには、窒素組成比が２５原子％以下であり、好ましくは１５原子％以下であることが分かる。
なお、ここでは、ゲートリセス構造を有する半導体装置２の特性の検証結果について図３～図５を用いて説明したが、図１に示す半導体装置１の特性についても同様である。したがって、以上のことから、本実施の形態に係る半導体装置１又は２によれば、ゲート絶縁膜５０が、ＡｌＯＮからなる閾値制御層を備えるので、ＡｌＯＮの窒素組成比を適切な値に調整することにより、半導体装置１又は２の閾値電圧も適切な値に変更することができる。よって、本実施の形態によれば、所望の閾値電圧を有する半導体装置１又は２を提供することができる。
（実施の形態２）
続いて、実施の形態２について説明する。
図６は、本実施の形態に係る半導体装置１０１の構成を示す断面図である。図６に示すように、本実施の形態に係る半導体装置１０１は、実施の形態１に係る半導体装置１と比較して、ゲート絶縁膜５０の代わりにゲート絶縁膜１５０を備える点が相違する。以下では、実施の形態１との相違点を中心に説明し、共通点の説明を省略又は簡略化する。
図６に示すように、ゲート絶縁膜１５０は、第１絶縁層１５１と、閾値制御層１５２と、第２絶縁層１５３とを備える。つまり、本実施の形態では、ゲート絶縁膜１５０は、閾値制御層１５２を含む多層構造を有する。
閾値制御層１５２は、実施の形態１に係るゲート絶縁膜５０と同様に、酸窒化膜から構成される。具体的には、閾値制御層１５２は、ＡｌＯＮ膜である。閾値制御層１５２の窒素組成比は、例えば３原子％以上２５原子％以下であるが、７原子％以上１５原子％以下であってもよい。
閾値制御層１５２の窒素組成比は、厚み方向において均一でなくともよい。具体的には、閾値制御層１５２の窒素含有量は、厚み方向において勾配を有してもよい。より具体的には、閾値制御層１５２では、バリア層４０（窒化物半導体層）からゲート電極６０ｇに向かって窒素含有量が減少している。このとき、窒素含有量は、連続的（滑らか）に減少してもよく、離散的（段階的）に減少してもよい。例えば、閾値制御層１５２の窒素組成比は、バリア層４０側の第２絶縁層１５３との界面近傍では７原子％であり、ゲート電極６０ｇ側の第１絶縁層１５１との界面近傍では３原子％であるが、これらに限らない。
閾値制御層１５２のゲート電極６０ｇ側の領域の窒素含有量が少ないことで、当該領域の絶縁性を高めることができる。したがって、ゲートリーク電流を抑制することができる。また、閾値制御層１５２のバリア層４０側の領域の窒素含有量が多いことで、閾値制御性を高めることができる。
第１絶縁層１５１は、閾値制御層１５２のゲート電極６０ｇ側に積層されている。第１絶縁層１５１は、酸化膜、窒化膜又は酸窒化膜から構成される。具体的には、第１絶縁層１５１は、閾値制御層１５２の上面の全域を覆うように閾値制御層１５２上に設けられている。なお、ゲート電極６０ｇは、第１絶縁層１５１上に設けられている。
第１絶縁層１５１は、例えば高誘電率又は高絶縁性の材料から構成されている。高誘電率の材料は、具体的には、酸化チタン（ＴｉＯ２）、酸化タンタル（ＴａＯ）又は酸化ハフニウム（ＨｆＯ２）などである。高絶縁性の材料は、具体的には、酸化アルミニウム（Ａｌ２Ｏ３）又は酸化シリコン（ＳｉＯ２）などである。
第２絶縁層１５３は、閾値制御層１５２のバリア層４０側に積層されている。第２絶縁層１５３は、酸化膜、窒化膜又は酸窒化膜から構成される。具体的には、第２絶縁層１５３は、閾値制御層１５２の下面の全域を覆うように閾値制御層１５２に接触して設けられている。言い換えると、閾値制御層１５２が、第２絶縁層１５３の上面の全域を覆うように第２絶縁層１５３上に設けられている。第２絶縁層１５３は、例えば高誘電率又は高絶縁性の材料から構成されている。
ゲート絶縁膜１５０の膜厚は、例えば１０ｎｍ以上１００ｎｍ以下である。ゲート絶縁膜１５０を構成する個々の層の膜厚は、例えば互いに等しい膜厚であるが、これに限らない。例えば、閾値制御層１５２の膜厚は、第１絶縁層１５１及び第２絶縁層１５３の各々の膜厚よりも大きくてもよい。
ゲート絶縁膜１５０の膜厚が１０ｎｍ以上であることで、ゲート絶縁膜１５０の絶縁性を確保することができる。半導体装置１０１の信頼性を高めることができる。また、ゲート絶縁膜１５０の膜厚が１００ｎｍ以下であることで、ゲート電極６０ｇがバリア層４０から離れすぎないので、ゲート制御性を維持することができる。
本実施の形態では、ゲート絶縁膜１５０が閾値制御層１５２を備えるので、実施の形態１と同様に、窒素組成比を調整することによって、半導体装置１０１の閾値電圧を所望の電圧にすることができる。
なお、実施の形態１に係る変形例と同様に、本実施の形態に係る半導体装置１０１は、ゲートリセス構造を有してもよい。図７は、本実施の形態の変形例に係る半導体装置１０２の構成を示す断面図である。
図７に示すように、半導体装置１０２では、図６に示す半導体装置１０１と比較して、バリア層４０の代わりに、ゲートリセス４２が設けられたバリア層４１が備える点が相違する。図７に示すように、３層構造からなるゲート絶縁膜１５０が、実施の形態１の変形例と同様に、ゲートリセス４２の底面及び側面に沿って凹状に形成されている。
これにより、実施の形態２に係る半導体装置１０１と同様の効果を奏するだけでなく、実施の形態１の変形例に係る半導体装置２と同様に、閾値電圧を正側にシフトさせることができる。
なお、本実施の形態では、ゲート絶縁膜１５０は、バリア層４０側から順に積層された、第２絶縁層１５３、閾値制御層１５２及び第１絶縁層１５１の３層構造を有する。このとき、例えば、第２絶縁層１５３が高誘電率の材料を用いて形成され、第１絶縁層１５１が高絶縁性の材料を用いて形成されている。これにより、高誘電率の材料を用いて形成された第２絶縁層１５３、及び、閾値制御層１５２がバリア層４０の近くに設けられるので、閾値制御性を高めることができる。また、高絶縁性の材料を用いて形成された第１絶縁層１５１が設けられることで、ゲートリーク電流を抑制することができる。
また、ゲート絶縁膜１５０を構成する３層構造は、バリア層４０側から順に、閾値制御層１５２、第２絶縁層１５３及び第１絶縁層１５１の積層構造であってもよい。閾値制御層１５２がバリア層４０により近い位置に設けられるので、閾値制御性を高めることができる。
また、本実施の形態及び変形例では、ゲート絶縁膜１５０が第１絶縁層１５１と、閾値制御層１５２と、第２絶縁層１５３とを含む３層構造である例について示したが、これに限らない。ゲート絶縁膜１５０は、第１絶縁層１５１又は第２絶縁層１５３を備えていなくてもよい。具体的には、ゲート絶縁膜１５０は、第１絶縁層１５１と、閾値制御層１５２とを含む２層構造を有してもよく、閾値制御層１５２と、第２絶縁層１５３とを含む２層構造を有してもよい。
また、本実施の形態及び変形例では、閾値制御層１５２の窒素含有量が厚み方向に勾配を有する例について示したが、閾値制御層１５２の窒素含有量は、厚み方向において均一であってもよい。また、実施の形態１などのゲート絶縁膜５０が閾値制御層の単層構造からなる場合において、窒素含有量が深さ方向に勾配を有してもよい。
（実施の形態３）
続いて、実施の形態３について説明する。
図８は、本実施の形態に係る半導体装置２０１の構成を示す断面図である。図８に示すように、半導体装置２０１は、図１に示す半導体装置１と比較して、新たにスペーサ層２７０を備える点が相違する。以下では、実施の形態１との相違点を中心に説明し、共通点の説明を省略又は簡略化する。
図８に示すように、スペーサ層２７０は、バリア層４０とゲート絶縁膜５０との間に設けられている。スペーサ層２７０は、平面視において、ゲート電極６０ｇとソース電極６０ｓ及びドレイン電極６０ｄの各々との間に位置している。例えば、スペーサ層２７０は、ソース電極６０ｓ及びドレイン電極６０ｄの各々からゲート電極６０ｇに向かって、バリア層４０上に延在している。スペーサ層２７０は、例えばソース電極６０ｓ及びドレイン電極６０ｄと接触している。
スペーサ層２７０は、絶縁性の材料を用いて形成されている。例えば、スペーサ層２７０は、酸化アルミニウム又は酸化シリコンなどを用いて形成されている。スペーサ層２７０の膜厚は、例えば、ゲート絶縁膜５０の膜厚より小さい。
本実施の形態に係る半導体装置２０１によれば、スペーサ層２７０が設けられていることで、スペーサ層２７０の直下方向における２ＤＥＧ３１のキャリアの減少を抑制することができる。２ＤＥＧ３１のキャリアの減少が抑制されることで、オン抵抗を小さくすることができる。
スペーサ層２７０の一部は、平面視において、ゲート電極６０ｇに重複している。言い換えると、ゲート電極６０ｇの端部は、スペーサ層２７０の一部を覆っている。具体的には、ゲート電極６０ｇのソース電極６０ｓ側の端部、及び、ゲート電極６０ｇのドレイン電極６０ｄ側の端部はいずれも、スペーサ層２７０の一部を覆っている。
これにより、チャネル層３０のソース－ドレイン間の領域（チャネル領域）のうち、スペーサ層２７０に覆われていない領域を、ゲート電極６０ｇによって覆うことができる。チャネル層３０のチャネル領域のうち、スペーサ層２７０によって覆われていない領域は、製造プロセス中のアニール（具体的には、酸素アニール）処理が行われた場合に、キャリアが低減し、高抵抗化する。本実施の形態によれば、チャネル領域のうち、スペーサ層２７０によって覆われていない領域をゲート電極６０ｇによって覆うことができるので、アニール時のキャリアの低減を抑制することができる。これにより、オン抵抗を小さくすることができる。
なお、実施の形態１に係る変形例と同様に、本実施の形態に係る半導体装置２０１は、ゲートリセス構造を有してもよい。図９は、本実施の形態の変形例に係る半導体装置２０２の構成を示す断面図である。
図９に示すように、半導体装置２０２では、図８に示す半導体装置２０１と比較して、バリア層４０の代わりに、ゲートリセス４２が設けられたバリア層４１が備える点が相違する。
これにより、実施の形態３に係る半導体装置２０１と同様の効果を奏するだけでなく、実施の形態１の変形例に係る半導体装置２と同様に、閾値電圧を正側にシフトさせることができる。
なお、実施の形態２及びその変形例と同様に、ゲート絶縁膜５０が３層構造又は２層構造を有してもよい。
また、例えば、ゲートリセス４２の形状に合わせてチャネル層３０に凹部が設けられていてもよい。つまり、半導体装置２０２は、ゲート直下においてＧａＮ膜まで達するような凹部が設けられた堀切り構造を有してもよい。図１０は、本実施の形態の変形例に係る半導体装置２０３の構成を示す断面図である。
図１０に示すように、半導体装置２０３では、図９に示す半導体装置２０２と比較して、チャネル層３０及びバリア層４１の代わりに、チャネル層３２及びバリア層４３を備える点が相違する。
チャネル層３２は、第１窒化物半導体層の一例である。チャネル層３２の上面には、凹部３３が設けられている。凹部３３は、ＭＩＳ構造のゲート電極６０ｇから窒化物半導体層に向かう方向に凹んだ凹部である。具体的には、凹部３３は、チャネル層３２の上面（ゲート電極６０ｇ側の面）から基板１０に向かって凹んでいる。凹部３３は、平面視においてゲート電極６０ｇ及びゲートリセス４２に重複する位置に設けられている。つまり、凹部３３は、ゲート電極６０ｇの直下方向に位置している。凹部３３の深さは、例えば、ゲートリセス４２の深さと同じであるが、これに限らない。
図１０には、凹部３３の底面と側面とのなす角度が９０°である例を示しているが、これに限らない。凹部３３の側面は、底面に対して傾斜していてもよい。このとき、例えば、凹部３３の側面が底面に対してなす角度は、９０°±１０°以内である。
凹部３３は、例えば、チャネル層３２を構成するＡｌＮ膜を均一な膜厚で成膜した後、ゲート電極形成領域において、ＡｌＮ膜の上面から所定の深さまでを除去することで形成される。具体的には、ＡｌＮ膜の上面にフォトリソグラフィ法などによってレジストパターンを形成した後、エッチング法によってＡｌＮ膜を所定の深さまで除去する。その後、レジストパターンを剥離することで、凹部３３が形成される。
さらに、凹部３３が形成されたチャネル層３２の上面に、バリア層４３を構成するＡｌＧａＮ膜を均一な膜厚で成膜する。つまり、バリア層４３は、凹部３３の内面に沿って均一な膜厚で形成されている。バリア層４３は、凹部３３の形状に追随するように形成されるので、バリア層４３の上面にはゲートリセス４２が形成される。本変形例では、バリア層４３は、チャネル層３２のゲート電極６０ｇ側に積層され、ゲートリセス４２が設けられた第２窒化物半導体層の一例である。
このように、バリア層４３を構成するＡｌＧａＮ膜をエッチングすることなく、ゲートリセス４２を形成することができる。このため、バリア層４３の膜厚は、ＡｌＧａＮ膜の成長工程において制御することができるので、バリア層４３の膜厚制御が容易になる。したがって、閾値電圧のばらつきを抑制することができる。
なお、ここでは、スペーサ層２７０を有する半導体装置２０２が堀切り構造（具体的には、チャネル層３２上面の凹部３３）を有する構成を示したが、上述した半導体装置２若しくは１０２、又は、後述する半導体装置３０２などが堀切り構造を有してもよい。
（実施の形態４）
続いて、実施の形態４について説明する。
図１１は、本実施の形態に係る半導体装置３０１の構成を示す断面図である。図１１に示すように、半導体装置３０１は、図１に示す半導体装置１と比較して、ゲート絶縁膜５０の代わりにゲート絶縁膜３５０を備える点と、新たに絶縁膜３８０を備える点とが相違する。以下では、実施の形態１との相違点を中心に説明し、共通点の説明を省略又は簡略化する。
図１１に示すように、ゲート絶縁膜３５０は、平面視において、ゲート電極６０ｇとソース電極６０ｓ及びドレイン電極６０ｄの各々との間に設けられていない。具体的には、ゲート絶縁膜３５０は、ゲート電極６０ｇとソース電極６０ｓ及びドレイン電極６０ｄの各々との間の少なくとも一部の領域において設けられていない。例えば、ゲート電極６０ｇの直下に位置し、かつ、ソース電極６０ｓ及びドレイン電極６０ｄの各々とは接触していない。平面視において、ゲート絶縁膜３５０とソース電極６０ｓ及びドレイン電極６０ｄの各々との間には隙間が設けられている。
ゲート絶縁膜３５０の膜厚及び材料などは、実施の形態１に係るゲート絶縁膜５０と同様である。ゲート絶縁膜３５０は、フォトリソグラフィ法及びエッチング法などによって、バリア層４０上の全域に形成された絶縁膜の一部を除去することで形成される。このとき、絶縁膜の除去領域は、ソース電極６０ｓ及びドレイン電極６０ｄを形成するための電極形成領域５０ｓ及び５０ｄより大きな領域である。
絶縁膜３８０は、ゲート電極６０ｇとソース電極６０ｓ及びドレイン電極６０ｄの各々との間に設けられている。絶縁膜３８０は、例えば、酸化アルミニウム又は酸化シリコンなどの絶縁性の材料を用いて形成されている。なお、絶縁膜３８０は、ゲート電極６０ｇ、ソース電極６０ｓ及びドレイン電極６０ｄの各々を覆うように設けられていてもよい。例えば、絶縁膜３８０は、半導体装置３０１の上面の全体を覆うパッシベーション膜であってもよい。
本実施の形態に係る半導体装置３０１によれば、ゲート絶縁膜３５０の一部が除去されていることで、除去された部分の直下方向における２ＤＥＧ３１のキャリアの減少を抑制することができる。２ＤＥＧ３１のキャリアの減少が抑制されることで、オン抵抗を小さくすることができる。
なお、実施の形態１に係る変形例と同様に、本実施の形態に係る半導体装置３０１は、ゲートリセス構造を有してもよい。図１２は、本実施の形態の変形例に係る半導体装置３０２の構成を示す断面図である。
図１２に示すように、半導体装置３０２では、図１１に示す半導体装置３０１と比較して、バリア層４０の代わりに、ゲートリセス４２が設けられたバリア層４１が備える点が相違する。
これにより、実施の形態４に係る半導体装置３０１と同様の効果を奏するだけでなく、実施の形態１の変形例に係る半導体装置２と同様に、閾値電圧を正側にシフトさせることができる。
なお、実施の形態２及びその変形例と同様に、ゲート絶縁膜３５０が３層構造又は２層構造を有してもよい。
（他の実施の形態）
以上、１つ又は複数の態様に係る半導体装置について、実施の形態に基づいて説明したが、本開示は、これらの実施の形態に限定されるものではない。本開示の主旨を逸脱しない限り、当業者が思いつく各種変形を本実施の形態に施したもの、及び、異なる実施の形態における構成要素を組み合わせて構築される形態も、本開示の範囲内に含まれる。
例えば、上記の実施の形態では、閾値制御層を構成する酸窒化膜がＡｌＯＮからなる例について示したが、これに限らない。酸窒化膜は、アルミニウムの代わりに又はアルミニウムに加えて、シリコン（Ｓｉ）、タンタル（Ｔａ）又はチタン（Ｔｉ）を含んでもよい。具体的には、酸窒化膜は、ＳｉＯＮ、ＴａＯＮ又はＴｉＯＮなどから構成されていてもよい。いずれの酸窒化膜を利用した場合においても、窒素組成比を調整することで、半導体装置の閾値電圧を調整することができる。
また、例えば、ＭＩＳ構造を構成する窒化物半導体層は、組成比が異なり、かつ、バンドギャップが異なる複数のＡｌＧａＮ膜の積層構造であってもよい。また、窒化物半導体層は、ＧａＮとＩｎＧａＮとの積層構造であってもよい。
また、上記の各実施の形態は、請求の範囲又はその均等の範囲において種々の変更、置き換え、付加、省略などを行うことができる。
本開示は、所望の閾値電圧を有する半導体装置として利用でき、例えば、パワースイッチング素子などの高周波かつ高出力電子デバイスなどに利用することができる。
１、２、１０１、１０２、２０１、２０２、２０３、３０１、３０２ 半導体装置
１０ 基板
２０ バッファ層
３０、３２ チャネル層
３１ ２ＤＥＧ
３３ 凹部
４０、４１、４３ バリア層
４２ ゲートリセス
５０、１５０、３５０ ゲート絶縁膜
５０ｄ、５０ｓ 電極形成領域
６０ｄ ドレイン電極
６０ｇ ゲート電極
６０ｓ ソース電極
１５１ 第１絶縁層
１５２ 閾値制御層
１５３ 第２絶縁層
２７０ スペーサ層
３８０ 絶縁膜

Claims (10)

  1. 順に積層された窒化物半導体層、ゲート絶縁膜及びゲート電極を有するＭＩＳ構造と、
    平面視において前記ゲート電極を間に挟むように配置され、各々が前記窒化物半導体層に接触するソース電極及びドレイン電極とを備え、
    前記ゲート絶縁膜は、酸窒化膜からなる閾値制御層の単層であり、
    前記閾値制御層は、前記ゲート電極及び前記窒化物半導体層の各々に接触しており、
    前記閾値制御層内において窒素含有量は、前記窒化物半導体層から前記ゲート電極に向かって減少しており、
    前記閾値制御層の窒素組成比は、前記閾値制御層と前記窒化物半導体層との界面近傍で７原子％であり、前記閾値制御層と前記ゲート電極との界面近傍で３原子％である
    半導体装置。
  2. 前記閾値制御層は、アルミニウムを含有する
    請求項１に記載の半導体装置。
  3. 前記閾値制御層は、アモルファス又は微結晶である
    請求項１又は２に記載の半導体装置。
  4. 前記窒化物半導体層は、ＧａＮとＡｌｘＧａ１－ｘＮ（ただし、０≦ｘ≦１）との積層構造を有する
    請求項１～３のいずれか１項に記載の半導体装置。
  5. 前記窒化物半導体層には、ゲートリセスが設けられている
    請求項１～４のいずれか１項に記載の半導体装置。
  6. 前記窒化物半導体層は、
    第１窒化物半導体層と、
    前記第１窒化物半導体層の前記ゲート電極側に積層され、前記ゲートリセスが設けられた第２窒化物半導体層とを備え、
    前記第１窒化物半導体層は、平面視において前記ゲートリセスに重複する位置に設けられ、前記ゲート電極から前記窒化物半導体層に向かう方向に凹んだ凹部を有する
    請求項５に記載の半導体装置。
  7. 前記第２窒化物半導体層は、前記凹部の内面に沿って均一な膜厚で形成されている
    請求項６に記載の半導体装置。
  8. さらに、前記窒化物半導体層と前記ゲート絶縁膜との間に設けられたスペーサ層を備え、
    前記スペーサ層は、平面視において、前記ゲート電極と前記ソース電極及び前記ドレイン電極の各々との間に位置している
    請求項１～７のいずれか１項に記載の半導体装置。
  9. 前記スペーサ層の一部は、平面視において、前記ゲート電極に重複している
    請求項８に記載の半導体装置。
  10. 前記ゲート絶縁膜は、平面視において、前記ゲート電極と前記ソース電極及び前記ドレイン電極の各々との間に設けられていない
    請求項１～９のいずれか１項に記載の半導体装置。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7450446B2 (ja) 2020-04-13 2024-03-15 株式会社アドバンテスト 半導体装置、半導体装置の製造方法、および試験装置
TWI791364B (zh) * 2021-12-28 2023-02-01 新唐科技股份有限公司 常關型氮化鎵元件的製造方法

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012039164A (ja) 2006-03-06 2012-02-23 Sharp Corp 窒化物半導体発光素子および窒化物半導体発光素子の製造方法
JP2013118377A (ja) 2011-12-01 2013-06-13 Power Integrations Inc パワートランジスタ装置のための多層構造を作製する方法、ヘテロ接合電界効果トランジスタ装置のための多層構造を作製する方法、および窒化物系ヘテロ接合電界効果トランジスタ装置
JP2014110402A (ja) 2012-12-04 2014-06-12 Rohm Co Ltd 半導体装置
JP2016051775A (ja) 2014-08-29 2016-04-11 豊田合成株式会社 Ｍｉｓ型半導体装置
JP2016539496A (ja) 2013-10-15 2016-12-15 蘇州晶湛半導体有限公司Ｅｎｋｒｉｓ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ，Ｉｎｃ． Ｉｉｉ族窒化物半導体デバイスおよびその製造方法
JP2017502519A (ja) 2013-12-27 2017-01-19 蘇州晶湛半導体有限公司Ｅｎｋｒｉｓ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ，Ｉｎｃ． エンハンスメント型デバイスの製造方法およびエンハンスメント型デバイス
JP2017073500A (ja) 2015-10-08 2017-04-13 ローム株式会社 窒化物半導体装置およびその製造方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0879041A (ja) 1994-08-31 1996-03-22 Oki Electric Ind Co Ltd 光半導体リレーとこれを用いたコントローラ、電力供給装置及び端末装置切換装置
JP4751150B2 (ja) 2005-08-31 2011-08-17 株式会社東芝 窒化物系半導体装置
US9105703B2 (en) 2010-03-22 2015-08-11 International Rectifier Corporation Programmable III-nitride transistor with aluminum-doped gate
JP5724347B2 (ja) * 2010-12-10 2015-05-27 富士通株式会社 化合物半導体装置及びその製造方法
JP2014099523A (ja) * 2012-11-15 2014-05-29 Mitsubishi Electric Corp ヘテロ接合電界効果型トランジスタおよびその製造方法
WO2015147802A1 (en) * 2014-03-25 2015-10-01 Intel Corporation Iii-n transistors with epitaxial layers providing steep subthreshold swing
JP2017050434A (ja) * 2015-09-03 2017-03-09 株式会社東芝 半導体装置
JP6594272B2 (ja) * 2016-09-02 2019-10-23 株式会社東芝 半導体装置及びその製造方法

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012039164A (ja) 2006-03-06 2012-02-23 Sharp Corp 窒化物半導体発光素子および窒化物半導体発光素子の製造方法
JP2013118377A (ja) 2011-12-01 2013-06-13 Power Integrations Inc パワートランジスタ装置のための多層構造を作製する方法、ヘテロ接合電界効果トランジスタ装置のための多層構造を作製する方法、および窒化物系ヘテロ接合電界効果トランジスタ装置
JP2014110402A (ja) 2012-12-04 2014-06-12 Rohm Co Ltd 半導体装置
JP2016539496A (ja) 2013-10-15 2016-12-15 蘇州晶湛半導体有限公司Ｅｎｋｒｉｓ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ，Ｉｎｃ． Ｉｉｉ族窒化物半導体デバイスおよびその製造方法
JP2017502519A (ja) 2013-12-27 2017-01-19 蘇州晶湛半導体有限公司Ｅｎｋｒｉｓ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ，Ｉｎｃ． エンハンスメント型デバイスの製造方法およびエンハンスメント型デバイス
JP2016051775A (ja) 2014-08-29 2016-04-11 豊田合成株式会社 Ｍｉｓ型半導体装置
JP2017073500A (ja) 2015-10-08 2017-04-13 ローム株式会社 窒化物半導体装置およびその製造方法

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