CN110914961A - 半导体装置 - Google Patents

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Abstract

半导体装置(1)具备:MIS构造,具有依次层叠的氮化物半导体层(30,40)、栅极绝缘膜(50)及栅极电极(60g);源极电极(60s)及漏极电极(60d),在平面视中配置成将栅极电极(60g)夹在中间,分别与氮化物半导体层(30,40)接触,栅极绝缘膜(50)包括由氮氧化膜构成的阈值控制层。

Description

半导体装置
技术领域
本发明涉及半导体装置。
背景技术
以往,GaN(氮化镓)因为具有较宽的带隙和直接跃迁型的能带结构,所以被利用于短波长光学元件。另外,GaN因为具有较高的击穿电场及较高的饱和电子速度,所以研究将其利用于场效应晶体管(FET:Field Effect Transistor)等电子器件。例如,具有GaN层与AlGaN层的层叠构造的异质结FET(HFET:Hetero-junction FET)作为高频且高输出电子器件而被知晓。在HFET中,利用在GaN层与AlGaN层的界面出现的二维电子气(2DEG:TwoDimensional Electron Gas)。
HFET因为具有1013cm-2左右的较高的电子密度,并且具有GaN的较宽的带隙,所以研究了作为高耐压用途的功率开关元件的应用。在利用GaN的功率开关元件中,根据与并存的Si(硅)类的晶体管的比较而被强烈要求单一电源化。具体而言,功率开关元件被强烈要求为增强型(即,常断(normally off)型)。因此,盛行研究对HFET的阈值电压进行控制的技术(例如参照专利文献1及2)。
现有技术文献
专利文献
专利文献1:日本特开2007-67240号公报
专利文献2:日本特开2011-199286号公报
但是,在上述以往的半导体装置中,存在阈值控制性差、难以实现期望的阈值电压等问题。
发明内容
因此,本发明提供具有期望的阈值电压的半导体装置。
为了解决上述课题,本发明的一个形态的半导体装置具备:MIS构造,具有依次层叠的氮化物半导体层、栅极绝缘膜及栅极电极;源极电极及漏极电极,在平面视中配置成将上述栅极电极夹在中间,分别与上述氮化物半导体层接触,上述栅极绝缘膜包括由氮氧化膜构成的阈值控制层。
根据本发明,能够提供具有期望的阈值电压的半导体装置。
附图说明
图1是表示实施方式1的半导体装置的结构的剖视图。
图2是表示实施方式1的半导体装置的另一结构的剖视图。
图3是表示实施方式1的半导体装置中的阈值控制层的氮组成比与阈值电压之间的关系的图。
图4是表示实施方式1的半导体装置中的阈值控制层的氮组成比与迟滞之间的关系的图。
图5是表示实施方式1的半导体装置中的阈值控制层的氮组成比与栅极电流之间的关系的图。
图6是表示实施方式2的半导体装置的结构的剖视图。
图7是表示实施方式2的半导体装置的另一结构的剖视图。
图8是表示实施方式3的半导体装置的结构的剖视图。
图9是表示实施方式3的半导体装置的另一结构的剖视图。
图10是表示实施方式3的半导体装置的另一结构的剖视图。
图11是表示实施方式4的半导体装置的结构的剖视图。
图12是表示实施方式4的半导体装置的另一结构的剖视图。
具体实施方式
(成为本发明的基础的知识)
关于在“背景技术”一栏中记载的以往的半导体装置,本申请发明人发现会产生以下的问题。
在专利文献1中,公开了在栅极电极的正下方具有凹槽构造的半导体装置。通过减小栅极电极的正下方部分的阈值控制层的膜厚,实现阈值电压的调整。
但是,在专利文献1记载的半导体装置中,为了实现常断动作,需要进行蚀刻直到AlGaN层的膜厚达到几nm为止。因此,蚀刻的控制困难,成为阈值电压的偏差的原因。另外,还存在栅极电极的正下方部分的电阻变大的问题。
在专利文献2中,公开了在栅极电极与电子供给层之间插入了AlSiN膜作为栅极绝缘膜的结构。通过调整AlSiN膜的Al含有量,实现阈值电压的调整。
但是,在专利文献2记载的结构中,AlSiN膜无法在与电子供给层之间形成较大的阻挡层(barrier layer),无法充分发挥作为栅极绝缘膜的功能。因此,存在栅极漏电流增加的问题。
因此,为了解决上述课题,本发明的一个形态的半导体装置具备:MIS构造,具有依次层叠的氮化物半导体层、栅极绝缘膜及栅极电极;源极电极及漏极电极,在平面视中配置成将上述栅极电极夹在中间,分别与上述氮化物半导体层接触,上述栅极绝缘膜包括由氮氧化膜构成的阈值控制层。
由此,通过变更构成阈值控制层的氮氧化膜的氮组成比,能够变更半导体装置的阈值电压。例如,在使氮氧化膜的氮组成比大的情况下,氧原子被置换为氮原子。在使氮氧化膜的氮组成比小的情况下,氮原子被置换为氧原子。无论哪种情况下,都因为栅极绝缘膜的电子亲和能变化,所以半导体装置的阈值电压变更。
这样,通过将氮氧化膜的氮组成调整为恰当的值,半导体装置的阈值电压也能够变更为恰当的值。因此,根据本发明,能够提供具有期望的阈值电压的半导体装置。
另外,本形态的半导体装置可以不形成凹槽构造。因此,用于形成凹槽构造的蚀刻的控制性不会成为问题,能够抑制阈值电压的偏差的产生。
另外,例如可以是,上述阈值控制层含有铝。
由此,能够实现确保作为栅极绝缘膜的良好的绝缘性并且具有期望的阈值电压的半导体装置。由于绝缘性足够高,所以能够抑制栅极漏电流。
另外,例如可以是,上述阈值控制层的氮组成比为3原子%以上25原子%以下。
由此,能够控制为期望的阈值电压。
另外,例如可以是,上述阈值控制层的氮组成比为3原子%以上12原子%以下。
由此,能够使阈值电压高于在功率器件的利用上优选的电压即1.5V。例如,在将半导体装置作为开关元件利用的情况下,能够在较高的电压下进行开关动作,所以能够抑制误动作的产生。由此,能够实现安全且可靠性高的半导体装置。
另外,例如可以是,上述阈值控制层是非结或微晶。
由此,能够减少栅极绝缘膜中的晶界,所以能够降低栅极漏电流。
另外,例如可以是,在上述阈值控制层中,从上述氮化物半导体层朝向上述栅极电极而氮含有量减少。
由此,在栅极绝缘膜中的距氮化物半导体层较近的区域,增大氮组成比,从而能够抑制阈值电压的迟滞。在栅极绝缘膜中的距栅极电极较近的区域,减小氮组成比,从而能够增大阈值电压。
另外,例如可以是,上述栅极绝缘膜还具备第一绝缘层,该第一绝缘层层叠于上述阈值控制层的上述栅极电极侧,由氧化膜、氮化膜或氮氧化膜构成。
另外,例如可以是,上述栅极绝缘膜还具备第二绝缘层,该第二绝缘层层叠于上述阈值控制层的上述氮化物半导体层侧,由氧化膜、氮化膜或氮氧化膜构成。
另外,例如可以是,上述栅极绝缘膜还具备:第一绝缘层,层叠于上述阈值控制层的上述栅极电极侧,由氧化膜、氮化膜或氮氧化膜构成;第二绝缘层,层叠于上述阈值控制层的上述氮化物半导体层侧,由氧化膜、氮化膜或氮氧化膜构成。
由此,即使在栅极绝缘膜是包含阈值控制层的2层构造或3层构造的情况下,也能够通过调整构成阈值控制层的氮氧化膜的氮组成比而将阈值电压设为期望的值。另外,通过将由例如SiO2(硅氧化膜)构成的氧化膜层叠于阈值控制层,能够抑制漏电流。另外,通过层叠由例如TiO2(钛氧化膜)构成的氧化膜,能够提高栅极绝缘膜的介电常数。能够对应于半导体装置所要求的应用例而适当变更层叠构造。
另外,例如可以是,上述氮化物半导体层具有GaN与AlxGa1-xN(其中,0≤x≤1)的层叠构造。
由此,能够实现具有较高的击穿电场及较高的饱和电子速度的FET。
另外,例如可以是,在上述氮化物半导体层,设置有栅极凹槽。
由此,能够进一步增大阈值电压。
另外,例如可以是,上述氮化物半导体层具备:第一氮化物半导体层;第二氮化物半导体层,层叠于上述第一氮化物半导体层的上述栅极电极侧,设置有上述栅极凹槽。上述第一氮化物半导体层具有凹部,该凹部设置于在平面视中与上述栅极凹槽重叠的位置,在从上述栅极电极朝向上述氮化物半导体层的方向上凹陷。
由此,即使不进行基于第二氮化物半导体层的蚀刻等的膜厚调整,栅极凹槽也能够追随凹部的形状而形成。因此,第二氮化物半导体层的膜厚的偏差得以抑制,能够抑制阈值电压的偏差。
另外,例如可以是,上述第二氮化物半导体层沿着上述凹部的内面以均匀的膜厚形成。
由此,能够抑制阈值电压的偏差。
另外,例如可以是,本发明的一个形态的半导体装置,还具备设置于上述氮化物半导体层与上述栅极绝缘膜之间的间隔层,上述间隔层在平面视中位于上述栅极电极与上述源极电极之间及上述栅极电极与上述漏极电极之间。
由此,氮化物半导体层中的从栅极电极到源极电极之间的区域以及从栅极电极到漏极电极之间的区域能够不易受阈值控制层的影响。因此,能够抑制氮化物半导体层的该区域的载流子浓度的减少,减小导通电阻。
另外,氮化物半导体层的沟道区域中的在平面视中未被间隔层及栅极电极中的任一方覆盖的区域,可能由于制造工序中的退火处理而载流子降低。
相对于此,例如可以是,上述间隔层的一部分在平面视中与上述栅极电极重叠。
由此,能够减小氮化物半导体层的沟道区域中的在平面视中未被间隔层及栅极电极中的任一方覆盖的区域,所以载流子浓度的降低得以抑制,能够减小导通电阻。
另外,例如可以是,上述栅极绝缘膜在平面视中没有被设置于上述栅极电极与上述源极电极之间及上述栅极电极与上述漏极电极之间。
由此,氮化物半导体层中的从栅极电极到源极电极及漏极电极各自之间的区域能够不易受阈值控制层的影响。因此,能够抑制氮化物半导体层的该区域的载流子浓度的减少,能够减小导通电阻。
以下,关于实施方式,参照附图具体地进行说明。
另外,以下说明的实施方式都是表示总括的或具体的例子的实施方式。以下的实施方式中示出的数值、形状、材料、构成要素、构成要素的配置位置及连接方式、步骤、步骤的顺序等是一例,主旨不是限定本发明。另外,关于以下的实施方式中的构成要素中的、未记载于表示最上位概念的独立权利要求中的构成要素,作为任意的构成要素来说明。
另外,各图是示意图,不一定是严谨地进行图示。因此,例如,在各图中比例尺等不一定一致。另外,在各图中,对于实质相同的结构附以同一符号,重复的说明予以省略或简化。
另外,在本说明书中,相等等表示要素间的关系性的用语、及矩形等表示要素的形状的用语,不是仅表示严格的意思的表现,而是表示也包含实质相同的范围的差异的表现。
另外,在本说明书中,“上方”及“下方”的用语,不是指绝对的空间认识中的上方(铅垂上方)及下方(铅垂下方),而是作为基于层叠结构中的层叠顺序通过相对的位置关系规定的用语而使用。具体而言,“上方”相当于对基板层叠半导体层的层叠方向,“下方”相当于其相反方向。另外,“上方”及“下方”的用语,不仅适用于2个构成要素彼此隔开间隔配置而在2个构成要素间存在其他构成要素的情况,也适用于2个构成要素彼此贴紧配置从而2个构成要素接触的情况。
另外,在本说明书中,“平面视”意味着沿厚度方向观察基板。基板的厚度方向相当于各层的层叠方向(生长方向)。
另外,在本说明书中,AlGaN表示三元混晶AlxGa1-xN(0≤x≤1)。例如,关于InGaN等其他多元混晶也是同样的。
(实施方式1)
[结构]
首先,使用图1对实施方式1的半导体装置1的结构进行说明。图1是表示本实施方式的半导体装置1的结构的剖视图。
半导体装置1是场效应晶体管(FET),具备具有依次层叠的氮化物半导体层(具体而言是沟道层30及阻挡层40)、栅极绝缘膜50及栅极电极60g的MIS(Metal-Insulator-Semiconductor)构造、和源极电极60s及漏极电极60d。在本实施方式中,是阻挡层40的上表面平坦的平面型的HFET。
另外,本实施方式的半导体装置1是横式构造的FET。具体而言,源极电极60s及漏极电极60d在平面视中以将栅极电极60g夹在中间的方式配置。即,源极电极60s、漏极电极60d及栅极电极60g设置于基板10的同一面侧(具体而言是形成半导体层的一面侧)。
具体而言,如图1所示,半导体装置1具备基板10、缓冲层20、沟道层30、阻挡层40、栅极绝缘膜50、栅极电极60g、源极电极60s及漏极电极60d。以下,对于构成半导体装置1的各构成要素的详细内容进行说明。
基板10例如是平面形状为矩形的厚度均匀的平板。基板10例如是由碳化硅(SiC)、蓝宝石、硅(Si)或氮化镓(GaN)等构成的基板。另外,基板10只要是能够实现沟道层30及阻挡层40等氮化物半导体的成膜的基板即可,大小、形状及材料等不特别限定。作为一例,基板10是厚度650μm的Si基板。
缓冲层20是用于适当地进行氮化物半导体的外延生长的缓冲层。具体而言,缓冲层20具有由AlN、AlGaN、GaN及InGaN中的至少一种构成的氮化物半导体的单层或多层构造。
缓冲层20通过有机金属气相生长(MOCVD:Metal Organic Chemical VaporDeposition)法或分子束外延(Molecular Beam Epitaxy)法等外延生长法而形成。作为一例,缓冲层20是厚度300nm以下的AlN膜。
沟道层30是构成MIS构造的氮化物半导体层的一部分。在本实施方式中,沟道层30设置于缓冲层20上,作为电子移动层发挥功能。
具体而言,沟道层30是在缓冲层20上生长出的AlN膜。沟道层30与缓冲层20同样地,通过MOCVD法等外延生长法形成。沟道层30例如具有均匀的膜厚。作为一例,沟道层30是厚度500nm以下的GaN膜。
阻挡层40是构成MIS构造的氮化物半导体层的一部分。在本实施方式中,阻挡层40设置于沟道层30上,作为电子供给层发挥功能。另外,在本实施方式中,构成MIS构造的氮化物半导体层由沟道层30与阻挡层40的层叠构造构成。
具体而言,阻挡层40是在沟道层30上生长出的AlGaN膜。阻挡层40与沟道层30同样地,通过MOCVD法等外延生长法形成。阻挡层40例如具有均匀的膜厚。作为一例,阻挡层40是厚度50nm以下的AlGaN膜。
阻挡层40是与沟道层30相比带隙较大的层。带隙互不相同的阻挡层40与沟道层30相接触,由此在其界面附近,通过自发极化和压电极化来感应而形成二维电子气(2DEG)31。2DEG31在阻挡层40与沟道层30的界面的沟道层30侧以10nm以下的厚度形成。另外,在图1中,用虚线简单地表示2DEG31。2DEG31作为半导体装置1的沟道发挥功能。
在本实施方式中,通过外延生长法连续地成膜出缓冲层20、沟道层30及阻挡层40。通过变更各层的成膜条件(有机金属原料的种类、供给的气体量、成膜时间等),以与各层对应的膜厚及组成比成膜出缓冲层20、沟道层30及阻挡层40。将基板10、缓冲层20、沟道层30及阻挡层40一并也称为外延生长基板。
栅极绝缘膜50是构成MIS构造的绝缘膜。在本实施方式中,栅极绝缘膜50以将阻挡层40的整个区域覆盖的方式设置于阻挡层40上。另外,所谓的整个区域,具体而言是形成有半导体装置1的区域即元件区域,可以不必须是基板10的整体区域。
栅极绝缘膜50包括由氮氧化膜构成的阈值控制层。在本实施方式中,栅极绝缘膜50的整体是阈值控制层。栅极绝缘膜50的膜厚为例如10nm以上100nm以下。栅极绝缘膜50的膜厚为10nm以上,从而能够确保栅极绝缘膜50的绝缘性。由此,能够抑制栅极漏电流,并且能够提高半导体装置1的可靠性。另外,栅极绝缘膜50的膜厚为100nm以下,从而栅极电极60g不从阻挡层40过于远离,所以能够维持栅极控制性。
栅极绝缘膜50(即,阈值控制层)是含有铝(Al)的氮氧化膜。即,栅极绝缘膜50由AlON构成。AlON膜例如是非晶或微晶。栅极绝缘膜50的氮组成比为3原子%以上25原子%以下,但也可以为3原子%以上12原子%以下。由此,可获得在功率器件的应用上优选的值即1.5V以上的阈值电压。关于详细情况,使用图3~图5在后面说明。
例如通过原子层沉积(ALD:Atomic Layer Deposition)法或溅射法等以均匀的膜厚成膜出AlON膜。作为一例,栅极绝缘膜50是厚度30nm以下的AlON膜。另外,在AlON膜的形成后,通过进行加热处理(沉积后退火),从而能够抑制栅极漏电流。另外,该加热处理的加热温度例如是500℃以上900℃以下。
在栅极绝缘膜50,如图1所示,形成有用于使源极电极60s及漏极电极60d与阻挡层40接触的电极形成区域50s及50d。另外,在图1中,关于电极形成区域50s及50d,将其范围用双向箭头来图示。
电极形成区域50s及50d是栅极绝缘膜50的一部分被去除而使阻挡层40的一部分露出的空间或接触孔。具体而言,在形成于整个区域的栅极绝缘膜50上通过光刻法等形成了抗蚀剂图案后,通过蚀刻法将栅极绝缘膜50的一部分去除,并将抗蚀剂图案剥离,从而形成电极形成区域50s及50d。
源极电极60s及漏极电极60d分别是与阻挡层40接触的导电性的欧姆电极。具体而言,源极电极60s及漏极电极60d分别设置于电极形成区域50s及50d,并与阻挡层40欧姆接触。源极电极60s及漏极电极60d在平面视中以夹着栅极电极60g的方式配置。源极电极60s及漏极电极60d的膜厚为例如240nm以下,但不限于此。
源极电极60s及漏极电极60d使用导电性的金属材料形成。具体而言,源极电极60s及漏极电极60d具有单层或多层构造。构成源极电极60s及漏极电极60d的各层由包含钛(Ti)、铝(Al)、钼(Mo)及铪(Hf)中的至少1种的金属、或2种以上的金属的合金构成。另外,源极电极60s及漏极电极60d使用相同的材料形成,但也可以使用不同的材料形成。
源极电极60s及漏极电极60d通过在将金属材料成膜后进行图案形成(patterning)而形成。例如,在通过蒸镀法或溅射法等成膜出均匀的膜厚的金属膜后,通过光刻法等形成抗蚀剂图案。通过蚀刻法将金属膜的一部分去除,并将抗蚀剂图案剥离,从而形成源极电极60s及漏极电极60d。或者,也可以在通过光刻法等形成了抗蚀剂图案后,通过蒸镀法或溅射法等成膜出金属膜,通过剥离(lift-off)法进行抗蚀剂图案的剥离及金属膜的一部分的去除。另外,关于源极电极60s及漏极电极60d,也可以在图案形成之后进行加热处理(退火)。
栅极电极60g是构成MIS构造的金属层。栅极电极60g设置于栅极绝缘膜50上。具体而言,栅极电极60g接触并覆盖栅极绝缘膜50的上表面的规定区域(栅极电极形成区域),对于栅极绝缘膜50形成肖特基结。栅极电极60g的膜厚为例如320nm以下,但不限于此。
栅极电极60g使用导电性的金属材料形成。具体而言,栅极电极60g具有单层或多层构造。构成栅极电极60g的各层由包含钛(Ti)、铝(Al)、钨(W)、镍(Ni)及金(Au)中的至少一种的金属、或2种以上的金属的合金构成。
栅极电极60g通过在将金属材料成膜后进行图案形成而形成。例如,在通过蒸镀法或溅射法等成膜出均匀的膜厚的金属膜后,通过光刻法等形成抗蚀剂图案。通过蚀刻法将金属膜的一部分去除,并将抗蚀剂图案剥离,从而形成栅极电极60g。或者,也可以在通过光刻法等形成了抗蚀剂图案后,通过蒸镀法或溅射法等成膜出金属膜,通过剥离法进行抗蚀剂图案的剥离及金属膜的一部分的去除。另外,关于栅极电极60g,也可以在图案形成后,进行加热处理(退火)。
另外,栅极绝缘膜50的氮组成比也可以在厚度方向上并不均匀。具体而言,栅极绝缘膜50的氮含有量可以在厚度方向上有梯度。更具体而言,在栅极绝缘膜50中,优选的是,从阻挡层40朝向栅极电极60g而氮含有量减少。此时,氮含有量可以连续地减少,也可以离散地减少。例如,阈值控制层152的氮组成比,在与阻挡层40的界面附近为7原子%,在与栅极电极60g的界面附近为3原子%,但不限于此。
栅极绝缘膜50的栅极电极60g侧的区域的氮含有量较少,从而能够提高该区域的绝缘性。因此,能够抑制栅极漏电流。另外,栅极绝缘膜50的阻挡层40侧的区域的氮含有量较多,从而能够提高阈值控制性。
[变形例]
这里,关于本实施方式的半导体装置的变形例,使用图2进行说明。图2是表示本变形例的半导体装置2的结构的剖视图。
在本变形例的半导体装置2中,在氮化物半导体层设置有栅极凹槽42。即,半导体装置2具有栅极凹槽构造。
具体而言,如图2所示,半导体装置2与图1所示的半导体装置1相比不同点在于,代替阻挡层40而具备设置有栅极凹槽42的阻挡层41。以下,以与图1所示的半导体装置1的不同点为中心进行说明,将共通点的说明省略或简化。
阻挡层41与阻挡层40相比,不同点在于设置有栅极凹槽42。栅极凹槽42是从阻挡层41的上表面(栅极电极60g侧的面)朝向基板10侧凹陷的凹部。即,阻挡层41的栅极电极60g侧的表面以形成栅极凹槽42的方式弯曲成凹状。
栅极凹槽42设置于在平面视中与栅极电极60g重叠的位置。即,栅极凹槽42位于栅极电极60g的正下方。另外,在栅极凹槽42的正下方残存的阻挡层41的膜厚是例如5nm,但不限于此。
图2中示出了栅极凹槽42的底面与侧面所成的角度是90°的例子,但不限于此。栅极凹槽42的侧面可以相对于底面倾斜。此时,例如,栅极凹槽42的侧面相对于底面所成的角度为90°±10°以内。由此,侧面容易成为无极性面。
栅极凹槽42例如通过在以均匀的膜厚成膜出构成阻挡层41的AlGaN膜后、在栅极电极形成区域从AlGaN膜的上表面起到规定的深度为止进行去除而形成。具体而言,在AlGaN膜的上表面通过光刻法等形成了抗蚀剂图案后,通过蚀刻法将AlGaN膜去除直到规定的深度为止。然后,将抗蚀剂图案剥离,从而形成设置有栅极凹槽42的阻挡层41。
另外,在本变形例中,栅极绝缘膜50以将栅极凹槽42的表面覆盖的方式,沿着栅极凹槽42的底面及侧面而设置。栅极绝缘膜50设置为,在栅极凹槽42的底面上膜厚均匀。即,由于设有栅极凹槽42,从而在栅极绝缘膜50的上表面形成有朝向基板10侧凹陷的凹部。栅极电极60g以覆盖该凹部的方式设置。
在本变形例的半导体装置2中,设置有栅极凹槽42,由此与图1所示的半导体装置1相比,在栅极电极60g的正下方残存的阻挡层41的膜厚变小。因此,在栅极电极60g的正下方,极化所感应出的二维电子气减少,能够使阈值电压向正侧偏移。
[氮组成比]
接下来,说明半导体装置1及2中的栅极绝缘膜(阈值控制层)50的氮组成比与半导体装置1及2的器件特性之间的关系。本申请发明人试作了具有与图2所示的半导体装置2同样的结构的样品、而且是使栅极绝缘膜50的氮组成比不同的5种样品,对其特性进行了评价。
另外,关于构成栅极绝缘膜50的AlON膜,使用包含铝的溅射靶(sputteringtarget),供给氧(O2)及氮(N2)的混合气体而通过溅射法来形成。此时,栅极绝缘膜(阈值控制层)50的氮组成比通过调整溅射法中的导入气体的比例从而按每个样品而不同。具体而言,通过增大混合气体中包含的氮气体的比例,从而形成氮组成比大的AlON膜。通过减小混合气体中包含的氮气体的比例,从而形成氮组成比小的AlON膜。
另外,试作的样品的AlON膜的氮组成比使用X射线光电子能谱法(XPS)进行了分析。分析条件如以下那样。
测定装置:ULVAC PHI公司制造QuanteraSXM
X射线源:单色化Al(1486.6eV)
检测区域:50μmφ
检测深度:约4-5nm(取出角45°)
测定波谱:Al2p、O1s、N1s、C1s、Ga2p3/2、Si2s
溅射条件:Ar+2.0kV
溅射速度:约5nm/min(SiO2换算值)
AlON膜的氮组成比根据考虑了灵敏度系数的Al2p、O1s、N1s的波谱的面积比来确定。此时,确认到:通过氮组成比变大,从而Al元素的波谱强度不变化,仅O元素的波谱强度减小。即,氮组成比的增加被推断为将一部分AlO置换为AlN的结果。
本申请发明人试作的5种样品,构成栅极绝缘膜50的AlON的氮组成比分别为3原子%、7原子%、12原子%、15原子%、25原子%。以下,使用图3~图5,对各样品的评价结果进行说明。另外,作为参考,不包含氮的样品的评价结果也示于各图中。
图3是表示本实施方式的半导体装置2中的栅极绝缘膜(阈值控制层)50的氮组成比与阈值电压之间的关系的图。在图3中,横轴是氮组成比[%],纵轴是阈值电压[V]。
另外,5种样品分别为,在基板10上在面内排列形成有多个半导体装置2。在图3中,按每个样品,测定多个半导体装置2的阈值电压,并示出了其平均值、最小值及最大值。
如图3所示,氮组成比为3原子%、7原子%及12原子%的样品中,阈值电压(平均值)都为约1.5V以上。氮组成比为15原子%的样品也是阈值电压比0V大。关于氮组成比为25原子%的样品,阈值电压为约-1V。
根据图3所示的图表可知,将氮组成比为7原子%附近的情况作为峰值,氮组成比越大,则阈值电压越小。具体而言,在氮组成比为7原子%以上25原子%以下的范围中,阈值电压相对于氮组成比单调减少。更具体而言,在7原子%以上25原子%以下的范围中,阈值电压与氮组成比具有负的比例关系(比例系数为负数)。
由此可知,为了获得期望的阈值电压,使氮组成比为对应的值即可。由于阈值电压与氮组成比具有负的比例关系,所以能够容易地实现期望的阈值电压。至少在氮组成比为3原子%以上25原子%以下的范围中,实现良好的阈值控制性。
图4是表示本实施方式的半导体装置2中的栅极绝缘膜(阈值控制层)50的氮组成比与迟滞之间的关系的图。在图4中,横轴是氮组成比[%],纵轴是迟滞[V]。
迟滞相当于扫描(sweep)了对栅极电极60g的施加电压时的往复的阈值电压的差异。迟滞越小,则施加电压增减时的阈值电压的变动越小,所以成为可靠性越高的半导体装置。
如图4所示,不含氮的样品(氮组成比为0%)中,迟滞为约0.35V,相对于此,氮组成比为3原子%的样品中,迟滞为约0.15V。即,氮组成比为3原子%的样品,与不含氮的样品相比,能够将迟滞抑制为一半以下。
另外,如图4所示,氮组成比为7原子%、12原子%、15原子%及25原子%的任一种样品中,迟滞都约为0V。即,可知即使增加氮组成比,迟滞也不增加而得到充分抑制。
由此,通过调整氮组成比,能够抑制迟滞的增加,并且能够实现期望的阈值电压。
图5是表示本实施方式的半导体装置2中的栅极绝缘膜(阈值控制层)50的氮组成比与栅极电流之间的关系的图。在图5中,横轴是氮组成比[%],纵轴是对栅极绝缘膜50施加了3MV/cm的电场的情况下的栅极电流(漏电流)[A/mm]。
如图5所示可知,氮组成比越大,则栅极电流越增加。具体而言,在氮组成比为15原子%的样品中,栅极电流为约10-9A/mm,相对于此,在氮组成比为25原子%的样品中,栅极电流为约10-6A/mm。
因此,可知,为了确保良好的绝缘性,氮组成比为25原子%以下,优选为15原子%以下。
另外,这里,关于具有栅极凹槽构造的半导体装置2的特性的验证结果,使用图3~图5进行了说明,但关于图1所示的半导体装置1的特性,也是同样的。因此,基于以上,根据本实施方式的半导体装置1或2,栅极绝缘膜50具备由AlON构成的阈值控制层,所以通过将AlON的氮组成比调整为恰当的值,从而半导体装置1或2的阈值电压也能够变更为恰当的值。因此,根据本实施方式,能够提供具有期望的阈值电压的半导体装置1或2。
(实施方式2)
接下来,对实施方式2进行说明。
图6是表示本实施方式的半导体装置101的结构的剖视图。如图6所示,本实施方式的半导体装置101,与实施方式1的半导体装置1相比不同点在于,代替栅极绝缘膜50而具备栅极绝缘膜150。以下,以与实施方式1的不同点为中心来说明,共通点的说明省略或简化。
如图6所示,栅极绝缘膜150具备第一绝缘层151、阈值控制层152及第二绝缘层153。即,在本实施方式中,栅极绝缘膜150具有包括阈值控制层152的多层构造。
阈值控制层152与实施方式1的栅极绝缘膜50同样地由氮氧化膜构成。具体而言,阈值控制层152是AlON膜。阈值控制层152的氮组成比为例如3原子%以上25原子%以下,但也可以是7原子%以上15原子%以下。
阈值控制层152的氮组成比也可以在厚度方向上并不均匀。具体而言,阈值控制层152的氮含有量可以在厚度方向上有梯度。更具体而言,在阈值控制层152中,从阻挡层40(氮化物半导体层)朝向栅极电极60g而氮含有量减少。此时,氮含有量可以连续(平滑)地减少,也可以离散(阶梯性)地减少。例如,阈值控制层152的氮组成比,在与阻挡层40侧的第二绝缘层153的界面附近为7原子%,在与栅极电极60g侧的第一绝缘层151的界面附近为3原子%,但不限于此。
阈值控制层152的栅极电极60g侧的区域的氮含有量较少,从而能够提高该区域的绝缘性。因此,能够抑制栅极漏电流。另外,阈值控制层152的阻挡层40侧的区域的氮含有量较多,从而能够提高阈值控制性。
第一绝缘层151层叠于阈值控制层152的栅极电极60g侧。第一绝缘层151由氧化膜、氮化膜或氮氧化膜构成。具体而言,第一绝缘层151以将阈值控制层152的上表面的整个区域覆盖的方式设置于阈值控制层152上。另外,栅极电极60g设置于第一绝缘层151上,在与第一绝缘层151之间形成肖特基接合。
第一绝缘层151由例如高介电常数或高绝缘性的材料构成。高介电常数的材料具体而言是氧化钛(TiO2)、氧化钽(TaO)或氧化铪(HfO2)等。高绝缘性的材料具体而言是氧化铝(Al2O3)或氧化硅(SiO2)等。
第二绝缘层153层叠于阈值控制层152的阻挡层40侧。第二绝缘层153由氧化膜、氮化膜或氮氧化膜构成。具体而言,第二绝缘层153以将阈值控制层152的下表面的整个区域覆盖的方式与阈值控制层152接触而设置。换言之,阈值控制层152以将第二绝缘层153的上表面的整个区域覆盖的方式设置于第二绝缘层153上。第二绝缘层153由例如高介电常数或高绝缘性的材料构成。
栅极绝缘膜150的膜厚为例如10nm以上100nm以下。构成栅极绝缘膜150的各个层的膜厚例如是互相相等的膜厚,但不限于此。例如,阈值控制层152的膜厚可以大于第一绝缘层151及第二绝缘层153各自的膜厚。
栅极绝缘膜150的膜厚为10nm以上,从而能够确保栅极绝缘膜150的绝缘性。能够提高半导体装置101的可靠性。另外,栅极绝缘膜150的膜厚为100nm以下,从而栅极电极60g不过于远离阻挡层40,所以能够维持栅极控制性。
在本实施方式中,栅极绝缘膜150具备阈值控制层152,所以与实施方式1同样地,通过调整氮组成比,能够使半导体装置101的阈值电压成为期望的电压。
另外,与实施方式1的变形例同样地,本实施方式的半导体装置101也可以具有栅极凹槽构造。图7是表示本实施方式的变形例的半导体装置102的结构的剖视图。
如图7所示,在半导体装置102中,与图6所示的半导体装置101相比不同点在于,代替阻挡层40而具备设置有栅极凹槽42的阻挡层41。如图7所示,由3层构造构成的栅极绝缘膜150,与实施方式1的变形例同样地,沿着栅极凹槽42的底面及侧面而形成为凹状。
由此,不仅起到与实施方式2的半导体装置101同样的效果,而且与实施方式1的变形例的半导体装置2同样地,能够使阈值电压向正侧偏移。
另外,在本实施方式中,栅极绝缘膜150具有从阻挡层40侧起依次层叠的第二绝缘层153、阈值控制层152及第一绝缘层151的3层构造。此时,例如,第二绝缘层153使用高介电常数的材料形成,第一绝缘层151使用高绝缘性的材料形成。由此,使用高介电常数的材料形成的第二绝缘层153、以及阈值控制层152设置于阻挡层40的附近,所以能够提高阈值控制性。另外,通过设置使用高绝缘性的材料形成的第一绝缘层151,从而能够抑制栅极漏电流。
另外,构成栅极绝缘膜150的3层构造也可以是从阻挡层40侧起依次为阈值控制层152、第二绝缘层153及第一绝缘层151的层叠构造。阈值控制层152设置于距阻挡层40更近的位置,从而能够提高阈值控制性。
另外,在本实施方式及变形例中,示出了栅极绝缘膜150是包括第一绝缘层151、阈值控制层152及第二绝缘层153的3层构造的例子,但不限于此。栅极绝缘膜150也可以不具备第一绝缘层151或第二绝缘层153。具体而言,栅极绝缘膜150既可以具有包括第一绝缘层151和阈值控制层152的2层构造,也可以具有包括阈值控制层152和第二绝缘层153的2层构造。
另外,在本实施方式及变形例中,示出了阈值控制层152的氮含有量在厚度方向上具有梯度的例子,但阈值控制层152的氮含有量也可以在厚度方向上是均匀的。另外,在实施方式1等的栅极绝缘膜50由阈值控制层的单层构造构成的情况下,氮含有量也可以在深度方向上具有梯度。
(实施方式3)
接下来,对实施方式3进行说明。
图8是表示本实施方式的半导体装置201的结构的剖视图。如图8所示,半导体装置201与图1所示的半导体装置1相比不同点在于,新具备间隔层270。以下,以与实施方式1的不同点为中心进行说明,将共通点的说明省略或简化。
如图8所示,间隔层270设置于阻挡层40与栅极绝缘膜50之间。间隔层270在平面视中位于栅极电极60g与源极电极60s之间及栅极电极60g与漏极电极60d之间。例如,间隔层270从源极电极60s及漏极电极60d分别朝向栅极电极60g地在阻挡层40上延伸。间隔层270与例如源极电极60s及漏极电极60d接触。间隔层270在平面视中与栅极电极60g不重叠。即,在平面视中,在间隔层270与栅极电极60g之间设置有间隙。
间隔层270使用绝缘性的材料形成。例如,间隔层270使用氧化铝或氧化硅等形成。间隔层270的膜厚例如小于栅极绝缘膜50的膜厚。
根据本实施方式的半导体装置201,通过设置有间隔层270,能够抑制间隔层270的正下方的2DEG31的载流子的减少。2DEG31的载流子的减少得以抑制,从而能够减小导通电阻。
间隔层270的一部分在平面视中与栅极电极60g重叠。换言之,栅极电极60g的端部将间隔层270的一部分覆盖。具体而言,栅极电极60g的源极电极60s侧的端部以及栅极电极60g的漏极电极60d侧的端部都将间隔层270的一部分覆盖。
由此,能够通过栅极电极60g覆盖沟道层30的源极-漏极间的区域(沟道区域)中的、未被间隔层270覆盖的区域。沟道层30的沟道区域中的未被间隔层270覆盖的区域,在进行了制造工序中的退火(具体而言是氧退火)处理的情况下,载流子降低,高电阻化。根据本实施方式,能够通过栅极电极60g覆盖沟道区域中的未被间隔层270覆盖的区域,所以能够抑制退火时的载流子的降低。由此,能够减小导通电阻。
另外,与实施方式1的变形例同样地,本实施方式的半导体装置201可以具有栅极凹槽构造。图9是表示本实施方式的变形例的半导体装置202的结构的剖视图。
如图9所示,在半导体装置202中,与图8所示的半导体装置201相比不同点在于,代替阻挡层40而具备设置有栅极凹槽42的阻挡层41。
由此,不仅起到与实施方式3的半导体装置201同样的效果,还与实施方式1的变形例的半导体装置2同样地,能够使阈值电压向正侧偏移。
另外,也可以是,与实施方式2及其变形例同样地,栅极绝缘膜50具有3层构造或2层构造。
另外,例如,可以相应于栅极凹槽42的形状而在沟道层30设置有凹部。即,半导体装置202可以具有在栅极正下方设置有如一直达到GaN膜那样的凹部的沟渠构造。图10是表示本实施方式的变形例的半导体装置203的结构的剖视图。
如图10所示,在半导体装置203中,与图9所示的半导体装置202相比不同点在于,代替沟道层30及阻挡层41而具备沟道层32及阻挡层43。
沟道层32是第一氮化物半导体层的一例。在沟道层32的上表面设置有凹部33。凹部33是在从MIS构造的栅极电极60g朝向氮化物半导体层的方向上凹陷的凹部。具体而言,凹部33从沟道层32的上表面(栅极电极60g侧的面)朝向基板10凹陷。凹部33设置于在平面视中与栅极电极60g及栅极凹槽42重叠的位置。即,凹部33位于栅极电极60g的正下方。凹部33的深度例如与栅极凹槽42的深度相同,但不限于此。
图10中示出了凹部33的底面与侧面所成的角度为90°的例子,但不限于此。凹部33的侧面可以相对于底面倾斜。此时,例如,凹部33的侧面相对于底面所成的角度为90°±10°以内。
凹部33例如通过在以均匀的膜厚成膜出构成沟道层32的AlN膜后、在栅极电极形成区域中从AlN膜的上表面起到规定的深度为止进行去除而形成。具体而言,在AlN膜的上表面通过光刻法等形成了抗蚀剂图案后,通过蚀刻法将AlN膜去除到规定的深度为止。然后,将抗蚀剂图案剥离从而形成凹部33。
并且,在形成有凹部33的沟道层32的上表面,以均匀的膜厚成膜出构成阻挡层43的AlGaN膜。即,阻挡层43沿着凹部33的内面以均匀的膜厚形成。阻挡层43追随凹部33的形状而形成,所以在阻挡层43的上表面形成栅极凹槽42。在本变形例中,阻挡层43是层叠于沟道层32的栅极电极60g侧、并设置有栅极凹槽42的第二氮化物半导体层的一例。
这样,能够不对构成阻挡层43的AlGaN膜进行蚀刻而形成栅极凹槽42。因此,阻挡层43的膜厚在AlGaN膜的生长工序中能够控制,所以阻挡层43的膜厚控制变得容易。因此,能够抑制阈值电压的偏差。
另外,这里,示出了具有间隔层270的半导体装置202具有沟渠构造(具体而言,沟道层32上表面的凹部33)的结构,但上述的半导体装置2或102、或后述的半导体装置302等也可以具有沟渠构造。
(实施方式4)
接下来,对实施方式4进行说明。
图11是表示本实施方式的半导体装置301的结构的剖视图。如图11所示,半导体装置301与图1所示的半导体装置1相比不同点在于,代替栅极绝缘膜50而具有栅极绝缘膜350、以及新具备绝缘膜380。以下,以与实施方式1的不同点为中心进行说明,将共通点的说明省略或简化。
如图11所示,栅极绝缘膜350在平面视中未设置于栅极电极60g与源极电极60s之间以及栅极电极60g与漏极电极60d之间。具体而言,栅极绝缘膜350在栅极电极60g与源极电极60s之间以及栅极电极60g与漏极电极60d之间的至少一部分区域中没有被设置。例如,位于栅极电极60g的正下方,并且与源极电极60s及漏极电极60d分别不接触。在平面视中,在栅极绝缘膜350与源极电极60s之间及栅极绝缘膜350与漏极电极60d之间设置有间隙。
栅极绝缘膜350的膜厚及材料等与实施方式1的栅极绝缘膜50是同样的。栅极绝缘膜350通过用光刻法及蚀刻法等将在阻挡层40上的整个区域形成的绝缘膜的一部分去除而形成。此时,绝缘膜的去除区域是比用于形成源极电极60s及漏极电极60d的电极形成区域50s及50d大的区域。
绝缘膜380设置于栅极电极60g与源极电极60s之间及栅极电极60g与漏极电极60d之间。绝缘膜380例如使用氧化铝或氧化硅等绝缘性的材料形成。另外,绝缘膜380可以设置为将栅极电极60g、源极电极60s及漏极电极60d分别覆盖。例如,绝缘膜380可以是将半导体装置301的上表面的整体覆盖的钝化膜。
根据本实施方式的半导体装置301,通过去除栅极绝缘膜350的一部分,从而能够抑制被去除的部分的正下方的2DEG31的载流子的减少。2DEG31的载流子的减少得以抑制,从而能够减小导通电阻。
另外,与实施方式1的变形例同样地,本实施方式的半导体装置301可以具有栅极凹槽构造。图12是表示本实施方式的变形例的半导体装置302的结构的剖视图。
如图12所示,在半导体装置302中,与图11所示的半导体装置301相比不同点在于,代替阻挡层40而具备设置有栅极凹槽42的阻挡层41。
由此,不仅起到与实施方式4的半导体装置301同样的效果,而且与实施方式1的变形例的半导体装置2同样地,能够使阈值电压向正侧偏移。
另外,也可以与实施方式2及其变形例同样地,栅极绝缘膜350具有3层构造或2层构造。
(其他实施方式)
以上,关于1个或多个形态的半导体装置,基于实施方式进行了说明,但本发明并不限定于上述实施方式。只要不脱离本发明的主旨,对本实施方式实施了本领域技术人员想到的各种变形而得的方式、以及将不同的实施方式中的构成要素组合而构建的方式也包含在本发明的范围内。
例如,在上述的实施方式中,示出了构成阈值控制层的氮氧化膜由AlON构成的例子,但不限于此。氮氧化膜可以代替铝或除了铝以外包含硅(Si)、钽(Ta)或钛(Ti)。具体而言,氮氧化膜可以由SiON、TaON或TiON等构成。无论利用了哪种氮氧化膜,都能够通过调整氮组成比来调整半导体装置的阈值电压。
另外,例如,构成MIS构造的氮化物半导体层可以是组成比不同并且带隙不同的多个AlGaN膜的层叠构造。另外,氮化物半导体层可以是GaN与InGaN的层叠构造。
另外,上述的各实施方式在权利要求及其等同的范围中能够进行各种变更、置换、附加、省略等。
工业实用性
本发明能够作为具有期望的阈值电压的半导体装置而利用,例如,能够利用于功率开关元件等高频且高输出电子器件等。
符号说明
1,2,101,102,201,202,203,301,302 半导体装置
10 基板
20 缓冲层
30,32 沟道层
31 2DEG
33 凹部
40,41,43 阻挡层
42 栅极凹槽
50,150,350 栅极绝缘膜
50d,50s 电极形成区域
60d 漏极电极
60g 栅极电极
60s 源极电极
151 第一绝缘层
152 阈值控制层
153 第二绝缘层
270 间隔层
380 绝缘膜

Claims (17)

1.一种半导体装置,其特征在于,
具备:
MIS构造,具有依次层叠的氮化物半导体层、栅极绝缘膜及栅极电极;以及
源极电极及漏极电极,在平面视中配置成将上述栅极电极夹在中间,分别与上述氮化物半导体层接触,
上述栅极绝缘膜包括由氮氧化膜构成的阈值控制层。
2.如权利要求1所述的半导体装置,其特征在于,
上述阈值控制层含有铝。
3.如权利要求1或2所述的半导体装置,其特征在于,
上述阈值控制层的氮组成比为3原子%以上25原子%以下。
4.如权利要求3所述的半导体装置,其特征在于,
上述阈值控制层的氮组成比为3原子%以上15原子%以下。
5.如权利要求3所述的半导体装置,其特征在于,
上述阈值控制层的氮组成比为3原子%以上12原子%以下。
6.如权利要求1~5中任一项所述的半导体装置,其特征在于,
上述阈值控制层是非晶或微晶。
7.如权利要求1~6中任一项所述的半导体装置,其特征在于,
在上述阈值控制层中,从上述氮化物半导体层朝向上述栅极电极而氮含有量减少。
8.如权利要求1~7中任一项所述的半导体装置,其特征在于,
上述栅极绝缘膜还具备第一绝缘层,该第一绝缘层层叠于上述阈值控制层的上述栅极电极侧且由氧化膜、氮化膜或氮氧化膜构成。
9.如权利要求1~8中任一项所述的半导体装置,其特征在于,
上述栅极绝缘膜还具备第二绝缘层,该第二绝缘层层叠于上述阈值控制层的上述氮化物半导体层侧且由氧化膜、氮化膜或氮氧化膜构成。
10.如权利要求1~7中任一项所述的半导体装置,其特征在于,
上述栅极绝缘膜还具备:
第一绝缘层,层叠于上述阈值控制层的上述栅极电极侧,由氧化膜、氮化膜或氮氧化膜构成;以及
第二绝缘层,层叠于上述阈值控制层的上述氮化物半导体层侧,由氧化膜、氮化膜或氮氧化膜构成。
11.如权利要求1~10中任一项所述的半导体装置,其特征在于,
上述氮化物半导体层具有GaN与AlxGa1-xN的层叠构造,其中,0≤x≤1。
12.如权利要求1~11中任一项所述的半导体装置,其特征在于,
在上述氮化物半导体层,设置有栅极凹槽。
13.如权利要求12所述的半导体装置,其特征在于,
上述氮化物半导体层具备:
第一氮化物半导体层;以及
第二氮化物半导体层,层叠于上述第一氮化物半导体层的上述栅极电极侧,设置有上述栅极凹槽,
上述第一氮化物半导体层具有凹部,该凹部设置于在平面视中与上述栅极凹槽重叠的位置并在从上述栅极电极朝向上述氮化物半导体层的方向上凹陷。
14.如权利要求13所述的半导体装置,其特征在于,
上述第二氮化物半导体层沿着上述凹部的内面以均匀的膜厚形成。
15.如权利要求1~14中任一项所述的半导体装置,其特征在于,
还具备设置于上述氮化物半导体层与上述栅极绝缘膜之间的间隔层,
上述间隔层在平面视中位于上述栅极电极与上述源极电极之间以及上述栅极电极与上述漏极电极之间。
16.如权利要求15所述的半导体装置,其特征在于,
上述间隔层的一部分在平面视中与上述栅极电极重叠。
17.如权利要求1~16中任一项所述的半导体装置,其特征在于,
上述栅极绝缘膜在平面视中没有被设置于上述栅极电极与上述源极电极之间以及上述栅极电极与上述漏极电极之间。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7450446B2 (ja) 2020-04-13 2024-03-15 株式会社アドバンテスト 半導体装置、半導体装置の製造方法、および試験装置
TWI791364B (zh) * 2021-12-28 2023-02-01 新唐科技股份有限公司 常關型氮化鎵元件的製造方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103137476A (zh) * 2011-12-01 2013-06-05 电力集成公司 具有钝化以及栅极电介质多层结构的GaN高压HFET
JP2014099523A (ja) * 2012-11-15 2014-05-29 Mitsubishi Electric Corp ヘテロ接合電界効果型トランジスタおよびその製造方法
US20150318372A1 (en) * 2012-12-04 2015-11-05 Rohm Co., Ltd. Semiconductor device
CN106030809A (zh) * 2014-03-25 2016-10-12 英特尔公司 具有提供陡峭的亚阈值摆幅的外延层的iii-n晶体管

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0879041A (ja) 1994-08-31 1996-03-22 Oki Electric Ind Co Ltd 光半導体リレーとこれを用いたコントローラ、電力供給装置及び端末装置切換装置
JP4751150B2 (ja) 2005-08-31 2011-08-17 株式会社東芝 窒化物系半導体装置
CN100568563C (zh) 2006-03-06 2009-12-09 夏普株式会社 氮化物半导体器件及其制备方法
US9105703B2 (en) 2010-03-22 2015-08-11 International Rectifier Corporation Programmable III-nitride transistor with aluminum-doped gate
JP5724347B2 (ja) * 2010-12-10 2015-05-27 富士通株式会社 化合物半導体装置及びその製造方法
CN103500763B (zh) 2013-10-15 2017-03-15 苏州晶湛半导体有限公司 Ⅲ族氮化物半导体器件及其制造方法
CN103715086A (zh) * 2013-12-27 2014-04-09 苏州晶湛半导体有限公司 一种增强型器件的制造方法
JP6194516B2 (ja) 2014-08-29 2017-09-13 豊田合成株式会社 Mis型半導体装置
JP2017050434A (ja) * 2015-09-03 2017-03-09 株式会社東芝 半導体装置
JP6739918B2 (ja) 2015-10-08 2020-08-12 ローム株式会社 窒化物半導体装置およびその製造方法
JP6594272B2 (ja) * 2016-09-02 2019-10-23 株式会社東芝 半導体装置及びその製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103137476A (zh) * 2011-12-01 2013-06-05 电力集成公司 具有钝化以及栅极电介质多层结构的GaN高压HFET
JP2014099523A (ja) * 2012-11-15 2014-05-29 Mitsubishi Electric Corp ヘテロ接合電界効果型トランジスタおよびその製造方法
US20150318372A1 (en) * 2012-12-04 2015-11-05 Rohm Co., Ltd. Semiconductor device
CN106030809A (zh) * 2014-03-25 2016-10-12 英特尔公司 具有提供陡峭的亚阈值摆幅的外延层的iii-n晶体管

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