CN111584628A - 增强型GaN HEMT器件及其制备方法 - Google Patents
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Abstract
本发明提供一种增强型GaN HEMT器件及制备方法，该器件包括：依次层叠的半导体衬底层、AlGaN缓冲层、GaN沟道层、AlxGa1‑xN势垒层及AlyGa1‑yN势垒补充层；形成于AlxGa1‑xN势垒层上的栅电极，形成于AlyGa1‑yN势垒补充层上且分居于栅电极的两端的源电极及漏电极；栅电极包括形成于AlxGa1‑xN势垒层上的p‑GaN栅电极、包覆p‑GaN栅电极的高k介质层及环绕高k介质层上表面及两个侧面的金属栅电极，其中，0.2<x<0.3，0.2<y<0.4。本发明通过调整刻蚀条件使p‑GaN耗尽层与AlxGa1‑xN势垒层的刻蚀选择比介于20～30之间，准确控制刻蚀深度；通过源、漏二次外延势垒补充层，增强2DEG极化；另外，栅电极采用环形栅设计，使金属栅电极包覆p‑GaN栅电极的上表面及两个侧面，增强了栅控能力；最后，利用ALD沉积形成高k栅介质层，降低了栅极漏电风险。
Description
技术领域
本发明属于半导体器件制造领域，特别是涉及一种增强型GaN HEMT器件及其制备方法。
背景技术
第三代半导体材料即宽禁带(Wide Band Gap Semiconductor，简称WBGS)半导体材料是继第一代硅、锗和第二代砷化镓、磷化铟等以后发展起来。在第三代半导体材料中，氮化镓(GaN)具有宽带隙、直接带隙、高击穿电场、较低的介电常数、高电子饱和漂移速度、抗辐射能力强和良好的化学稳定性等优越性质，成为继锗、硅、砷化镓之后制造新一代微电子器件和电路的关键半导体材料。特别是高温、大功率、高频和抗辐照电子器件以及全波长、短波长光电器件方面具有得天独厚的优势，是实现高温与大功率、高频及抗辐射、全波长光电器件的理想材料。
基于AlGaN/GaN异质结的高电子迁移率晶体管(High Electron MobilityTransistor，HEMT)具有低导通电阻、高击穿电压、高开关频率等优势，因此能够在各类电力转换系统中作为核心器件使用，在节能减耗方面有重要的应用前景。然而，由于Ⅲ族氮化物材料体系的极化效应，一般而言，基于AlGaN/GaN异质结的HEMT均是耗尽型(常开)，该类型的器件应用于电路级系统中时，需要设计负极性栅极驱动电路，以实现对器件的开关控制，这极大增加了电路的复杂性与成本。此外，耗尽型器件在失效安全能力方面存在缺陷，因此，无法真正实现商业化应用。为解决该问题，基于p型栅技术制备增强型HEMT是一种可行方案，而在AlGaN/GaN HFET中，2DEG(二维电子气)载流子密度由AlGaN势垒层的成分和厚度决定，对于p-GaN栅HFET，p-GaN层能耗尽2DEG，但是，要确保2DEG在零栅极偏置时完全耗尽，即获得增强型器件(或者说为了获得较大阈值的增强型器件，如大于1V阈值电压)，AlGaN势垒层必须足够薄，这就会限制非栅控接入区域中的载流子密度。因此，在器件的常关工作模式与低导通电阻RON之间必须做折中的外延设计。从工艺角度看，在p-GaN蚀刻过程中对AlGaN势垒层的刻蚀会大大降低接入区域的载流子密度，从而降低器件性能，而且传统工艺中通过光刻对准制备平面条形金属栅也存在着栅尺寸小于p-GaN尺寸造成的栅控能力不足问题。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种增强型GaN HEMT器件及其制备方法，用于解决现有技术中的增强型GaN HEMT器件，在p-GaN蚀刻过程中对AlGaN势垒层的刻蚀会大大降低接入区域的载流子密度，从而降低器件性能等的问题。
为实现上述目的及其他相关目的，本发明提供一种增强型GaN HEMT器件的制备方法，所述制备方法包括：
提供增强型GaN器件薄膜结构，且沿其生长方向依次包括半导体衬底层、AlGaN缓冲层、GaN沟道层、AlxGa1-xN势垒层及p-GaN耗尽层，其中，0.2<x<0.3；
利用光刻掩膜版定义p-GaN栅电极区域，并采用ICP干法刻蚀工艺刻蚀所述p-GaN耗尽层，以在所述p-GaN栅电极区域形成p-GaN栅电极，其中，所述p-GaN耗尽层与所述AlGaN势垒层的刻蚀选择比介于20～30之间；
于所述p-GaN栅电极两端的所述AlxGa1-xN势垒层上形成AlyGa1-yN势垒补充层，其中，0.2<y<0.4；
于所述AlyGa1-yN势垒补充层上形成分居于所述p-GaN栅电极两端的源电极及漏电极；
于所述p-GaN栅电极的表面形成高k栅介质层，所述高k栅介质层包覆整个所述p-GaN栅电极的表面；
于所述高k栅介质层上形成金属栅电极，所述金属栅电极覆盖所述高k栅介质层的上表面及两个侧面，形成环形金属栅电极。
可选地，采用ICP干法刻蚀工艺刻蚀所述p-GaN耗尽层时，刻蚀条件为：
采用BCl3及SF6作为刻蚀气源，刻蚀参数选取为：BCl3的流量介于10sccm～15sccm之间，SF6的流量介于5sccm～10sccm之间，压强介于30mTorr～40mTorr之间，RF功率介于50W～60W之间，ICP功率介于180W～200W之间；或
采用Cl2、N2及O2作为刻蚀气源，刻蚀参数选取为：Cl2的流量介于25sccm～30sccm之间，N2的流量介于5sccm～10sccm之间，O2的流量介于1sccm～5sccm之间，压强介于30mTorr～35mTorr之间，RF功率介于30W～35W之间，ICP功率介于550W～600W之间。
可选地，采用MOCVD工艺形成所述AlyGa1-yN势垒补充层，生长温度介于900℃～1000℃之间。
可选地，所述AlxGa1-xN势垒层的厚度介于10nm～15nm之间，所述AlyGa1-yN势垒补充层的厚度介于10nm～20nm之间。
可选地，先采用电子束蒸镀工艺形成所述源电极及所述漏电极，然后进行快速热退火工艺，以形成所述源电极及所述漏电极的欧姆接触；其中，所述源电极及所述漏电极是Ti/Al/Ti/Au的叠层结构，该叠层结构的厚度依次是30nm/120nm/40nm/60nm；快速热退火工艺的参数为温度介于800℃～900℃之间的N2环境中快速热退火10秒～60秒。
可选地，采用ALD沉积工艺形成所述高k栅介质层，所述高k栅介质层的材料包括由Al2O3，HfO2，ZrO2构成的群组中的至少一种。
可选地，采用热蒸发沉积工艺形成所述金属栅电极，所述金属栅电极是Ni/Au的叠层结构，该叠层结构厚度依次是30nm/120nm。
可选地，在形成所述高k栅介质层之前还包括采用氧气等离子体氧化及酸刻蚀对刻蚀表面进行表面清洗的步骤。
可选地，形成所述金属栅电极之后还包括于上述步骤形成的结构表面沉积钝化层，然后刻蚀所述钝化层形成所述源电极、漏电极及金属栅电极的电极接触窗口，最后沉积金属形成互连。
本发明还提供一种增强型GaN HEMT器件，所述器件包括：
依次层叠的半导体衬底层、AlGaN缓冲层、GaN沟道层、AlxGa1-xN势垒层及AlyGa1-yN势垒补充层；
形成于所述AlxGa1-xN势垒层上的栅电极，形成于所述AlyGa1-yN势垒补充层上的源电极及漏电极，所述源电极及所述漏电极分居于所述栅电极的两端；所述栅电极包括形成于所述AlxGa1-xN势垒层上的p-GaN栅电极、包覆所述p-GaN栅电极的高k介质层及环绕所述高k介质层上表面及两个侧面的金属栅电极，其中，0.2<x<0.3，0.2<y<0.4。
可选地，所述源电极及所述漏电极是Ti/Al/Ti/Au的叠层结构，该叠层结构的厚度依次是30nm/120nm/40nm/60nm；所述高k栅介质层的材料包括由Al2O3，HfO2，ZrO2构成的群组中的至少一种；所述金属栅电极是Ni/Au的叠层结构，该叠层结构厚度依次是30nm/120nm。
可选地，所述增强型GaN HEMT器件的表面设置有钝化层，所述钝化层上开设有所述源电极、漏电极及金属栅电极的电极接触窗口，所述电极接触窗口中形成有金属互连线。
如上所述，本发明的增强型GaN HEMT器件及其制备方法，通过调整刻蚀条件使p-GaN耗尽层与AlxGa1-xN势垒层的刻蚀选择比介于20～30之间，准确控制刻蚀深度，使对p-GaN耗尽层的刻蚀停止在AlxGa1-xN势垒层表面；通过源、漏二次外延AlyGa1-yN势垒补充层，增强2DEG极化；另外，栅电极采用环形栅设计，使金属栅电极包覆p-GaN栅电极的上表面及两个侧面，增强了栅控能力；最后，利用ALD沉积形成高k栅介质层，降低了栅极漏电风险。
附图说明
图1显示为本发明实施例一的增强型GaN HEMT器件的制备方法的工艺流程图。
图2显示为本发明实施例一的增强型GaN HEMT器件的制备方法中S1步骤所呈现的结构示意图。
图3显示为本发明实施例一的增强型GaN HEMT器件的制备方法S2步骤中形成p-GaN栅电极区域的结构示意图。
图4显示为本发明实施例一的增强型GaN HEMT器件的制备方法S2步骤中形成p-GaN栅电极的结构示意图。
图5显示为本发明实施例一的增强型GaN HEMT器件的制备方法中S3步骤所呈现的结构示意图。
图6显示为本发明实施例一的增强型GaN HEMT器件的制备方法中S4步骤所呈现的结构示意图。
图7显示为本发明实施例一的增强型GaN HEMT器件的制备方法中S5步骤所呈现的结构示意图。
图8显示为本发明实施例一的增强型GaN HEMT器件的制备方法中S6步骤所呈现的结构示意图，图8还显示为本发明实施例二的增强型GaN HEMT器件的结构示意图。
图9显示为现有的增强型MIS p-GaN HEMT器件的结构示意图。
元件标号说明
100 增强型GaN器件薄膜结构
101 半导体衬底层
102 AlGaN缓冲层
103 GaN沟道层
104 AlxGa1-xN势垒层
105 p-GaN耗尽层
106 p-GaN栅电极
107 源电极
108 漏电极
109 高k栅介质层
110 金属栅电极
111 栅电极
112 图形化的光刻胶层
113 AlyGa1-yN势垒补充层
A p-GaN栅电极区域
B 开启困难区域
L1 金属栅电极长度
L2 p-GaN栅电极长度
L3 金属栅电极侧壁与p-GaN栅电极侧壁间距离
S1～S5 步骤
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
请参阅图1至图9。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可根据具体需要进行改变，且其组件布局型态也可能更为复杂。
实施例一
本实施例提供一种增强型GaN HEMT器件的制备方法，通过调整刻蚀条件使p-GaN耗尽层与AlxGa1-xN势垒层的刻蚀选择比介于20～30之间，准确控制刻蚀深度，使对p-GaN耗尽层的刻蚀停止在AlxGa1-xN势垒层表面；通过源、漏二次外延AlyGa1-yN势垒补充层，增强2DEG极化；另外，栅电极采用环形栅设计，使金属栅电极包覆p-GaN栅电极的上表面及两个侧面，增强了栅控能力；最后，利用ALD沉积形成高k栅介质层，降低了栅极漏电风险。
如图1至图9所示，所述制备方法包括如下步骤：
如图1及图2所示，首先进行步骤S1，提供增强型GaN器件薄膜结构100，且沿其生长方向依次包括半导体衬底层101、AlGaN缓冲层102、GaN沟道层103、AlxGa1-xN势垒层104及p-GaN耗尽层105，其中，0.2<x<0.3。
作为示例，所述半导体衬底层101可以为任意适合的半导体衬底，例如，所述半导体衬底层101可以为Si衬底，SiC衬底或者蓝宝石衬底，本实施例中优选所述半导体衬底层101选择为SiC衬底。
所述AlGaN缓冲层102用来释放外延生长的异质结构与衬底之间由于晶格失配和热失配产生的应力，作为示例，所述AlGaN缓冲层可以为沿所述AlGaN缓冲层生长方向Al组分逐渐减少的复合材料层。
基于所述p-GaN耗尽层105后续形成的p-GaN栅电极用以耗尽沟道内的载流子。
所述AlxGa1-xN势垒层104的厚度可以根据实际需要设置其厚度。考虑到所述AlxGa1-xN势垒层104上形成有所述p-GaN耗尽层105来耗尽2DEG，因此为了有效的耗尽沟道内的载流子以得到大于1V的阈值电压，本实施例中选择所述AlxGa1-xN势垒层104的厚度介于10nm～15nm之间。
这里需要说明的是所述增强型GaN器件薄膜结构100可自行采用外延技术生长，也可外购获得，只要通过最上层所述p-GaN耗尽层105实现最终增强型GaN HEMT器件性能即可。
如图1、图3及图4所示，然后进行步骤S2，利用光刻掩膜版定义p-GaN栅电极区域A，并采用ICP干法刻蚀工艺刻蚀所述p-GaN耗尽层105，以在所述p-GaN栅电极区域A形成p-GaN栅电极106，其中，所述p-GaN耗尽层105与所述AlGaN势垒层104的刻蚀选择比介于20～30之间。
在AlGaN/GaN HFET器件中，2DEG载流子密度由AlxGa1-xN势垒层的成分和厚度决定。对于p-GaN栅电极HFET，p-GaN栅电极层能耗尽2DEG。但是，要确保2DEG在零栅极偏置时完全耗尽，即获得增强型HFET器件，AlxGa1-xN势垒层必须足够薄，这就会限制非栅控接入区域中的载流子密度。因此，从工艺角度看，在p-GaN栅电极蚀刻过程中对AlxGa1-xN势垒层的刻蚀会大大降低接入区域的载流子密度，从而降低器件性能，所以需要准确的控制好刻蚀停止时间。本步骤通过调整刻蚀条件使p-GaN耗尽层与AlxGa1-xN势垒层的刻蚀选择比介于较高的20～30之间，从工艺角度讲可以更好的监控刻蚀情况，使刻蚀可以有效的停止在AlxGa1-xN表面，刻蚀完p-GaN耗尽层，而不刻蚀AlxGa1-xN势垒层的效果，工艺操作可行性高，可靠性高，从而保证接入区域的载流子密度。
如图3所示，作为示例，形成所述p-GaN栅电极区域A的步骤包括，先于所述增强型GaN器件薄膜结构100表面形成光刻胶层，然后利用光刻掩膜版光刻、刻蚀该光刻胶层，形成图形化的光刻胶层112，从而定义出所述p-GaN栅电极区域A。刻蚀形成所述p-GaN栅电极106后还包括去除所述图形化的光刻胶层112的步骤。
如图4所示，作为示例，采用ICP干法刻蚀工艺刻蚀所述p-GaN耗尽层时，可以采用以下两种刻蚀条件：
第一种，采用BCl3及SF6作为刻蚀气源，刻蚀参数选取为：BCl3的流量介于10sccm～15sccm之间，SF6的流量介于5sccm～10sccm之间，压强介于30mTorr～40mTorr之间，RF功率介于50W～60W之间，ICP功率介于180W～200W之间，采用该种刻蚀条件可使所述p-GaN耗尽层105与所述AlGaN势垒层104的刻蚀选择比介于25～30之间。
第二种，采用Cl2、N2及O2作为刻蚀气源，刻蚀参数选取为：Cl2的流量介于25sccm～30sccm之间，N2的流量介于5sccm～10sccm之间，O2的流量介于1sccm～5sccm之间，压强介于30mTorr～35mTorr之间，RF功率介于30W～35W之间，ICP功率介于550W～600W之间，采用该种刻蚀条件可使所述p-GaN耗尽层105与所述AlGaN势垒层104的刻蚀选择比介于20～25之间。
如图1及图5所示，接着进行步骤S3，于所述p-GaN栅电极106两端的所述AlxGa1-xN势垒层104上形成AlyGa1-yN势垒补充层113，其中，0.2<y<0.4。
作为示例，可以采用MOCVD工艺形成所述AlyGa1-yN势垒补充层113，生长温度介于900℃～1000℃之间。具体地，先在所述p-GaN栅电极106上形成氮化硅保护层，然后将上述步骤形成的结构送入MOCVD腔内，以在所述AlxGa1-xN势垒层104上形成AlyGa1-yN势垒补充层113，最后去除所述p-GaN栅电极106上的所述氮化硅保护层。当本实施例中选择所述AlxGa1-xN势垒层104的厚度介于10nm～15nm之间时，则所述AlyGa1-yN势垒补充层113的厚度介于10nm～20nm之间。
即使在步骤S2中是无损刻蚀，也多少会有很小一部分厚度的AlxGa1-xN势垒层的刻蚀(例如1nm～2nm的范围)，且在原有AlxGa1-xN势垒层不够厚的情况下，无法极化出足够的载流子，因此在p-GaN耗尽层刻蚀完成后，再通过二次外延于所述p-GaN栅电极106两端(即后续的源极和漏极两端)的所述AlxGa1-xN势垒层104上形成AlyGa1-yN势垒补充层113，以补充源极和漏极两端的势垒层的厚度，以在源极、漏极两边极化出更多的载流子，提供足够的2DEG，保证饱和电流，提高阈值电压；同时，由于二次外延是在AlxGa1-xN势垒层104表面上进行的，所以相对的还可以提高AlyGa1-yN势垒补充层113中Al的组分值，从而进一步增加对2DEG的极化。
如图1及图5所示，接着进行步骤S3，于所述AlyGa1-yN势垒补充层113上形成分居于所述p-GaN栅电极106两端的源电极107及漏电极108。
作为示例，先利用光刻工艺定义出所述源电极107及漏电极108的区域，然后沉积金属层，形成所述源电极107及漏电极108。较佳地，采用电子束蒸镀工艺沉积该金属层，以形成所述源电极107及漏电极108。更优选地，所述源电极107及所述漏电极108是Ti/Al/Ti/Au的叠层结构，该叠层结构中每层金属材料的厚度可根据具体需要进行设置，本实施例中选择该叠层结构中每层金属材料的厚度依次是30nm/120nm/40nm/60nm。
作为进一步较佳示例，形成所述源电极107及漏电极108后，还可以对其进行快速退火工艺(简称RTA)，以形成所述源电极107及漏电极108的欧姆接触，减小欧姆接触电阻，快速退火工艺参数根据实际情况进行设置，本实施例中选择快速热退火工艺的参数为温度介于800℃～900℃之间的N2环境中快速热退火10秒～60秒。
如图1及图6所示，接着进行步骤S4，于所述p-GaN栅电极106的表面形成高k栅介质层109，所述高k栅介质层109包覆整个所述p-GaN栅电极106的表面。采用高k栅介质层109可有效降低后续形成的栅电极的漏电。
作为示例，在形成所述高k栅介质层109之前还包括采用氧气等离子体氧化及酸刻蚀(简称数字刻蚀技术)对刻蚀表面进行表面清洗的步骤，采用该清洗步骤可以去除残余光刻胶、C杂质、有机杂质，以提高后续形成的高k栅介质层109的质量。
作为示例，采用ALD沉积工艺形成所述高k栅介质层109，以提高所述高k栅介质层109的生长质量。所述高k栅介质层的材料可选择由Al2O3，HfO2，ZrO2构成的群组中的至少一种。本实施例中选择采用ALD沉积工艺在250℃沉积20nm的Al2O3作为高k栅介质层109。采用ALD沉积工艺形成所述高k栅介质层109可以在相对低温下沉积均匀的、厚度可控的、致密的高k栅介质层109。
如图1及图7所示，最后进行步骤S5，于所述高k栅介质层109上形成金属栅电极110，所述金属栅电极110覆盖所述高k栅介质层109的上表面及两个侧面，形成环形金属栅电极。
通过将所述金属栅电极110设置为环形金属栅电极，可增强栅控能力。具体地，如图8所示为现有的MIS p-GaN HEMT器件，其p-GaN栅电极长度L2大于金属栅电极长度L1，因为p-GaN栅电极刻蚀和金属栅电极沉积是两步独立光刻工艺，考虑到工艺可行性，金属栅电极不全覆盖p-GaN栅电极，p-GaN栅电极的作用是耗尽GaN沟道层内的2DEG，从而实现HEMT器件常关功能，而金属栅电极侧壁与p-GaN栅电极侧壁间距离L3对应的GaN沟道层内区域其载流子被p-GaN栅电极耗尽了，即形成开启困难区B，但是该开启困难区B因为没有覆盖金属栅电极，因此在开启时，由于不受金属栅电极控制，开启产生难度，从而进一步导致低的漏电极导通电流和其他不良特性。而本实施例通过设置环形金属栅电极110，p-GaN栅电极106长度小于金属栅电极110长度，可有效解决现有的MIS p-GaN HEMT器件存在的上述问题，同时形成全覆盖的高k栅介质层109还可进一步缓解栅电极漏电风险。
作为示例，采用热蒸发沉积工艺形成所述金属栅电极110。较佳地，所述金属栅电极110可以是Ni/Au的叠层结构，该叠层结构中每层金属材料的厚度可根据具体需要进行设置，本实施例中选择该叠层结构中每层金属材料的厚度依次是30nm/120nm。
作为示例，形成所述金属栅电极110之后还包括于上述步骤形成的结构表面沉积钝化层，然后刻蚀所述钝化层形成所述源电极107、漏电极108及金属栅电极110的电极接触窗口，最后于该电极接触窗口中沉积金属以形成互连。较佳地，采用等离子体增强化学气相沉积工艺(简称PECVD)沉积100nm SiO2作为所述钝化层，然后采用RIE干法刻蚀形成所述电极接触窗口，最后于该电极接触窗口中沉积30nm厚的Ti金属层及200nm厚的Au金属层作为所述金属以形成互连。
实施例二
本实施例提供一种增强型GaN HEMT器件，该增强型GaN HEMT器件可以采用上述实施例一的制备方法制备，但不限于实施例一所述的制备方法，只要能形成本增强型GaNHEMT器件即可。该增强型GaN HEMT器件所能达到的有益效果可请参见实施例一，以下不再赘述。
如图7所示，该增强型GaN HEMT器件包括：
依次层叠的半导体衬底层101、AlGaN缓冲层102、GaN沟道层103、AlxGa1-xN势垒层104及AlyGa1-yN势垒补充层113；
形成于所述AlxGa1-xN势垒层104上的栅电极111，形成于所述AlyGa1-yN势垒补充层113上的源电极107及漏电极108，所述源电极107及所述漏电极108分居于所述栅电极111的两端；所述栅电极111包括形成于所述AlxGa1-xN势垒层104上的p-GaN栅电极106、包覆所述p-GaN栅电极106的高k介质层109及环绕所述高k介质层109上表面及两个侧面的金属栅电极110，其中，0.2<x<0.3，0.2<y<0.4。
作为示例，所述源电极107及所述漏电极108是Ti/Al/Ti/Au的叠层结构，该叠层结构的厚度依次是30nm/120nm/40nm/60nm；所述高k栅介质层109的材料包括由Al2O3，HfO2，ZrO2构成的群组中的至少一种；所述金属栅电极110是Ni/Au的叠层结构，该叠层结构厚度依次是30nm/120nm。
作为示例，所述增强型GaN HEMT器件的表面设置有钝化层，所述钝化层上开设有所述源电极107、漏电极108及金属栅电极110的电极接触窗口，所述电极接触窗口中形成有金属互连线。
综上所述，本发明提供一种增强型GaN HEMT器件及其制备方法，通过调整刻蚀条件使p-GaN耗尽层与AlGaN势垒层的刻蚀选择比介于20～30之间，准确控制刻蚀深度，使对p-GaN耗尽层的刻蚀停止在AlGaN势垒层表面；通过源、漏二次外延AlyGa1-yN势垒补充层，增强2DEG极化；另外，栅电极采用环形栅设计，使金属栅电极包覆p-GaN栅电极的上表面及两个侧面，增强了栅控能力；最后，利用ALD沉积形成高k栅介质层，降低了栅极漏电风险。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。
Claims (12)
1.一种增强型GaN HEMT器件的制备方法，其特征在于，所述制备方法包括：
提供增强型GaN器件薄膜结构，且沿其生长方向依次包括半导体衬底层、AlGaN缓冲层、GaN沟道层、AlxGa1-xN势垒层及p-GaN耗尽层，其中，0.2<x<0.3；
利用光刻掩膜版定义p-GaN栅电极区域，并采用ICP干法刻蚀工艺刻蚀所述p-GaN耗尽层，以在所述p-GaN栅电极区域形成p-GaN栅电极，其中，所述p-GaN耗尽层与所述AlGaN势垒层的刻蚀选择比介于20～30之间；
于所述p-GaN栅电极两端的所述AlxGa1-xN势垒层上形成AlyGa1-yN势垒补充层，其中，0.2<y<0.4；
于所述AlyGa1-yN势垒补充层上形成分居于所述p-GaN栅电极两端的源电极及漏电极；
于所述p-GaN栅电极的表面形成高k栅介质层，所述高k栅介质层包覆整个所述p-GaN栅电极的表面；
于所述高k栅介质层上形成金属栅电极，所述金属栅电极覆盖所述高k栅介质层的上表面及两个侧面，形成环形金属栅电极。
2.根据权利要求1所述的增强型GaN HEMT器件的制备方法，其特征在于，采用ICP干法刻蚀工艺刻蚀所述p-GaN耗尽层时，刻蚀条件为：
采用BCl3及SF6作为刻蚀气源，刻蚀参数选取为：BCl3的流量介于10sccm～15sccm之间，SF6的流量介于5sccm～10sccm之间，压强介于30mTorr～40mTorr之间，RF功率介于50W～60W之间，ICP功率介于180W～200W之间；或
采用Cl2、N2及O2作为刻蚀气源，刻蚀参数选取为：Cl2的流量介于25sccm～30sccm之间，N2的流量介于5sccm～10sccm之间，O2的流量介于1sccm～5sccm之间，压强介于30mTorr～35mTorr之间，RF功率介于30W～35W之间，ICP功率介于550W～600W之间。
3.根据权利要求1所述的增强型GaN HEMT器件的制备方法，其特征在于：采用MOCVD工艺形成所述AlyGa1-yN势垒补充层，生长温度介于900℃～1000℃之间。
4.根据权利要求1所述的增强型GaN HEMT器件的制备方法，其特征在于：所述AlxGa1-xN势垒层的厚度介于10nm～15nm之间，所述AlyGa1-yN势垒补充层的厚度介于10nm～20nm之间。
5.根据权利要求1所述的增强型GaN HEMT器件的制备方法，其特征在于：先采用电子束蒸镀工艺形成所述源电极及所述漏电极，然后进行快速热退火工艺，以形成所述源电极及所述漏电极的欧姆接触；其中，所述源电极及所述漏电极是Ti/Al/Ti/Au的叠层结构，该叠层结构的厚度依次是30nm/120nm/40nm/60nm；快速热退火工艺的参数为温度介于800℃～900℃之间的N2环境中快速热退火10秒～60秒。
6.根据权利要求1所述的增强型GaN HEMT器件的制备方法，其特征在于：采用ALD沉积工艺形成所述高k栅介质层，所述高k栅介质层的材料包括由Al2O3，HfO2，ZrO2构成的群组中的至少一种。
7.根据权利要求1所述的增强型GaN HEMT器件的制备方法，其特征在于：采用热蒸发沉积工艺形成所述金属栅电极，所述金属栅电极是Ni/Au的叠层结构，该叠层结构厚度依次是30nm/120nm。
8.根据权利要求1所述的增强型GaN HEMT器件的制备方法，其特征在于：在形成所述高k栅介质层之前还包括采用氧气等离子体氧化及酸刻蚀对刻蚀表面进行表面清洗的步骤。
9.根据权利要求1所述的增强型GaN HEMT器件的制备方法，其特征在于：形成所述金属栅电极之后还包括于上述步骤形成的结构表面沉积钝化层，然后刻蚀所述钝化层形成所述源电极、漏电极及金属栅电极的电极接触窗口，最后沉积金属形成互连。
10.一种增强型GaN HEMT器件，其特征在于，所述器件包括：
依次层叠的半导体衬底层、AlGaN缓冲层、GaN沟道层、AlxGa1-xN势垒层及AlyGa1-yN势垒补充层；
形成于所述AlxGa1-xN势垒层上的栅电极，形成于所述AlyGa1-yN势垒补充层上的源电极及漏电极，所述源电极及所述漏电极分居于所述栅电极的两端；所述栅电极包括形成于所述AlxGa1-xN势垒层上的p-GaN栅电极、包覆所述p-GaN栅电极的高k介质层及环绕所述高k介质层上表面及两个侧面的金属栅电极，其中，0.2<x<0.3，0.2<y<0.4。
11.根据权利要求8所述的增强型GaN HEMT器件，其特征在于：所述源电极及所述漏电极是Ti/Al/Ti/Au的叠层结构，该叠层结构的厚度依次是30nm/120nm/40nm/60nm；所述高k栅介质层的材料包括由Al2O3，HfO2，ZrO2构成的群组中的至少一种；所述金属栅电极是Ni/Au的叠层结构，该叠层结构厚度依次是30nm/120nm。
12.根据权利要求8所述的增强型GaN HEMT器件，其特征在于：所述增强型GaN HEMT器件的表面设置有钝化层，所述钝化层上开设有所述源电极、漏电极及金属栅电极的电极接触窗口，所述电极接触窗口中形成有金属互连线。
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Legal Events
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| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
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| GR01 | Patent grant | ||
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