TWI748375B - 具有增強型ｉｉｉ－ｎ族高電子遷移率電晶體和空乏型ｉｉｉ－ｎ族高電子遷移率電晶體的半導體結構 - Google Patents

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Abstract

一種增強型HEMT，其具有閘極電極，所述閘極電極具有設置在導電閘極電極接點與所述增強型HEMT的閘極區域之間的摻雜III-N族材料，所述摻雜III-N族層增加了所述III-N族材料的電阻率以在零偏壓處耗盡所述閘極下方的2DEG。

Description

具有增強型ＩＩＩ－Ｎ族高電子遷移率電晶體和空乏型ＩＩＩ－Ｎ族高電子遷移率電晶體的半導體結構
本發明總體上涉及III族-氮化物(III-N族)增強型(E型)高電子遷移率電晶體(HEMT)，並且更具體地涉及在一般晶體基板上同時具有III-N族E型HEMT和III-N族空乏型(D型)場效電晶體(FET)的半導體結構。
如本領域中已知的，III-N族高電子遷移率電晶體(HEMT)具有高崩潰電壓、大的電子飽和速度、高的本質極化誘發的二維電子氣體(2DEG)通道以及大的導帶偏移。纖鋅礦型晶體結構中的III-N族材料表現出自發極化和壓電極化，部分原因是由於沿(0001)軸(c軸)理想四面體配位的結構偏差以及鍵合的III族和氮原子之間的電負性差異。III-N族包含氮化銦(InN)、氮化鎵(GaN)、氮化鋁(AlN)、氮化硼(BN)及所有其相關合金，其包含 Inx (Aly Ga1-y )1-x N(其中0≤x≤1且0≤y≤1)以及 Bz (Inx (Aly Ga1-y )1-x )1-z N(其中0≤x≤1且0≤y≤1且0≤z≤1)；其中x+y+z=1。更具體地，眾所周知，使用III-N族材料的c軸金屬極性取向的電晶體通常基於在下部GaN層和上部AlGaN層之間的AlGaN/GaN異質結構，其在AlGaN/GaN異質接面的GaN層側或介面形成2DEG通道，以補償由所述異質接面處存在的極化不連續性產生的淨極化電荷。在AlGaN/GaN異質接面中，AlGaN層通常稱為頂側阻隔層，其將異質接面與閘極電極分離，而GaN層用作2DEG通道層，其中移動電荷駐留。III-N族HEMT通常以空乏型操作，其相對於源極電極對閘極電極施加負偏壓電壓，以耗盡閘極電極下方的2DEG通道中的載子，並且關閉源極電極和汲極電極之間的傳導；閘極電極係設置在歐姆源極電極和歐姆汲極電極之間。
III-N族空乏型裝置的優點是，它可以容易地使用三端裝置結構來製造，由此在歐姆源極電極和歐姆汲極電極之間形成閘極電極。當源極、汲極和閘極電極都接地或等效地保持在相同的偏壓狀態下時，III-N族空乏型裝置的閘極區域下方的通道將導通。相對於源極電極參照閘極電極和汲極電極電壓上的電壓偏壓。因此，當三端III-N族空乏型裝置在零偏壓狀態下操作時，等效偏壓被施加到閘極電極和源極電極兩者，使得在兩個電極之間不存在電位。當在III-N族空乏型裝置中，汲極電極相對於源極電極負偏壓並且閘極電極被操作在零閘極偏壓狀態時，由於結構中2DEG通道的存在，電流將在源極和汲極電極之間流動。隨著閘極電極上的電壓相對於源極電極上的電壓變得更負，閘極電極下的載子將開始耗盡，可以在源極電極和汲極電極之間傳輸的總電流將開始減少。建立源極電極和汲極電極之間的導電路徑所需要的最小閘極至源極電壓(VGS )被稱為臨界電壓。
如本領域中還眾所皆知的，有時希望在同一晶體上形成D型和E型HEMT，如在積體電路晶片中。例如，在一種應用中，在發生特定類型的故障的情況下，他們需要「故障安全開關」來固有地做出響應，而不會對其它設備造成損害或造成最小的損害。此外，重要的是，在不干擾和犧牲現有的D型GaN式電晶體的效能的情況下製造E型GaN式電晶體。E型電晶體需要在閘極電極上相對於源極電極等於或大於零的臨界電壓，以使電流在源極電極和汲極電極之間以及在閘極電極下方流動。更特別是，需要在與高效能RF空乏型裝置相同的晶圓上製造用於III-N族增強型故障安全開關的穩定磊晶閘極結構，其中增強型閘極電極上的臨界電壓相對於源極電極上的電壓大上+1伏。E型裝置通常需要至少+1V的臨界電壓，以保護電路免受閘極訊號上的雜訊的影響，並且所述臨界電壓需要在整個工作壽命內保持穩定。
已經報告了使用p 型GaN閘極電極的具有正和穩定的臨界電壓的E型AlGaN/GaN HEMT；參見Meneghini等人所著論文：「Technology and reliability of normally-off GaN HEMTs with p-type gate 」, Energies10 , 153, 2017。亦參見Materials Science in Semiconductor Processing 78 (2018)96-106。Giuseppe Greco等人所著Review of technology for normally-off HEMTs with p-GaN gate 描述了Mg摻雜的GaN閘極電極(p 型摻雜的GaN電極)的使用。亦參見2010年6月1日公告的Suh等人的美國專利號7,728,356，P-GaN/AlGaN/AlN/GaN enhancement-mode field effect transistor 。這些裝置利用p 型GaN閘極電極，在AlGaN阻隔層和金屬電極之間具有鎂(Mg)摻雜的GaN層。Mg摻雜提供Mg摻雜的GaN層中的p 型導電性，其在所述AlGaN/GaN介面提高了導帶並且將零偏壓狀態下的2DEG通道的載子耗盡。
然而，由於Mg污染了本來可以用於其它處理步驟的許多類型的處理設備，因此在許多製造設施中使用Mg來生產用於閘極電極的p 型GaN會產生處理問題。
如在本領域也已知的，鈹摻雜的GaN材料顯示絕緣行為，參見K.Lee等人所著「Compensation in Be-doped Gallium Nitride Grown Using Molecular Beam Epitaxy 」，材料研究學會研討會，PROC，卷892(2006)。鈹摻雜的GaN層的絕緣特性已被用來減輕GaN HEMT中導電緩衝層的影響，參見DFStorm等人所著「Reduction of buffer layer conduction near plasma-assisted molecular-beam epitaxy grown GaN/ AIN interfaces by beryllium doping 」，Appl. Phys. Lett., 81, 3819, 2002。多年來，GaN中取代鈹的實際電離能的理論計算已估計其電離能從低至60meV，參見Bernardini等人所著「Theoretical evidence for efficient p-type doping of GaN using Beryllium 」，arXiv:cond-mat/9610108v2, 1997，至高達550meV，參見JLLyons等人所著「Impact of Group-II Acceptors on the Electrical and Optical Properties of GaN 」，Jpn. J. Appl. Phys. 52, 08JJ04, 2013。GaN中的鈹格隙也經計算，具有低形成能並且成為雙供體，其建議鈹格隙可能會在成長期間合併，並且致使GaN中的替代鈹受體的補償，參見C. G. Van de Walle等人所著「First-principles studies of beryllium doping of GaN 」，Phys. Rev. B, 63, 245205, 2001。鈹可能佔據格隙以及取代位點的可能性可能是鈹摻雜不產生p 型導電性的另一個可能原因。
根據本發明，提供了一種增強型HEMT，其具有閘極電極，所述閘極電極包含：設置在導電閘極電極接點與所述增強型HEMT的閘極區域之間的層，所述層包含：III-N族材料，所述III-N族材料具有預定電阻率以及設置於所述III-N族材料中的摻雜物，所述摻雜物：提供具有大於所述III-N族材料的所述預定電阻率的電阻率的所述層；以及在零閘極偏壓處，耗盡來自所述閘極下方的2DEG的載子。
在一個實施例中，提供了一種增強型HEMT，其具有閘極電極，所述閘極電極包含：設置在導電閘極電極接點與所述增強型HEMT的閘極區域之間的層，所述層包含：III-N族材料，所述III-N族材料具有預定電阻率以及設置於所述III-N族材料中的摻雜物，所述摻雜物：提供具有大於所述III-N族材料的所述預定電阻率的電阻率的所述層，以及在施加的閘極電壓小於臨界電壓且所述臨界電壓係等於或大於零時，耗盡來自所述閘極下方的2DEG的載子。
在一個實施例中，所述摻雜物是鈹。
在一個實施例中，所述摻雜物是分子束磊晶鈹。
在一個實施例中，所述摻雜的III-N族材料包含GaN或AlGaN。
在一個實施例中，提供了一種增強型HEMT結構，其具有：晶體結構，其具有一對堆疊的III-N族半導體層，所述一對堆疊的III-N族半導體層形成具有2DEG通道的異質接面，所述異質接面形成在所述一對堆疊的III-N族層的較下一者中；源極電極，其用於向所述2DEG供應電流；汲極電極，其用於從所述2DEG提取電流供應電流；以及閘極電極，其設置在所述源極電極和所述汲極電極之間並且在所述一對堆疊層的較上一者的閘極區域上方，以用於控制流向所述汲極電極的所述供應電流；其中所述閘極電極係設置在所述閘極區域上方。所述閘極電極包含導電閘極電極接點；摻雜的III-N族材料，其設置在所述導電閘極電極接點和所述閘極區域之間，所述摻雜的III-N族材料增加所述III-N族材料的電阻率並且提供具有等於或大於零的臨界電壓的HEMT。
在一個實施例中，所述摻雜的III-N族材料迫使所述摻雜的III-N族材料中的費米能階駐留在足夠接近價帶邊緣處，以提高所述一對堆疊的III-N族半導體層之間的介面處的導帶，以在零閘極偏壓處，耗盡來自所述閘極區域下方的2DEG通道的載子。
在一個實施例中，所述摻雜的III-N族材料係透過分子束磊晶(MBE)生長。
在一個實施例中，所述摻雜的III-N族材料係透過分子束磊晶(MBE)在富III族的表面條件下生長。
在一個實施例中，所述閘極電極包含單一摻雜的III-N族材料。
在一個實施例中，所述摻雜的分子束磊晶III-N族材料包含鈹。
在一個實施例中，提供了一種增強型HEMT結構，其具有閘極電極，所述閘極電極具有設置在導電閘極電極接點和所述增強型HEMT結構的閘極區域之間的摻雜的III-N族材料，所述摻雜的III-N族層增加所述III-N族材料的電阻率並且在零偏壓處，耗盡所述閘極區域下方的2DEG。
在一個實施例中，提供了一種用於形成具有AlGaN/GaN結構的增強型HEMT結構，以產生所述AlGaN/GaN結構的GaN部分中的2DEG的方法，所述方法包含：形成用於增強型HEMT結構的閘極結構，其包含：在富鎵生長條件下形成的鈹摻雜的分子束磊晶層，以產生電阻材料，所述電阻材料改變AlGaN/GaN HEMT中的能帶結構，以產生E型操作所需的正臨界電壓。
在一個實施例中，所述鈹摻雜的III-N族層係透過MBE生長，其在所述MBE生長期間具有選定以維持多於表面上的單層液態鎵的預定鎵對氮通量比。
在一個實施例中，提供了一種增強型HEMT，其具有閘極電極，所述閘極電極包含具有設置在導電閘極電極接點和所述增強型HEMT結構的閘極區域之間的摻雜的III-N族材料，所述摻雜的III-N族層增加所述III-N族材料的電阻率並且在施加的閘極電壓小於臨界電壓且所述臨界電壓係等於或大於零時，耗盡來自所述閘極下方的2DEG的載子。
在一個實施例中，一種結構，其包含：單晶基板；形成在所述單晶基板上的空乏型(D型)HEMT和增強型(E型)HEMT；所述增強型HEMT具有閘極電極，所述閘極電極具有設置在導電閘極電極接點和所述增強型HEMT結構的閘極區域之間的摻雜的III-N族材料，所述摻雜的III-N族層增加所述III-N族材料的電阻率並且在施加的閘極電壓小於臨界電壓且所述臨界電壓係等於或大於零時，耗盡來自所述閘極下方的2DEG的載子。
在一個實施例中，提供了一種形成增強型HEMT的方法，其包含：形成閘極電極，所述閘極電極包含：設置在導電閘極電極接點與所述增強型HEMT的閘極區域之間的層，所述層包含：III-N族材料，所述III-N族材料具有預定電阻率；以及透過分子束磊晶沉積在所述III-N族材料中的摻雜物，所述摻雜物：提供具有大於所述III-N族材料的所述預定電阻率的電阻率的所述層；以及在零閘極偏壓處，耗盡來自所述閘極下方的2DEG的載子。
在一個實施例中，提供了一種用於形成增強型HEMT的方法，其包含：形成閘極電極，所述閘極電極包含：設置在導電閘極電極接點與所述增強型HEMT的閘極區域之間的層，所述層包含：III-N族材料，所述III-N族材料具有預定電阻率；以及透過分子束磊晶沉積在所述III-N族材料中的摻雜物，所述摻雜物：提供具有大於所述III-N族材料的所述預定電阻率的電阻率的所述層；以及在施加的閘極電壓小於臨界電壓且所述臨界電壓係等於或大於零時，耗盡來自所述閘極下方的2DEG的載子。
儘管Meneghini等人和Greco等人的教示，但根據他們的實驗產生的資料的結果，發明人理解用於閘極電極的p 型摻雜的GaN(Mg)(將降低GaN的電阻率的摻雜物)可在零偏壓狀態下用於耗盡2DEG通道中的載子；申請人採用的是更加製程友好的摻雜物，例如，鈹，其對於GaN的電阻率同時具有相反的效果(也就是說，鈹，其增加了GaN的電阻率，與降低GaN的電阻率的Mg有所區分)能夠在零偏壓狀態下耗盡2DEG通道中的載子。
發明人首先質疑的是用於閘極電極的GaN是否被要求具有移動p 型載子，或它是否足夠簡單地調整在用於閘極電極的GaN的費米能階。基於電離能的各種計算(Bernardini等人、Lyons等人和Van de Walle等人，如上文所參照)，發明人理解鈹GaN可能將費米能階固定在受體能階上，但由於鈹摻雜的GaN中缺少p 型導電性，可能因此比Mg具有更高的能階。這種理解導致了頭幾個實驗，發明人能夠證明，當在富含Ga的表面條件下透過MBE生長時，用於閘極電極的鈹摻雜的GaN實際上可以耗盡AlGaN/GaN HEMT中的2DEG。在所述實驗之前，發明人不知道鈹摻雜的GaN是否能夠消耗AlGaN/GaN 2DEG，因為基於現有技術沒有能力知道，而現今發明人知道確切地在何處以及如何有效地鈹摻雜的GaN將固定E型操作的帶；事實上，即使基於實驗的成功，發明人還是不知道帶究竟固定在哪裡。一旦鈹摻雜的GaN被顯示耗盡了AlGaN/GaN 2DEG，發明人仍然不知道可以實現何種先驗的臨界電壓程度，直到他們處理並且測量了第一電晶體結構。以此方式，由於他們的實驗產生資料的結果，發明人理解如上面描述的先前技術中所教示，不需要在GaN中的p 型導電性來改變2DEG中的載子濃度，而是需要能夠充分地將費米能階釘住為可以用電阻性GaN材料來改變2DEG中的載子濃度，並且因此使用鈹作為GaN的摻雜物；相較於使用Mg，GaN中鈹的使用係更製程友好的摻雜物。更具體地，在一個實施例中，由發明人實驗發現具有摻雜濃度5×1018 /cm3 的鈹來將GaN的電阻率從未摻雜GaN的100 Ohm-cm降低到鈹摻雜的GaN的2.2×103 Ohm-cm，並且從在零閘極偏壓的閘極下的2DEG將載子耗盡。
換一種說法，發明人無視上述現有技術的衝突教示，並且發明人先前或現今知道鈹摻雜的GaN相對於價帶的電離能在何處，或者是否如同在上述出版物中被高度補償，並且實驗確定的、具有鈹摻雜的GaN閘極產生的E型HEMT和確定所產生的E型HEMT中的鈹摻雜的GaN不具有p 導電型，而是絕緣。接著，發明人理解在例如Greco等人報告的p -GaN閘極E型GaN HEMT中，摻雜GaN的p 型導電性不負責在零偏壓下將2DEG中的載子耗盡，而是相對於重要的GaN價帶摻雜固定的費米能階之處。因此，儘管存在鈹摻雜的GaN不具有p 型導電性的事實，並且既使現今，鈹摻雜物的實際費米固定能階也不為發明人所知，但由於實驗產生資料的結果，發明人理解GaN HEMT的閘極區域下方的電阻性鈹摻雜的GaN層是製造E型GaN裝置的替代材料。
因此，發明人還理解，透過在富含鎵的表面條件下透過分子束磊晶提供GaN摻雜的鈹層，可以產生改變AlGaN/GaN HEMT中的能帶結構的電阻材料，從而產生E型操作所需的正臨界電壓。發明人進一步理解，如果使用電阻性GaN代替p 型GaN，只要將費米能階固定得夠接近電阻性GaN的價帶邊緣，仍可以實現在電晶體閘極下方用p 型GaN實現的GaN HEMT的類似E型操作，以在零偏壓狀態下將2DEG中的所有載子耗盡。當預定的III族與氮氣通量比被用來保持在生長期間的表面上多於一個的單層過量III族元素，富金屬表面條件發生在III-N族的MBE生長期間。與MBE生長中的富氮生長表面相比，富金屬表面通常減少氧的摻入並且促進更光滑的表面。在富鎵的表面條件下，對於E型應用，從1×1018 /cm3 到1×1019 /cm3 的GaN中的鈹摻雜是可能的，因為較高的摻雜程度開始在材料中產生額外的缺陷和紊亂，並且最終在5×1019 /cm3 附近致使結構退化，而低於1×1018 /cm3 的摻雜程度，在轉換能帶結構以實現E型操作方面變得效率低下。此外，鈹的蒸氣壓是低的，致使MBE生長不需要的背景摻雜或腔室記憶效應。更進一步，透過MBE在閘極區域下方的鈹摻雜的III-N族的生長還使得能夠在同一晶圓上實現雙E型和D型裝置。
因此，由於他們實驗產生資料的結果，發明人理解不需要Mg摻雜的GaN中的可移動電洞載子來製造E型裝置，並且由於他們實驗產生資料的結果，他們理解由富鎵生長條件下的分子束磊晶摻雜的鈹產生的電阻材料，其能夠移動AlGaN/GaN HEMT的能帶結構，以產生E型操作所需的正臨界電壓。換句話說，發明人理解，如果使用電阻性GaN代替p 型GaN，只要將費米能階固定得夠接近電阻性GaN的價帶邊緣，仍可以實現在E型結構的電晶體閘極下方使用的p 型GaN的優點，以在零偏壓狀態下將在AlGaN/GaN介面處的2DEG中的所有載子耗盡。
因此，使用鈹摻雜物代替Mg摻雜的GaN E型HEMT消除了必須使用Mg摻雜來產生E型HEMT的問題，以及對於可以用於其它處理步驟的許多類型的處理設備的潛在破壞性影響。
在附圖以及下面的描述中闡述本發明的一或多個實施例的細節。本發明的其他特徵、標的、及優點將於說明書和附圖、以及申請專利範圍中顯而易見。
現在參照圖1，顯示具有空乏型(D型)場效電晶體12的半導體結構10，此處為D型HEMT，其佈置在半導體結構10的一部分中，並且具有增強型(E型)場效電晶體16，此處為E型HEMT，其佈置在半導體結構10的結構的另一部分上，其橫向設置在空乏型場效電晶體12附近的另一部分上，如圖所示。空乏型(D型)場效電晶體12和增強型(E型)場效電晶體16透過隔離區域25隔離，在這裡是將兩個部分分成檯面的蝕刻區域或透過離子佈植粒子。
如圖所示，D型HEMT 12包含源極電極26、汲極電極28和設置在源極電極26和汲極電極28之間的閘極電極34。如圖所示，E型HEMT 16包含源極電極36、汲極電極38以及設置在源極電極36和汲極電極38之間的閘極電極40。
更尤其是，半導體結構10包含單晶基板18(在此例如碳化矽(SiC))，和磊晶生長的III-N族結構(在此一對堆疊的磊晶生長的III-N族結構)半導體層20、22、24；層20是一或多個磊晶生長的III-N族材料，其形成HEMT結構的成核和緩衝區域，層22是磊晶生長的未摻雜III-N族通道材料，其具有低於層20材料的電阻率，(在此例如GaN)，而層24是磊晶生長的III-N族阻隔材料(在此例如AlGaN)，其在GaN層22中形成具有2DEG通道(由虛線23表示)的異質接面。注意，層18、20、22和24在D型HEMT 12和E型HEMT 16兩者下方橫向延伸；然而，如將在下面更詳細地描述的，E型HEMT 16的閘極電極40下方的2DEG的部分在E型HEMT閘極電極40的零偏壓狀態下將被耗盡載子。閘極電極40包含與AlGaN層24的閘極區域42直接接觸的鈹摻雜的GaN層42a以及與所述鈹摻雜的GaN層42a直接接觸的導電閘極接點42b的直接接觸。在此，導電閘極接點42b被形成為一系列金屬沉積，以形成與鈹摻雜的GaN層42a的蕭基接觸。
更尤其是，參照圖2A，在圖2A的上部中顯示結構100，其具有GaN通道層102和AlGaN層104(在此120埃厚)，其形成具有2DEG在GaN層102中產生的異質接面結構，如圖所示。圖2A的下部是結構100的電容測量值的圖，其從在磊晶生長III-N族結構100的表面上所採取的汞探針電容-電壓(Hg CV)測量工具獲得，並且終止於未被摻雜的GaN層102和120埃厚的Al0.25 Ga0.75 N的AlGaN層104。GaN層102和AlGaN層104之間的極化差異導致兩層102、104介面附近電子的累積以及2DEG的形成，如所指示的。在圖2A的底部中顯示的Hg CV圖是透過將兩個Hg金屬接點放置在AlGaN層104的上表面，所述接點中的一個是小圓點而所述第二接點是圍繞所述小接點的大部分外圍的大得多的環，並且與所述較小的接點電絕緣，如圖2F所述。負直流(DC)電壓被施加到所述小接點並且所述較大的環狀接點被保持在接地。在零施加的DC偏壓，在零伏特測量的電容(C)可以被建模為平行板電容器，其具有由Hg點大小和由AlGaN層104的上表面下方的2DEG的位置確定的分離所定義的接點區域。隨著負DC電壓大小的增加，2DEG中的載子開始耗盡，直到達到臨界電壓VTH ，2DEG完全耗盡，並且電容下降了數個數量級。透過計算曲線110下的面積來定性地測量GaN層102中2DEG中的總電荷，所述總電荷大致近似等於零伏電容乘以臨界電壓VTH 。如果Hg點的接觸面積是眾所皆知的，則實際電荷可以從曲線110下的面積來計算，雖然在實踐中，霍爾效應測量結果通常用於參照片密度。對於結構100，透過具有500Ω/sq的片電阻率的非接觸霍爾效應測量獲得了6.6×1012 /cm2 的電荷密度。
作為鈹摻雜的GaN如何有效耗盡2DEG電荷的範例，500埃的鈹摻雜的GaN 108層(圖2B)係在AlGaN層104的表面上生長。結構100(圖2A)和結構100’(圖2B)係具有在MBE反應器中一次被沉積的所有各個層的單獨生長，而沒有層介面上的任何中斷。鈹、鎵和鋁均從積液細胞中沉積，而氮則從商用RF電漿源提供。鈹摻雜的GaN層108(圖1B)的生長溫度通常在725℃至750℃之間。鈹與鎵和氮源以約為1埃/秒的GaN生長速率同時沉積。鈹的摻雜密度目標為6×1018 /cm3 ，這是透過生長系統的先前二次離子質譜校準確定的。III族與V族的通量比保持III族豐富，從而在表面上有過量的鎵的富金屬的生長形式來形成層。在生長結束時，過量的Ga從表面熱解吸。
嘗試捕獲Hg探針CV測量圖，如圖2B的下部所示，在結構100’的表面上致使電感-電容-電阻(LCR)計的背景雜訊之上沒有可測量的電容值，如曲線110’所示，其包含零伏電容測量。無法測量CV軌跡與沒有2DEG的樣本的測量結果一致，這指出結構100’中的2DEG已完全耗盡了載子，並且增加了MBE生長的500埃鈹摻雜的GaN層108。Hg探針CV測量不能用於測量正臨界電壓，因為只有Hg點接點下方的區域在正DC電壓下才導電，但是所述測量確實可以確定HEMT結構的臨界電壓何時大於零。透過Lehighton, PA 18235-0328的Lehighton Electronics, Inc的Lehighton片電阻率晶圓映射工具來針對結構100’測量大於40000Ω/sq的片電阻率，並且由於高片電阻率，對於結構100’不能得到非接觸式霍爾效應測量結果。
在圖2C的下部中，圖2C顯示針對不同 Al0.25 Ga0.75 N層104的厚度(T)的一組電容-電壓測量結果110” 110’”，其表示在AlGaN/GaN磊晶材料結構100”的介面處的2DEG中的相對電荷，所述AlGaN/GaN磊晶材料結構100”顯示在圖2C的上部，且終止於由MBE生長的500埃鈹摻雜的GaN層108”。當AlGaN層104生長220埃的厚度時，有相當大的電荷剩餘在2DEG中，儘管加入500埃鈹摻雜的GaN層108”，如由CV曲線110”下剩餘的區域所示，並且可測量的片電阻為1900 Ω/sq。當AlGaN層104的厚度減少到180埃時，對應的CV曲線110”’下方的面積同樣減少，並且片電阻率增加到9,100 Ω/sq。當AlGaN層104的厚度減少到150埃或更薄時，無法檢測到高於LCR表的背景雜訊的可測量電容值，並且超過40,000 Ω/sq的片電阻率測量值被測量，其指示對於這些AlGaN層104的厚度完全耗盡2DEG。圖2C顯示存在要能夠從使用鈹摻雜的GaN層的2DEG耗盡的電荷量的限制，並且需要小於180埃的Al0.25 Ga0.75 N的厚度來產生用於在增強型裝置中使用所需的正臨界電壓。
在圖2D的下部中，圖2D顯示在磊晶生長的III-N族結構110”’的表面上截取的電容-電壓測量，所述III-N族結構110”’顯示於2D的上部，且終止於未摻雜的GaN層102、150埃的Al0.25 Ga0.75 N層104，以及透過MBE生長的150埃鈹摻雜的GaN層108”’。鈹的摻雜密度目標為6×1018 /cm3 ，這是透過生長系統的先前二次離子質譜校準確定的。III族與V族的通量比保持III族富足，從而以表面上具有過量鎵的富金屬生長機制形成層。在生長結束時，過量的Ga從表面熱解吸。CV曲線110””下的負臨界電壓和區域表示150埃鈹摻雜的GaN層108”’不足以從2DEG完全耗盡載子。增加鈹摻雜的GaN層108”’的厚度到250埃，足以完全耗盡所有在2DEG的載子，並且沒有高於LCR測量儀的背景雜訊的可測量電容值可以使用Hg探針CV工具來檢測。從負到正的臨界電壓的過渡發生在鈹摻雜的GaN層108”’是在鈹摻雜的程度為6×1018 /cm3 的150埃和250埃之間的某處。使用厚度分別為350埃和500埃的鈹摻雜的GaN層108”’生長了其它結構，沒有使用Hg探針CV工具來檢測的高於LCR測量儀的背景雜訊的可測量電容值。
在富金屬表面條件下生長的鈹摻雜的GaN層似乎有效地固定了價帶附近的費米能階，因為在250埃的GaN層中僅需6×1018 的Be原子/cm3 即可提升2DEG的導帶至費米能階之上。
在圖2E的左側部分中，圖2E顯示三端AlGaN /GaN HEMT 100””的示意圖，所述三端AlGaN/GaN HEMT 100””具有GaN層102中的2DEG、Al0.25 Ga0.75 N層104、源極電極和汲極電極的歐姆接點、具有蕭基閘極金屬接點122的閘極電極120，以及直接位於所述閘極金屬接點下方並且與AlGaN層直接接觸的500埃鈹摻雜的GaN層108””。三個不同版本的HEMT 100””被製造，其中每個版本具有不同的Al0.25 Ga0.75 N層104厚度。所述製造始於MBE系統中III-N材料層的三層毯狀磊晶生長。所述生長皆包含在富金屬表面條件下生長的未摻雜的GaN通道層102、AlGaN阻隔層104和鈹摻雜的GaN層108””。每次生長結束時，多餘的Ga從表面熱解吸。所有三層的GaN生長速率均約為1埃/秒，並且透過生長系統的先前二次離子質譜校準確定每次生長的鈹摻雜的GaN層108””的摻雜密度目標為6×1018 /cm3 。三種生長的唯一區別是AlGaN層104的生長時間長度。三種生長的AlGaN層104的最終厚度為180埃、150埃和120埃，參見圖2E的左側部分。
對於所有三個晶圓，用於形成裝置100””的處理都是相同的。閘極電極結構120在晶圓上被微影圖案化，並且除了直接位於閘極金屬122待沉積處之下的區域，鈹摻雜的GaN層108””使用電漿蝕刻程序從晶圓被移除。檯面隔離蝕刻被執行以隔離不同的裝置。接著歐姆金屬接點被圖案化、沉積和退火，隨後未被蝕刻的鈹摻雜的GaN層108””的區域上的閘極金屬122沉積。圖2E的右側部分顯示在三個晶圓中之各者上測量的來自三個終端裝置的源極-汲極電流對上所施加的閘極電壓的圖。所述裝置是單指閘極電晶體，其具有250微米的閘極寬度並且被測量有施加在源極和汲極電極之間的10V。作為從以180埃的AlGaN層104生長所製造的裝置的閘極電壓的函數的源極-汲極電流124顯示源極-汲極電流124開始在閘極上約-0.2V處增加到零以上，其展示弱空乏型操作。圖上的零閘極電壓位置130是由垂直線130指示。作為從以150埃的AlGaN層104生長所製造的裝置的閘極電壓的函數的源極-汲極電流126顯示源極-汲極電流126開始在閘極上約+0.9V處增加到零以上，其展示E型操作。作為從以120埃的AlGaN層104生長所製造的裝置的閘極電壓的函數的源極-汲極電流128顯示源極-汲極電流128開始在閘極上約+1.6V處增加到零以上，其展示E型操作可以很好地操作在超過1.0V的電壓，並且使用MBE生長的鈹摻雜的GaN層108””。
對於同一晶圓上具有D型裝置的E型HEMT的整合，重要的是鈹摻雜的GaN層108可以在一系列的處理步驟之後，在AlGaN層104上再生長，並且仍然提供正臨界電壓。為了證明這一點，透過MBE生長了120埃的 Al0.25 Ga0.75 N/GaN結構，從真空中移除了所述結構，在AlGaN層104的表面上圖案化光阻，從AlGaN層104上剝離了光阻，以1 HF:100 H­2 O清潔AlGaN層104的表面30秒，接著以1 HCl:10H2 O清潔AlGaN層104的表面1分鐘，將結構放回MBE系統中，將樣本加熱至760℃，進行一系列的Ga清潔，將溫度降低到725℃至750℃之間，並且在AlGaN層104上富含Ga的表面條件下生長500埃的6×1018 /cm3 的鈹摻雜的GaN層。透過熱解吸移除表面上過量的Ga，並且將結構冷卻並且從真空中移除。再生長結構的Hg探針CV測量顯示，在LCR計的背景雜訊之上，沒有可測量的電容值，這指出對於再生鈹摻雜的GaN的結構，可以實現正臨界電壓。
再次參照圖1，並且首先考量D型HEMT 12 (圖1)，其AlGaN層24的源極和汲極電極26、28係分別形成在與具有源極接點區域30和汲極接點區域32的GaN通道層22的歐姆接觸中。D型HEMT 12在此使用任何傳統處理被形成，以提供具有任何所需電特性的D型HEMT。應當注意，AlGaN層24係在GaN層22上並且與GaN層22直接接觸，以形成2DEG通道，以使載子流在GaN通道層22中橫向地穿過虛線23所表示的GaN通道層，所述GaN通道層22介於空乏型場效電晶體12的AlGaN層24的源極區域30和AlGaN層24的汲極區域32之間，載子的這種流動係由設置在源極區域30和汲極區域32之間的空乏型場效電晶體12的AlGaN層24上的閘極34控制。
E型HEMT 16包含：分別形成在與具有源極和汲極接點區域44、46的GaN通道層22的歐姆接觸中的AlGaN層24的源極和汲極電極36、38；以及具有與鈹摻雜的GaN層42a接觸的蕭基金屬接點42b的閘極電極40，所述鈹摻雜的GaN層42a與AlGaN層24直接接觸，所述GaN閘極接點區域42具有延伸到AlGaN層24的下底部區域42a和在AlGaN層24的上部上方延伸的上部42a，如圖所示。
D型HEMT 12和E型HEMT 16透過圍繞每個結構的離子佈植或蝕刻區域彼此電隔離。如圖所示，半導體結構10還可以包含對準標記53以協助處理。
現在參照圖3A-3F，如圖1A所示，設置了具有單晶基板18、半導體緩衝層20，以及一對堆疊的半導體層22、24的半導體結構。
接著，遮罩對準標記53(在此，例如，難熔金屬標記)係形成在結構的表面上。如圖3B所示，遮罩對準標記53已被放置在D型HEMT 12和E型HEMT將要被形成的區域之間，但是對準標記的實際位置可以在整個晶圓需要標線或被放置內的任何地方。
接著，參照圖3C，硬遮罩52，更尤其是，非反應性材料(例如，諸如SiNx 、Al2 O3 、SiO2 的介電質，或穩定金屬或堆疊組合)的遮罩，其在例如700℃的隨後MBE程序的溫度對於底層的AlGaN層24是非反應性的。例如，Al或Ti會在700℃下反應，並且如果不能完全消除Al或Ti下的2DEG 23則會降解，而SiNx 或SiO2 在超過±10%的MBE生長溫度不會改變SiNx 或SiO2 下的2DEG 23。
接著，參照圖3D，硬遮罩52被微影圖案化以具有在其中形成E型HEMT閘極電極40將被形成的閘極電極區域42(圖1)的區域的視窗54。AlGaN層24的遮罩表面是由乾式電漿蝕刻程序蝕刻，以在AlGaN層24的上部中形成凹陷的閘極溝槽56，使得只有50埃至180埃的AlGaN層24殘留，刻蝕前，其厚度通常為250埃。
接著，參照圖3E，摻雜的III-N材料被沉積並且穿過圖案化硬遮罩層52中的開口。在此，所述III-N材料是GaN，而摻雜物是鈹。在此，例如250埃至500埃的鈹摻雜的GaN(Be:GaN)係使用分子束磊晶設備沉積，從而將多晶Be:GaN材料42p放置在硬遮罩52的上表面上，並且如圖所示，在圖案化視窗54中形成單晶、磊晶生長的Be: GaN閘極電極層42a。
在此，在本實施例中，在GaN中鈹具有5×1018 /cm3 的摻雜濃度並且由本發明人實驗發現，從未摻雜GaN的100 Ohm-cm降低GaN的電阻率至鈹摻雜GaN的2.2×103 Ohm-cm。此外，Be:GaN材料42a在零閘極偏壓將來自閘極區域42下方的2DEG的載子耗盡，如在圖3E中的2DEG 23的描繪中的虛線的移除表示的。
接著，參照圖3，如圖所示，硬遮罩52沿著沉積的多晶Be:GaN材料42p提升，在圖案化視窗54中與凹陷的閘極溝槽56中留下單晶、磊晶生長的Be:GaN閘極區域42a。
已經形成磊晶Be:GaN閘極區域42，使用任何傳統程序完成D型HEMT 12(圖1)和E型HEMT 16。
現在參照圖4，顯示了根據替代實施例的同時具有D型HEMT 12和E型HEMT 16’的半導體結構10’的簡化示意草圖。在此，在形成所示結構，並且結合圖3C進行了描述之後，對硬遮罩52’進行微影圖案化，以具有在其中形成E型HEMT 16’將被形成的區域的視窗54’。乾遮罩視窗54’下方的暴露AlGaN層24的表面使用乾式電漿蝕刻程被部分地蝕刻，使得蝕刻之後只有50埃到180埃的AlGaN層24殘留在AlGaN凹陷區域56’中進行(圖4A)。在蝕刻用於製造D型HEMT 12的層之前，AlGaN層24通常約為250埃厚，並且在E型HEMT 16’將被形成的區域中，AlGaN層24的厚度必須減少到180埃以下，以產生正臨界電壓。
接著，參照圖4B，摻雜的III-N材料被沉積並且穿過圖案化硬遮罩層52’中的開口。在此，例如250埃至500埃的鈹摻雜的GaN(Be:GaN)係使用分子束磊晶設備沉積，從而將多晶Be:GaN材料42’p放置在硬遮罩52’的上表面上，並且如圖所示，在圖案化視窗54’中形成單晶、磊晶生長的Be:GaN閘極電極層42’a。Be:GaN材料42’a在零閘極偏壓將來自Be:GaN材料42’下方的2DEG的載子耗盡，如在圖4B中的2DEG 23的描繪中的虛線的移除表示的。
接著，參照圖4C，如圖所示，硬遮罩52’沿著沉積的多晶Be:GaN材料42p’提升，在AlGaN凹陷區域56’中留下磊晶的Be:GaN材料42’a。
接著，參照圖4D，在AlGaN凹陷區域56’中的磊晶Be:GaN材料42’a被圖案化微影和蝕刻，在此例如使用乾式電漿蝕刻程序，以形成具有下基部42BASE和較厚、垂直突出、檯狀的部分42M的結構，其中磊晶Be:GaN閘極區域42’將被形成在部分42M上，如圖所示。基部42BASE中的Be:GaN材料42’a的厚度應標稱地盡可能地接近0埃，而不蝕刻基部42BASE下方的AlGaN層24。蝕刻到基部42BASE下方的AlGaN層24中將減少可以在E型HEMT 16’的源極和汲極存取區域中穿過的總電流。
現在參照圖4，D型HEMT 12(圖1)和E型HEMT 16係使用任何傳統程序完成的。然而，在此E型HEMT 16’的源極和汲極電極係形成在Be:GaN基部42BASE上，並且與GaN通道層22歐姆接觸，同時閘極電極40’形成有與垂直突出的、檯狀的、磊晶摻雜Be:GaN部分42M直接接觸的蕭基金屬接點42b。
現在參照圖5，根據替代實施例的具有D型HEMT 12和E型HEMT 16”兩者的半導體結構10”的簡化示意圖被顯示。在此，參照圖5A，在形成所述結構之後，並且上面結合圖3所描述的，硬遮罩62被微影圖案化，以具有E型HEMT 16”將要形成的區域在其中形成的視窗54”。
在此，參照圖5B，使用離子佈植程序將離子(在此，例如氮離子)佈植到III-N族層20、22和24的未被硬遮罩62覆蓋的區域70中，以形成III-N族材料電阻。佈植區域70的深度是由所用的離子的類型和加速度能量來確定，並且應透過AlGaN層24、GaN通道層22延伸，並且進入到摻雜GaN緩衝層20的上部。佈植區域70在2DEG通道23的深度以下終止，並且使2DEG通道23的正形成在E型HEMT 16”以下的部分中的移動載子傳導最小。
接著，參照圖5C，GaN層72是透過MBE在圖5B所示結構的上表面上生長，接著是AlGaN層74的MBE生長。注意，沉積在硬遮罩上的GaN層72的部分和沈積在硬遮罩上的AlGaN層74的部分形成為多晶層72p，而沉積在AlGaN層24上的GaN層72的部分磊晶生長，並且沉積在GaN層72上的AlGaN層74的部分磊晶生長形成由在GaN層72中的虛線73表示的2DEG通道，如圖所示。注意，MBE磊晶再生的GaN層72與離子佈植區70直接接觸。
接著，參照圖5D，硬遮罩62使用例如緩衝氧化物的濕式蝕刻被蝕刻掉，以移除介電遮罩層，連同硬遮罩62上的多晶層72p，如圖所示。
現在參照圖5E，硬遮罩76係在結構的表面上方形成。同樣地，硬遮罩76是非反應性介電質，如SiNx 、Al2 O3 、SiO2 或穩定的金屬。
現在參照圖5F，硬遮罩76被圖案化有在AlGaN層74的所述部分上方的視窗，其中閘極電極被形成，如圖所示，並且使用蝕刻劑，在此，例如，乾式電漿蝕刻程序，並且凹部78被蝕刻到AlGaN層74的上部，如圖所示，使得僅50埃至180埃的AlGaN層74殘留。
現在參照圖5G，摻雜GaN(這裡是Be:GaN)的層80，透過MBE在圖5F中顯示的結構的上表面上生長；應注意的是，沉積在硬遮罩76上的摻雜的GaN層80的部分形成為多晶層80p，而沉積在AlGaN層74上的摻雜的GaN層80的部分磊晶生長為單晶GaN，如所指示的。
接著，參照圖5H，硬遮罩76使用例如緩衝氧化物的濕式蝕刻來蝕刻掉，以移除介電遮罩層，連同硬遮罩76上的多晶矽層80p，如圖所示。接著，參照圖5，D型HEMT和E型HEMT處理係並行執行，以形成所示的結構10”，其具有分別具有源極電極、汲極電極和閘極電極26、28、34的D型HEMT 12，如圖所示，以及分別具有源極電極、汲極電極和閘極電極36’、38’和40”的E型HEMT 16”，如圖所示；閘極電極40”被形成具有與磊晶摻雜的Be:GaN材料80直接接觸的蕭基金屬接點82。
現在參照圖6，顯示了根據替代實施例的半導體結構10”’的簡化示意圖。在此，並且參照圖6A，在形成所示結構之後，並且結合圖5B的上面描述，GaN層72由MBE生長成與離子佈植區70直接接觸，隨後AlGaN層74的MBE生長，接著摻雜的GaN層90的MBE生長，例如單晶鈹摻雜的GaN(Be:GaN)，如圖所示。AlGaN層74必須保持足夠薄，以使摻雜的GaN層90可耗盡2DEG區域73’中的載子，否則將形成在GaN層72和AlGaN層74的介面。應當注意的是，GaN層72、AlGaN層74和摻雜的GaN層90的部分在遮罩62上形成為多晶層90p，如圖6A中所示；然而，GaN層72、AlGaN層74和摻雜的GaN層90沉積在AlGaN層24上的部分形成為單一III-N族層。
接著，參照圖6B，硬遮罩62使用例如緩衝氧化物的濕式蝕刻被蝕刻掉，以移除介電遮罩層，連同硬遮罩62上的多晶層90p，如圖所示。
接著，參照圖6C，摻雜的GaN(Be:GaN)層90被微影地圖案化並且蝕刻，在此例如使用乾式電漿蝕刻程序，以在其將形成磊晶Be:GaN閘極區域之處上形成具有下基極部分90BASE的結構和較厚的垂直突出檯狀部分90M，如圖所示。在基極部分90BASE中的摻雜GaN (Be:GaN)材料90的厚度在不蝕刻基極部分90BASE下方的AlGaN層74的情況下，應標稱地盡可能接近0埃。蝕刻到基極部分90BASE下方的AlGaN層74中將減少可在E型HEMT 16”’的源極和汲極存取區域中穿過的總電流。
接著，參照圖6，並行執行D型HEMT 12和E型HEMT 16”’處理，以形成所示的結構10”’，所述結構10”’具有分別包含源極電極、汲極電極和閘極電極26、28、34的D型HEMT，如圖所示，以及具有分別包含源極電極、汲極電極和閘極電極36、38和40”’的E型HEMT 16”’，如圖所示；閘極電極40”’被形成有與磊晶摻雜GaN檯部90M直接接觸的蕭基金屬接點82。值得注意的是，GaN層72用作通道層，而AlGaN層74用作阻隔層。
現在參照圖7，顯示了根據替代實施例的半導體結構10””的簡化示意圖。所述結構係以與圖5和圖6所示的替代實施例類似的方式製造，其中處理原始2DEG通道23的一部分，使得2DEG不再導電並且在非電活性2DEG通道23上生長新的III-N族結構，以形成E型HEMT 16””。圖7顯示此處理允許在D型HEMT 12’和E型HEMT 16””中使用不同的通道材料22’、72’和阻隔材料24’、74’。在同一晶圓上的E型和D型HEMT中使用不同層構造的能力允許對材料進行定制，以提供更大範圍的電子效能。
現在應當理解，根據本發明的增強型HEMT，其具有閘極電極，所述閘極電極包含：設置在導電閘極電極接點與所述增強型HEMT的閘極區域之間的層，所述層包含：III-N族材料，所述III-N族材料具有預定電阻率以及設置於所述III-N族材料中的摻雜物，所述摻雜物：提供具有大於所述III-N族材料的所述預定電阻率的電阻率的所述層；以及在零閘極偏壓處，耗盡來自所述閘極下方的2DEG的載子。所述增強型HEMT可以單獨地或組合地包含以下特徵中的一或多個，其包含：其中所述摻雜物是鈹；其中所述摻雜物是分子束磊晶鈹。
現在應當理解，根據本發明的增強型HEMT包含閘極電極，所述閘極電極包含：設置在導電閘極電極接點與所述增強型HEMT的閘極區域之間的層，所述層包含：III-N族材料，所述III-N族材料具有預定電阻率以及設置於所述III-N族材料中的摻雜物，所述摻雜物：提供具有大於所述III-N族材料的所述預定電阻率的電阻率的所述層，以及在施加的閘極電壓小於臨界電壓且所述臨界電壓係等於或大於零時，耗盡來自所述閘極下方的2DEG的載子。所述增強型HEMT可以單獨地或組合地包含以下特徵中的一或多個，其包含：其中所述摻雜物是鈹；其中所述摻雜物是分子束磊晶鈹。
現在還應當理解，根據本發明的增強型 HEMT包含：晶體結構，其具有一對堆疊的III-N族半導體層，所述一對堆疊的III-N族半導體層形成具有2DEG通道的異質接面，所述異質接面形成在所述一對堆疊的III-N族層的較下一者中；源極電極，其用於向所述2DEG供應電流；汲極電極，其用於從所述2DEG提取電流供應電流；以及閘極電極，其設置在所述源極電極和所述汲極電極之間並且在所述一對堆疊層的較上一者的閘極區域上方，以用於控制流向所述汲極電極的所述供應電流；其中所述閘極電極係設置在所述閘極區域上方，所述閘極電極包含導電閘極電極接點；摻雜的III-N族材料，其設置在所述導電閘極電極接點和所述閘極區域之間，所述摻雜的III-N族材料增加所述III-N族材料的電阻率並且提供具有等於或大於零的臨界電壓的HEMT。所述增強型HEMT可以單獨地或組合地包含以下特徵中的一或多個，其包含：所述摻雜的III-N族材料迫使所述摻雜的III-N族材料中的費米能階駐留在足夠接近價帶邊緣處，以提高所述一對堆疊的III-N族半導體層之間的介面處的導帶，以在零閘極偏壓處，耗盡來自所述閘極區域下方的2DEG通道的載子；其中所述閘極電極包含單一摻雜的III-N族材料；其中所述閘極電極包含單一摻雜的III-N族材料；其中所述摻雜的分子束磊晶III-N族材料包含鈹。
現在還應當理解，根據本發明的增強型 HEMT結構包含：閘極電極，所述閘極電極具有設置在導電閘極電極接點和所述增強型HEMT結構的閘極區域之間的摻雜的III-N族材料，所述摻雜的III-N族層增加所述III-N族材料的電阻率並且在零偏壓處，耗盡所述閘極區域下方的2DEG。
現在還應當理解，提供了一種用於形成具有AlGaN/GaN結構的增強型HEMT結構，以產生所述AlGaN/GaN結構的GaN部分中的2DEG的方法，所述方法包含：形成用於增強型HEMT結構的閘極結構，其包含：在富鎵生長條件下形成的鈹摻雜的分子束磊晶層，以產生電阻材料，所述電阻材料改變AlGaN/GaN HEMT中的能帶結構，以產生E型操作所需的正臨界電壓。所述方法可以包含以下特徵：其中所述鈹摻雜的III-N族層係透過MBE生長，其在所述MBE生長期間具有選定以維持多於表面上的單層液態鎵的預定鎵對氮通量比。
現在還應當理解，根據本發明的增強型 HEMT包含閘極電極，所述閘極電極包含具有設置在導電閘極電極接點和所述增強型HEMT結構的閘極區域之間的摻雜的III-N族材料，所述摻雜的III-N族層增加所述III-N族材料的電阻率並且在施加的閘極電壓小於臨界電壓且所述臨界電壓係等於或大於零時，耗盡來自所述閘極下方的2DEG的載子。
現在還應當理解，根據本發明的結構包含：單晶基板；形成在所述單晶基板上的空乏型(D型)HEMT和增強型(E型)HEMT；所述增強型HEMT具有閘極電極，所述閘極電極具有設置在導電閘極電極接點和所述增強型HEMT結構的閘極區域之間的摻雜的III-N族材料，所述摻雜的III-N族層增加所述III-N族材料的電阻率並且在施加的閘極電壓小於臨界電壓且所述臨界電壓係等於或大於零時，耗盡來自所述閘極下方的2DEG的載子。
現在還應當理解，一種形成增強型HEMT的方法，其包含：形成閘極電極，所述閘極電極包含：設置在導電閘極電極接點與所述增強型HEMT的閘極區域之間的層，所述層包含：III-N族材料，所述III-N族材料具有預定電阻率；以及透過分子束磊晶沉積在所述III-N族材料中的摻雜物，所述摻雜物：提供具有大於所述III-N族材料的所述預定電阻率的電阻率的所述層；以及在零閘極偏壓處，耗盡來自所述閘極下方的2DEG的載子。所述方法可以包含以下特徵：其中所述摻雜物包含鈹。
現在還應當理解，一種用於形成增強型 HEMT的方法，其包含：形成閘極電極，所述閘極電極包含：設置在導電閘極電極接點與所述增強型HEMT的閘極區域之間的層，所述層包含：III-N族材料，所述III-N族材料具有預定電阻率；以及透過分子束磊晶沉積在所述III-N族材料中的摻雜物，所述摻雜物：提供具有大於所述III-N族材料的所述預定電阻率的電阻率的所述層；以及在施加的閘極電壓小於臨界電壓且所述臨界電壓係等於或大於零時，耗盡來自所述閘極下方的2DEG的載子。所述方法可以包含以下特徵：其中所述摻雜物包含鈹。
已經描述了本發明的一些實施例。然而，將理解的是，可以在不脫離本發明的精神和範圍的情況下進行各種修改。例如，雖然已描述了Be摻雜的GaN，但是應當理解的是，可以使用其它III-N族摻雜的材料，諸如摻雜的AlGaN。同樣地，對於阻隔層和鈹摻雜的III-N族層，除了GaN和Al0.25 Ga0.75 N，使用不同的III-N族通道和阻隔層將需要具有不同厚度的E型閘極區域，以實現所需的臨界電壓。儘管已經使用SiC基板來說明本發明的各種實施例，但是本發明不取決於任何特定基板的使用，並且可以將其施加於任何D型III-N族HEMT材料，無論其是否在基板上生長，所述基板例如，Si、Al2 O3 和III-N族，或者HEMT是獨立式的還是安裝在另一個基板上。因此，其它實施例在所附申請專利範圍的範圍內。
10:半導體結構 10’:半導體結構 10””:半導體結構 12:空乏型(D型)場效電晶體 12’:D型HEMT 16:增強型(E型)場效電晶體 16’:E型HEMT 18:單晶基板 20:半導體層 22:半導體層 22’:通道材料 23:2DEG/2DEG通道 24:半導體層 24’:阻隔材料 25:隔離區域 26:源極電極 28:汲極電極 30:源極接點區域 32:汲極接點區域 34:閘極電極 36:源極電極 38:汲極電極 36’:源極電極 38’:汲極電極 40:閘極電極 40’:閘極電極 40”:閘極電極 42:閘極區域 42’:Be:GaN材料 42a:鈹摻雜的GaN層 42’a:Be:GaN閘極電極層/Be:GaN材料 42’p:多晶Be:GaN材料 42p:多晶Be:GaN材料 42M:部分 42b:導電閘極接點/蕭基金屬接點 42BASE:基部 44:源極接點區域 46:汲極接點區域 52:硬遮罩 52’:硬遮罩/硬遮罩層 53:對準標記 54:視窗 54’:視窗 56:凹陷的閘極溝槽 56’:AlGaN凹陷區域 62:硬遮罩 70:區域 72:GaN層 72’:通道材料 72p:多晶層 72’:通道材料 73:虛線 73’:2DEG區域 74:AlGaN層 74’:阻隔材料 76:硬遮罩 78:凹部 80:摻雜的GaN層 80p:多晶層 82:蕭基金屬接點 90:摻雜的GaN層 90p:多晶層 90M:較厚的垂直突出檯狀部分/磊晶摻雜GaN檯部 100:結構 100’:結構 100”’:磊晶生長的III-N族結構 100””:三端AlGaN/GaN HEMT 102:GaN通道層/GaN層 104:AlGaN阻隔層/AlGaN層 108:鈹摻雜的GaN層 108”:鈹摻雜的GaN層 108”’:鈹摻雜的GaN層 108””:鈹摻雜的GaN層 110:曲線 110’:曲線 120:閘極電極 122:蕭基閘極金屬接點/閘極金屬 124:源極-汲極電流 126:源極-汲極電流 128:源極-汲極電流 130:零閘極電壓位置/垂直線
[圖1] 是根據本發明的同時具有D型HEMT和E型HEMT的結構的簡化示意圖；
[圖2A] 是不具有鈹摻雜的GaN的結構，以及顯示有助於理解圖1的E型HEMT的結構的2DEG中相對電荷的結構的電容對上電壓的圖；
[圖2B] 是具有500埃的鈹摻雜的GaN層的結構，以及顯示有助於理解圖1的E型HEMT的結構的2DEG中相對電荷的結構的電容對上電壓的圖；
[圖2C] 是一種結構，以及顯示有助於理解圖1的E型HEMT的終止於由MBE生長的500埃的鈹摻雜的GaN層的AlGaN/GaN磊晶材料結構的介面處的2DEG中相對電荷的結構的不同Al0.25 Ga0.75 N層厚度的一組電容-電壓測量結果；
[圖2D] 是一種結構，以及顯示有助於理解圖1的E型HEMT的終止於由MBE生長的未摻雜的GaN層、150埃的Al0.25 Ga0.75 N層、150埃的鈹摻雜的GaN層的磊晶生長III-N族結構的介面上採取的一組電容-電壓測量結果；
[圖2E] 是一種三端AlGaN/GaN HEMT的示意圖，所述三端AlGaN/GaN HEMT具有GaN通道層、 Al0.25 Ga0.75 N層、用於源極電極和汲極電極的歐姆接觸墊、蕭基閘極金屬接點，以及直接位於閘極金屬下方並且與AlGaN層直接接觸的500埃的鈹摻雜的GaN層；以及有助於理解圖1的E型HEMT的不同Al0.25 Ga0.75 N層厚度的三端AlGaN/GaN HEMT的源極-汲極電流對上閘極-源極電壓的圖；
[圖2F] 是用於產生圖2A-2E中的圖的汞探針接點幾何形狀的平面視圖；
[圖3A-3F] 是根據本發明的在其製造中的各個階段的圖1的結構的簡化示意圖，所述結構同時具有圖1的D型HEMT和E型HEMT；
[圖4] 是根據本發明的替代實施例的同時具有D型HEMT和E型HEMT的結構的簡化示意圖。
[圖4A-4D] 是根據本發明的替代實施例的在其製造中的各個階段的圖4的結構的簡化示意圖，所述結構同時具有圖4的D型HEMT和E型HEMT；
[圖5] 是根據本發明的替代實施例的同時具有D型HEMT和E型HEMT的結構的簡化示意圖；
[圖5A-5H] 是根據本發明的替代實施例的在其製造中的各個階段的圖5的結構的簡化示意圖，所述結構同時具有D型HEMT和E型HEMT；
[圖6] 是根據本發明的替代實施例的同時具有D型HEMT和E型HEMT的結構的簡化示意圖；
[圖6A-6C] 是根據本發明的替代實施例的在其製造中的各個階段的圖6的結構的簡化示意圖，所述結構同時具有D型HEMT和E型HEMT；以及
[圖7] 是根據本發明的替代實施例的同時具有D型HEMT和E型HEMT的結構的簡化示意圖。
在各個附圖中，類似的元件符號指示類似的元件。
10:半導體結構
12:空乏型(D型)場效電晶體
16:增強型(E型)場效電晶體
18:單晶基板
20:半導體層
22:半導體層
23:2DEG/2DEG通道
24:半導體層
25:隔離區域
26:源極電極
28:汲極電極
30:源極接點區域
32:汲極接點區域
34:閘極電極
36:源極電極
38:汲極電極
40:閘極電極
42:閘極區域
42a:鈹摻雜的GaN層
42b:導電閘極接點/蕭基金屬接點
44:源極接點區域
46:汲極接點區域
53:對準標記

Claims (19)

  1. 一種增強型HEMT，其包含：閘極電極，其包含：設置在導電閘極電極接點與所述增強型HEMT的閘極區域之間的層，所述層包含：III-N族材料，所述III-N族材料具有預定電阻率以及設置於所述III-N族材料中的摻雜物，所述摻雜物：提供具有大於所述III-N族材料的所述預定電阻率的電阻率的所述層；以及在零閘極偏壓處，耗盡來自所述閘極區域下方的2DEG的載子，其中所述III-N族材料迫使所述III-N族材料中的費米能階駐留在足夠接近價帶邊緣處，以提高所述一對堆疊的III-N族半導體層之間的介面處的導帶，以在零閘極偏壓處，耗盡來自所述閘極區域下方的2DEG通道的部分的載子。
  2. 一種增強型HEMT，其包含：閘極電極，其包含：設置在導電閘極電極接點與所述增強型HEMT的閘極區域之間的層，所述層包含：III-N族材料，所述III-N族材料具有預定電阻率以及設置於所述III-N族材料中的摻雜物，所述摻雜物：提供具有大於所述III-N族材料的所述預定電阻率的電阻率的所述層，以及在施加的閘極電壓小於臨界電壓且所述臨界電壓係等於或大於零時，耗盡來自所述閘極區域下方的2DEG的載子，其中所述III-N族材料迫使所述III-N族材料中的 費米能階駐留在足夠接近價帶邊緣處，以提高所述一對堆疊的III-N族半導體層之間的介面處的導帶，以在零閘極偏壓處，耗盡來自所述閘極區域下方的2DEG通道的部分的載子。
  3. 如請求項1所述的HEMT，其中所述摻雜物是鈹。
  4. 如請求項1所述的HEMT，其中所述摻雜物是分子束磊晶鈹。
  5. 如請求項2所述的HEMT，其中所述摻雜物是鈹。
  6. 如請求項2所述的HEMT，其中所述摻雜物是分子束磊晶鈹。
  7. 一種增強型HEMT結構，其包含：晶體結構，其具有一對堆疊的III-N族半導體層，所述一對堆疊的III-N族半導體層形成具有2DEG通道的異質接面，所述異質接面形成在所述一對堆疊的III-N族層的較下一者中；源極電極，其用於向所述2DEG供應電流；汲極電極，其用於從所述2DEG提取電流供應電流；以及閘極電極，其設置在所述源極電極和所述汲極電極之間並且在所述一對堆疊層的較上一者的閘極區域上方，以用於控制流向所述汲極電極的所述供應電流；其中所述閘極電極係設置在所述閘極區域上方，所述 閘極電極包含：導電閘極電極接點；摻雜的III-N族材料，其設置在所述導電閘極電極接點和所述閘極區域之間，所述摻雜的III-N族材料增加所述III-N族材料的電阻率並且提供具有等於或大於零的臨界電壓的HEMT，其中所述摻雜的III-N族材料迫使所述摻雜的III-N族材料中的費米能階駐留在足夠接近價帶邊緣處，以提高所述一對堆疊的III-N族半導體層之間的介面處的導帶，以在零閘極偏壓處，耗盡來自所述閘極區域下方的2DEG通道的部分的載子。
  8. 如請求項7的所述結構，其中所述摻雜的III-N族材料係透過分子束磊晶生長。
  9. 如請求項7的所述結構，其中所述閘極電極包含單一摻雜的III-N族材料。
  10. 如請求項7的所述結構，其中所述摻雜的分子束磊晶III-N族材料包含鈹。
  11. 一種增強型HEMT結構，其具有閘極電極，所述閘極電極具有設置在導電閘極電極接點和所述增強型HEMT結構的閘極區域之間的摻雜的III-N族材料，所述摻雜的III-N族層增加所述III-N族材料的電阻率並且在零偏壓處，耗盡所述閘極區域下方的2DEG，其中所述摻雜的III-N族材料迫使所述摻雜的III-N族材料中的費米能階駐留在足夠接近價帶邊緣處，以提 高所述一對堆疊的III-N族半導體層之間的介面處的導帶，以在零閘極偏壓處，耗盡來自所述閘極區域下方的2DEG通道的部分的載子。
  12. 一種用於形成具有AlGaN/GaN結構的增強型HEMT結構，以產生所述AlGaN/GaN結構的GaN部分中的2DEG的方法，所述方法包含：形成用於增強型HEMT結構的閘極結構，其包含：在富鎵生長條件下形成的鈹摻雜的分子束磊晶層，以產生電阻材料，所述電阻材料改變AlGaN/GaN HEMT中的能帶結構，以產生E型操作所需的正臨界電壓。
  13. 如請求項12所述的方法，其中所述鈹摻雜的III-N族層係透過MBE生長，其在所述MBE生長期間具有選定以維持多於表面上的單層液態鎵的預定鎵對氮通量比。
  14. 一種增強型HEMT，其具有閘極電極，所述閘極電極包含具有設置在導電閘極電極接點和所述增強型HEMT結構的閘極區域之間的摻雜的III-N族材料，所述摻雜的III-N族層增加所述III-N族材料的電阻率並且在施加的閘極電壓小於臨界電壓且所述臨界電壓係等於或大於零時，耗盡來自所述閘極區域下方的2DEG的載子，其中所述摻雜的III-N族材料迫使所述摻雜的III-N族材料中的費米能階駐留在足夠接近價帶邊緣處，以提高所述一對堆疊的III-N族半導體層之間的介面處的導帶，以在零閘極偏壓處，耗盡來自所述閘極區域下方的2DEG通道 的部分的載子。
  15. 一種半導體結構，其包含：單晶基板；形成在所述單晶基板上的空乏型(D型)HEMT和增強型(E型)HEMT；所述增強型HEMT具有閘極電極，所述閘極電極具有設置在導電閘極電極接點和所述增強型HEMT結構的閘極區域之間的摻雜的III-N族材料，所述摻雜的III-N族層增加所述III-N族材料的電阻率並且在施加的閘極電壓小於臨界電壓且所述臨界電壓係等於或大於零時，耗盡來自所述閘極下方的2DEG的載子。
  16. 一種形成增強型HEMT的方法，其包含：形成閘極電極，所述閘極電極包含：設置在導電閘極電極接點與所述增強型HEMT的閘極區域之間的層，所述層包含：III-N族材料，所述III-N族材料具有預定電阻率；以及透過分子束磊晶沉積在所述III-N族材料中的摻雜物，所述摻雜物：提供具有大於所述III-N族材料的所述預定電阻率的電阻率的所述層；以及在零閘極偏壓處，耗盡來自所述閘極區域下方的2DEG的載子，其中所述III-N族材料迫使所述III-N族材料中的費米能階駐留在足夠接近價帶邊緣處，以提高所述一對堆疊的III-N族半導體層之間的介面處的導帶，以在零閘極偏壓處，耗盡來自所述閘極區域下方的2DEG通道的部分的載 子。
  17. 如請求項16的方法，其中所述摻雜物包含鈹。
  18. 一種形成增強型HEMT的方法，其包含：形成閘極電極，所述閘極電極包含：設置在導電閘極電極接點與所述增強型HEMT的閘極區域之間的層，所述層包含：III-N族材料，所述III-N族材料具有預定電阻率；透過分子束磊晶沉積在所述III-N族材料中的摻雜物，所述摻雜物：提供具有大於所述III-N族材料的所述預定電阻率的電阻率的所述層；以及在施加的閘極電壓小於臨界電壓且所述臨界電壓等於或大於零時，耗盡來自所述閘極區域下方的2DEG的載子，其中所述III-N族材料迫使所述III-N族材料中的費米能階駐留在足夠接近價帶邊緣處，以提高所述一對堆疊的III-N族半導體層之間的介面處的導帶，以在零閘極偏壓處，耗盡來自所述閘極區域下方的2DEG通道的部分的載子。
  19. 如請求項18所述的方法，其中所述摻雜物包含鈹。
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Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110718589B (zh) * 2018-07-12 2024-04-16 纳姆实验有限责任公司 具有半导体器件的电子电路的异质结构
US11101378B2 (en) 2019-04-09 2021-08-24 Raytheon Company Semiconductor structure having both enhancement mode group III-N high electron mobility transistors and depletion mode group III-N high electron mobility transistors
US11955488B2 (en) 2019-05-07 2024-04-09 Cambridge Gan Devices Limited III-V semiconductor device with integrated power transistor and start-up circuit
US11658236B2 (en) * 2019-05-07 2023-05-23 Cambridge Gan Devices Limited III-V semiconductor device with integrated power transistor and start-up circuit
US11527532B2 (en) * 2019-05-22 2022-12-13 Intel Corporation Enhancement-depletion cascode arrangements for enhancement mode III-N transistors
CN112216740B (zh) * 2019-07-09 2024-08-06 联华电子股份有限公司 高电子迁移率晶体管的绝缘结构以及其制作方法
KR20210041931A (ko) * 2019-10-08 2021-04-16 삼성전자주식회사 반도체 장치, 그 제조 방법 및 이를 포함하는 디스플레이 장치
US11569182B2 (en) * 2019-10-22 2023-01-31 Analog Devices, Inc. Aluminum-based gallium nitride integrated circuits
US11545566B2 (en) * 2019-12-26 2023-01-03 Raytheon Company Gallium nitride high electron mobility transistors (HEMTs) having reduced current collapse and power added efficiency enhancement
US11469348B1 (en) * 2020-03-09 2022-10-11 Odyssey Semiconductor, Inc. Beryllium doped GaN-based light emitting diode and method
US11251294B2 (en) * 2020-03-24 2022-02-15 Infineon Technologies Austria Ag High voltage blocking III-V semiconductor device
US11444090B2 (en) * 2020-04-20 2022-09-13 Semiconductor Components Industries, Llc Semiconductor device having a programming element
US20210343703A1 (en) * 2020-05-04 2021-11-04 Massachusetts Institute Of Technology Semiconductor device with linear parasitic capacitance
US11362190B2 (en) 2020-05-22 2022-06-14 Raytheon Company Depletion mode high electron mobility field effect transistor (HEMT) semiconductor device having beryllium doped Schottky contact layers
US11522077B2 (en) * 2020-05-27 2022-12-06 Taiwan Semiconductor Manufacturing Company, Ltd. Integration of p-channel and n-channel E-FET III-V devices with optimization of device performance
CN112614835B (zh) * 2020-12-22 2022-08-16 厦门市三安集成电路有限公司 一种增强型与耗尽型hemt集成器件及制备方法
US20220376098A1 (en) * 2021-05-20 2022-11-24 Wolfspeed, Inc. Field effect transistor with selective modified access regions
DE102022115381A1 (de) * 2021-06-22 2022-12-22 Navitas Semiconductor Limited Zweidimensionaleelektronengas-ladungsdichtesteuerung
US12074202B2 (en) * 2021-11-09 2024-08-27 Innoscience (Suzhou) Technology Co., Ltd. Nitride-based semiconductor device and method for manufacturing the same
WO2024092544A1 (en) * 2022-11-02 2024-05-10 Innoscience (Zhuhai) Technology Co., Ltd. Nitride-based semiconductor device and method for manufacturing thereof
CN118039690B (zh) * 2024-04-11 2024-07-23 安徽大学 半导体结构、制备方法和栅极异质结上分压标定测算方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100258848A1 (en) * 2009-04-08 2010-10-14 Alexander Lidow Compensated gate misfet and method for fabricating the same
US20130240949A1 (en) * 2012-03-19 2013-09-19 Fujitsu Limited Compound semiconductor device and method for manufacturing the same

Family Cites Families (54)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09134878A (ja) * 1995-11-10 1997-05-20 Matsushita Electron Corp 窒化ガリウム系化合物半導体の製造方法
GB2313606A (en) * 1996-06-01 1997-12-03 Sharp Kk Forming a compound semiconductor film
JP2000068498A (ja) 1998-08-21 2000-03-03 Nippon Telegr & Teleph Corp <Ntt> 絶縁性窒化物膜およびそれを用いた半導体装置
JP2002057158A (ja) 2000-08-09 2002-02-22 Sony Corp 絶縁性窒化物層及びその形成方法、半導体装置及びその製造方法
JP3428962B2 (ja) 2000-12-19 2003-07-22 古河電気工業株式会社 ＧａＮ系高移動度トランジスタ
US6583449B2 (en) 2001-05-07 2003-06-24 Xerox Corporation Semiconductor device and method of forming a semiconductor device
WO2003036697A2 (en) 2001-10-22 2003-05-01 Yale University Methods of hyperdoping semiconductor materials and hyperdoped semiconductor materials and devices
JP4728582B2 (ja) 2004-02-18 2011-07-20 古河電気工業株式会社 高電子移動度トランジスタ
US7456443B2 (en) 2004-11-23 2008-11-25 Cree, Inc. Transistors having buried n-type and p-type regions beneath the source region
US8044432B2 (en) 2005-11-29 2011-10-25 The Hong Kong University Of Science And Technology Low density drain HEMTs
US7972915B2 (en) 2005-11-29 2011-07-05 The Hong Kong University Of Science And Technology Monolithic integration of enhancement- and depletion-mode AlGaN/GaN HFETs
DE112008000409T5 (de) * 2007-02-16 2009-12-24 Sumitomo Chemical Company, Limited Epitaxiales Substrat für einen Feldeffekttransistor
TWI512831B (zh) 2007-06-01 2015-12-11 Univ California 氮化鎵ｐ型／氮化鋁鎵／氮化鋁／氮化鎵增強型場效電晶體
US7795642B2 (en) 2007-09-14 2010-09-14 Transphorm, Inc. III-nitride devices with recessed gates
US8519438B2 (en) 2008-04-23 2013-08-27 Transphorm Inc. Enhancement mode III-N HEMTs
DE112010001582T5 (de) 2009-04-08 2012-08-02 Efficient Power Conversion Corporation Galliumnitrid-Transistor vom Anreicherungstyp mit verbessertern GATE-Eigenschaften
US8344420B1 (en) 2009-07-24 2013-01-01 Triquint Semiconductor, Inc. Enhancement-mode gallium nitride high electron mobility transistor
US8748244B1 (en) 2010-01-13 2014-06-10 Hrl Laboratories, Llc Enhancement and depletion mode GaN HMETs on the same substrate
US9263439B2 (en) 2010-05-24 2016-02-16 Infineon Technologies Americas Corp. III-nitride switching device with an emulated diode
JP2012009630A (ja) * 2010-06-24 2012-01-12 Panasonic Corp 窒化物半導体装置及び窒化物半導体装置の製造方法
JP5707767B2 (ja) 2010-07-29 2015-04-30 住友電気工業株式会社 半導体装置
US8895993B2 (en) 2011-01-31 2014-11-25 Taiwan Semiconductor Manufacturing Company, Ltd. Low gate-leakage structure and method for gallium nitride enhancement mode transistor
US8470652B1 (en) 2011-05-11 2013-06-25 Hrl Laboratories, Llc Monolithic integration of group III nitride enhancement layers
KR20130004707A (ko) * 2011-07-04 2013-01-14 삼성전기주식회사 질화물 반도체 소자, 질화물 반도체 소자의 제조방법 및 질화물 반도체 파워소자
JP5902010B2 (ja) 2012-03-19 2016-04-13 トランスフォーム・ジャパン株式会社 化合物半導体装置及びその製造方法
JP6054620B2 (ja) 2012-03-29 2016-12-27 トランスフォーム・ジャパン株式会社 化合物半導体装置及びその製造方法
JP5991018B2 (ja) 2012-05-16 2016-09-14 ソニー株式会社 半導体装置
US8933461B2 (en) 2012-08-09 2015-01-13 Texas Instruments Incorporated III-nitride enhancement mode transistors with tunable and high gate-source voltage rating
US9306009B2 (en) 2013-02-25 2016-04-05 Cree, Inc. Mix doping of a semi-insulating Group III nitride
KR102036349B1 (ko) 2013-03-08 2019-10-24 삼성전자 주식회사 고 전자이동도 트랜지스터
KR20150011238A (ko) 2013-07-22 2015-01-30 삼성전자주식회사 질화물계 반도체 장치
US9685345B2 (en) 2013-11-19 2017-06-20 Nxp Usa, Inc. Semiconductor devices with integrated Schottky diodes and methods of fabrication
WO2015135072A1 (en) 2014-03-12 2015-09-17 Gan Systems Inc. Power switching systems comprising high power e-mode gan transistors and driver circuitry
JP6283250B2 (ja) 2014-04-09 2018-02-21 サンケン電気株式会社 半導体基板及び半導体素子
US9620598B2 (en) 2014-08-05 2017-04-11 Semiconductor Components Industries, Llc Electronic device including a channel layer including gallium nitride
CN106688084A (zh) 2014-09-09 2017-05-17 夏普株式会社 氮化物半导体层叠体的制造方法和氮化物半导体层叠体
JP6494361B2 (ja) 2015-03-25 2019-04-03 ローム株式会社 窒化物半導体デバイス
US9419125B1 (en) 2015-06-16 2016-08-16 Raytheon Company Doped barrier layers in epitaxial group III nitrides
JP6671124B2 (ja) 2015-08-10 2020-03-25 ローム株式会社 窒化物半導体デバイス
US9941384B2 (en) 2015-08-29 2018-04-10 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method for fabricating the same
FR3043251B1 (fr) 2015-10-30 2022-11-11 Thales Sa Transistor a effet de champ a rendement et gain optimise
KR20180100562A (ko) 2015-12-10 2018-09-11 아이큐이, 피엘씨 증가된 압축 응력으로 실리콘 기판 위에 성장된 iii-질화물 구조체
US9960262B2 (en) 2016-02-25 2018-05-01 Raytheon Company Group III—nitride double-heterojunction field effect transistor
JP6682391B2 (ja) * 2016-07-22 2020-04-15 株式会社東芝 半導体装置、電源回路、及び、コンピュータ
JP6615075B2 (ja) 2016-09-15 2019-12-04 サンケン電気株式会社 半導体デバイス用基板、半導体デバイス、及び、半導体デバイス用基板の製造方法
EP3520144B1 (en) * 2016-09-30 2023-09-06 HRL Laboratories, LLC Doped gate dielectric materials
US10644127B2 (en) 2017-07-28 2020-05-05 Semiconductor Components Industries, Llc Process of forming an electronic device including a transistor structure
US10256332B1 (en) 2017-10-27 2019-04-09 Vanguard International Semiconductor Corporation High hole mobility transistor
US10998434B2 (en) * 2017-12-22 2021-05-04 Vanguard International Semiconductor Corporation Semiconductor device and method for forming the same
US11031493B2 (en) 2018-06-05 2021-06-08 Indian Institute Of Science Doping and trap profile engineering in GaN buffer to maximize AlGaN/GaN HEMT EPI stack breakdown voltage
DE112019001738T5 (de) 2018-11-16 2020-12-17 Fuji Electric Co., Ltd. Halbleitervorrichtung und herstellungsverfahren
US11101378B2 (en) 2019-04-09 2021-08-24 Raytheon Company Semiconductor structure having both enhancement mode group III-N high electron mobility transistors and depletion mode group III-N high electron mobility transistors
US11545566B2 (en) 2019-12-26 2023-01-03 Raytheon Company Gallium nitride high electron mobility transistors (HEMTs) having reduced current collapse and power added efficiency enhancement
US11362190B2 (en) 2020-05-22 2022-06-14 Raytheon Company Depletion mode high electron mobility field effect transistor (HEMT) semiconductor device having beryllium doped Schottky contact layers

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100258848A1 (en) * 2009-04-08 2010-10-14 Alexander Lidow Compensated gate misfet and method for fabricating the same
US20130240949A1 (en) * 2012-03-19 2013-09-19 Fujitsu Limited Compound semiconductor device and method for manufacturing the same

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Publication number Publication date
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