CN103426914B - 异质结半导体器件及其制造方法 - Google Patents

异质结半导体器件及其制造方法 Download PDF

Info

Publication number
CN103426914B
CN103426914B CN201310184881.2A CN201310184881A CN103426914B CN 103426914 B CN103426914 B CN 103426914B CN 201310184881 A CN201310184881 A CN 201310184881A CN 103426914 B CN103426914 B CN 103426914B
Authority
CN
China
Prior art keywords
layer
schottky
semiconductor device
electrode
cover layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201310184881.2A
Other languages
English (en)
Other versions
CN103426914A (zh
Inventor
雷德弗里德勒·阿德里安斯·玛利亚·胡尔克斯
杰伦·安东·克龙
约翰尼斯·J·T·M·唐克斯
简·雄斯基
斯蒂芬·约翰·斯奎
安德烈亚斯·伯纳德斯·玛丽亚·扬斯曼
马库斯·穆勒
斯蒂芬·海尔
提姆·伯切尔
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Yasuyo Co. Ltd.
Original Assignee
Naizhiya Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Naizhiya Co Ltd filed Critical Naizhiya Co Ltd
Publication of CN103426914A publication Critical patent/CN103426914A/zh
Application granted granted Critical
Publication of CN103426914B publication Critical patent/CN103426914B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/47—Schottky barrier electrodes
    • H01L29/475—Schottky barrier electrodes on AIII-BV compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H01L21/02362—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment formation of intermediate layers, e.g. capping layers or diffusion barriers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
    • H01L29/7787—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT with wide bandgap charge-carrier supplying layer, e.g. direct single heterostructure MODFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7788—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/872—Schottky diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02538—Group 13/15 materials
    • H01L21/0254—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

公开了一种半导体器件，包括：13族氮化物异质结，包括具有第一带隙的第一层和具有第二带隙的第二层，其中，第一层位于衬底和第二层之间；以及肖特基电极和另外的第一电极，分别电连接到异质结的不同区域，所述肖特基电极包括中心区域和边缘区域，其中，器件包括在肖特基电极下方仅位于所述边缘区域下方的导电势垒部分，用于局部增强肖特基电极的肖特基势垒。还公开了一种制造该半导体器件的方法。

Description

异质结半导体器件及其制造方法
技术领域
本发明涉及13族氮化物异质结半导体器件，包括具有第一带隙的第一层和具有第二带隙的第二层以及肖特基电极和另外的第一电极，其中，第一层位于衬底和第二层之间，肖特基电极和另外的第一电极分别电连接到异质结的不同区域。
本发明还涉及一种制造该半导体器件的方法。
背景技术
异质结半导体器件通常结合有两种不同带隙材料之间的结，例如，异质结，而不是掺杂区作为沟道。这种器件使用由异质结所产生的高迁移率电子，其中异质结由高掺杂的较宽带隙n型施主供给层或者未有意掺杂的如氮化铝镓(AlGaN)以及很少或未有意掺杂的非掺杂较窄带隙层如氮化镓(GaN)构成。
在AlGaN/GaN异质结构的架构中，由于这种体系中强烈的自发极化和压电极化效应，通常不需要在AlGaN层中进行掺杂。例如，来自表面施主的电子可以通过本征极化所感应的电场而被扫进GaN沟道中。这种情况下，电子可以快速移动，而不会与任何杂质发生碰撞，因为未有意掺杂(即，不是故意掺杂)层相对缺乏电子无法逃脱的杂质或者掺杂剂。
这种异质结的最终结果是建立了一层非常薄的高迁移率传导电子层，其中电子具有非常高的浓度或者密度，使得沟道的电阻率非常低。该层被称为二维电子气(2DEG)。例如，这种效应可以应用到场效应晶体管(FET)中，其中施加到肖特基栅极的电压改变该层的导电性以形成晶体管结构。
一种这样的晶体管是包含氮化镓的高电子迁移率晶体管(HEMT)，被称为氮化铝镓/氮化镓(AlGaN/GaN)HEMT，或AlGaN/GaN HEMT。通常，AlGaN/GaN HEMT可以通过下述方法来制作：通过外延晶体生长方法如金属有机化学气相沉积(MOCVD)、分子束外延(MBE)等，在衬底如蓝宝石、硅(Si)(111)、碳化硅(SiC)等上生长GaN、AlGaN等的晶体膜，并对如此生长的外延衬底进行处理以形成所需的结构。
近来，AlGaN/GaN HEMT和肖特基二极管由于固有的高密度2DEG、高电子迁移率和高临界击穿电场，从而能够在高电压和高电流下操作(导致高功率性能的增强)，并因而受到关注。结果，宽带隙AlGaN/GaNHEMT正成为射频(RF)和微波功率放大器的优秀候选者。
在某些器件中，如常通或常断器件，半导体器件在关断和导通状态之间切换，其中，在关断状态下中断肖特基栅极下面的2DEG，在导通状态下在低电压下产生高电流。这种器件的设计通常注重在导通状态下、在关断状态下以及在切换期间的功率损耗之间进行折中。
这种器件的一个问题是在关断状态时的高漏电流。该漏电流由肖特基金属和2DEG之间针对电子的势垒决定。该问题已经在US2010/0084687A1中通过在肖特基栅极下面设置一掺氟的增强背势垒而得以解决。但是，这种方法存在会对器件的导通特性产生负面影响的缺点。
发明内容
本发明旨在提供一种13族氮化物异质结半导体器件，具有改善截止状态下漏电流行为的措施，同时限制这些措施对器件导通状态下行为的影响。
本发明还旨在提供一种制造这种半导体器件的方法。
根据本发明的第一方面，提供了一种半导体器件，包括：13族氮化物异质结，包括具有第一带隙的第一层和具有第二带隙的第二层，其中，第一层位于衬底和第二层之间；以及肖特基电极和另外的第一电极，分别电连接到异质结的不同区域，所述肖特基电极包括中心区域和边缘区域，其中，器件包括在肖特基电极下方仅位于边缘区域下方的导电势垒部分，用于局部增强肖特基电极的肖特基势垒。
已经发现，在器件的截止状态下漏电流主要源于栅极边缘(也被称为边缘效应)，即栅极的侧壁与电介质如钝化层相交之处，因为这是发生垂直电场累积之处。导电势垒部分的引入导致在栅极边缘处肖特基势垒增加，这确保了通过肖特基栅极的电流路径与该累积区在空间上分离，大大减少了器件的截止状态下的漏电流。
优选地，第一层包括GaN，第二层包括AlGaN。
在实施例中，该半导体器件进一步包括与肖特基电极相邻的电绝缘层，其中，导电势垒层部分具有位于肖特基电极的边缘区域下方的第一部分和位于电绝缘层的边缘区域下方的第二部分。例如，这增加了对器件工艺过程变化的容差。
优选地，第一部分具有50-200nm范围内的最小横向尺寸(该范围取决于工艺变化)，以确保在肖特基二极管的栅极区下面不存在边缘效应。
在实施例中，该半导体器件包括第二层上的覆盖层，如GaN层，其中，覆盖层包括限定导电势垒部分的改性部分。这样做的好处是可以提供改性部分而只需要很少的额外工艺步骤。
改性部分相对于覆盖层的其余部分可以具有增大的厚度，或者可以是覆盖层或第二层的化学改性部分，例如包括杂质如氟。
在备选实施例中，肖特基电极包括第二金属，而导电势垒部分包括不同于第二金属的第一金属。
该半导体器件可以是双端子器件，如肖特基二极管。备选地，该半导体器件还可以包括电连接到异质结一区域的另外的第二电极，其中，肖特基栅极位于另外的第一电极和另外的第二电极之间，例如在HEMT中。
根据本发明的另一方面，提供了一种制造这种半导体器件的方法，该方法包括：提供衬底，该衬底承载具有第一带隙的第一层和具有第二带隙的第二层，其中第一层位于衬底和第二层之间，第一层和第二层的界面限定异质结；在第二层中或在第二层上形成导电势垒层部分；以及在得到的结构上形成具有中心区域和边缘区域的肖特基电极，使得导电势垒部分在肖特基电极下方仅位于边缘区域的下方，用于局部增加肖特基电极的肖特基势垒。
如前所述，这降低了这种电子器件在截止状态下的漏电流，而不会显著改变导通状态的特性。
在实施例中，形成第二层的导电势垒层部分的步骤包括：在第二层上形成覆盖层，所述覆盖层包括导电势垒层部分。这使得以一种相对直接的方式形成导电势垒层部分。
例如，形成所述覆盖层的步骤可能包括：形成覆盖层的第一子层；在第一子层上形成蚀刻停止层；在蚀刻停止层上形成第二子层；使用蚀刻配方对第二子层构图以限定势垒层部分；以及去除蚀刻停止层的露出部分。
备选地，形成所述覆盖层或第二层的步骤可进一步包括对覆盖层或者第二层的选定部分进行化学改性以限定导电势垒层部分，例如通过在覆盖层或第二层中局部注入杂质如氟。
在另一实施例中，在第二层上形成势垒层部分的步骤包括：在第二层上沉积钝化层；对钝化层构图以在其中形成肖特基栅开口；使用第一金属层填充肖特基栅极开口；以及对第一金属构图以在肖特基栅开口中形成第一金属侧墙间隔部；其中，形成肖特基电极的步骤包括：在对第一金属构图后，在得到的结构上沉积第二金属层；以及对第二金属层构图。这也使得以相对直接的方式形成导电势垒层部分。
附图说明
参考附图，通过非限制示例对本发明的实施例进行更详细的描述，其中：
图1示意性地示出了已知半导体器件的一种方案；
图2示出了电子沿图1中线A-A’隧穿的电压相关势垒；
图3示出了电子沿图1中线B-B’隧穿的电压相关势垒；
图4示出了对半导体器件分别沿线A-A’和B-B’测量的漏电流行为。
图5示意性地示出了另一已知半导体器件的一种方案；
图6示出了图5的半导体器件在零偏置下的电压曲线；
图7(A)-(D)示意性地示出了根据本发明实施例的方法的一种方案；
图8示意性地示出了根据本发明实施例的半导体器件的一种方案；
图9(A)-(C)示意性地示出了根据本发明另一实施例的方法的一种方案；
图10示出了根据本发明实施例的半导体器件在栅极边缘处对隧穿距离的影响；
图11示出了根据本发明实施例的半导体器件在栅极边缘处对漏电流的影响；
图12(A)-(E)示意性地示出了根据本发明另一实施例的方法的一种方案。
具体实施方式
应该认识到，附图只是示意性而不是按比例绘制的。还应该认识到，贯穿附图相同的附图标记用来表示相同或相似的部件。
图1示意性地示出了现有技术半导体器件的一部分。硅衬底10包括GaN缓冲层10’，在GaN缓冲层10’上形成有外延生长的GaN层12和AlGaN势垒层14。GaN层12和AlGaN势垒层14限定了异质结，在它们的界面上可以形成2DEG 12’。GaN覆盖层16将Si3N4介电层18和肖特基栅极20从异质结分开。该半导体器件通常包括至少一个其他(欧姆)电极，用于在双端子器件的情况下形成肖特基二极管，或在三端子器件的情况下形成HMET，但为了清楚起见在图1中这些电极被略去。
该半导体器件通常具有导通状态和截止状态，其中，在导通状态下2DEG 12’在该器件的整个宽度上横向延伸，例如在HEMT的源极和漏极之间延伸，在截止状态下(负)偏置或栅极电压被施加到肖特基栅极用来中断肖特基栅极极20下方的2DEG 12’。这是图1所示的情况，其中2DEG 12’与肖特基栅极20的边缘即肖特基栅极20和介电层18之间的界面对准。在常通器件中，在没有栅极偏置的情况下2DEG 12’在器件的整个宽度上延伸。在常断器件中，在没有栅极偏置的情况下肖特基栅极20下方没有2DEG 12’。
图2和图3分别沿着图1中的线A-A’与B-B’示出了在两个不同的栅极电压Vg1和Vg2下，栅极偏置对肖特基栅极20和2DEG 12’之间的电子隧穿势垒的影响，其中Vg1>Vth，Vg2＜Vth，Vth是器件的阈值电压。欧姆接触上的偏置电压保持在0V。图2和图3的曲线适用于肖特基二极管以及HEMT。Vg1通常对应于器件的导通状态，Vg2通常对应于器件的截止状态。
对于Vg1，在肖特基栅极20下方仍然存在2DEG 12’，使得GaN半导体层12中导带最小值钉扎在电子的费米能级。相反，对于Vg2，在肖特基栅极20下不存在2DEG 12’，使得导电带最小值不再被钉扎。结果，一旦2DEG消失，即低于Vth，从肖特基栅极20底部边缘到势垒层14的隧穿距离不会随着反向肖特基电压的增加而显著的增加。
因此，肖特基栅极20下方远离边缘的漏电流密度在Vg>Vth时强烈增加，而Vth之下则保持相当恒定。这种行为在图4的左侧示意性示出。注意，图4中栅极电压和阈值电压是负的，而且垂直尺度是对数坐标。
沿着图1中的线B-B’观察到不同的行为。这种行为在图3中示出。对于Vg>Vth，例如对于Vg＝Vg1，隧穿距离对反向电压的依赖性是相同的。然而，对于Vg＜Vth，由于在金属肖特基栅极20边缘下方仍然存在2DEG12’，观察到不同的行为。
这说明对于Vg<Vth，该区域中导带最小值仍钉扎在费米能级，意味着在肖特基栅极20下方其边缘附近存在一过渡区域，其中导带最小值逐渐从其远离边缘处的值减小到半导体费米能级。结果，肖特基栅极20边缘附近(即沿线B-B’)的隧穿距离小于远离其边缘处(即沿线A-A’)的隧穿距离，因此，肖特基栅极20边缘附近的隧穿电流密度非常大，如图3中右侧所示，而且随着Vg的减小继续增大，如图4中右侧所示。这种边缘效应导致器件在截止状态下较大的漏电流。
例如，众所周知可以通过使用场板设计或者对肖特基栅极20的边缘进行整形来减小栅极边缘处的电场，如图5所示，其中，介电层18包括楔形部分18’，其延伸到肖特基栅极20的金属的下方。然而，从图5可以看出，在器件的截止状态下这仍然会使2DEG 12’与楔形部分18’的边缘对准，使得如上所述的从金属栅极到势垒层14的短隧穿距离引起的高漏电流仍然存在。这也在图6中演示，图6示出了器件中的电场仍然在肖特基栅极20和包括楔形部分18’的介电层18之间的边缘处具有最高密度。
本发明基于以下认识：通过局部增加肖特基栅极20边缘周围的隧穿势垒，可以降低截止状态下的漏电流，而不会显著影响半导体器件在导通状态时的性能。换句话说，本发明的目标是空间分离峰值电场和半导体器件在截止状态下的漏电流路径各自的位置。这通过使用(半)导电材料局部增加肖特基栅极边缘下方的肖特基势垒来实现，如上所述，绝缘材料因为无法在空间上将电场峰值的位置与漏电流的路径相分离而不适合。
图7示出了制造这种半导体器件的方法的第一示例性实施例。该方法在步骤(A)首先提供衬底110，如Si、SiC、Al2O3或任何其他合适的衬底，在衬底上存在由第一层112和第二层114形成的异质结。第一层112包括至少一个基于13族金属氮化物的层112，如外延生长的GaN层。可选地，缓冲层110’，如GaN层、AlN/GaN层等，可以位于衬底110和13族金属氮化物层112之间。
第一层112优选地包括GaN层，但应当理解，其他13族金属氮化物如AlN和InN也可以考虑。
异质结的第二层114通常限定势垒层114，如AlGaN层。在半导体器件的操作期间，2DEG通常在这些层之间的界面处形成，这本身是公知的。
市场上可以买到带有至少一个基于GaN的层112的衬底110；例如，同和电子材料公司(Dowa Electrics Materirals)供应具有外延生长在(111)硅上的以下叠层的衬底，从上到下依次为：约3nm的GaN、约20nm的AlxGa1-xN(0＜x＜1)、约1.5μm的GaN以及约3.3μm的GaN缓冲层。GaN缓冲层生长在(111)硅上。由于合适的衬底可以购买到，其制备不在本发明范围内，为简便起见不进行更详细的解释。
如步骤(B)所示，在下一步中将覆盖层116的第一覆盖子层，如GaN层，生长在第二层114上，接下来，在第一覆盖子层上形成蚀刻停止层122，例如AlN层，并在蚀刻停止层122上形成第二覆盖子层116’，例如第二GaN层。
可以对所得到的结构进行构图，例如使用诸如硬掩模或光刻掩模之类的已构图抗蚀层(未示出)来对上面的第二覆盖子层116’进行构图，构图终止于蚀刻停止层，之后可以移走掩模(如果有的话)以及刻蚀停止层122的露出部分，得到步骤(C)中所示的结构，其中覆盖层116包括两个凸起的部分124，即相比于覆盖层116的其余部分厚度增加的部分。在另一备选实施例中(未示出)，蚀刻停止层122并未从覆盖层116除去，但应当理解，这不是优选的实施例，因为在整个肖特基栅极宽度下方存在蚀刻停止层122会影响半导体器件导通特性。
随后，该半导体器件可以任何适当的方式来完成，例如在所得的结构上设置通过介电层118(如氮化硅层)电隔离的肖特基栅电极120和至少一个欧姆电极130(如漏电极)，使得肖特基栅电极120的边缘区域和介电层118的相邻部分形成在凸起部分124上，凸起部分124用作肖特基势垒增加部分来如前所述增大半导体器件的截止状态期间肖特基栅电极120和第二层114之间的隧穿距离。任何合适的导电材料都可用于肖特基栅极和欧姆栅极；例如Ni/Au的叠层可用作肖特基栅极，Ti/Al/Ti/Au叠层可用作一个或多个欧姆栅极。
应该认识到，可以设想与图7所示的方法不同的方法，而不脱离本发明的教导。例如，代替沉积由刻蚀停止层122分隔的两个沉积子层116和116’，可以沉积单个覆盖层116，例如GaN覆盖层，随后通过将其从凸起部分124之外的区域中完全或部分地刻蚀掉来对其进行构图，例如，使用干法或湿法刻蚀配方。在实施例中，下面的第二层114用作蚀刻停止层，例如在GaN覆盖层116和AlGaN势垒层114的情况下，在这种情况下，可以使用BCl3/SF6蚀刻配方，因为这已被Buttari等人在《HighSpeed Electronics and Systems》，卷14(3)，页756-761(2004)中证明为针对GaN具有较好的选择性。
在实施例中，肖特基势垒增加部分124的尺寸可以选择，如图8所示。具体地，肖特基势垒的增加部分124可包括位于肖特基栅电极120下方具有横向尺寸L1的第一部分和位于介电层118部分下方具有横向尺寸L2的第二部分。
横向尺寸L1应该足够大，使得在肖特基栅电极120下方在肖特基势垒增加部分124的边缘处不存在边缘效应。这在L1大于电场峰值的横向延伸时可以实现。这通常在L1最小值为50-200nm时实现，具体取决于工艺裕度。L1应尽可能的小使得肖特基栅电极120下方的有效二极管区域最大化。
横向尺寸L2选择为保证在考虑到工艺波动时肖特基栅电极120的边缘总是形成在肖特基势垒调整部分124上。L2应尽可能的小是重要的，因为该部分增加了半导体器件电阻。具体地，肖特基栅电极120边缘附近增加的势垒优选地不应导致常断状态，因为这会导致局部很高的表面电阻。这对于横向尺寸L2的部分是尤其危险的，因为该部分在介电层118部分下方的边缘如果离栅极边缘太远的话，则不能被肖特基栅电极120所控制。
图9示出了本发明方法的另一示例性实施例。在步骤(A)中提供衬底110，衬底110承载可选的缓冲层110’以及由第一层112与第二层114限定的异质结，这在对图7(A)的详细描述中更为详细地进行了讨论。在步骤(B)中，将掩模层沉积在所得到的结构上，随后对其构图来露出第二层114中将会与肖特基栅电极的边缘对准的区域。将杂质134如氟离子(F-)注入到第二层114的露出区域来局部增加肖特基栅电极和异质结(或者更具体地，2DEG)之间的肖特基势垒。
随后，该半导体器件可以任何适当的方式完成，通常包括在得到的结构上形成肖特基栅电极120和至少一个欧姆电极130如漏电极，如步骤(C)所示，其中，还可以存在介电层118如氮化硅钝化层，例如用来电隔离肖特基栅电极120与器件的一个或多个欧姆电极130。
可选地，可以在形成上述电极之前，在步骤(B)中得到的结构上形成覆盖层116，如GaN覆盖层。肖特基栅电极120的边缘位于第二层114中的杂质区域134上，杂质区134优选地遵循如图8及对其的详细描述中更为详细地解释的设计规则，即如图8所示具有横向尺寸L1的第一部分和横向尺寸L2的第二部分。
应理解，本领域技术人员将明白上述杂质注入策略的许多改型来形成肖特基势垒调整部分134。例如，本领域技术人员将立即明白氟杂质的合适替代。此外，在覆盖层116而不是第二层114中形成基于杂质的肖特基势垒增加部分134同样是可行的。
图10展示了氟杂质区134对沿图9的步骤(C)中线A-A’行进的电子(不会遇到注入的氟杂质134)以及沿肖特基栅极120的边缘附近的线B-B’行进的电子(会遇到注入的氟杂质134)的势垒的影响，其中在13nm的深度处氟浓度为8×10-12cm-2。从图中显而易见，由于氟离子注入，沿路径B-B’金属费米能级处的隧穿距离要大得多，因此清楚地表明在器件的截止状态下沿着这条路径的漏电流由于氟注入区134的存在而显著降低。
图11示出了对于L1＝L2＝75nm的氟杂质注入区134，在Vgs＝-7V且Vds从0到100V扫描的情况下，图1(深色线)和图9(C)(浅色线)的HEMT半导体器件在截止状态下沿线B-B’的漏电流的仿真(欧姆源接触未在这些附图中示出)。结果表明，由于在栅极边缘下方肖特基势垒增加部分的存在，漏电流减小至少两个数量级，即至少99％。这可以如下这样理解。如图1所示，2DEG区域12’通常终止在绝缘部分18和肖特基栅极20之间的边缘对准的位置处。相同的终止位置适用于例如图9(C)。然而，在图1中这个位置正好与峰值漏电流路径一致，而在图9(C)中由于肖特基势垒增加部分更高的肖特基势垒，峰值漏电流路径的位置已经偏移到肖特基势垒增加部分在栅极下方的边缘，因此降低了器件截止状态下的漏电流。
在本发明方法的另一实施例中，如图12所示，肖特基势垒增加部分被集成在肖特基栅电极120的设计中。
同前面一样，在步骤(A)中提供衬底110，衬底110承载可选的缓冲层110’以及由第一层112与第二层114限定的异质结，这在对图7(A)的详细描述中更为详细地进行了讨论。杂质区142如源极和漏极杂质区可以形成在第二层114中。覆盖层(未示出)如GaN覆盖层可以形成在第二层114上，如之前结合图7和图9所述。将介电层118如氮化硅层设置在第二层114上(如果存在覆盖层，则在覆盖层上)。介电层118包括沟槽118’，肖特基栅电极将形成于沟槽118’中。这些对于本领域技术人员而言是常规的工艺步骤，仅为简便起见将不会进一步详细解释。
在步骤(B)中，将第一金属146沉积在得到的结构上，随后将其暴露于各向异性的蚀刻配方，以在介电层118的沟槽118’中形成侧墙间隔部148，获得如步骤(C)所示的结构。第一金属146通常选择为具有比用于肖特基栅极的金属高的功函数。接下来，沉积肖特基栅电极金属120，例如Ni/Au叠层或一种或多种其他合适的金属，如步骤(D)所示，之后在栅电极金属120上形成栅线条抗蚀剂150并对其构图，之后可以使用合适的湿法或干法蚀刻配方形成肖特基栅电极120，得到步骤(E)的结构。该半导体器件可通过其他常规步骤例如去除栅线条抗蚀剂150以及接下来形成源极和漏极接触来完成。
根据本发明上述实施例，所完成的半导体器件可以是三端子器件，如肖特基栅电极120处于分别连接源极和漏极区的两个欧姆接触之间的HEMT。其他的端子布局当然同样是可行的。如前所述，根据本发明上述实施例完成的半导体器件是双端子器件如肖特基二极管同样是可行的。
本发明的一个或多个半导体器件可以包括在集成电路中。另外，本发明的半导体器件可以是分立的半导体器件。
应当指出，上述实施例只是说明而不是对本发明的限制，本领域技术人员在不背离所附权利要求的范围的情况下能够设计许多可供选择的实施方案。在权利要求中，置于括号内的任何附图标记不得解释为对权利要求的限制。词语“包括”不排除权利要求中所列元素或步骤之外的其他元素或步骤的存在。元素之前的词语“一”或“一个”不排除多个这样元素的存在。本发明可以通过包括若干不同元件的硬件来实现。在列举若干装置的设备权利要求中，这些装置中的一些可以由同一硬件实施。在相互不同的从属权利要求中记载某些措施的事实并不表明这些措施的组合不能被有利地使用。

Claims (13)

1.一种半导体器件，包括：
13族氮化物异质结，包括具有第一带隙的第一层和具有第二带隙的第二层，其中第一层位于衬底和第二层之间；以及
肖特基电极和另外的第一电极，分别电连接到异质结不同的区域，所述肖特基电极包括中心区域和边缘区域，其中，该器件包括在所述肖特基电极下方仅位于边缘区域下方的导电势垒部分，用于局部增加肖特基电极的肖特基势垒；
第二层上的覆盖层，其中，覆盖层包括改性部分，所述改性部分限定了所述导电势垒部分。
2.如权利要求1所述的半导体器件，其中，第一层包括GaN，第二层包括AlGaN。
3.如权利要求1或2所述的半导体器件，还包括与肖特基电极相邻的电绝缘层，其中，导电势垒层部分具有位于肖特基电极的边缘区域下方的第一部分和位于电绝缘层的边缘区域下方的第二部分。
4.如权利要求3所述的半导体器件，其中，第一部分具有50-200nm范围内的最小横向尺寸。
5.如权利要求1所述的半导体器件，其中，覆盖层包括氮化镓。
6.如权利要求1所述的半导体器件，其中，改性部分相比覆盖层其余部分具有增大的厚度。
7.如权利要求1所述的半导体器件，其中，改性部分是覆盖层和第二层中至少一个的化学改性部分。
8.如权利要求1所述的半导体器件，其中，肖特基电极包括第二金属，并且导电势垒部分包括不同于第二金属的第一金属。
9.如权利要求1所述的半导体器件，还包括电连接到异质结一区域的另外的第二电极，其中，肖特基电极位于所述另外的第一电极和所述另外的第二电极之间。
10.一种制造如权利要求1到9中任一项所述的半导体器件的方法，所述方法包括：
提供衬底，该衬底承载具有第一带隙的第一层和具有第二带隙的第二层，其中，第一层位于衬底和第二层之间，第一层和第二层之间的界面限定异质结；
在第二层中或在第二层上形成导电势垒层部分，包括：在第二层上形成覆盖层，所述覆盖层包括导电势垒层部分；以及
在得到的结构上形成具有中心区域和边缘区域的肖特基电极，使得导电势垒部分在所述肖特基电极下方仅位于边缘区域的下方，用于局部增加肖特基电极的肖特基势垒。
11.如权利要求10所述的方法，其中，形成所述覆盖层的步骤包括：
形成覆盖层的第一子层；
在第一子层上形成蚀刻停止层；
在蚀刻停止层上形成第二子层；
使用蚀刻配方对第二子层构图以限定势垒层部分；以及
去除蚀刻停止层的露出部分。
12.如权利要求10所述的方法，其中，形成所述覆盖层或第二层的步骤进一步包括对覆盖层或第二层的选定部分进行化学改性以限定导电势垒层部分。
13.如权利要求10所述的方法，其中，在第二层上形成导电势垒层部分的步骤包括：
在第二层上沉积钝化层；
对钝化层构图以在其中形成肖特基栅开口；
使用第一金属填充肖特基栅开口；以及
对第一金属构图以在肖特基栅开口中形成第一金属侧墙间隔部；以及
其中，形成肖特基电极的步骤包括：
在对第一金属构图后，在得到的结构上沉积第二金属层；以及
对第二金属层构图。
CN201310184881.2A 2012-05-22 2013-05-17 异质结半导体器件及其制造方法 Active CN103426914B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
EP12168884.0A EP2667415B1 (en) 2012-05-22 2012-05-22 Heterojunction semiconductor device and manufacturing method
EP12168884.0 2012-05-22

Publications (2)

Publication Number Publication Date
CN103426914A CN103426914A (zh) 2013-12-04
CN103426914B true CN103426914B (zh) 2016-12-28

Family

ID=46197040

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201310184881.2A Active CN103426914B (zh) 2012-05-22 2013-05-17 异质结半导体器件及其制造方法

Country Status (3)

Country Link
US (2) US9064847B2 (zh)
EP (1) EP2667415B1 (zh)
CN (1) CN103426914B (zh)

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2014024310A1 (ja) * 2012-08-10 2014-02-13 日本碍子株式会社 半導体素子、ｈｅｍｔ素子、および半導体素子の製造方法
EP2747143A1 (en) * 2012-12-19 2014-06-25 Nxp B.V. GaN HEMTs and GaN diodes
US9385001B1 (en) * 2015-03-17 2016-07-05 Toshiba Corporation Self-aligned ITO gate electrode for GaN HEMT device
JP6461063B2 (ja) * 2016-09-28 2019-01-30 トヨタ自動車株式会社 半導体装置とその製造方法
US11508821B2 (en) 2017-05-12 2022-11-22 Analog Devices, Inc. Gallium nitride device for high frequency and high power applications
US20190148498A1 (en) * 2017-11-13 2019-05-16 Win Semiconductors Corp. Passivation Structure For GaN Field Effect Transistor
CN112368843A (zh) 2018-07-06 2021-02-12 美国亚德诺半导体公司 具有后场板的复合器件
CN109285774B (zh) * 2018-09-12 2023-03-24 江苏能华微电子科技发展有限公司 一种基于氮化镓的结势垒肖特基二极管及其形成方法
IT201800011065A1 (it) * 2018-12-13 2020-06-13 St Microelectronics Srl Transistore hemt includente una regione di porta perfezionata e relativo procedimento di fabbricazione
CN109841677A (zh) * 2019-03-28 2019-06-04 英诺赛科（珠海）科技有限公司 高电子迁移率晶体管及其制造方法
CN110808279A (zh) * 2019-11-12 2020-02-18 西安电子科技大学 基于F离子保护环结构的AlGaN/GaN肖特基势垒二极管及制作方法
CN111192926B (zh) * 2020-01-07 2021-09-03 中国电子科技集团公司第十三研究所 氧化镓肖特基二极管及其制备方法
US11721736B2 (en) 2021-02-10 2023-08-08 Semiconductor Components Industries, Llc Electronic device including a gate structure and a process of forming the same
CN113851527A (zh) * 2021-09-24 2021-12-28 中山大学 一种基于超薄异质结的半通孔肖特基二极管及其制备方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101969071A (zh) * 2009-07-27 2011-02-09 香港科技大学 具有混合电极的晶体管与整流器及其制造方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4398780B2 (ja) * 2004-04-30 2010-01-13 古河電気工業株式会社 ＧａＮ系半導体装置
JP4327114B2 (ja) * 2005-02-28 2009-09-09 新日本無線株式会社 窒化物半導体装置
JP2006279032A (ja) * 2005-03-02 2006-10-12 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
US8114717B2 (en) * 2005-11-15 2012-02-14 The Regents Of The University Of California Methods to shape the electric field in electron devices, passivate dislocations and point defects, and enhance the luminescence efficiency of optical devices
WO2007077666A1 (ja) * 2005-12-28 2007-07-12 Nec Corporation 電界効果トランジスタ、ならびに、該電界効果トランジスタの作製に供される多層エピタキシャル膜
JP2009060065A (ja) * 2007-09-04 2009-03-19 New Japan Radio Co Ltd 窒化物半導体装置
JP5416399B2 (ja) * 2008-02-13 2014-02-12 株式会社東芝 半導体装置
US20100084687A1 (en) 2008-10-03 2010-04-08 The Hong Kong University Of Science And Technology Aluminum gallium nitride/gallium nitride high electron mobility transistors
US7842974B2 (en) * 2009-02-18 2010-11-30 Alpha & Omega Semiconductor, Inc. Gallium nitride heterojunction schottky diode
JP5625338B2 (ja) * 2009-11-30 2014-11-19 日亜化学工業株式会社 電界効果トランジスタ
US9299821B2 (en) 2010-06-23 2016-03-29 Cornell University Gated III-V semiconductor structure and method
WO2012053071A1 (ja) * 2010-10-20 2012-04-26 富士通株式会社 半導体装置及びその製造方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101969071A (zh) * 2009-07-27 2011-02-09 香港科技大学 具有混合电极的晶体管与整流器及其制造方法

Also Published As

Publication number Publication date
US9349819B2 (en) 2016-05-24
US9064847B2 (en) 2015-06-23
EP2667415B1 (en) 2021-02-17
US20160020296A1 (en) 2016-01-21
EP2667415A1 (en) 2013-11-27
US20130320400A1 (en) 2013-12-05
CN103426914A (zh) 2013-12-04

Similar Documents

Publication Publication Date Title
CN103426914B (zh) 异质结半导体器件及其制造方法
US10446542B1 (en) GaN structures
CN108807527B (zh) 具有栅极堆叠中的隧道二极管的iiia族氮化物hemt
EP2793255B1 (en) Manufacturing method of a semiconductor device comprising a schottky diode and a high electron mobility transistor
US8716141B2 (en) Electrode configurations for semiconductor devices
US10043896B2 (en) III-Nitride transistor including a III-N depleting layer
US9171730B2 (en) Electrodes for semiconductor devices and methods of forming the same
CN103887334B (zh) GaN高电子迁移率晶体管和GaN二极管
JP2007329350A (ja) 半導体装置
WO2013020051A1 (en) Method and system for a gan vertical jfet utilizing a regrown channel
US9391187B2 (en) Semiconductor heterojunction device
US9029210B2 (en) GaN vertical superjunction device structures and fabrication methods
US9391179B2 (en) Vertical GaN JFET with low gate-drain capacitance and high gate-source capacitance
US9269793B2 (en) Method and system for a gallium nitride self-aligned vertical MESFET
JP5364760B2 (ja) 半導体装置

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C41 Transfer of patent application or patent right or utility model
TA01 Transfer of patent application right

Effective date of registration: 20160912

Address after: Holland Ian Deho Finn

Applicant after: Naizhiya Co., Ltd.

Address before: Holland Ian Deho Finn

Applicant before: Koninkl Philips Electronics NV

C14 Grant of patent or utility model
GR01 Patent grant
CP03 "change of name, title or address"
CP03 "change of name, title or address"

Address after: Nijmegen

Patentee after: Yasuyo Co. Ltd.

Address before: Holland Ian Deho Finn

Patentee before: Naizhiya Co., Ltd.