JPH02119146A

JPH02119146A - 半導体装置

Info

Publication number: JPH02119146A
Application number: JP27229988A
Authority: JP
Inventors: Akira Ishibashi; 晃石橋; Kenji Funato; 健次船戸; Yoshifumi Mori; 森　芳文
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1988-10-28
Filing date: 1988-10-28
Publication date: 1990-05-07
Anticipated expiration: 2013-11-11
Also published as: JP2822400B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、ゲート電極の近傍に形成される空乏層により
キャリアを制御する半導体装置に関する。

〔発明の概要〕

本発明の第１の発明は、ゲート電極の近傍に形成される
空乏層によりキャリアを制御する半導体装置において、
チャネル深さをＤ、ゲート長をＬ９とするとき２≦Ｌ、
／Ｄ＜５である。これによって、与えられたチャネル深
さに対してほぼ最大のトランスコンダクタンスを得るこ
とができる。

本発明の第２の発明は、互いに隣接して配置された複数
のゲート電極を有し、上記ゲート電極の近傍に形成され
る空乏層によりキャリアを制御する半導体装置において
、上記ゲート電極間の距離をＤ′、ゲート長をＬ９とす
るときｌ≦Ｌ、　／Ｄ　’く５／２である。これによっ
て、与えられたゲート電極間距離に対してほぼ最大のト
ランスコンダクタンスを得ることができる。

〔従来の技術〕

近年、２次元電子ガス（２ＤＥＣ）の高移動度を利用し
た高電子移動度トランジスタ（以下、ＨｌＦＥＴと呼ぶ
）が商品化されている。このｌｌＦＥＴは、ＧａＡｓ／
＾１．　Ｇａ、、　Ａｓヘテロ接合界面に゛形成される
２０ＥＧをチャネルとして用いるもので、チャネル深さ
（−ＡＩＸ　Ｇａ＋−Ｘ　Ａｓ層の厚さ＋２ＤＥＣの平
均厚さ）は約５００皮取度である。

ところで、現在開発途上にある最先端の超ＬＳＩでも配
線の設計ルールは０．２５ｐｍ程度であるので、そのゲ
ート長も０．２５ａｍ程度である。

従って、従来のＨＩＦＥＴにおいては、ゲート長をＬｇ
、チャネル深さをＤとするとり、／Ｄ＞５であると言ってよい。

〔発明が解決しようとする課題〕、将来、配線ルールがより小さくなって１００人のオーダ
ーになると、ゲート長し、も１００人のオーダーになる
。この場合には、チャネル深さＤが約５００皮取度とす
ると、Ｌ、／Ｄ＜１となる。

ところで、ゲート長し、が小さいほど大きなトランスコ
ンダクタンスｇ、が得られ、特性が向上するというのが
従来の理論から予想されるところである。しかし、本発
明者の検討によれば、ゲート長し、か小さくなってり、
／Ｄ≦１となると、ゲート電極に印加する電圧によって
チャネルを有効に閉じることが困難となり、かえってト
ランスコンダクタンスｇ、が低下して特性の劣化を招い
てしまう。

本発明の目的は、特にゲート長し、が小さ、い場合に、
与えられたチャネル深さに対してほぼ最大のトランスコ
ンダクタンスを得ることができる半導体装置を提供する
ことにある。

本発明の他の目的は、複数のゲート電極を有する場合に
、与えられた電極間距離に対してほぼ最大のトランスコ
ンダクタンスを得ることができる半導体装置を提供する
ことにある。

〔課題を解決するための手段〕

第１図は、ＧａＡｓ／Ａｌｘ　Ｇａ、−、Ａｓ　　ＨＩ
　Ｆ　Ｅ　Ｔのトランスコンダクタンスｇ、とゲート長
り、との間の関係を示し、本発明者による測定結果であ
る。

第１図において、実線の曲線は、Ｄｒｕｍｍｏｎｄ、　
Ｗｏｒｋｏｃｓ　Ｌｅｅ及び５ｈｕｒ　（ＩＥＥＥ　Ｅ
ｌｅｃｔｒｏｎ　Ｄｅｖｉｃｅ　Ｌｅｔｔｅｒｓ＊、　
Ｖｏｌ、ＥＤＬ−３，Ｎｏ、１１．　ｐ、’３３８．１
９８２）並びに５ｃｈｕｂｅｒｔ、　Ｐｉｓｃｈｅｒ及
びＰｌｏｏｇ　（１８１！ＩＥ　Ｔｒａｎｓａｃｔｉｏ
ｎｓ　。

ｎ　ＩＥｌｅｃｔｒｏｎ　Ｄｅｖｉｃｅｓ、　Ｖｏｌ、
ＨＤ−３３＋　Ｎｏ、５＋　ｐ、６２５＋１９８６）に
よる理論曲線を示し、破線の曲線は、ＤａＳ及びＲｏｓ
ｚａｋ　（Ｓｏｌｉｄ　５ｔａｔｅ　Ｅｌｅｃｔｒｏｎ
ｉｃｓ、　Ｖｏｌ、２８、　Ｎｏ、１０．　ｐ、９９７
　）による理論曲線を示す、ただし、・電子の移動度μ
ｍ５０００ｃｉｌｌ／　Ｖ−ｓ　、電子の飽和速度Ｖ、
＝１．５Ｘ１０’　ａｍ／Ｓ、２ＤＥＧの濃度Ｎ５−１
ｘｔＯ’鵞１−意、Ｄ−６００人、ゲート電圧Ｖ　＊　
−１である。

第１図かられかるように、Ｌ、−３０（約２００ｎｍ）
付近でｇ、は最大となる一Ｌ＊＞３０では、Ｌ、が小さ
いはどｇ、は大きくなる。ところが、Ｌ、＜３Ｄでは、
Ｌ、が小さくなるとｇ、はかえって小さくなってしまう
、これは、ゲート長し、が小さくなると、ゲート電極の
近傍に形成される空乏層はこのゲート電極を中心とする
円弧状となり、ゲート電極とチャネルとの間に平行平板
近似が成り立たなくなる結果、ゲート電圧によりチャネ
ルを有効に閉じることが困難になることによると考えら
れる。

Ｌ、≦３Ｄで、Ｌ、が小さくなるとｇ、が小さくなるの
は上述の通りであるが、第１図より、Ｌ。

が約１２０ｎｍから３００ｎｍの範囲、すなわち２≦Ｌ
、／Ｄ＜５の範囲では、２００ｍ５／ＩＩｆｉ以上の大
きなトランスコンダクタンスｇ、が得られる。第１図は
Ｄ−６００人の場合のデータであるが、このことはＤの
値が６００人と異なる場合でも言えることである。

本発明は、以上の検討に基づいてなされたものである。

すなわち、本発明の第１の発明は、ゲート電極（６）の
近傍に形成される空乏層によりキャリアを制御する半導
体装置において、チャネル深さをＤ１ゲート長をＬ９と
するとき２≦Ｌ＝　／Ｄ＜５である。

ここで、Ｌ、／Ｄ〜３であるのが最も好ましい。

本発明の第２の発明は、互いに隣接して配置された複数
のゲート電極（６）を有し、ゲート電極（６）の近傍に
形成される空乏層によりキャリアを制御する半導体装置
において、ゲート電極（６）間の距離をＤ′、ゲート長
をＬ９とするとき１≦Ｌ、／Ｄ′＜５／２である。

ここで、“Ｌ、　／Ｄ　’〜３／２であるのが最も好ま
しい。

〔作用〕

第１の発明によれば、２≦Ｌ、／Ｄ＜５の場合には、ゲ
ート電極（６）とチャネルとの間に平行平板近似が成り
立ち、ゲート電圧によりチャネルを有効に閉じることが
できる。このため、ゲート長しｇが１００人のオーダー
になっても、与えられたチャネル深さＤに対してほぼ最
大のトランスコンダクタンスを得ることができる。

第２の発明によれば、複数のゲート電極（６）が互いに
隣接して配置されている場合には、隣接するゲート電極
（６）間の領域には両側から空乏層が伸びるので、この
場合には第１の発明における２≦Ｌ、／Ｄ＜５の式のＤ
の代わりにＤ′／２を入れた式、すなわち１≦Ｌ、／Ｄ
′＜５／２が成立するときに、与えられた電極間距離Ｄ
′に対してほぼ最大のトランスコンダクタンスを得るこ
とができる。

［実施例］以下、本発明の実施例について図面を参照しながら説明
する。なお、実施例の企図において同一機能を有する部
分には同一の符号を付す。

災旌■土第２図は本発明の実施例ＩによるＧａＡｓ　／＾１８Ｇ
ａ＋−ｘ　Ａｓ　　ＨＩ　Ｆ　ＥＴを示す。

第２図に示すように、この実施例ＩによるＨＩＦＥＴに
おいては、半絶縁性ＧａＡｓ基板１の上に例えば数千人
程度の厚さの半絶縁性ＧａＡｓＪｉ２が形成され、この
半絶縁性ＧａＡｓ層２の上に例えば１００人程皮取厚さ
のＡＩ、　Ｇａｐ−、Ａｓ層３が形成されている。この
ＡｌｘＧａ、−、Ａｓ層層中中は２層のデイラック−デ
ルタドープ層（２次元的な広がりを持った単原子層の不
純物ドープ層であり、以下、δドープ層と呼ぶ）４．５
が形成されている。これらのδドープ層４．５の不純物
としては例えばシリコン（Ｓｉ）のようなドナー不純物
が用いられる。この場合、上層のδドープＮ４の深さｄ
、はデバイ（Ｄｅｂｙｅ）長と同程度もしくはそれ以下
の深さに選ばれる。デバイ長をｄで表すとｄ＝Ｆ７Ｙ７７〒Ｘである。ここで、εは半導体（ここではＡＩ！Ｇａ、−
ＸＡｓ層）の誘電率、ｋはボルツマン定数、Ｔは絶対温
度、ｑは単位電荷（電子電荷の絶対値）、Ｎはδドープ
層の不純物濃度である。このデバイ長ｄは、例えばδド
ープ層中の不純物がドナー不純物であるとすると、この
δドープ層の位置を中心として形成される２ＤＥＧの厚
さを示すものであり、その典型的な値は数十人である。

ｄ、は具体的には例えば１０人程度に選ばれ、従って上
層のδドープ層４はＡＩ、　Ｇａ、−ＸＡｓ層３の表面
近傍に形成されている。また、下層のδドープ層５の深
さｄ２は例えば３０人程度に選ばれる。

この実施例においては、上層のδドープ層４から供給さ
れる電子によりＡ１．　Ｇａｐ−ｇ　Ａｓ層３の表面準
位がほぼ完全に満たされるため、下層のδドープ層５か
ら半絶縁性ＧａＡｓ層２に供給される電子により、この
ＡＩＸ　Ｇａｐ−、ＡｓＪｉ　３と半絶縁性ＧａＡｓ層
２とのへテロ接合界面における半絶縁性ＧａＡｓ層２側
に２ＤＥＣを有効に形成することができる。

上述のＡＩＸ　Ｇａｐ−ＸＡｓ層３の上には、ショット
キーゲート電極６が形成されている。このショットキー
ゲート電極６は、例えばタングステン（Ｗ）のような金
属から成る。また、符号７．８はそれぞれソース及びド
レインを示す、これらのソース７及びドレイン８は、例
えばＡｕＧｅ／Ｎｉのようなオーミック金属の膜をＡｌ
ｘ　Ｇａ、−ＸＡｓ層３の上に形成した後、熱処理を行
うことによりこのＡｕＧｅ／Ｎｉを＾１１１　ｃａｌ−
Ｘ　Ａｓ層３及び半絶縁性ＧａＡｓＪｉ２と合金化する
ことにより形成されたものである。

第３図はこの実施例ＩによるＨＩＦＥＴのエネルギーバ
ンド構造を示す、第３図に示すように、このＨＩＦＥＴ
においては、半絶縁性ＧａＡｓ層２とＡＩＪＩ　Ｇａｒ
−ｘ　Ａｓ層３とのへテロ接合界面における半絶縁性Ｇ
ａＡｓ層２側に２ＤＥＣが形成され、この２ＤＥＣがチ
ャネルとなる。

この実施例■においては、ショットキーゲート電極２０
の幅、すなわちゲート長り、はり、　／Ｄ〜３になるよ
うに選ばれている０例えば、ＡＩ。

Ｇａｒ−ｘ　Ａｓ層３の厚さが約１００皮取度とすると
、チャネル深さＤは約２００皮取度となるので、Ｌ。

は約６００人に選ばれる。

次に、上述のように構成されたＨＩＦＥＴの製造方法の
一例について説明する。

第２図に示すように、まず半絶縁性ＧａＡｓ基板ｌの上
に例えば分子線エピタキシー（ＭＢＥ）法により半絶縁
性ＧａＡｓ層２をエピタキシャル成長させる０次に、こ
の半絶縁性ＧａＡｓ層２上に例えば同じ＜ＭＢＥ法によ
りＡｌｇ　Ｇａｒ−ｘ　Ａｓ層３をエピタキシャル成長
させる。この場合、途中で成長を一旦中断し、例えばＳ
ｉのようなドナー不純物を単原子層エピタキシャル成長
させ、これによって下層のδビー１層５を形成する６次
に、このδビー１層５の上に再びＡ１．　Ｇａｐ−、Ａ
ｓ層を例えば２０人程度成長させた後、その上に上層の
δドープ層４を形成する。この後、このδドープ層４の
上に再びＡＩ。

Ｇａｌ−１ｌＡｓ層を例えば１０人程度の厚さだけ成長
させて目的とする厚さのＡ１．　Ｇａ、、　Ａｓ層３を
得る。

次に、例えばＡｕＧｅ／Ｎｉ膜を例えば蒸着法により全
面に形成し、これをエツチングにより所定形状にパター
ンニングした後、熱処理を行うことによりこのＡｕＧｅ
／Ｎｉ膜とＡ１．　Ｇａ、−、ＡｓＭ　３及び半絶縁性
ＧａＡｓ層２とを合金化してソース７及びドレイン８を
形成する０次に、Ａｌｘ　Ｇａ、−、Ａｓ層３の上に例
えばスパッタ法や蒸着法により例えばＷのような金属膜
を形成する。この後、図示省略した電子ビーム照射装置
の高真空に排気された試料室内に例えばアルキルナフタ
レンのような原料ガスを導入し、この試料室内において
この原料ガス雰囲気中で上記金属膜にビーム径を細く絞
った電子ビームラ所定ハターンで照射する。この電子ビ
ームの加速電圧は例えば６ｋＶ程度であり、ビーム電流
は例えば２０μＡ程度である。また、上記原料ガス雰囲
気の圧力は例えば１０−５〜１０−”Ｔｏｒｒであり、
標準的には１０−’Ｔｏｒｒである。この電子ビームの
照射により上記原料ガスが分解して非晶質炭化水素系の
物質が上記金属膜上に生成し、これによってこの生成物
質から成る極微細幅のレジストが形成される。このレジ
ストは優れた耐ドライエツチング性を有する。

次に、このレジストをマスクとして上記金属膜を例えば
反応性イオンエツチング（ＲＩＥ）法により基板表面と
垂直方向に異方性エツチングして、第２図に示すような
極微細幅のショットキーゲート電極６を形成する。この
後、レジストをエツチング除去する。これによって、第
２図に示すように、目的とするＨ　Ｉ　ＦＥＴが完成さ
れる。

この実施例■によれば、与えられたチャネル深さＤに対
して最大のトランスコンダクタンスｇ、。

を得ることができる。

１旌ｍ第４図は本発明の実施例■を示す、この実施例■は、半
絶縁性ＧａＡｓ層２とＡ１．　Ｇａ、、　Ａｓ層３との
積層順序が実施例Ｉと逆であるいわゆる逆ＨＩＦＥＴに
本発明を適用した実施例である。

第４図に示すように、この実施例■によるＧａＡｓ／Ａ
ｌＸＧａ＋−ｘ　Ａｓ　　ＨＩ　Ｆ　Ｅ　Ｔにおいては
、半絶縁性ＧａＡｓ基板１の上にＡ１．　Ｇａｒ−ｘ　
Ａｓ層３が形成され、このＡ１．　Ｇａ、、　Ａｓ１ｉ
３の上に半絶縁性ＧａＡｓ層２が形成されている。この
半絶縁性ＧａＡｓ層２中には、表面からデバイ長ｄと同
程度もしく↓よそれ以下の深さ、例えば表面からｌＯ人
程度の深さの所にδドープ層４が形成されている。また
、ＡＩＸ　Ｇａｒ　−５ｔＡｓ層３中には、このＡ１．
　Ｇａ、−８Ａｓ層３と半絶縁性ＧａＡｓ層２とのへテ
ロ接合界面に比較的近い所にδビー１層５が形成されて
いる。このδビー１層５は具体的には例えば半絶縁性Ｇ
ａＡｓ層２の表面から測って１００人程皮取深さの所に
形成される。

第５図はこの実施例■によるＨＩＦＥＴのエネルギーバ
ンド構造を示す。第５図に示すように、この実施例■に
おいては、ＡＩＸ　Ｇａ１−ｘ　ＡｓＮ３中のδビー１
層５から半絶縁性ＧａＡｓ層２に供給される電子により
このＡ１．　Ｇａ１−、Ａｓ層３と半絶縁性ＧａＡｓ層
２とのへテロ接合界面における半絶縁性ＧａＡｓ層２側
に２ＤＥＣ，が形成され、これがチャネルとなる。

この実施例■においては、ゲート長し、は、実施例■と
同様にり、／Ｄ〜３になるように選ばれている０例えば
、δドープ層５の深さが半絶縁性ＧａＡｓ層２の表面か
ら測って１００λ程度とすると、チャネル深さＤも約１
００皮取度となるので、Ｌ、は約３００人に選ばれる。

この実施例■によるＨＩＦＥＴの製造方法は、ＡＩＸ　
Ｇａｔ−Ｘ　Ａｓ１ｉ３の成長の途中でδドープ層５を
形成し、半絶縁性ＧａＡｓ層２の成長の途中でδドープ
Ｎ４を形成することを除いて実施例ＩによるＨＩＦＥＴ
の製造方法と同様であるので、説明を省略する。

この実施例■によっても、実施例■と同様に、与えられ
たチャネル深さＤに対して最大のトランスコンダクタン
スｇ、を得ることができる。さらに、この実施例■によ
れば、半絶縁性ＧａＡｓ基板ｌ側への電子のしみだしが
ＡＩＸ　Ｇａｐ−ｇ　Ａｓ層３により防止されるので、
チャネル深さＤを小さくすることができるという利点も
ある。

１旌１ｊＬ第６図は本発明の実施例■を示す。

上述の実施例■においては２ＤＥＣの電子供給源として
δドープ層５が用いられたのに対し、この実施例■にお
いては、第６図に示すように、ＡｌＸＧａｌ−、Ａｓ層
３中に例えばＳｉのようなドナー不純物をドープするこ
とにより形成された不純物ドープ層３ａが２ＤＥＣの電
子供給源となっている。

この実施例■においても、ゲート長し、は、実施例■、
■と同様にり、／Ｄ〜３になるように選ばれているａＬ
ｇは具体的には例えば約３００人に選ばれる。

第７図はこの実施例■による）ＩＩＦＥＴのエネルギー
バンド構造を示す。第７図に示すように、この実施例■
においては、Ａ１．　Ｇａ、−１ＩＡｓ層３中の不純物
ドープ層３ａから半絶縁性ＧａＡｓ層２に供給される電
子によりこのＡ１．　Ｇａｐ、　Ａｓ層３と半絶縁性Ｇ
ａＡｓＪｉｊ２とのへテロ接合界面における半絶縁性Ｇ
ａＡｓ層２側に２ＤＥＣが形成され、これがチャネルと
なる。

この実施例■によっても、実施例１、■と同様に、与え
られたチャネル深さＤに対して最大のトランスコンダク
タンスｇ、を得ることができる。

裏胤炎■ 第８図は本発明の実施例■を示す、この実施例■は複数
のゲート電極を有するＦＥＴに本発明を適用した実施例
である。

第８図に示すように、この実施例■においては、例えば
ｎ型のＧａＡｓ基板９中にその表面に対して垂直に複数
のショットキーゲート電極６が埋め込まれている。この
場合、ゲート長り、は隣接するショットキーゲート電極
６間の距ＭＤ′に対し、Ｌ、／Ｄ″〜３／２となるよう
に選ばれている。

この実施例■によれば、与えられた電極間距離Ｄ′に対
して最大のトランスコンダクタンスｇ。

を得ることができる。さらに、シぢ一トチャネル効果を
ほぼ完全に防止することができるという利点もある。

以上、本発明の実施例につき具体的に説明したが、本発
明は、上述の実施例に限定されるものではなく、本発明
の技術的思想に基づく各種の変形が可能である。

例えば、ショットキーゲート電極６の材料としては、Ｗ
以外の材料、例えばタングステンシリサイド（ＷＳｔ、
　）や白金（ｐｔ）を用いることも可能である。また、
上述の実施例においては、ＧａＡｓ基板９中　Ｇａｐ−
ｇ　Ａｓ　　ＨＴ　Ｆ　Ｅ　Ｔに本発明を適用した場合
について説明したが、本発明は、ＧａＡｓ／Ａ１．　Ｇ
ａ１−ｘ　Ａｓ以外の半導体へテロ接合を用いた）ＩＩ
ＦＥＴに適用することも可能である。さらに、本発明は
、例えばＧａＡｓ　　ＭＥＳＦＥＴやＪＦＥＴに適用す
ることも可能である。

〔発明の効果］以上述べたように、本発明の第１の発明による半導体装
置によれば、２≦Ｌ、／Ｄ＜５であるので、与えられた
チャネル深さに対してほぼ最大のトランスコンダクタン
スを得ることができる。

また、本発明の第２の発明によれば、１≦Ｌ。

／Ｄ′＜５／２であるので、与えられた電極間距離に対
してほぼ最大のトランスコンダクタンスを得ることがで
きる。

【図面の簡単な説明】

第１図はＧａＡｓ／Ａ１．　Ｇａ、ＸＡｓ　　ＨＩ　Ｆ
　Ｅ　Ｔのトランスコンダクタンスｇ１とゲニト長Ｌｓ
との関係を示すグラフ、第２図は本発明の実施例Ｉによ
るＧａＡｓ／Ａ１．　Ｇａｐ−、八ｓ　　ＨＩＦＥＴを
示す断面図、第３図は第２図に示すＧａＡｓ／Ａ１．　
Ｇａ、−１ｌＡｓ　　ＨｌＦＥＴのエネルギーバンド構
造を示すエネルギーバンド図、第４図は本発明の実施例
■によるＧａＡｓ／Ａ１．　Ｇａ１．　Ａｓ　　ＨＩ　
Ｆ　ＥＴを示す断面図、第５図は第４図に示すＧａＡｓ
／Ａ１．　Ｇａ、−、Ａｓ　　）ＩＩＦＥＴのエネルギ
ーバンド構造を示すエネルギーバンド図、第６図は本発
明の実施例■によるＧａＡｓ／Ａ１、Ｇａｐ−、Ａｓ　
　ＨＩＦＥＴを示す断面図、第７図は第６図に示すＧａ
Ａｓ／Ａ１．　Ｇａ、−、Ａｓ　　ＨＩ　Ｆ　ＥＴのエ
ネルギーバンド構造を示すエネルギーバンド図、第８図
は本発明の実施例■によるＦＥＴを示す斜視図である。図面における主要な符号の説明ｌ：半絶縁性ＧａＡｓ基板、　２：半絶縁性ＧａＡｓ層
、３　：　Ａｉｍ　Ｇａ、−ｘ　Ａｓ層、　　４．５：
δドープ層、６：シツツトキーゲート電極、　７：ソー
ス、８ニドレイン。

Claims

【特許請求の範囲】１、ゲート電極の近傍に形成される空乏層によりキャリ
アを制御する半導体装置において、チャネル深さをＤ、ゲート長をＬ＿９とするとき２≦Ｌ
＿９／Ｄ＜５であることを特徴とする半導体装置。２、互いに隣接して配置された複数のゲート電極を有し
、上記ゲート電極の近傍に形成される空乏層によりキャ
リアを制御する半導体装置において、上記ゲート電極間
の距離をＤ′、ゲート長をＬ＿９とするとき１≦Ｌ＿９／Ｄ′＜５／２であることを特徴とする半導体装置。