JPH02119146A - 半導体装置 - Google Patents
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- JPH02119146A JPH02119146A JP27229988A JP27229988A JPH02119146A JP H02119146 A JPH02119146 A JP H02119146A JP 27229988 A JP27229988 A JP 27229988A JP 27229988 A JP27229988 A JP 27229988A JP H02119146 A JPH02119146 A JP H02119146A
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Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ゲート電極の近傍に形成される空乏層により
キャリアを制御する半導体装置に関する。
キャリアを制御する半導体装置に関する。
本発明の第1の発明は、ゲート電極の近傍に形成される
空乏層によりキャリアを制御する半導体装置において、
チャネル深さをD、ゲート長をL9とするとき2≦L、
/D<5である。これによって、与えられたチャネル深
さに対してほぼ最大のトランスコンダクタンスを得るこ
とができる。
空乏層によりキャリアを制御する半導体装置において、
チャネル深さをD、ゲート長をL9とするとき2≦L、
/D<5である。これによって、与えられたチャネル深
さに対してほぼ最大のトランスコンダクタンスを得るこ
とができる。
本発明の第2の発明は、互いに隣接して配置された複数
のゲート電極を有し、上記ゲート電極の近傍に形成され
る空乏層によりキャリアを制御する半導体装置において
、上記ゲート電極間の距離をD′、ゲート長をL9とす
るときl≦L、 /D ’く5/2である。これによっ
て、与えられたゲート電極間距離に対してほぼ最大のト
ランスコンダクタンスを得ることができる。
のゲート電極を有し、上記ゲート電極の近傍に形成され
る空乏層によりキャリアを制御する半導体装置において
、上記ゲート電極間の距離をD′、ゲート長をL9とす
るときl≦L、 /D ’く5/2である。これによっ
て、与えられたゲート電極間距離に対してほぼ最大のト
ランスコンダクタンスを得ることができる。
近年、2次元電子ガス(2DEC)の高移動度を利用し
た高電子移動度トランジスタ(以下、HlFETと呼ぶ
)が商品化されている。このllFETは、GaAs/
^1. Ga、、 Asヘテロ接合界面に゛形成される
20EGをチャネルとして用いるもので、チャネル深さ
(−AIX Ga+−X As層の厚さ+2DECの平
均厚さ)は約500皮取度である。
た高電子移動度トランジスタ(以下、HlFETと呼ぶ
)が商品化されている。このllFETは、GaAs/
^1. Ga、、 Asヘテロ接合界面に゛形成される
20EGをチャネルとして用いるもので、チャネル深さ
(−AIX Ga+−X As層の厚さ+2DECの平
均厚さ)は約500皮取度である。
ところで、現在開発途上にある最先端の超LSIでも配
線の設計ルールは0.25pm程度であるので、そのゲ
ート長も0.25am程度である。
線の設計ルールは0.25pm程度であるので、そのゲ
ート長も0.25am程度である。
従って、従来のHIFETにおいては、ゲート長をLg
、チャネル深さをDとすると り、/D>5 であると言ってよい。
、チャネル深さをDとすると り、/D>5 であると言ってよい。
〔発明が解決しようとする課題〕、
将来、配線ルールがより小さくなって100人のオーダ
ーになると、ゲート長し、も100人のオーダーになる
。この場合には、チャネル深さDが約500皮取度とす
ると、L、/D<1となる。
ーになると、ゲート長し、も100人のオーダーになる
。この場合には、チャネル深さDが約500皮取度とす
ると、L、/D<1となる。
ところで、ゲート長し、が小さいほど大きなトランスコ
ンダクタンスg、が得られ、特性が向上するというのが
従来の理論から予想されるところである。しかし、本発
明者の検討によれば、ゲート長し、か小さくなってり、
/D≦1となると、ゲート電極に印加する電圧によって
チャネルを有効に閉じることが困難となり、かえってト
ランスコンダクタンスg、が低下して特性の劣化を招い
てしまう。
ンダクタンスg、が得られ、特性が向上するというのが
従来の理論から予想されるところである。しかし、本発
明者の検討によれば、ゲート長し、か小さくなってり、
/D≦1となると、ゲート電極に印加する電圧によって
チャネルを有効に閉じることが困難となり、かえってト
ランスコンダクタンスg、が低下して特性の劣化を招い
てしまう。
本発明の目的は、特にゲート長し、が小さ、い場合に、
与えられたチャネル深さに対してほぼ最大のトランスコ
ンダクタンスを得ることができる半導体装置を提供する
ことにある。
与えられたチャネル深さに対してほぼ最大のトランスコ
ンダクタンスを得ることができる半導体装置を提供する
ことにある。
本発明の他の目的は、複数のゲート電極を有する場合に
、与えられた電極間距離に対してほぼ最大のトランスコ
ンダクタンスを得ることができる半導体装置を提供する
ことにある。
、与えられた電極間距離に対してほぼ最大のトランスコ
ンダクタンスを得ることができる半導体装置を提供する
ことにある。
第1図は、GaAs/Alx Ga、−、As HI
F E Tのトランスコンダクタンスg、とゲート長
り、との間の関係を示し、本発明者による測定結果であ
る。
F E Tのトランスコンダクタンスg、とゲート長
り、との間の関係を示し、本発明者による測定結果であ
る。
第1図において、実線の曲線は、Drummond、
Workocs Lee及び5hur (IEEE E
lectron Device Letters*、
Vol、EDL−3,No、11. p、’338.1
982)並びに5chubert、 Pischer及
びPloog (181!IE Transactio
ns 。
Workocs Lee及び5hur (IEEE E
lectron Device Letters*、
Vol、EDL−3,No、11. p、’338.1
982)並びに5chubert、 Pischer及
びPloog (181!IE Transactio
ns 。
n IElectron Devices、 Vol、
HD−33+ No、5+ p、625+1986)に
よる理論曲線を示し、破線の曲線は、DaS及びRos
zak (Solid 5tate Electron
ics、 Vol、28、 No、10. p、997
)による理論曲線を示す、ただし、・電子の移動度μ
m5000cill/ V−s 、電子の飽和速度V、
=1.5X10’ am/S、2DEGの濃度N5−1
xtO’鵞1−意、D−600人、ゲート電圧V *
−1である。
HD−33+ No、5+ p、625+1986)に
よる理論曲線を示し、破線の曲線は、DaS及びRos
zak (Solid 5tate Electron
ics、 Vol、28、 No、10. p、997
)による理論曲線を示す、ただし、・電子の移動度μ
m5000cill/ V−s 、電子の飽和速度V、
=1.5X10’ am/S、2DEGの濃度N5−1
xtO’鵞1−意、D−600人、ゲート電圧V *
−1である。
第1図かられかるように、L、−30(約200nm)
付近でg、は最大となる一L*>30では、L、が小さ
いはどg、は大きくなる。ところが、L、<3Dでは、
L、が小さくなるとg、はかえって小さくなってしまう
、これは、ゲート長し、が小さくなると、ゲート電極の
近傍に形成される空乏層はこのゲート電極を中心とする
円弧状となり、ゲート電極とチャネルとの間に平行平板
近似が成り立たなくなる結果、ゲート電圧によりチャネ
ルを有効に閉じることが困難になることによると考えら
れる。
付近でg、は最大となる一L*>30では、L、が小さ
いはどg、は大きくなる。ところが、L、<3Dでは、
L、が小さくなるとg、はかえって小さくなってしまう
、これは、ゲート長し、が小さくなると、ゲート電極の
近傍に形成される空乏層はこのゲート電極を中心とする
円弧状となり、ゲート電極とチャネルとの間に平行平板
近似が成り立たなくなる結果、ゲート電圧によりチャネ
ルを有効に閉じることが困難になることによると考えら
れる。
L、≦3Dで、L、が小さくなるとg、が小さくなるの
は上述の通りであるが、第1図より、L。
は上述の通りであるが、第1図より、L。
が約120nmから300nmの範囲、すなわち2≦L
、/D<5の範囲では、200m5/IIfi以上の大
きなトランスコンダクタンスg、が得られる。第1図は
D−600人の場合のデータであるが、このことはDの
値が600人と異なる場合でも言えることである。
、/D<5の範囲では、200m5/IIfi以上の大
きなトランスコンダクタンスg、が得られる。第1図は
D−600人の場合のデータであるが、このことはDの
値が600人と異なる場合でも言えることである。
本発明は、以上の検討に基づいてなされたものである。
すなわち、本発明の第1の発明は、ゲート電極(6)の
近傍に形成される空乏層によりキャリアを制御する半導
体装置において、チャネル深さをD1ゲート長をL9と
するとき2≦L= /D<5である。
近傍に形成される空乏層によりキャリアを制御する半導
体装置において、チャネル深さをD1ゲート長をL9と
するとき2≦L= /D<5である。
ここで、L、/D〜3であるのが最も好ましい。
本発明の第2の発明は、互いに隣接して配置された複数
のゲート電極(6)を有し、ゲート電極(6)の近傍に
形成される空乏層によりキャリアを制御する半導体装置
において、ゲート電極(6)間の距離をD′、ゲート長
をL9とするとき1≦L、/D′<5/2である。
のゲート電極(6)を有し、ゲート電極(6)の近傍に
形成される空乏層によりキャリアを制御する半導体装置
において、ゲート電極(6)間の距離をD′、ゲート長
をL9とするとき1≦L、/D′<5/2である。
ここで、“L、 /D ’〜3/2であるのが最も好ま
しい。
しい。
第1の発明によれば、2≦L、/D<5の場合には、ゲ
ート電極(6)とチャネルとの間に平行平板近似が成り
立ち、ゲート電圧によりチャネルを有効に閉じることが
できる。このため、ゲート長しgが100人のオーダー
になっても、与えられたチャネル深さDに対してほぼ最
大のトランスコンダクタンスを得ることができる。
ート電極(6)とチャネルとの間に平行平板近似が成り
立ち、ゲート電圧によりチャネルを有効に閉じることが
できる。このため、ゲート長しgが100人のオーダー
になっても、与えられたチャネル深さDに対してほぼ最
大のトランスコンダクタンスを得ることができる。
第2の発明によれば、複数のゲート電極(6)が互いに
隣接して配置されている場合には、隣接するゲート電極
(6)間の領域には両側から空乏層が伸びるので、この
場合には第1の発明における2≦L、/D<5の式のD
の代わりにD′/2を入れた式、すなわち1≦L、/D
′<5/2が成立するときに、与えられた電極間距離D
′に対してほぼ最大のトランスコンダクタンスを得るこ
とができる。
隣接して配置されている場合には、隣接するゲート電極
(6)間の領域には両側から空乏層が伸びるので、この
場合には第1の発明における2≦L、/D<5の式のD
の代わりにD′/2を入れた式、すなわち1≦L、/D
′<5/2が成立するときに、与えられた電極間距離D
′に対してほぼ最大のトランスコンダクタンスを得るこ
とができる。
[実施例]
以下、本発明の実施例について図面を参照しながら説明
する。なお、実施例の企図において同一機能を有する部
分には同一の符号を付す。
する。なお、実施例の企図において同一機能を有する部
分には同一の符号を付す。
災旌■土
第2図は本発明の実施例IによるGaAs /^18G
a+−x As HI F ETを示す。
a+−x As HI F ETを示す。
第2図に示すように、この実施例IによるHIFETに
おいては、半絶縁性GaAs基板1の上に例えば数千人
程度の厚さの半絶縁性GaAsJi2が形成され、この
半絶縁性GaAs層2の上に例えば100人程皮取厚さ
のAI、 Gap−、As層3が形成されている。この
AlxGa、−、As層層中中は2層のデイラック−デ
ルタドープ層(2次元的な広がりを持った単原子層の不
純物ドープ層であり、以下、δドープ層と呼ぶ)4.5
が形成されている。これらのδドープ層4.5の不純物
としては例えばシリコン(Si)のようなドナー不純物
が用いられる。この場合、上層のδドープN4の深さd
、はデバイ(Debye)長と同程度もしくはそれ以下
の深さに選ばれる。デバイ長をdで表すと d=F7Y77〒X である。ここで、εは半導体(ここではAI!Ga、−
XAs層)の誘電率、kはボルツマン定数、Tは絶対温
度、qは単位電荷(電子電荷の絶対値)、Nはδドープ
層の不純物濃度である。このデバイ長dは、例えばδド
ープ層中の不純物がドナー不純物であるとすると、この
δドープ層の位置を中心として形成される2DEGの厚
さを示すものであり、その典型的な値は数十人である。
おいては、半絶縁性GaAs基板1の上に例えば数千人
程度の厚さの半絶縁性GaAsJi2が形成され、この
半絶縁性GaAs層2の上に例えば100人程皮取厚さ
のAI、 Gap−、As層3が形成されている。この
AlxGa、−、As層層中中は2層のデイラック−デ
ルタドープ層(2次元的な広がりを持った単原子層の不
純物ドープ層であり、以下、δドープ層と呼ぶ)4.5
が形成されている。これらのδドープ層4.5の不純物
としては例えばシリコン(Si)のようなドナー不純物
が用いられる。この場合、上層のδドープN4の深さd
、はデバイ(Debye)長と同程度もしくはそれ以下
の深さに選ばれる。デバイ長をdで表すと d=F7Y77〒X である。ここで、εは半導体(ここではAI!Ga、−
XAs層)の誘電率、kはボルツマン定数、Tは絶対温
度、qは単位電荷(電子電荷の絶対値)、Nはδドープ
層の不純物濃度である。このデバイ長dは、例えばδド
ープ層中の不純物がドナー不純物であるとすると、この
δドープ層の位置を中心として形成される2DEGの厚
さを示すものであり、その典型的な値は数十人である。
d、は具体的には例えば10人程度に選ばれ、従って上
層のδドープ層4はAI、 Ga、−XAs層3の表面
近傍に形成されている。また、下層のδドープ層5の深
さd2は例えば30人程度に選ばれる。
層のδドープ層4はAI、 Ga、−XAs層3の表面
近傍に形成されている。また、下層のδドープ層5の深
さd2は例えば30人程度に選ばれる。
この実施例においては、上層のδドープ層4から供給さ
れる電子によりA1. Gap−g As層3の表面準
位がほぼ完全に満たされるため、下層のδドープ層5か
ら半絶縁性GaAs層2に供給される電子により、この
AIX Gap−、AsJi 3と半絶縁性GaAs層
2とのへテロ接合界面における半絶縁性GaAs層2側
に2DECを有効に形成することができる。
れる電子によりA1. Gap−g As層3の表面準
位がほぼ完全に満たされるため、下層のδドープ層5か
ら半絶縁性GaAs層2に供給される電子により、この
AIX Gap−、AsJi 3と半絶縁性GaAs層
2とのへテロ接合界面における半絶縁性GaAs層2側
に2DECを有効に形成することができる。
上述のAIX Gap−XAs層3の上には、ショット
キーゲート電極6が形成されている。このショットキー
ゲート電極6は、例えばタングステン(W)のような金
属から成る。また、符号7.8はそれぞれソース及びド
レインを示す、これらのソース7及びドレイン8は、例
えばAuGe/Niのようなオーミック金属の膜をAl
x Ga、−XAs層3の上に形成した後、熱処理を行
うことによりこのAuGe/Niを^111 cal−
X As層3及び半絶縁性GaAsJi2と合金化する
ことにより形成されたものである。
キーゲート電極6が形成されている。このショットキー
ゲート電極6は、例えばタングステン(W)のような金
属から成る。また、符号7.8はそれぞれソース及びド
レインを示す、これらのソース7及びドレイン8は、例
えばAuGe/Niのようなオーミック金属の膜をAl
x Ga、−XAs層3の上に形成した後、熱処理を行
うことによりこのAuGe/Niを^111 cal−
X As層3及び半絶縁性GaAsJi2と合金化する
ことにより形成されたものである。
第3図はこの実施例IによるHIFETのエネルギーバ
ンド構造を示す、第3図に示すように、このHIFET
においては、半絶縁性GaAs層2とAIJI Gar
−x As層3とのへテロ接合界面における半絶縁性G
aAs層2側に2DECが形成され、この2DECがチ
ャネルとなる。
ンド構造を示す、第3図に示すように、このHIFET
においては、半絶縁性GaAs層2とAIJI Gar
−x As層3とのへテロ接合界面における半絶縁性G
aAs層2側に2DECが形成され、この2DECがチ
ャネルとなる。
この実施例■においては、ショットキーゲート電極20
の幅、すなわちゲート長り、はり、 /D〜3になるよ
うに選ばれている0例えば、AI。
の幅、すなわちゲート長り、はり、 /D〜3になるよ
うに選ばれている0例えば、AI。
Gar−x As層3の厚さが約100皮取度とすると
、チャネル深さDは約200皮取度となるので、L。
、チャネル深さDは約200皮取度となるので、L。
は約600人に選ばれる。
次に、上述のように構成されたHIFETの製造方法の
一例について説明する。
一例について説明する。
第2図に示すように、まず半絶縁性GaAs基板lの上
に例えば分子線エピタキシー(MBE)法により半絶縁
性GaAs層2をエピタキシャル成長させる0次に、こ
の半絶縁性GaAs層2上に例えば同じ<MBE法によ
りAlg Gar−x As層3をエピタキシャル成長
させる。この場合、途中で成長を一旦中断し、例えばS
iのようなドナー不純物を単原子層エピタキシャル成長
させ、これによって下層のδビー1層5を形成する6次
に、このδビー1層5の上に再びA1. Gap−、A
s層を例えば20人程度成長させた後、その上に上層の
δドープ層4を形成する。この後、このδドープ層4の
上に再びAI。
に例えば分子線エピタキシー(MBE)法により半絶縁
性GaAs層2をエピタキシャル成長させる0次に、こ
の半絶縁性GaAs層2上に例えば同じ<MBE法によ
りAlg Gar−x As層3をエピタキシャル成長
させる。この場合、途中で成長を一旦中断し、例えばS
iのようなドナー不純物を単原子層エピタキシャル成長
させ、これによって下層のδビー1層5を形成する6次
に、このδビー1層5の上に再びA1. Gap−、A
s層を例えば20人程度成長させた後、その上に上層の
δドープ層4を形成する。この後、このδドープ層4の
上に再びAI。
Gal−1lAs層を例えば10人程度の厚さだけ成長
させて目的とする厚さのA1. Ga、、 As層3を
得る。
させて目的とする厚さのA1. Ga、、 As層3を
得る。
次に、例えばAuGe/Ni膜を例えば蒸着法により全
面に形成し、これをエツチングにより所定形状にパター
ンニングした後、熱処理を行うことによりこのAuGe
/Ni膜とA1. Ga、−、AsM 3及び半絶縁性
GaAs層2とを合金化してソース7及びドレイン8を
形成する0次に、Alx Ga、−、As層3の上に例
えばスパッタ法や蒸着法により例えばWのような金属膜
を形成する。この後、図示省略した電子ビーム照射装置
の高真空に排気された試料室内に例えばアルキルナフタ
レンのような原料ガスを導入し、この試料室内において
この原料ガス雰囲気中で上記金属膜にビーム径を細く絞
った電子ビームラ所定ハターンで照射する。この電子ビ
ームの加速電圧は例えば6kV程度であり、ビーム電流
は例えば20μA程度である。また、上記原料ガス雰囲
気の圧力は例えば10−5〜10−”Torrであり、
標準的には10−’Torrである。この電子ビームの
照射により上記原料ガスが分解して非晶質炭化水素系の
物質が上記金属膜上に生成し、これによってこの生成物
質から成る極微細幅のレジストが形成される。このレジ
ストは優れた耐ドライエツチング性を有する。
面に形成し、これをエツチングにより所定形状にパター
ンニングした後、熱処理を行うことによりこのAuGe
/Ni膜とA1. Ga、−、AsM 3及び半絶縁性
GaAs層2とを合金化してソース7及びドレイン8を
形成する0次に、Alx Ga、−、As層3の上に例
えばスパッタ法や蒸着法により例えばWのような金属膜
を形成する。この後、図示省略した電子ビーム照射装置
の高真空に排気された試料室内に例えばアルキルナフタ
レンのような原料ガスを導入し、この試料室内において
この原料ガス雰囲気中で上記金属膜にビーム径を細く絞
った電子ビームラ所定ハターンで照射する。この電子ビ
ームの加速電圧は例えば6kV程度であり、ビーム電流
は例えば20μA程度である。また、上記原料ガス雰囲
気の圧力は例えば10−5〜10−”Torrであり、
標準的には10−’Torrである。この電子ビームの
照射により上記原料ガスが分解して非晶質炭化水素系の
物質が上記金属膜上に生成し、これによってこの生成物
質から成る極微細幅のレジストが形成される。このレジ
ストは優れた耐ドライエツチング性を有する。
次に、このレジストをマスクとして上記金属膜を例えば
反応性イオンエツチング(RIE)法により基板表面と
垂直方向に異方性エツチングして、第2図に示すような
極微細幅のショットキーゲート電極6を形成する。この
後、レジストをエツチング除去する。これによって、第
2図に示すように、目的とするH I FETが完成さ
れる。
反応性イオンエツチング(RIE)法により基板表面と
垂直方向に異方性エツチングして、第2図に示すような
極微細幅のショットキーゲート電極6を形成する。この
後、レジストをエツチング除去する。これによって、第
2図に示すように、目的とするH I FETが完成さ
れる。
この実施例■によれば、与えられたチャネル深さDに対
して最大のトランスコンダクタンスg、。
して最大のトランスコンダクタンスg、。
を得ることができる。
1旌m
第4図は本発明の実施例■を示す、この実施例■は、半
絶縁性GaAs層2とA1. Ga、、 As層3との
積層順序が実施例Iと逆であるいわゆる逆HIFETに
本発明を適用した実施例である。
絶縁性GaAs層2とA1. Ga、、 As層3との
積層順序が実施例Iと逆であるいわゆる逆HIFETに
本発明を適用した実施例である。
第4図に示すように、この実施例■によるGaAs/A
lXGa+−x As HI F E Tにおいては
、半絶縁性GaAs基板1の上にA1. Gar−x
As層3が形成され、このA1. Ga、、 As1i
3の上に半絶縁性GaAs層2が形成されている。この
半絶縁性GaAs層2中には、表面からデバイ長dと同
程度もしく↓よそれ以下の深さ、例えば表面からlO人
程度の深さの所にδドープ層4が形成されている。また
、AIX Gar −5tAs層3中には、このA1.
Ga、−8As層3と半絶縁性GaAs層2とのへテ
ロ接合界面に比較的近い所にδビー1層5が形成されて
いる。このδビー1層5は具体的には例えば半絶縁性G
aAs層2の表面から測って100人程皮取深さの所に
形成される。
lXGa+−x As HI F E Tにおいては
、半絶縁性GaAs基板1の上にA1. Gar−x
As層3が形成され、このA1. Ga、、 As1i
3の上に半絶縁性GaAs層2が形成されている。この
半絶縁性GaAs層2中には、表面からデバイ長dと同
程度もしく↓よそれ以下の深さ、例えば表面からlO人
程度の深さの所にδドープ層4が形成されている。また
、AIX Gar −5tAs層3中には、このA1.
Ga、−8As層3と半絶縁性GaAs層2とのへテ
ロ接合界面に比較的近い所にδビー1層5が形成されて
いる。このδビー1層5は具体的には例えば半絶縁性G
aAs層2の表面から測って100人程皮取深さの所に
形成される。
第5図はこの実施例■によるHIFETのエネルギーバ
ンド構造を示す。第5図に示すように、この実施例■に
おいては、AIX Ga1−x AsN3中のδビー1
層5から半絶縁性GaAs層2に供給される電子により
このA1. Ga1−、As層3と半絶縁性GaAs層
2とのへテロ接合界面における半絶縁性GaAs層2側
に2DEC,が形成され、これがチャネルとなる。
ンド構造を示す。第5図に示すように、この実施例■に
おいては、AIX Ga1−x AsN3中のδビー1
層5から半絶縁性GaAs層2に供給される電子により
このA1. Ga1−、As層3と半絶縁性GaAs層
2とのへテロ接合界面における半絶縁性GaAs層2側
に2DEC,が形成され、これがチャネルとなる。
この実施例■においては、ゲート長し、は、実施例■と
同様にり、/D〜3になるように選ばれている0例えば
、δドープ層5の深さが半絶縁性GaAs層2の表面か
ら測って100λ程度とすると、チャネル深さDも約1
00皮取度となるので、L、は約300人に選ばれる。
同様にり、/D〜3になるように選ばれている0例えば
、δドープ層5の深さが半絶縁性GaAs層2の表面か
ら測って100λ程度とすると、チャネル深さDも約1
00皮取度となるので、L、は約300人に選ばれる。
この実施例■によるHIFETの製造方法は、AIX
Gat−X As1i3の成長の途中でδドープ層5を
形成し、半絶縁性GaAs層2の成長の途中でδドープ
N4を形成することを除いて実施例IによるHIFET
の製造方法と同様であるので、説明を省略する。
Gat−X As1i3の成長の途中でδドープ層5を
形成し、半絶縁性GaAs層2の成長の途中でδドープ
N4を形成することを除いて実施例IによるHIFET
の製造方法と同様であるので、説明を省略する。
この実施例■によっても、実施例■と同様に、与えられ
たチャネル深さDに対して最大のトランスコンダクタン
スg、を得ることができる。さらに、この実施例■によ
れば、半絶縁性GaAs基板l側への電子のしみだしが
AIX Gap−g As層3により防止されるので、
チャネル深さDを小さくすることができるという利点も
ある。
たチャネル深さDに対して最大のトランスコンダクタン
スg、を得ることができる。さらに、この実施例■によ
れば、半絶縁性GaAs基板l側への電子のしみだしが
AIX Gap−g As層3により防止されるので、
チャネル深さDを小さくすることができるという利点も
ある。
1旌1jL
第6図は本発明の実施例■を示す。
上述の実施例■においては2DECの電子供給源として
δドープ層5が用いられたのに対し、この実施例■にお
いては、第6図に示すように、AlXGal−、As層
3中に例えばSiのようなドナー不純物をドープするこ
とにより形成された不純物ドープ層3aが2DECの電
子供給源となっている。
δドープ層5が用いられたのに対し、この実施例■にお
いては、第6図に示すように、AlXGal−、As層
3中に例えばSiのようなドナー不純物をドープするこ
とにより形成された不純物ドープ層3aが2DECの電
子供給源となっている。
この実施例■においても、ゲート長し、は、実施例■、
■と同様にり、/D〜3になるように選ばれているaL
gは具体的には例えば約300人に選ばれる。
■と同様にり、/D〜3になるように選ばれているaL
gは具体的には例えば約300人に選ばれる。
第7図はこの実施例■による)IIFETのエネルギー
バンド構造を示す。第7図に示すように、この実施例■
においては、A1. Ga、−1IAs層3中の不純物
ドープ層3aから半絶縁性GaAs層2に供給される電
子によりこのA1. Gap、 As層3と半絶縁性G
aAsJij2とのへテロ接合界面における半絶縁性G
aAs層2側に2DECが形成され、これがチャネルと
なる。
バンド構造を示す。第7図に示すように、この実施例■
においては、A1. Ga、−1IAs層3中の不純物
ドープ層3aから半絶縁性GaAs層2に供給される電
子によりこのA1. Gap、 As層3と半絶縁性G
aAsJij2とのへテロ接合界面における半絶縁性G
aAs層2側に2DECが形成され、これがチャネルと
なる。
この実施例■によっても、実施例1、■と同様に、与え
られたチャネル深さDに対して最大のトランスコンダク
タンスg、を得ることができる。
られたチャネル深さDに対して最大のトランスコンダク
タンスg、を得ることができる。
裏胤炎■
第8図は本発明の実施例■を示す、この実施例■は複数
のゲート電極を有するFETに本発明を適用した実施例
である。
のゲート電極を有するFETに本発明を適用した実施例
である。
第8図に示すように、この実施例■においては、例えば
n型のGaAs基板9中にその表面に対して垂直に複数
のショットキーゲート電極6が埋め込まれている。この
場合、ゲート長り、は隣接するショットキーゲート電極
6間の距MD′に対し、L、/D″〜3/2となるよう
に選ばれている。
n型のGaAs基板9中にその表面に対して垂直に複数
のショットキーゲート電極6が埋め込まれている。この
場合、ゲート長り、は隣接するショットキーゲート電極
6間の距MD′に対し、L、/D″〜3/2となるよう
に選ばれている。
この実施例■によれば、与えられた電極間距離D′に対
して最大のトランスコンダクタンスg。
して最大のトランスコンダクタンスg。
を得ることができる。さらに、シぢ一トチャネル効果を
ほぼ完全に防止することができるという利点もある。
ほぼ完全に防止することができるという利点もある。
以上、本発明の実施例につき具体的に説明したが、本発
明は、上述の実施例に限定されるものではなく、本発明
の技術的思想に基づく各種の変形が可能である。
明は、上述の実施例に限定されるものではなく、本発明
の技術的思想に基づく各種の変形が可能である。
例えば、ショットキーゲート電極6の材料としては、W
以外の材料、例えばタングステンシリサイド(WSt、
)や白金(pt)を用いることも可能である。また、
上述の実施例においては、GaAs基板9中 Gap−
g As HT F E Tに本発明を適用した場合
について説明したが、本発明は、GaAs/A1. G
a1−x As以外の半導体へテロ接合を用いた)II
FETに適用することも可能である。さらに、本発明は
、例えばGaAs MESFETやJFETに適用す
ることも可能である。
以外の材料、例えばタングステンシリサイド(WSt、
)や白金(pt)を用いることも可能である。また、
上述の実施例においては、GaAs基板9中 Gap−
g As HT F E Tに本発明を適用した場合
について説明したが、本発明は、GaAs/A1. G
a1−x As以外の半導体へテロ接合を用いた)II
FETに適用することも可能である。さらに、本発明は
、例えばGaAs MESFETやJFETに適用す
ることも可能である。
〔発明の効果]
以上述べたように、本発明の第1の発明による半導体装
置によれば、2≦L、/D<5であるので、与えられた
チャネル深さに対してほぼ最大のトランスコンダクタン
スを得ることができる。
置によれば、2≦L、/D<5であるので、与えられた
チャネル深さに対してほぼ最大のトランスコンダクタン
スを得ることができる。
また、本発明の第2の発明によれば、1≦L。
/D′<5/2であるので、与えられた電極間距離に対
してほぼ最大のトランスコンダクタンスを得ることがで
きる。
してほぼ最大のトランスコンダクタンスを得ることがで
きる。
第1図はGaAs/A1. Ga、XAs HI F
E Tのトランスコンダクタンスg1とゲニト長Ls
との関係を示すグラフ、第2図は本発明の実施例Iによ
るGaAs/A1. Gap−、八s HIFETを
示す断面図、第3図は第2図に示すGaAs/A1.
Ga、−1lAs HlFETのエネルギーバンド構
造を示すエネルギーバンド図、第4図は本発明の実施例
■によるGaAs/A1. Ga1. As HI
F ETを示す断面図、第5図は第4図に示すGaAs
/A1. Ga、−、As )IIFETのエネルギ
ーバンド構造を示すエネルギーバンド図、第6図は本発
明の実施例■によるGaAs/A1、Gap−、As
HIFETを示す断面図、第7図は第6図に示すGa
As/A1. Ga、−、As HI F ETのエ
ネルギーバンド構造を示すエネルギーバンド図、第8図
は本発明の実施例■によるFETを示す斜視図である。 図面における主要な符号の説明 l:半絶縁性GaAs基板、 2:半絶縁性GaAs層
、3 : Aim Ga、−x As層、 4.5:
δドープ層、6:シツツトキーゲート電極、 7:ソー
ス、8ニドレイン。
E Tのトランスコンダクタンスg1とゲニト長Ls
との関係を示すグラフ、第2図は本発明の実施例Iによ
るGaAs/A1. Gap−、八s HIFETを
示す断面図、第3図は第2図に示すGaAs/A1.
Ga、−1lAs HlFETのエネルギーバンド構
造を示すエネルギーバンド図、第4図は本発明の実施例
■によるGaAs/A1. Ga1. As HI
F ETを示す断面図、第5図は第4図に示すGaAs
/A1. Ga、−、As )IIFETのエネルギ
ーバンド構造を示すエネルギーバンド図、第6図は本発
明の実施例■によるGaAs/A1、Gap−、As
HIFETを示す断面図、第7図は第6図に示すGa
As/A1. Ga、−、As HI F ETのエ
ネルギーバンド構造を示すエネルギーバンド図、第8図
は本発明の実施例■によるFETを示す斜視図である。 図面における主要な符号の説明 l:半絶縁性GaAs基板、 2:半絶縁性GaAs層
、3 : Aim Ga、−x As層、 4.5:
δドープ層、6:シツツトキーゲート電極、 7:ソー
ス、8ニドレイン。
Claims (1)
- 【特許請求の範囲】 1、ゲート電極の近傍に形成される空乏層によりキャリ
アを制御する半導体装置において、 チャネル深さをD、ゲート長をL_9とするとき2≦L
_9/D<5 であることを特徴とする半導体装置。 2、互いに隣接して配置された複数のゲート電極を有し
、上記ゲート電極の近傍に形成される空乏層によりキャ
リアを制御する半導体装置において、上記ゲート電極間
の距離をD′、ゲート長をL_9とするとき 1≦L_9/D′<5/2 であることを特徴とする半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63272299A JP2822400B2 (ja) | 1988-10-28 | 1988-10-28 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63272299A JP2822400B2 (ja) | 1988-10-28 | 1988-10-28 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH02119146A true JPH02119146A (ja) | 1990-05-07 |
JP2822400B2 JP2822400B2 (ja) | 1998-11-11 |
Family
ID=17511934
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63272299A Expired - Lifetime JP2822400B2 (ja) | 1988-10-28 | 1988-10-28 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2822400B2 (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05198600A (ja) * | 1991-08-21 | 1993-08-06 | Hughes Aircraft Co | 反転変調ドープされたヘテロ構造の製造方法 |
EP0585942A1 (en) * | 1992-09-03 | 1994-03-09 | Sumitomo Electric Industries, Ltd. | Dual gate MESFET |
US5602501A (en) * | 1992-09-03 | 1997-02-11 | Sumitomo Electric Industries, Ltd. | Mixer circuit using a dual gate field effect transistor |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH023249A (ja) * | 1988-06-20 | 1990-01-08 | Sanyo Electric Co Ltd | 半導体装置 |
-
1988
- 1988-10-28 JP JP63272299A patent/JP2822400B2/ja not_active Expired - Lifetime
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH023249A (ja) * | 1988-06-20 | 1990-01-08 | Sanyo Electric Co Ltd | 半導体装置 |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05198600A (ja) * | 1991-08-21 | 1993-08-06 | Hughes Aircraft Co | 反転変調ドープされたヘテロ構造の製造方法 |
EP0585942A1 (en) * | 1992-09-03 | 1994-03-09 | Sumitomo Electric Industries, Ltd. | Dual gate MESFET |
US5602501A (en) * | 1992-09-03 | 1997-02-11 | Sumitomo Electric Industries, Ltd. | Mixer circuit using a dual gate field effect transistor |
Also Published As
Publication number | Publication date |
---|---|
JP2822400B2 (ja) | 1998-11-11 |
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Date | Code | Title | Description |
---|---|---|---|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080904 Year of fee payment: 10 |
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EXPY | Cancellation because of completion of term | ||
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