CN117317002B - 一种半导体器件的外延结构及其制备方法和半导体器件 - Google Patents

一种半导体器件的外延结构及其制备方法和半导体器件 Download PDF

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Abstract

本发明公开了一种半导体器件的外延结构及其制备方法和半导体器件，所述外延结构依次包括衬底、AlN层、过渡层、高阻层、沟道层、势垒层和p‑GaN层，所述沟道层和高阻层之间设置有一层或多层的掺杂有Mg的新增p‑GaN层，所述沟道层和高阻层之间设置有一层或多层的新增沟道层，最靠近所述沟道层的一层为所述新增p‑GaN层，最靠近所述高阻层的一层为所述新增沟道层。本发明的半导体器件的外延结构，在GaN沟道层下方增加一层或者多层掺杂低浓度Mg的P‑GaN层，在保证Vth变化不大或者有所提升的前提下，可以采用更厚的势垒层和更高的Al%组分，更加有效的抑制上层P‑GaN层中Mg的扩散和更好发挥器件性能。

Description

一种半导体器件的外延结构及其制备方法和半导体器件
技术领域
本发明属于微电子和第三代半导体材料技术领域，具体涉及一种半导体器件的外延结构、该外延结构的制备方法和包括了该外延结构的半导体器件。
背景技术
随着高压开关和高速射频电路的发展，氮化镓高电子迁移率晶体管(GaN HEMT)成为该领域研究的重点。常规的GaN HEMT器件均为耗尽型，阈值电压＜0V，需要使用负的开启电压。在功率、射频及微波芯片设计时，其负栅压的电源设计增加了设计成本；增强型HEMT的阈值电压为正值，实际应用中只需要一个正的偏压即可使其工作或夹断。这样可以消除负偏压的电路设计，使电路简单化，减少电路设计的复杂性和制备的成本，对大规模功率微波射频电路应用来说，其意义十分重大。对于功率开关电路，增强型HEMT器件保证在驱动电路失效时，HEMT器件处于关断状态，从而对功率开关系统提供了失效保护。
有几种方法可以实现常关型HEMT器件，如氟离子注入、具有MIS栅极、p-GaN栅极等的部分或全部凹陷的AlGaN等。在上述方法中，p-GaN栅极已被证明是最可靠的，目前正被使用在商业产品中，在较薄的（例如5〜20nm）AlGaN势垒层顶部形成p-GaN层（p-AlGaN或p-InAlN）可以有效地耗尽二维电子气（2DEG），从而实现常关操作。这种二维电子气（2DEG）耗尽效应在很大程度上取决于AlGaN势垒层的厚度，Al%组分以及AlGaN势垒层顶部的p-GaN中Mg的掺杂浓度，并且随着AlGaN势垒层的厚度（>20nm）和/或Al%（>20%）的增加而逐渐减弱。因此，要获得理想的阈值电压Vth（例如1~2V），必须同时调整AlGaN势垒层的厚度和Al%。
因此，现有方案中，较为普遍的一种实现p-GaN基增强型HEMT的方法是将势垒层设计为12nm-15nm，阈值电压约为2V左右，但是，由于势垒层的厚度比较薄会导致p-GaN中的Mg原子容易扩散到沟道层中，进而使器件的导通电阻增大，影响HEMT器件的工作效率。而在p-GaN基增强型HEMT器件中，为了有效的减少p-GaN中的Mg原子扩散到沟道层的数量，通常采用的手段是将势垒层变厚，但是，势垒层变厚，会导致p-GaN层的跨导栅控能力变弱从而使阈值电压的值向负向移动，从而使阈值电压变小，甚至变负，从而失去其常关型特性。因此需要在两者之间进行平衡。
现有技术的主要问题：由于要得到Vth偏正(1~2V的开关电压)，需降低势垒层的厚度同时降低势垒层中的Al%组分或者是提高p-GaN层中Mg的掺杂浓度；但调整后带来了三个问题：1. 势垒层厚度变薄，使在势垒层上面的p-GaN层在生长过程中Mg很容易扩散到2DEG沟道层中，从而降低2DEG的浓度，增加Ron，降低器件性能；2. 势垒层变薄和Al%组分降低，使2DEG的浓度降低，增加导通电阻影响GaN的器件性能，同时由于厚度变薄，该材料层的晶体质量变差，也使势垒层的可靠性变差；3.提高p-GaN层中的Mg浓度，会导致Mg更加容易扩散到沟道层，从而影响器件性能。
目前业内，针对势垒层做了大量的工作，比如采用合金势垒层（一层或多层AlN层）或者不同组分浓度的AlInGaN（Al和In的组分变化）交替形成的超晶格势垒层，其两种思路的核心思想即提高势垒层的厚度，但是势垒层的厚度增加会导致p-GaN层的跨导栅控能力变弱，使得在沟道层的电子不易被控制，从而会形成漏电，也就是说由于势垒层变厚之后，p-GaN层所生成的能带中的价带很难把沟道层中的GaN的价带拉高，使其高于费米能级。如果低于费米能级，那么该器件性能就变成了常开型，也就是阈值电压变负。
以上背景技术内容的公开仅用于辅助理解本发明的发明构思及技术方案，其并不必然属于本专利申请的现有技术，在没有明确的证据表明上述内容在本专利申请的申请日以前已经公开的情况下，上述背景技术不应当用于评价本申请的新颖性和创造性。
发明内容
鉴于此，为了克服现有技术的缺陷，本发明的目的是提供一种半导体器件的外延结构，在保证Vth变化不大或者有所提升的前提下，可以采用更厚的势垒层和更高的Al%组分，且能更加有效的抑制上层Mg的扩散和更好发挥器件性能。
为了达到上述目的，本发明采用以下的技术方案：
一种半导体器件的外延结构，依次包括衬底、AlN层、过渡层、高阻层、沟道层、势垒层和p-GaN层，所述沟道层和高阻层之间设置有一层或多层的掺杂有Mg的新增p-GaN层，所述沟道层和高阻层之间设置有一层或多层的新增沟道层，最靠近所述沟道层的一层为所述新增p-GaN层，最靠近所述高阻层的一层为所述新增沟道层。
本发明的半导体器件的外延结构，重新设计了势垒层下方的结构，在GaN沟道层下方增加一层或者多层掺杂低浓度Mg的p-GaN层，在保证Vth变化不大或者有所提升的前提下，可以采用更厚的势垒层(>20nm)和更高的Al%组分(>20%)，更加有效的抑制上层p-GaN层中Mg的扩散和更好发挥器件性能。
根据本发明的一些优选实施方面，所述沟道层的厚度大于20nm。
根据本发明的一些优选实施方面，所述沟道层和高阻层之间设置有一层掺杂有Mg的新增p-GaN层，所述掺杂有Mg的新增p-GaN层与所述高阻层之间设置有一层新增沟道层。
根据本发明的一些优选实施方面，所述沟道层和高阻层之间设置有多层掺杂有Mg的新增p-GaN层和多层新增沟道层；所述掺杂有Mg的新增p-GaN层和所述新增沟道层交替设置；且最靠近所述沟道层的一侧为掺杂有Mg的新增p-GaN层，最靠近所述高阻层的一侧为新增沟道层。
根据本发明的一些优选实施方面，靠近所述高阻层的新增p-GaN层中Mg的掺杂浓度大于靠近所述沟道层的新增p-GaN层中Mg的掺杂浓度。其主要目的：一、避免靠近势垒层的过高浓度的Mg形成并有可能扩散到沟道层里面去，从而影响器件性能；二、通过多层不同浓度的p-GaN层可以更加有效的吸引住或者耗尽沟道层中的电子，同时也能在外延层中形成内建的PN结，消耗材料中的电荷使外延层材料的耐电压性能更好。
根据本发明的一些优选实施方面，所述新增p-GaN层中Mg的掺杂浓度为1E17/cm3 ~5E18/cm3。
根据本发明的一些优选实施方面，靠近所述高阻层的新增p-GaN层的厚度大于靠近所述沟道层的新增p-GaN层的厚度。
根据本发明的一些优选实施方面，所述新增p-GaN层的厚度为10nm~20nm。
根据本发明的一些优选实施方面，靠近GaN高阻层的新增GaN沟道层的厚度大于靠近GaN沟道层的新增GaN沟道层的厚度。
本发明还提供了一种如上所述的半导体器件的外延结构的制备方法，包括如下步骤：
在衬底上依次生长AlN层、过渡层、高阻层、一层或多层的掺杂有Mg的新增p-GaN层、一层或多层的新增沟道层、沟道层、势垒层和p-GaN层；所述新增p-GaN层和新增沟道层交替设置。
根据本发明的一些优选实施方面，生长所述新增p-GaN层和新增沟道层时的制备参数为：N2氛围，温度为900~1000℃，压力为100~200mbar，V/III比为5000~10000。制备得到的GaN表面平整度为0.5nm以下的粗糙度。而现有的制备方法很难达到0.5nm以下的表面粗糙度；表面粗糙度越小，说明外延层表面越平整，也从侧面说明外延层质量变好，同时对势垒层下面的2DEG的迁移率提高有很大的帮助。
本发明还提供了一种包括如上所述的外延结构的半导体器件。
本发明的主要原理：在HEMT器件结构中，二维电子气的产生是由于势垒层AlGaN和GaN沟道层之间产生压电极化和AlGaN层本身的自发极化，从而在GaN沟道层上表面几纳米的区域形成浓度很高的电子气(2DEG)，因此正常情况下该器件是处于导通状态。通过在势垒层的上方生长一层p-GaN层，形成PN结电场从而把沟道层中的电子吸引住，从而形成器件的关断。这个PN结电场中间隔着势垒层，也就导致了该势垒层不能太厚同时Al%组分的浓度不能太高，势垒层太厚或Al%组分太高都会导致器件无法关断。本发明主要是在势垒层的下方采用新的结构，在GaN沟道层下方增加一层或者多层低浓度的p-GaN(空穴)，来帮助势垒层上方的p-GaN进行对2DEG电子的吸引，同时也能提高外延层的击穿电压，其原理为：本征GaN沟道层主要为N型材料，通过在GaN沟道层中引入低浓度的Mg-GaN层，可以在其沟道层内部形成PN结，降低沟道层中的电子浓度，从而提高器件耐压。
由于采用了以上的技术方案，相较于现有技术，本发明的有益之处在于：本发明的半导体器件的外延结构，在GaN沟道层下方增加一层或者多层掺杂低浓度Mg的P-GaN层，在保证Vth变化不大或者有所提升的前提下，可以采用更厚的势垒层和更高的Al%组分，更加有效的抑制上层P-GaN层中Mg的扩散和更好发挥器件性能，同时由于势垒层的厚度加厚，其晶体质量变好，也能进一步提升器件的栅稳定型，器件更加可靠。
附图说明
为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明实施例1中的半导体器件外延结构的截面结构示意图；
图2为本发明实施例2中的半导体器件外延结构的截面结构示意图；
图3为本发明实施例3中的半导体器件外延结构的截面结构示意图。
具体实施方式
为了使本技术领域的人员更好地理解本发明的技术方案，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分的实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本发明保护的范围。
针对现有p-GaN的问题，目前传统方法还是在势垒层及其上方的p-GaN层做工作，但是仍然会出现背景技术中记载的问题，即为了得到Vth偏正，降低势垒层的厚度同时降低势垒层中的Al%组分，导致Mg很容易扩散到2DEG沟道层中，器件性能和可靠性变差。而本发明采取方案为在沟道层和衬底之间插入一层或者多层新增p-GaN层，使沟道层中的电子和p-GaN层中的空穴形成PN结电容，从而把沟道层中的电子吸引住，不能自由移动，进而消耗沟道层中的电子，提高阈值电压，也能进一步提高外延层的垂直方向漏电性能。同时本发明中还采用特殊的生长工艺和结构避免Mg往上扩散，一、在生长完p-GaN层后工艺采取低温生长（900~1000℃），避免Mg的扩散；二、新增p-GaN层之间有新增沟道层，而该新增沟道层本征MOCVD生长会偏向于N-型层，从而吸引Mg，减少往势垒层方向的沟道层扩散；三、靠近势垒层的沟道层厚度要至少20nm厚度。通过这三点的结合，使器件的栅控和阈值电压在长期的使用过程中不退化，更加贴近实际生产运用。
具体的，本实施例的半导体器件包括外延结构，该外延结构由下至上依次包括Si衬底、AlN层、AlGaN过渡层、GaN高阻层、GaN沟道层、AlGaN势垒层和p-GaN层（即Mg-GaN层），其中，GaN沟道层和GaN高阻层之间设置有一层或多层的掺杂有Mg的新增p-GaN层即新增Mg-GaN层以及一层或多层的新增GaN沟道层；同时，最靠近沟道层的一层为新增p-GaN层，最靠近高阻层的一层为新增沟道层。
优选地，GaN沟道层和GaN高阻层之间设置有一层掺杂有Mg的新增p-GaN层，掺杂有Mg的新增p-GaN层与高阻层之间设置有一层新增GaN沟道层，即外延结构由下至上依次包括Si衬底、AlN层、AlGaN过渡层、GaN高阻层、新增GaN沟道层、掺杂有Mg的新增p-GaN层、GaN沟道层、AlGaN势垒层和p-GaN层。
更优选地，GaN沟道层和GaN高阻层之间设置有多层的掺杂有Mg的新增p-GaN层和多层的新增GaN沟道层；且掺杂有Mg的新增p-GaN层和新增GaN沟道层交替设置；且，最靠近GaN沟道层的一侧为掺杂有Mg的新增p-GaN层，最靠近GaN高阻层的一侧为新增GaN沟道层。
同时，靠近GaN高阻层的新增p-GaN层中Mg的掺杂浓度大于靠近沟道层的新增p-GaN层中Mg的掺杂浓度。新增p-GaN层中Mg的掺杂浓度为1E17/cm3 ~5E18/cm3。
靠近GaN高阻层的新增p-GaN层的厚度大于靠近GaN沟道层的新增p-GaN层的厚度。新增p-GaN层的厚度为10nm~20nm。
靠近GaN高阻层的新增GaN沟道层的厚度大于靠近GaN沟道层的新增GaN沟道层的厚度。新增GaN沟道层的厚度为20-50nm。
最靠近AlGaN势垒层下方的GaN沟道层的厚度大于20nm。
实施例1
如图1所示，本实施例中半导体器件的外延结构，由下至上依次包括Si衬底、AlN层、AlGaN过渡层、GaN高阻层、新增GaN沟道层、新增Mg-GaN层、GaN沟道层、AlGaN势垒层和Mg-GaN层。其中新增Mg-GaN层中Mg的掺杂浓度为5E18/cm3，厚度为20nm；新增GaN沟道层的厚度为20nm，AlGaN势垒层的厚度为20nm，Al组分为20%。
实施例2
如图2所示，本实施例中的半导体器件的外延结构中包括了两层新增Mg-GaN层和两层新增GaN沟道层，且AlGaN势垒层的厚度提升到25nm，Al组分提升到23%。
具体的，本实施例中的半导体器件的外延结构，由下至上依次包括Si衬底、AlN层、AlGaN过渡层、GaN高阻层、新增GaN沟道层、新增Mg-GaN层、新增GaN沟道层、新增Mg-GaN层、GaN沟道层、AlGaN势垒层和Mg-GaN层。
其中，靠近AlGaN势垒层的GaN沟道层的厚度为20nm。靠近GaN高阻层的新增GaN沟道层的厚度为50nm，靠近AlGaN势垒层的新增GaN沟道层的厚度为20nm。
靠近GaN高阻层的新增Mg-GaN层的厚度为20nm，Mg的掺杂浓度为5E18/cm3，靠近AlGaN势垒层的新增Mg-GaN层的厚度为10nm，Mg的掺杂浓度为1E17/cm3。
实施例3
如图3所示，本实施例中的半导体器件的外延结构中包括了三层新增Mg-GaN层和三层新增GaN沟道层，且AlGaN势垒层厚度提升到28nm，Al组分提升到26%。
具体的，本实施例中的半导体器件的外延结构，由下至上依次包括Si衬底、AlN层、AlGaN过渡层、GaN高阻层、新增GaN沟道层、新增Mg-GaN层、新增GaN沟道层、新增Mg-GaN层、新增GaN沟道层、新增Mg-GaN层、GaN沟道层、AlGaN势垒层和p-GaN层。
其中，靠近AlGaN势垒层的GaN沟道层的厚度为20nm。靠近GaN高阻层的新增GaN沟道层的厚度为50nm，中间位置的新增GaN沟道层的厚度为20nm，靠近AlGaN势垒层的新增GaN沟道层的厚度为20nm。
靠近GaN高阻层的新增Mg-GaN层的厚度为20nm，Mg的掺杂浓度为5E18/cm3，中间位置的新增Mg-GaN层的厚度为20nm，Mg的掺杂浓度为2E18/cm3，靠近AlGaN势垒层的新增Mg-GaN层的厚度为10nm，Mg的掺杂浓度为1E17/cm3。
实施例4 制备方法
现有工艺中的p-GaN和GaN沟道层主流采用H2作为载气，但是由于Mg的特性，特别容易和H2形成络合物从而限制住Mg的P型特性。本实施例中的新增p-GaN和新增GaN沟道层的制备中采用N2作为载气以尽可能的发挥出Mg的特性；同时，在制备时，温度为900~1000℃，压力为100~200mbar，V/III比为5000~10000，以得到晶体质量较好的新增p-GaN层和新增GaN层，其沟道层的表面粗糙度低于0.5nm，以保证2DEG的迁移率。
具体的，本实施例中的p-GaN层和GaN层的制备具体包括如下步骤：
a.向MOCVD反应室中通入的载气由H2切换成N2，对所述反应室进行压力调整；
b.调整温度至900~1000℃，并加入不同流量的NH3、TMGa和Cp2Mg，在高阻GaN层表面依次生长新增Mg-GaN层和新增GaN沟道层。
对比例1
本对比例中半导体器件的外延结构，由下至上依次包括Si衬底、AlN层、AlGaN过渡层、GaN高阻层、GaN沟道层、AlGaN势垒层和Mg-GaN层，其中AlGaN势垒层的厚度为20nm，Al组分为20%。本对比例中的半导体器件的外延结构为目前普通的外延层结构。
对比例2
本对比例中半导体器件的外延结构，由下至上依次包括Si衬底、AlN层、AlGaN过渡层、GaN高阻层、新增GaN沟道层、新增Mg-GaN层、GaN沟道层、AlGaN势垒层和p-GaN层。其中新增GaN沟道层和新增Mg-GaN层采用H2作为载气，压力为200mbar，V/III为5000，温度为1000℃的生长工艺制备，其中新增Mg-GaN层Mg的掺杂浓度为5E18/cm3，新增GaN沟道层的厚度为20nm，AlGaN势垒层的厚度为20nm，Al组分为20%。
对比例3
本对比例中半导体器件的外延结构，由下至上依次包括Si衬底、AlN层、AlGaN过渡层、GaN高阻层、新增GaN沟道层、新增Mg-GaN层、GaN沟道层、AlGaN势垒层和Mg-GaN层。其中新增GaN沟道层和新增Mg-GaN层采用N2作为载气，压力为200mbar，V/III为5000，温度为1100℃的生长工艺制备，其中新增Mg-GaN层Mg的掺杂浓度为5E18/cm3，新增GaN沟道层的厚度为20nm，AlGaN势垒层的厚度为20nm，Al组分为20%。
测试与结果
对实施例1-3和对比例中的外延结构和半导体器件进行相关性能测试，测试方法和测试结果如表1所示。
对比例1的结构为普通的外延层结构，为了更准确的对比实验结果，其势垒层厚度设定为20nm（较目前正常的要厚5nm），Al组分为20%，而其阈值电压只有0.5V，Rsh方块电阻为380欧姆/sq。实施例1较对比例1，外延结构中增加了新增Mg-GaN层（Mg浓度为5E18/cm3，厚度为20nm），其阈值电压有明显的提升，从0.5V提升到1.8V，同时其外延层高压下漏电流变小，说明新增Mg-GaN层起到作用，但是沟道层中电子气的导通电阻Rsh变差，其数值由380变差到395。对此认为由于实施例1中的Mg掺杂浓度过高同时又太靠近沟道层，导致一部分Mg很容易跑到沟道层中，从而使Rsh变差，但仍然可以满足目前产品的要求。在实施例1的基础上，持续优化结构得到实施例2和实施例3，经过不断的优化新增p-GaN的浓度、厚度以及生长结构，最终得到实施例3的结果。相对于对比例1，即使势垒层采用更厚的厚度(28nm)以及更高的Al组分（26%），其阈值电压还是有很大的提高，同时外延层高压下漏电也被很好的控制，高压漏电由实施例1的1.3E-5降低到8.6E-7，有很大的改善，通过结构的设计，也减少了Mg往沟道层中扩散的浓度，从而使Rsh更加优于对比例1，使器件的导通电阻有很大的降低。
采用H2作为载气的对比例2实验，发现阈值电压有所提高，但其提高的幅度没有实施例1的多，认为这是由于Mg-GaN层的生长有大量的H2进入并和Mg形成络合物，从而限制住Mg的特性，这一点也可以通过外延层垂直漏电的数据来佐证，其高压下漏电流提升幅度没有那么高，其Rsh较对比例1也有所提升，其主要原因是沟道层中的表面粗糙度有所变差，这是因为由于H2气氛下Mg和H2大量结合，导致Mg-GaN的生长过程中生成更多的V-pits（V形凹坑），进而影响沟道层的质量，GaN层的表面粗糙度变差也能佐证。同时，对比例3的结果表明，提高了新增GaN沟道层和新增p-GaN层制备时的温度，阈值电压有所降低，同时漏电有所变大，主要的原因是由于生长温度过高，GaN层的分解速率加快，导致GaN层表面的生长台阶变差，表面更粗糙，同时由于温度过高，Mg掺入过多，导致表面更加粗糙，双重因素导致结果反而变差。
通过上述实验和结果发现，采用多层不同梯度浓度的新增p-GaN层，能够得到较高的阈值电压，同时由于势垒层的厚度和Al组分增加，其器件的Rsh导通电阻也降低，再者提高了外延层的耐电压性能。
本发明的半导体器件的外延结构，重新设计了势垒层下方的结构，在GaN沟道层下方增加一层或者多层掺杂低浓度Mg的p-GaN层，在保证Vth变化不大或者有所提升的前提下，可以采用更厚的势垒层(>20nm)和更高的Al%组分(>20%)，更加有效的抑制上层p-GaN层中Mg的扩散和更好发挥器件性能。本发明的重点在于：1. 新增掺杂Mg的p-GaN的位置：在AlGaN势垒层下方大于20nm的位置；低于20nm，Mg会扩散到2DEG层中，降低电子气浓度和增加阻值；2. p-GaN浓度的分布：在远离2DEG沟道层的方向，其浓度依次在增加，从20nm的位置，浓度为1E17/cm3到5E18/cm3，可以分为一层或者多层；通过层数和浓度的变化可以加厚对应的势垒层的厚度和Al%组分。如：实施例2中，AlGaN势垒层厚度可以从20nm提升到25nm，同时Al组分20%可以提升到23%；实施例3中：AlGaN势垒层厚度可以从20nm提升到28nm，Al组分20%可以提升到26%；3. p-GaN层和GaN沟道层的生长方式：常规的MOCVD方法采用H2作为载气，但由于Mg的特性，本发明中采用的是N2氛围，温度为900~1000℃，压力为100~200mbar，V/III比为5000~10000；得到GaN表面平整度为0.5nm以下的粗糙度。上述三点相结合之后才能达到本申请的技术效果。
本发明的方法制得的上述实施例只为说明本发明的技术构思及特点，其目的在于让熟悉此项技术的人士能够了解本发明的内容并据以实施，并不能以此限制本发明的保护范围。凡根据本发明精神实质所作的等效变化或修饰，都应涵盖在本发明的保护范围之内。

Claims (10)

1.一种半导体器件的外延结构，依次包括衬底、AlN层、过渡层、高阻层、沟道层、势垒层和p-GaN层，其特征在于，所述沟道层和高阻层之间设置有一层或多层的掺杂有Mg的新增p-GaN层，所述沟道层和高阻层之间设置有一层或多层的新增沟道层，最靠近所述沟道层的一层为所述新增p-GaN层，最靠近所述高阻层的一层为所述新增沟道层。
2.根据权利要求1所述的外延结构，其特征在于，所述沟道层的厚度大于20nm。
3.根据权利要求1所述的外延结构，其特征在于，所述沟道层和高阻层之间设置有一层掺杂有Mg的新增p-GaN层，所述掺杂有Mg的新增p-GaN层与所述高阻层之间设置有一层新增沟道层。
4.根据权利要求1所述的外延结构，其特征在于，所述沟道层和高阻层之间设置有多层掺杂有Mg的新增p-GaN层和多层新增沟道层；所述掺杂有Mg的新增p-GaN层和所述新增沟道层交替设置。
5.根据权利要求4所述的外延结构，其特征在于，靠近所述高阻层的新增p-GaN层中Mg的掺杂浓度大于靠近所述沟道层的新增p-GaN层中Mg的掺杂浓度。
6. 根据权利要求3或4所述的外延结构，其特征在于，所述新增p-GaN层中Mg的掺杂浓度为1E17/cm3 ~5E18/cm3。
7.根据权利要求4所述的外延结构，其特征在于，靠近所述高阻层的新增p-GaN层的厚度大于靠近所述沟道层的新增p-GaN层的厚度。
8.一种如权利要求1-7任意一项所述的半导体器件的外延结构的制备方法，其特征在于，包括如下步骤：
在衬底上依次生长AlN层、过渡层、高阻层、一层或多层的掺杂有Mg的新增p-GaN层、一层或多层的新增沟道层、沟道层、势垒层和p-GaN层；多层所述新增p-GaN层和新增沟道层交替设置。
9.根据权利要求8所述的制备方法，其特征在于，生长所述新增p-GaN层和新增沟道层时的制备参数为：N2氛围，温度为900~1000℃，压力为100~200mbar，V/III比为5000~10000。
10.一种半导体器件，其特征在于，包括如权利要求1-7任意一项所述的外延结构。
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