JP2611342B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2611342B2 JP2611342B2 JP16403988A JP16403988A JP2611342B2 JP 2611342 B2 JP2611342 B2 JP 2611342B2 JP 16403988 A JP16403988 A JP 16403988A JP 16403988 A JP16403988 A JP 16403988A JP 2611342 B2 JP2611342 B2 JP 2611342B2
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Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は、InPを動作層もしくはコンタクト層とする
化合物半導体装置の製造方法に係り、詳しくは良好な半
導体表面保護膜を用いた半導体装置の製造方法に関す
る。
化合物半導体装置の製造方法に係り、詳しくは良好な半
導体表面保護膜を用いた半導体装置の製造方法に関す
る。
（従来の技術） InPを動作層とするMIS電界効果トランジスタ（FET）
の基本構造は、第５図に示される様に、エンハスモード
ではInP基板１にイオン注入により作製されたn+型コン
タクト層５、ディプレッションモードではこれにｎ型チ
ャネル層２が設けられ、例えばイトウ（T.Itoh）らがイ
ンターナショナルエレクトロンデバイミーティング（In
ternational Electron Device Meeting 1986−P771）に
述べているように、ゲート電極33に加えられた電圧によ
りソース電極７とゲート電極８の間に流れる電流を制御
するものである。
の基本構造は、第５図に示される様に、エンハスモード
ではInP基板１にイオン注入により作製されたn+型コン
タクト層５、ディプレッションモードではこれにｎ型チ
ャネル層２が設けられ、例えばイトウ（T.Itoh）らがイ
ンターナショナルエレクトロンデバイミーティング（In
ternational Electron Device Meeting 1986−P771）に
述べているように、ゲート電極33に加えられた電圧によ
りソース電極７とゲート電極８の間に流れる電流を制御
するものである。
従来、半絶縁性InP基板にイオン注入により動作層２
およびコンタクト層５の形成は、InP基板の所定の位置
に開口部を設けたフォトレジスト等のイオン注入マスク
を形成した後、所望のイオンを打ち込む工程と、イオン
打ち込みマスクを除去した後PSG等の絶縁膜53を被覆し
て700〜800℃で熱処理を行い動作層およびコンタクト層
を形成する工程、あるいは、PSG膜等を貫通してイオン
を打ち込み熱処理を行なう工程からなっている。ここで
PSG等の絶縁膜は、高温処理によるInP基板表面からＰや
Inの蒸発防止のために被覆したものである。
およびコンタクト層５の形成は、InP基板の所定の位置
に開口部を設けたフォトレジスト等のイオン注入マスク
を形成した後、所望のイオンを打ち込む工程と、イオン
打ち込みマスクを除去した後PSG等の絶縁膜53を被覆し
て700〜800℃で熱処理を行い動作層およびコンタクト層
を形成する工程、あるいは、PSG膜等を貫通してイオン
を打ち込み熱処理を行なう工程からなっている。ここで
PSG等の絶縁膜は、高温処理によるInP基板表面からＰや
Inの蒸発防止のために被覆したものである。
（発明が解決しようとする問題点） 表面保護絶縁膜を貫通してイオン注入を行なわない場
合、InP基板表面に付着した不純物が、イオン注入によ
り同時に不純物としてチャネル層に入り込み活性化率に
影響を及ぼす等の問題が生じる。表面保護絶縁膜を貫通
してイオン注入を行なう場合に於いても従来の構造で
は、PSG等の絶縁膜とInPの界面において未だ多数の界面
準位が存在し、高温のアニールによるＰ抜けで生じる界
面準位を抑えるために高濃度のＰを導入すると絶縁膜と
しての抵抗率が低下するなどの問題が生じている。また
PSG膜を用いても750℃を越える熱処理では、Ｐ抜けによ
るInP表面の劣化が見られる。さらに、絶縁膜とInPとの
間の大きな熱膨張係数の違いにより素子にストレスが生
じる等の問題も生じている。
合、InP基板表面に付着した不純物が、イオン注入によ
り同時に不純物としてチャネル層に入り込み活性化率に
影響を及ぼす等の問題が生じる。表面保護絶縁膜を貫通
してイオン注入を行なう場合に於いても従来の構造で
は、PSG等の絶縁膜とInPの界面において未だ多数の界面
準位が存在し、高温のアニールによるＰ抜けで生じる界
面準位を抑えるために高濃度のＰを導入すると絶縁膜と
しての抵抗率が低下するなどの問題が生じている。また
PSG膜を用いても750℃を越える熱処理では、Ｐ抜けによ
るInP表面の劣化が見られる。さらに、絶縁膜とInPとの
間の大きな熱膨張係数の違いにより素子にストレスが生
じる等の問題も生じている。
本発明の目的は、InPを動作層とする化合物半導体装
置に係り、特に良好な表面保護絶縁膜を有する半導体装
置及びその製造方法を提供することにある。
置に係り、特に良好な表面保護絶縁膜を有する半導体装
置及びその製造方法を提供することにある。
（問題点を解決するための手段） 本発明は、 （１）InPを動作層もしくはコンタクト層とする半導体
装置の製造方法において、該InP動作層もしくはコンタ
クト層上に設けられたAlXGa1-XAs膜（但し０≦Ｘ≦１）
を貫通してInP中にイオン注入する工程を含むことを特
徴とする半導体装置の製造方法 （２）InPを動作層もしくはコンタクト層とする半導体
装置の製造方法において、動作層もしくはコンタクト層
となる部分にイオン注入する工程と、イオン注入したIn
P表面をAlXGa1-XAs膜（但し０≦Ｘ≦１）で被覆して熱
処理する工程を含むことを特徴とする半導体装置の製造
方法 である。
装置の製造方法において、該InP動作層もしくはコンタ
クト層上に設けられたAlXGa1-XAs膜（但し０≦Ｘ≦１）
を貫通してInP中にイオン注入する工程を含むことを特
徴とする半導体装置の製造方法 （２）InPを動作層もしくはコンタクト層とする半導体
装置の製造方法において、動作層もしくはコンタクト層
となる部分にイオン注入する工程と、イオン注入したIn
P表面をAlXGa1-XAs膜（但し０≦Ｘ≦１）で被覆して熱
処理する工程を含むことを特徴とする半導体装置の製造
方法 である。
（作用） 本発明では、InPを動作層とするFETの動作層及びコン
タクト層が、AlGaAsもしくはGaAsを表面保護絶縁膜とし
てこれを貫通してｎ型あるいｐ型の不純物をイオン注入
する工程、もしくはイオン注入した後にAlGaAsもしくは
GaAsを表面保護絶縁膜として形成する工程を行い、熱処
理を行なってイオン打ち込み層を活性化する事により形
成されることを特徴としている。
タクト層が、AlGaAsもしくはGaAsを表面保護絶縁膜とし
てこれを貫通してｎ型あるいｐ型の不純物をイオン注入
する工程、もしくはイオン注入した後にAlGaAsもしくは
GaAsを表面保護絶縁膜として形成する工程を行い、熱処
理を行なってイオン打ち込み層を活性化する事により形
成されることを特徴としている。
AlGaAsあるいはGaAsを表面保護絶縁膜としてこれを貫
通して所望の不純物をイオン注入することによりInP表
面に付着した不純物の混入を回避でき、そのうえチャネ
ル層などを浅いプロファイルでイオン注入が可能とな
り、プロセス的にも簡略化される。
通して所望の不純物をイオン注入することによりInP表
面に付着した不純物の混入を回避でき、そのうえチャネ
ル層などを浅いプロファイルでイオン注入が可能とな
り、プロセス的にも簡略化される。
また、AlGaAsあるいはGaAs膜は、InPと同じIII−Ｖ族
元素の化合物であるためInPの表面処理の後ただちにAlG
aAsあるいはGaAsを成長することにより格子定数は違う
ものの良好な界面を得ることができ、熱処理によっても
InP表面からのInや、Ｐの元素の拡散は抑えられ良好な
チャネル層もしくはコンタクト層を得ることができる。
表面がInPではなくAlGaAsあるいはGaAsであるためより
高温による熱処理も可能となる。熱膨張係数の差につい
てもInPとAlGaAsあるいはGaAsは、InPとPSGに比べては
るかに小さい。
元素の化合物であるためInPの表面処理の後ただちにAlG
aAsあるいはGaAsを成長することにより格子定数は違う
ものの良好な界面を得ることができ、熱処理によっても
InP表面からのInや、Ｐの元素の拡散は抑えられ良好な
チャネル層もしくはコンタクト層を得ることができる。
表面がInPではなくAlGaAsあるいはGaAsであるためより
高温による熱処理も可能となる。熱膨張係数の差につい
てもInPとAlGaAsあるいはGaAsは、InPとPSGに比べては
るかに小さい。
また、他の利点としてはInPとAlGaAsあるいはGaAsと
は、リン酸系エッチング液により容易に選択エッチング
が可能な点がある。
は、リン酸系エッチング液により容易に選択エッチング
が可能な点がある。
（実施例） 以下本発明の実施例を第１図〜第４図を用いて説明す
る。
る。
＜実施例１＞ 第１図（ａ）〜（ｆ）に本発明による実施例の１つの
製造工程を簡単に示す。（ａ）に示される様に清浄化さ
れたInP基板１に動作層としてイオン注入層２をSiを、
打ち込みエネルギー30keVでドーズ量４×1012cm-2のイ
オン注入し形成した。これに絶縁保護膜３としてMBE法
によりAlXGa1-XAs（Ｘ＝0.3）を1000A成長し（ｂ）のよ
うな構造とする。これに、（ｃ）のように耐熱性の金属
４のWSiを3000A形成し、ドライエッチ等により所望の部
分を残してエッチングする。さらに（ｄ）のように、コ
ンタクト層としてイオン注入層５を形成するためにこの
ゲート金属をマスクとし注入エネルギー100keVでドーズ
量５×1013cm-2のSiをAlGaAsを貫通させてイオン注入す
る。次にこれにPSG等の保護膜６を形成して（ｅ）のよ
うな構造でアニールを行なう。AlGaAs絶縁膜を貫通して
イオン注入を行うので、InP基板表面に付着した不純物
が、イオン注入により同時に不純物としてチャネル層に
入り込み活性化率に影響を及ぼすことがなくなった。こ
こで、AlGaAsとInPとは、良好な界面特性を有し、InPの
Ｐ抜け等による表面劣化を回避しながら高温のアニール
を施すことが可能となり800℃を越すアニールによって
も表面の劣化はみられなかった。AlGaAsとInPとの間の
熱膨張係数の差が小さいため素子にストレスが生じる等
の問題も解決できた。保護膜６を除去した後、最後にオ
ーミックコンタクトをとるために窓開けを行いソース７
及びドレイン電極８を形成して（ｆ）に示されるような
ディプレッションモードのFETを得る。
製造工程を簡単に示す。（ａ）に示される様に清浄化さ
れたInP基板１に動作層としてイオン注入層２をSiを、
打ち込みエネルギー30keVでドーズ量４×1012cm-2のイ
オン注入し形成した。これに絶縁保護膜３としてMBE法
によりAlXGa1-XAs（Ｘ＝0.3）を1000A成長し（ｂ）のよ
うな構造とする。これに、（ｃ）のように耐熱性の金属
４のWSiを3000A形成し、ドライエッチ等により所望の部
分を残してエッチングする。さらに（ｄ）のように、コ
ンタクト層としてイオン注入層５を形成するためにこの
ゲート金属をマスクとし注入エネルギー100keVでドーズ
量５×1013cm-2のSiをAlGaAsを貫通させてイオン注入す
る。次にこれにPSG等の保護膜６を形成して（ｅ）のよ
うな構造でアニールを行なう。AlGaAs絶縁膜を貫通して
イオン注入を行うので、InP基板表面に付着した不純物
が、イオン注入により同時に不純物としてチャネル層に
入り込み活性化率に影響を及ぼすことがなくなった。こ
こで、AlGaAsとInPとは、良好な界面特性を有し、InPの
Ｐ抜け等による表面劣化を回避しながら高温のアニール
を施すことが可能となり800℃を越すアニールによって
も表面の劣化はみられなかった。AlGaAsとInPとの間の
熱膨張係数の差が小さいため素子にストレスが生じる等
の問題も解決できた。保護膜６を除去した後、最後にオ
ーミックコンタクトをとるために窓開けを行いソース７
及びドレイン電極８を形成して（ｆ）に示されるような
ディプレッションモードのFETを得る。
＜実施例２＞ 第１図（2a）〜（2b）および（ｃ）〜（ｆ）に本発明
による実施例の１つの製造工程を簡単に示す。最初に清
浄化されたInP基板１上に絶縁保護膜３としてMBE法によ
りGaAsを1000A成長し（2a）のような構造とする。次ぎ
に、動作層としてイオン注入層２を形成するために（2
b）のようにこの上からGaAs層を貫通させてイオン注入
により注入エネルギー30keVでドーズ量４×1012cm-2のS
iを打ち込む。GaAs絶縁膜を貫通してイオン注入を行う
ので、InP基板表面に付着した不純物が、イオン注入に
より同時に不純物としてチャネル層に入り込み活性化率
に影響を及ぼすことがなくなった。GaAsとInPとの良好
な界面を得ることができ、高温のアニールによるＰ抜け
で生じる界面準位を抑えることが可能となり800℃を越
すアニールによっても表面の劣化はみられなかった。Ga
AsとInPとの間の熱膨張係数の差が小さいため素子にス
トレスが生じる等の問題も解決できた。この後、実施例
１と同じ工程を経てディスプレッションモードのFETを
得る。
による実施例の１つの製造工程を簡単に示す。最初に清
浄化されたInP基板１上に絶縁保護膜３としてMBE法によ
りGaAsを1000A成長し（2a）のような構造とする。次ぎ
に、動作層としてイオン注入層２を形成するために（2
b）のようにこの上からGaAs層を貫通させてイオン注入
により注入エネルギー30keVでドーズ量４×1012cm-2のS
iを打ち込む。GaAs絶縁膜を貫通してイオン注入を行う
ので、InP基板表面に付着した不純物が、イオン注入に
より同時に不純物としてチャネル層に入り込み活性化率
に影響を及ぼすことがなくなった。GaAsとInPとの良好
な界面を得ることができ、高温のアニールによるＰ抜け
で生じる界面準位を抑えることが可能となり800℃を越
すアニールによっても表面の劣化はみられなかった。Ga
AsとInPとの間の熱膨張係数の差が小さいため素子にス
トレスが生じる等の問題も解決できた。この後、実施例
１と同じ工程を経てディスプレッションモードのFETを
得る。
＜実施例３＞ 第２図（ａ）〜（ｅ）に本発明による実施例の１つの
製造工程を簡単に示す。最初に清浄化されたInP基板１
上に絶縁保護膜３としてMBE法によりAlXGa1-XAs（Ｘ＝
0.3）を1000A成長し（ａ）のような構造とする。これ
に、（ｂ）のように耐熱性の金属４であるWSiを3000A形
成し、ドライエッチ等により所望の部分を残してエッチ
ングする。さらに（ｃ）のように、コンタクト層５を形
成するためにこのゲート金属をマスクとし注入エネルギ
ー100keVでドーズ量５×1013cm-2のSiをAlGaAsを貫通さ
せてイオン注入する。次にこれにPSG等の保護膜６を形
成して（ｄ）のようにアニールを行なう。AlGaAs絶縁膜
を貫通してイオン注入を行うので、InP基板表面に付着
した不純物が、イオン注入により同時に不純物としてチ
ャネル層に入り込み活性化率に影響を及ぼすことがなく
なった。また、AlGaAsとImPの良好な界面を得ることが
でき、高温のアニールによるＰ抜けで生じる界面準位を
抑えることが可能となり800℃を越すアニールによって
も表面の劣化はみられなかった。AlGaAsとInPとの間の
熱膨張係数の差が小さいため素子にストレスが生じる等
の問題も解決できた。保護膜６を除去した後、さいごに
オーミックコンタクトをとるために窓開けを行いソース
７及びドレイン電極８を形成して（ｅ）に示されるよう
なエンハンスモードのFETを得る。
製造工程を簡単に示す。最初に清浄化されたInP基板１
上に絶縁保護膜３としてMBE法によりAlXGa1-XAs（Ｘ＝
0.3）を1000A成長し（ａ）のような構造とする。これ
に、（ｂ）のように耐熱性の金属４であるWSiを3000A形
成し、ドライエッチ等により所望の部分を残してエッチ
ングする。さらに（ｃ）のように、コンタクト層５を形
成するためにこのゲート金属をマスクとし注入エネルギ
ー100keVでドーズ量５×1013cm-2のSiをAlGaAsを貫通さ
せてイオン注入する。次にこれにPSG等の保護膜６を形
成して（ｄ）のようにアニールを行なう。AlGaAs絶縁膜
を貫通してイオン注入を行うので、InP基板表面に付着
した不純物が、イオン注入により同時に不純物としてチ
ャネル層に入り込み活性化率に影響を及ぼすことがなく
なった。また、AlGaAsとImPの良好な界面を得ることが
でき、高温のアニールによるＰ抜けで生じる界面準位を
抑えることが可能となり800℃を越すアニールによって
も表面の劣化はみられなかった。AlGaAsとInPとの間の
熱膨張係数の差が小さいため素子にストレスが生じる等
の問題も解決できた。保護膜６を除去した後、さいごに
オーミックコンタクトをとるために窓開けを行いソース
７及びドレイン電極８を形成して（ｅ）に示されるよう
なエンハンスモードのFETを得る。
＜実施例４＞ 第３図（ａ）〜（ｄ）に本発明による実施例の１つの
製造工程を簡単に示す。（ａ）に示される様に清浄化さ
れたInP基板１に動作層２としてSiをフォトレジスト31
をマスクとして、打ち込みエネルギー30keVでドーズ量
４×1012cm-2のイオン注入する。さらにこのフォトレジ
ストを除去し新たなフォトレジストを形成し、（ｂ）の
ようにこれをマスクとし注入エネルギー100keVでドーズ
量５×1013cm-2のSiをイオン注入してコンタクト層５を
形成する。次にこのフォトレジストを除去し、絶縁保護
膜３としてMBE法によりAlXGa1-XAs（Ｘ＝0.3）を1000A
成長し、表面保護膜としてPSG膜等をこの上に形成し
（ｃ）のような構造でアニールを行なう。ここで、AlGa
AsとInPとの良好な界面を得ることができ、高温のアニ
ールによるＰ抜けで生じる界面準位を抑えることが可能
となり800℃を越すアニールによっても表面の劣化はみ
られなかった。AlGaAsとInPとの間の熱膨張係数の差が
小さいため素子にストレスが生じる等の問題も解決でき
た。保護膜６を除去した後、ゲート電極33を形成し、最
後にオーミックコンタクトをとるために窓開けを行いソ
ース７及びドレイン電極８を形成して（ｆ）に示される
ようなディプレッションモードのFETを得る。
製造工程を簡単に示す。（ａ）に示される様に清浄化さ
れたInP基板１に動作層２としてSiをフォトレジスト31
をマスクとして、打ち込みエネルギー30keVでドーズ量
４×1012cm-2のイオン注入する。さらにこのフォトレジ
ストを除去し新たなフォトレジストを形成し、（ｂ）の
ようにこれをマスクとし注入エネルギー100keVでドーズ
量５×1013cm-2のSiをイオン注入してコンタクト層５を
形成する。次にこのフォトレジストを除去し、絶縁保護
膜３としてMBE法によりAlXGa1-XAs（Ｘ＝0.3）を1000A
成長し、表面保護膜としてPSG膜等をこの上に形成し
（ｃ）のような構造でアニールを行なう。ここで、AlGa
AsとInPとの良好な界面を得ることができ、高温のアニ
ールによるＰ抜けで生じる界面準位を抑えることが可能
となり800℃を越すアニールによっても表面の劣化はみ
られなかった。AlGaAsとInPとの間の熱膨張係数の差が
小さいため素子にストレスが生じる等の問題も解決でき
た。保護膜６を除去した後、ゲート電極33を形成し、最
後にオーミックコンタクトをとるために窓開けを行いソ
ース７及びドレイン電極８を形成して（ｆ）に示される
ようなディプレッションモードのFETを得る。
＜実施例５＞ 第４図（ａ）〜（ｄ）に本発明による実施例の１つの
製造工程を簡単に示す。（ａ）に示される様に清浄化さ
れたInP基板１にフォトレジスト32をマスクとし注入エ
ネルギー100keVでドーズ量５×1013cm-2のSiをイオン注
入してコンタクト層のためのイオン注入層５を形成す
る。次にこのフォトレジストを除去し、絶縁保護膜３と
してMBE法によりAlXGa1-XAs（Ｘ＝0.3）を1000A成長
し、表面保護膜としてPSG膜等をこの上に形成し（ｃ）
のような構造でアニールを行なう。AlGaAsとInPとの良
好な界面を得ることができ、高温のアニールによるＰ抜
けで生じる界面準位を抑えることが可能となり800℃を
越すアニールによっても表面の劣化はみられなかった。
AlGaAsとInPとの間の熱膨張係数の差が小さいため素子
にストレスが生じる等の問題も解決できた。保護膜６を
除去した後、ゲート電極33を形成し、最後にオーミック
コンタクトをとるために窓明けを行いソース７及びドレ
イン電極８を形成して（ｆ）に示されるようなエンハン
スモードのFETを得る。
製造工程を簡単に示す。（ａ）に示される様に清浄化さ
れたInP基板１にフォトレジスト32をマスクとし注入エ
ネルギー100keVでドーズ量５×1013cm-2のSiをイオン注
入してコンタクト層のためのイオン注入層５を形成す
る。次にこのフォトレジストを除去し、絶縁保護膜３と
してMBE法によりAlXGa1-XAs（Ｘ＝0.3）を1000A成長
し、表面保護膜としてPSG膜等をこの上に形成し（ｃ）
のような構造でアニールを行なう。AlGaAsとInPとの良
好な界面を得ることができ、高温のアニールによるＰ抜
けで生じる界面準位を抑えることが可能となり800℃を
越すアニールによっても表面の劣化はみられなかった。
AlGaAsとInPとの間の熱膨張係数の差が小さいため素子
にストレスが生じる等の問題も解決できた。保護膜６を
除去した後、ゲート電極33を形成し、最後にオーミック
コンタクトをとるために窓明けを行いソース７及びドレ
イン電極８を形成して（ｆ）に示されるようなエンハン
スモードのFETを得る。
本発明の実施例の中では絶縁保護膜３としてAlXGa1-X
As（Ｘ＝0.3）やGaAsを用いたが組成Ｘは、この限りで
はなく変化しうるものであり、AlAsであっても良い。さ
らに厚さに於いても実施例の中では、1000Åとしたがこ
れについてもこの限りではない。但しInPとの熱膨張係
数に若干の差があるので基板面内で均一性の高い結果を
得るには3000Å以下が望ましい。またMIS型半導体装置
に限られたものではなく、例えばMES型半導体装置など
への適用も可能である。さらにイオン注入元素について
も変えることが可能であり、ｐ型の不純物の注入やホー
ルを導電体とする素子への応用の可能である。
As（Ｘ＝0.3）やGaAsを用いたが組成Ｘは、この限りで
はなく変化しうるものであり、AlAsであっても良い。さ
らに厚さに於いても実施例の中では、1000Åとしたがこ
れについてもこの限りではない。但しInPとの熱膨張係
数に若干の差があるので基板面内で均一性の高い結果を
得るには3000Å以下が望ましい。またMIS型半導体装置
に限られたものではなく、例えばMES型半導体装置など
への適用も可能である。さらにイオン注入元素について
も変えることが可能であり、ｐ型の不純物の注入やホー
ルを導電体とする素子への応用の可能である。
（発明の効果） 本発明によれば、絶縁膜を貫通してイオン注入を行う
ので、InP基板表面に付着した不純物が、イオン注入に
より同時に不純物としてチャネル層に入り込み活性化率
に影響を及ぼすことがなくなった。また、絶縁膜を貫通
してイオン注入を行なわない場合に於いてもAlGaAsある
いはGaAsとInPとの良好な界面を得ることができ、高温
のアニールによるＰ抜けで生じる界面準位を抑えること
が可能となり、高温のアニールによっても表面の劣化は
阻止できた。AlGaAsあるいはGaAsとInPとの間の熱膨張
係数の差が小さいため素子にストレスが生じる等の問題
も解決できた。以上より良好な絶縁保護膜を有したInP
を動作層とする半導体装置が得られ、高周波の高速な集
積回路や、高周波高速の高出力デバイスとして通信や論
理回路等への寄与は大きい。
ので、InP基板表面に付着した不純物が、イオン注入に
より同時に不純物としてチャネル層に入り込み活性化率
に影響を及ぼすことがなくなった。また、絶縁膜を貫通
してイオン注入を行なわない場合に於いてもAlGaAsある
いはGaAsとInPとの良好な界面を得ることができ、高温
のアニールによるＰ抜けで生じる界面準位を抑えること
が可能となり、高温のアニールによっても表面の劣化は
阻止できた。AlGaAsあるいはGaAsとInPとの間の熱膨張
係数の差が小さいため素子にストレスが生じる等の問題
も解決できた。以上より良好な絶縁保護膜を有したInP
を動作層とする半導体装置が得られ、高周波の高速な集
積回路や、高周波高速の高出力デバイスとして通信や論
理回路等への寄与は大きい。
第１図は、本発明の第１及び第２の実施例により作製し
たディプレッションモードのInP MIS電界効果トランジ
スタの製造工程を示す図、第２図は、本発明の第３の実
施例で作製したエンハンスモードのInP MIS電界効果の
トランジスタの製造工程を示す図、第３図は、本発明の
第４の実施例で作製したディプレッションモードのInP
MIS電界効果トランジスタの製造工程を示す図、第４図
は、本発明の第５の実施例で作製したエンハンスモード
のInP MIS電界効果トランジスタの製造工程を示す図、
第５図は、従来のディプレッションモードのInP MIS電
界効果トランジスタの製造工程を示す図である。 図において、 １……InP基板 2,15……イオン注入層 ３……AlXGa1-XAs（０≦Ｘ≦１） ４……耐熱ゲート金属 ６……アニール保護膜 ７……ソース電極 ８……ドレイン電極 31……フォトレジスト 32……フォトレジスト 33……ゲート金属 53……アニール保護膜 である。
たディプレッションモードのInP MIS電界効果トランジ
スタの製造工程を示す図、第２図は、本発明の第３の実
施例で作製したエンハンスモードのInP MIS電界効果の
トランジスタの製造工程を示す図、第３図は、本発明の
第４の実施例で作製したディプレッションモードのInP
MIS電界効果トランジスタの製造工程を示す図、第４図
は、本発明の第５の実施例で作製したエンハンスモード
のInP MIS電界効果トランジスタの製造工程を示す図、
第５図は、従来のディプレッションモードのInP MIS電
界効果トランジスタの製造工程を示す図である。 図において、 １……InP基板 2,15……イオン注入層 ３……AlXGa1-XAs（０≦Ｘ≦１） ４……耐熱ゲート金属 ６……アニール保護膜 ７……ソース電極 ８……ドレイン電極 31……フォトレジスト 32……フォトレジスト 33……ゲート金属 53……アニール保護膜 である。
Claims (2)
- 【請求項１】InPを動作層もしくはコンタクト層とする
半導体装置の製造方法において、該InP動作層もしくは
コンタクト層上に設けられたAlXGa1-XAs膜（但し０≦Ｘ
≦１）を貫通してInP中にイオン注入する工程を含むこ
とを特徴とする半導体装置の製造方法。 - 【請求項２】InPを動作層もしくはコンタクト層とする
半導体装置の製造方法において、動作層もしくはコンタ
クト層となる部分にイオン注入する工程と、イオン注入
したInP表面をAlXGa1-XAs膜（但し０≦Ｘ≦１）で被覆
して熱処理することにより活性化を行う工程を含むこと
を特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16403988A JP2611342B2 (ja) | 1988-06-29 | 1988-06-29 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16403988A JP2611342B2 (ja) | 1988-06-29 | 1988-06-29 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0212875A JPH0212875A (ja) | 1990-01-17 |
| JP2611342B2 true JP2611342B2 (ja) | 1997-05-21 |
Family
ID=15785640
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16403988A Expired - Lifetime JP2611342B2 (ja) | 1988-06-29 | 1988-06-29 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2611342B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02232970A (ja) * | 1989-03-06 | 1990-09-14 | Nec Corp | 半導体装置の製造方法 |
| JP2007004459A (ja) * | 2005-06-23 | 2007-01-11 | Nec Tokin Corp | 接触端子付きｉｃカード又はタグのｉｃモジュール構造 |
| JP5425234B2 (ja) | 2009-03-13 | 2014-02-26 | オーチス エレベータ カンパニー | ガイドレールブラケットを備えたエレベータシステム |
| JP5676496B2 (ja) | 2009-03-13 | 2015-02-25 | オーチス エレベータ カンパニーＯｔｉｓ Ｅｌｅｖａｔｏｒ Ｃｏｍｐａｎｙ | ガイドレールを支持するエレベータシステムドアフレーム |
-
1988
- 1988-06-29 JP JP16403988A patent/JP2611342B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0212875A (ja) | 1990-01-17 |
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