JPH0669239A - ＧａＡｓ系電界効果半導体装置及びその製造方法 - Google Patents
ＧａＡｓ系電界効果半導体装置及びその製造方法Info
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- JPH0669239A JPH0669239A JP21677292A JP21677292A JPH0669239A JP H0669239 A JPH0669239 A JP H0669239A JP 21677292 A JP21677292 A JP 21677292A JP 21677292 A JP21677292 A JP 21677292A JP H0669239 A JPH0669239 A JP H0669239A
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Abstract
(57)【要約】
【目的】 ＧａＡｓ系電界効果半導体装置及びその製造
方法に関し、極めて簡単な手段を適用して、プラズマ処
理に起因するダメージを受け難くすると共に漏れ電流を
発生し難くすることを可能とし、ＧａＡｓ系ＭＥＳＦＥ
Ｔの特性を向上させようとする。 【構成】 半絶縁性ＧａＡｓ基板１表面に下側から順に
Ｓｉを含有した活性層２Ａ並びにＳを含有した活性層２
Ｂが形成され、Ｓを含有した活性層２Ｂの表面にチャネ
ル領域となる間隔をおいてコンタクトしているソース電
極３並びにドレイン電極４が形成され、ソース電極３並
びにドレイン電極４の間に表出されたＳを含有した活性
層２Ｂのチャネル領域にショットキ・コンタクトしてい
るゲート電極５が形成される。
方法に関し、極めて簡単な手段を適用して、プラズマ処
理に起因するダメージを受け難くすると共に漏れ電流を
発生し難くすることを可能とし、ＧａＡｓ系ＭＥＳＦＥ
Ｔの特性を向上させようとする。 【構成】 半絶縁性ＧａＡｓ基板１表面に下側から順に
Ｓｉを含有した活性層２Ａ並びにＳを含有した活性層２
Ｂが形成され、Ｓを含有した活性層２Ｂの表面にチャネ
ル領域となる間隔をおいてコンタクトしているソース電
極３並びにドレイン電極４が形成され、ソース電極３並
びにドレイン電極４の間に表出されたＳを含有した活性
層２Ｂのチャネル領域にショットキ・コンタクトしてい
るゲート電極５が形成される。
Description
【０００１】
【産業上の利用分野】本発明は、通常、ＧａＡｓ系ＭＥ
ＳＦＥＴ（ｍｅｔａｌ ｓｅｍｉｃｏｎｄｕｃｔｏｒ
ｆｉｅｌｄ ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ）と
呼ばれているＧａＡｓ系電界効果半導体装置及びその製
造方法に関する。
ＳＦＥＴ（ｍｅｔａｌ ｓｅｍｉｃｏｎｄｕｃｔｏｒ
ｆｉｅｌｄ ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ）と
呼ばれているＧａＡｓ系電界効果半導体装置及びその製
造方法に関する。
【０００２】一般に、ＧａＡｓ系ＭＥＳＦＥＴは、マイ
クロ波帯以上の高周波通信などに多用されているところ
であるが、要求に応えて、更なる高性能化及び信頼性の
向上に努めなければならない。
クロ波帯以上の高周波通信などに多用されているところ
であるが、要求に応えて、更なる高性能化及び信頼性の
向上に努めなければならない。
【０００３】
【従来の技術】例えば、ＧａＡｓ系ＭＥＳＦＥＴに於い
て必要とされるｎ型ドーパントとしては、制御性が良い
ことなどが理由となってＳｉを用いている。
て必要とされるｎ型ドーパントとしては、制御性が良い
ことなどが理由となってＳｉを用いている。
【０００４】
【発明が解決しようとする課題】現在、ＧａＡｓ系ＭＥ
ＳＦＥＴを製造する場合、例えばプラズマ化学気相堆積
（ｐｌａｓｍａ ｃｈｅｍｉｃａｌ ｖａｐｏｕｒ ｄ
ｅｐｏｓｉｔｉｏｎ：Ｐ−ＣＶＤ）やプラズマ・エッチ
ングなど、何らかのプラズマ処理を利用することは不可
欠であるが、プラズマ処理を行うと、ウエハはプラズマ
・イオンに曝されて叩かれるので、種々なダメージを受
けることになる。
ＳＦＥＴを製造する場合、例えばプラズマ化学気相堆積
（ｐｌａｓｍａ ｃｈｅｍｉｃａｌ ｖａｐｏｕｒ ｄ
ｅｐｏｓｉｔｉｏｎ：Ｐ−ＣＶＤ）やプラズマ・エッチ
ングなど、何らかのプラズマ処理を利用することは不可
欠であるが、プラズマ処理を行うと、ウエハはプラズマ
・イオンに曝されて叩かれるので、種々なダメージを受
けることになる。
【０００５】ところで、前記したように、ｎ型ドーパン
トとしてＳｉを用いた場合、プラズマに依る表面処理で
特にダメージを受け易い現象が見られ、例えばゲート接
地ドレイン・ソース電流Ｉdss が減少するなどの問題が
起こり、その回復に別段のアニールを行うことが必要で
あった。
トとしてＳｉを用いた場合、プラズマに依る表面処理で
特にダメージを受け易い現象が見られ、例えばゲート接
地ドレイン・ソース電流Ｉdss が減少するなどの問題が
起こり、その回復に別段のアニールを行うことが必要で
あった。
【０００６】そこで、ダメージを受け難いｎ型ドーパン
トとしてＳを用いることが行われたが、Ｓは熱処理で拡
散され易く、制御性はＳｉと比較して遙に悪い為、例え
ばゲートの漏れ電流が生ずるなどの問題がある。
トとしてＳを用いることが行われたが、Ｓは熱処理で拡
散され易く、制御性はＳｉと比較して遙に悪い為、例え
ばゲートの漏れ電流が生ずるなどの問題がある。
【０００７】図９はゲートの漏れ電流について解説する
為の説明図である。図に於いて、（Ａ）はＧａＡｓ系Ｍ
ＥＳＦＥＴの要部切断側面を表し、１は半絶縁性ＧａＡ
ｓ基板、２はｎ−ＧａＡｓ活性層、３はソース電極、４
はドレイン電極、５はゲート電極、６Ａ及び６Ｂは空乏
層、７はソース・ドレイン間電流、８は漏れ電流をそれ
ぞれ示している。
為の説明図である。図に於いて、（Ａ）はＧａＡｓ系Ｍ
ＥＳＦＥＴの要部切断側面を表し、１は半絶縁性ＧａＡ
ｓ基板、２はｎ−ＧａＡｓ活性層、３はソース電極、４
はドレイン電極、５はゲート電極、６Ａ及び６Ｂは空乏
層、７はソース・ドレイン間電流、８は漏れ電流をそれ
ぞれ示している。
【０００８】また、（Ｂ）及び（Ｃ）は不純物濃度プロ
ファイルを表すものであって、横軸には不純物濃度を、
また、縦軸にはＧａＡｓ系ＭＥＳＦＥＴの深さ方向をそ
れぞれ採ってあり、（Ｂ）がＳｉの場合を、そして、
（Ｃ）がＳの場合をそれぞれ示し、何れに於いても、実
線がイオン注入直後の状態を、破線が熱処理後の状態を
示している。尚、ここで、電流は電子流として説明して
ある。
ファイルを表すものであって、横軸には不純物濃度を、
また、縦軸にはＧａＡｓ系ＭＥＳＦＥＴの深さ方向をそ
れぞれ採ってあり、（Ｂ）がＳｉの場合を、そして、
（Ｃ）がＳの場合をそれぞれ示し、何れに於いても、実
線がイオン注入直後の状態を、破線が熱処理後の状態を
示している。尚、ここで、電流は電子流として説明して
ある。
【０００９】図示のＧａＡｓ系ＭＥＳＦＥＴに於いて
は、ゲート電極５に印加する負電圧レベルの如何に依っ
て空乏層の拡がりを変え、ソース・ドレイン間電流７を
流したり遮断したりする。即ち、空乏層が記号６Ａで示
した状態の拡がりであればソース・ドレイン間電流７が
流れ、また、空乏層が記号６Ｂで示した状態の拡がりで
あれば所謂ピンチ・オフの状態であってソース・ドレイ
ン間電流７は流れることはできない。
は、ゲート電極５に印加する負電圧レベルの如何に依っ
て空乏層の拡がりを変え、ソース・ドレイン間電流７を
流したり遮断したりする。即ち、空乏層が記号６Ａで示
した状態の拡がりであればソース・ドレイン間電流７が
流れ、また、空乏層が記号６Ｂで示した状態の拡がりで
あれば所謂ピンチ・オフの状態であってソース・ドレイ
ン間電流７は流れることはできない。
【００１０】ところで、活性層２は基板１にｎ型不純物
を例えば１×１０17〔cm-3〕程度導入して形成されるも
のであり、そのｎ型不純物にＳｉを用いた場合、（Ｂ）
に見られるような濃度プロファイルとなって、空乏層が
拡がり得る活性層２を越えた領域、即ち、基板１の領域
では確実に導電性が失われるから、空乏層が記号６Ｂで
指示されている状態に延びれば、ソース・ドレイン間電
流７は確実に遮断される。
を例えば１×１０17〔cm-3〕程度導入して形成されるも
のであり、そのｎ型不純物にＳｉを用いた場合、（Ｂ）
に見られるような濃度プロファイルとなって、空乏層が
拡がり得る活性層２を越えた領域、即ち、基板１の領域
では確実に導電性が失われるから、空乏層が記号６Ｂで
指示されている状態に延びれば、ソース・ドレイン間電
流７は確実に遮断される。
【００１１】然しながら、ｎ型不純物としてＳを用いて
１×１０17〔cm-3〕程度導入した場合、熱処理で拡散さ
れ易い性質をもつＳは、所定のゲート電圧で空乏層が到
達し得ないような深い領域にまで拡散されてしまい、そ
の不純物濃度は（Ｃ）に見られるように、約１×１０16
〔cm-3〕程度にもなり、その結果、漏れ電流８が流れて
しまう。
１×１０17〔cm-3〕程度導入した場合、熱処理で拡散さ
れ易い性質をもつＳは、所定のゲート電圧で空乏層が到
達し得ないような深い領域にまで拡散されてしまい、そ
の不純物濃度は（Ｃ）に見られるように、約１×１０16
〔cm-3〕程度にもなり、その結果、漏れ電流８が流れて
しまう。
【００１２】本発明は、極めて簡単な手段を適用して、
プラズマ処理に起因するダメージを受け難くすると共に
漏れ電流を発生し難くすることを可能とし、ＧａＡｓ系
ＭＥＳＦＥＴの特性を向上させようとする。
プラズマ処理に起因するダメージを受け難くすると共に
漏れ電流を発生し難くすることを可能とし、ＧａＡｓ系
ＭＥＳＦＥＴの特性を向上させようとする。
【００１３】
【課題を解決するための手段】本発明では、プラズマ処
理の影響を受け難い不純物と制御性が良好な不純物とを
用い、その両不純物の適用領域を適切に選択することで
プラズマ処理に起因するダメージが少なく、且つ、漏れ
電流が少ないＧａＡｓ系ＭＥＳＦＥＴを実現している。
理の影響を受け難い不純物と制御性が良好な不純物とを
用い、その両不純物の適用領域を適切に選択することで
プラズマ処理に起因するダメージが少なく、且つ、漏れ
電流が少ないＧａＡｓ系ＭＥＳＦＥＴを実現している。
【００１４】図１は本発明の原理を解説する為の説明図
である。図に於いて、（Ａ）はＧａＡｓ系ＭＥＳＦＥＴ
の要部切断側面を表すものであり、１は半絶縁性ＧａＡ
ｓ基板、２ＡはＳｉをドーピングして形成したｎ−Ｇａ
Ａｓ活性層、２ＢはＳをドーピングして形成したｎ−Ｇ
ａＡｓ活性層、２は活性層２Ａ及び２Ｂからなる活性
層、３はソース電極、４はドレイン電極、５はゲート電
極をそれぞれ示している。
である。図に於いて、（Ａ）はＧａＡｓ系ＭＥＳＦＥＴ
の要部切断側面を表すものであり、１は半絶縁性ＧａＡ
ｓ基板、２ＡはＳｉをドーピングして形成したｎ−Ｇａ
Ａｓ活性層、２ＢはＳをドーピングして形成したｎ−Ｇ
ａＡｓ活性層、２は活性層２Ａ及び２Ｂからなる活性
層、３はソース電極、４はドレイン電極、５はゲート電
極をそれぞれ示している。
【００１５】（Ｂ）は不純物濃度プロファイルを表し、
横軸には不純物濃度を、また、縦軸にはＧａＡｓ系ＭＥ
ＳＦＥＴの深さ方向をそれぞれ採ってあり、線Ｎ１は導
入されたＳのプロファイル、線Ｎ２は導入されたＳｉの
プロファイル、線Ｎ３は熱処理後のＳのプロファイル、
線Ｎ４は熱処理後のＳｉのプロファイル、線Ｎ５は熱処
理で活性化された全キャリヤのプロファイルを示してい
る。
横軸には不純物濃度を、また、縦軸にはＧａＡｓ系ＭＥ
ＳＦＥＴの深さ方向をそれぞれ採ってあり、線Ｎ１は導
入されたＳのプロファイル、線Ｎ２は導入されたＳｉの
プロファイル、線Ｎ３は熱処理後のＳのプロファイル、
線Ｎ４は熱処理後のＳｉのプロファイル、線Ｎ５は熱処
理で活性化された全キャリヤのプロファイルを示してい
る。
【００１６】図から明らかなように、本発明では、Ｓｉ
をドーピングして得られるｎ−ＧａＡｓ活性層２ＡとＳ
をドーピングして得られるｎ−ＧａＡｓ活性層２Ｂとを
積層して活性層２を形成してある。尚、活性層２Ａ及び
２Ｂを形成するには、単一の半導体層に例えばイオン注
入の加速エネルギを変えてＳｉとＳを二重に打ち込むこ
とで形成したり、或いは、Ｓｉを含有した活性層２Ａを
エピタキシャル成長させてから、その上にＳを含有した
活性層２Ｂをエピタキシャル成長させるなど適宜の手段
を採ることができる。
をドーピングして得られるｎ−ＧａＡｓ活性層２ＡとＳ
をドーピングして得られるｎ−ＧａＡｓ活性層２Ｂとを
積層して活性層２を形成してある。尚、活性層２Ａ及び
２Ｂを形成するには、単一の半導体層に例えばイオン注
入の加速エネルギを変えてＳｉとＳを二重に打ち込むこ
とで形成したり、或いは、Ｓｉを含有した活性層２Ａを
エピタキシャル成長させてから、その上にＳを含有した
活性層２Ｂをエピタキシャル成長させるなど適宜の手段
を採ることができる。
【００１７】ところで、活性層２は活性層２Ａと２Ｂと
を積層したものではあるが、その厚さは通常のＧａＡｓ
系電界効果半導体装置に於ける単一の活性層と変わりな
い値を選択するので、必然的に活性層２Ａ及び２Ｂのそ
れぞれは薄いものとなる。従って、熱拡散され易いＳが
ドーピングされていても、活性層２Ｂの不純物濃度プロ
ファイルは、熱処理後に於いてもゲート電極５に印加さ
れる負電圧に依って生成される空乏層が到達し得ない範
囲にまで入り込むことはなく、そして、Ｓｉをドーピン
グした活性層２Ａに於ける不純物濃度プロファイルは、
Ｓｉの熱処理に対する制御性が良好であることから、若
干の拡がりは生じても、その拡がった部分の不純物濃度
は十分に低く、ソース・ドレイン間電流のピンチ・オフ
に実用上で問題になる程にはならない。
を積層したものではあるが、その厚さは通常のＧａＡｓ
系電界効果半導体装置に於ける単一の活性層と変わりな
い値を選択するので、必然的に活性層２Ａ及び２Ｂのそ
れぞれは薄いものとなる。従って、熱拡散され易いＳが
ドーピングされていても、活性層２Ｂの不純物濃度プロ
ファイルは、熱処理後に於いてもゲート電極５に印加さ
れる負電圧に依って生成される空乏層が到達し得ない範
囲にまで入り込むことはなく、そして、Ｓｉをドーピン
グした活性層２Ａに於ける不純物濃度プロファイルは、
Ｓｉの熱処理に対する制御性が良好であることから、若
干の拡がりは生じても、その拡がった部分の不純物濃度
は十分に低く、ソース・ドレイン間電流のピンチ・オフ
に実用上で問題になる程にはならない。
【００１８】前記したところから、本発明に依るＧａＡ
ｓ系電界効果半導体装置及びその製造方法に於いては、 （１）半絶縁性ＧａＡｓ基板（例えば半絶縁性ＧａＡｓ
基板１）表面に下側から順に形成されてなるＳｉを含有
した活性層（例えば活性層２Ａ）並びにＳを含有した活
性層（例えば活性層２Ｂ）と、前記Ｓを含有した活性層
の表面にチャネル領域となる間隔をおいてコンタクトし
ているソース電極（例えばソース電極１５Ｓ）並びにド
レイン電極（例えばドレイン電極１５Ｄ）と、前記ソー
ス電極並びにドレイン電極の間に表出された前記Ｓを含
有した活性層のチャネル領域にショットキ・コンタクト
しているゲート電極（例えばゲート電極１６）とを備え
てなるか、或いは、
ｓ系電界効果半導体装置及びその製造方法に於いては、 （１）半絶縁性ＧａＡｓ基板（例えば半絶縁性ＧａＡｓ
基板１）表面に下側から順に形成されてなるＳｉを含有
した活性層（例えば活性層２Ａ）並びにＳを含有した活
性層（例えば活性層２Ｂ）と、前記Ｓを含有した活性層
の表面にチャネル領域となる間隔をおいてコンタクトし
ているソース電極（例えばソース電極１５Ｓ）並びにド
レイン電極（例えばドレイン電極１５Ｄ）と、前記ソー
ス電極並びにドレイン電極の間に表出された前記Ｓを含
有した活性層のチャネル領域にショットキ・コンタクト
しているゲート電極（例えばゲート電極１６）とを備え
てなるか、或いは、
【００１９】（２）前記（１）に於いて、Ｓを含有した
活性層に於ける不純物濃度とＳｉを含有した活性層に於
ける不純物濃度とが等しくなる面がＳを含有した活性層
の表面で実施されるプラズマ処理に起因するダメージを
受けない深さに在ることを特徴とするか、或いは、
活性層に於ける不純物濃度とＳｉを含有した活性層に於
ける不純物濃度とが等しくなる面がＳを含有した活性層
の表面で実施されるプラズマ処理に起因するダメージを
受けない深さに在ることを特徴とするか、或いは、
【００２０】（３）半絶縁性ＧａＡｓ基板にＳｉ及びＳ
のうち何れか一方から順に注入し主としてＳｉを含有す
る活性層並びに主としてＳを含有する活性層を形成する
工程と、次いで、前記Ｓを含有した活性層の表面にチャ
ネル領域となる間隔をおいてソース電極並びにドレイン
電極を形成する工程と、次いで、前記ソース電極と前記
ドレイン電極との間に在るＳを含有した活性層のチャネ
ル領域表面にショットキ・コンタクトのゲート電極を形
成する工程とが含まれてなることを特徴とするか、或い
は、
のうち何れか一方から順に注入し主としてＳｉを含有す
る活性層並びに主としてＳを含有する活性層を形成する
工程と、次いで、前記Ｓを含有した活性層の表面にチャ
ネル領域となる間隔をおいてソース電極並びにドレイン
電極を形成する工程と、次いで、前記ソース電極と前記
ドレイン電極との間に在るＳを含有した活性層のチャネ
ル領域表面にショットキ・コンタクトのゲート電極を形
成する工程とが含まれてなることを特徴とするか、或い
は、
【００２１】（４）前記（３）に於いて、不純物として
Ｓｉを注入して形成する活性層に於ける不純物濃度と不
純物としてＳを注入して形成する活性層に於ける不純物
濃度とが等しくなる面がＳを注入して形成した活性層の
表面で実施されるプラズマ処理に起因するダメージを受
けない深さとなる注入条件を選定して各不純物の注入を
行うことを特徴とするか、或いは、
Ｓｉを注入して形成する活性層に於ける不純物濃度と不
純物としてＳを注入して形成する活性層に於ける不純物
濃度とが等しくなる面がＳを注入して形成した活性層の
表面で実施されるプラズマ処理に起因するダメージを受
けない深さとなる注入条件を選定して各不純物の注入を
行うことを特徴とするか、或いは、
【００２２】（５）前記（３）に於いて、Ｓｉを含有し
た活性層上に設けるＳを含有した活性層の層厚をそのＳ
を含有した活性層の表面で実施されるプラズマ処理に起
因するダメージが前記Ｓｉを含有した活性層が受けない
ように選定して成長させることを特徴とする。
た活性層上に設けるＳを含有した活性層の層厚をそのＳ
を含有した活性層の表面で実施されるプラズマ処理に起
因するダメージが前記Ｓｉを含有した活性層が受けない
ように選定して成長させることを特徴とする。
【００２３】
【作用】前記手段を採ることに依り、プラズマ処理に起
因するダメージを受け易い表面には、ダメージが入り難
いＳを含有した活性層が在る為、ゲート接地ソース・ド
レイン間電流ＩdSS が減少するなどの特性劣化は解消さ
れ、また、熱処理を行っても、拡散され易いＳであって
も下地であるＳｉを含有した活性層を越えることがない
ようにしてあるから、ドーピングを不要とする領域にま
でＳが拡散されて導電性化することはなくなり、従っ
て、漏れ電流を生ずることも解消される。
因するダメージを受け易い表面には、ダメージが入り難
いＳを含有した活性層が在る為、ゲート接地ソース・ド
レイン間電流ＩdSS が減少するなどの特性劣化は解消さ
れ、また、熱処理を行っても、拡散され易いＳであって
も下地であるＳｉを含有した活性層を越えることがない
ようにしてあるから、ドーピングを不要とする領域にま
でＳが拡散されて導電性化することはなくなり、従っ
て、漏れ電流を生ずることも解消される。
【００２４】
【実施例】図２乃至図８は本発明一実施例を解説する為
の工程要所に於けるＧａＡｓ系電界効果半導体装置を表
す要部切断側面図であり、これ等の図を参照しつつ、本
発明の原理を解説するのに用いた図１に見られるＧａＡ
ｓ系電界効果半導体装置を製造する工程について説明す
る。
の工程要所に於けるＧａＡｓ系電界効果半導体装置を表
す要部切断側面図であり、これ等の図を参照しつつ、本
発明の原理を解説するのに用いた図１に見られるＧａＡ
ｓ系電界効果半導体装置を製造する工程について説明す
る。
【００２５】図２参照 ２−（１） 化学気相堆積（ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐ
ｏｓｉｔｉｏｎ：ＣＶＤ）法を適用することに依り、半
絶縁性ＧａＡｓ基板１上にスルー酸化膜と呼ばれている
ＳｉＯ2 膜１１Ａを形成する。 ２−（２） リソグラフィ技術に於けるレジスト・プロセスを適用す
ることに依り、ＳｉＯ2 １１Ａ上に活性層パターンの開
口をもった厚さ例えば１．５〔μｍ〕〜２〔μｍ〕のレ
ジスト膜１１Ｂを形成する。尚、レジストとしては、例
えばＡＺ−１３００−３１（ＳＨＩＰＰＬＥＹ社の商品
名）を用いた。
ｏｓｉｔｉｏｎ：ＣＶＤ）法を適用することに依り、半
絶縁性ＧａＡｓ基板１上にスルー酸化膜と呼ばれている
ＳｉＯ2 膜１１Ａを形成する。 ２−（２） リソグラフィ技術に於けるレジスト・プロセスを適用す
ることに依り、ＳｉＯ2 １１Ａ上に活性層パターンの開
口をもった厚さ例えば１．５〔μｍ〕〜２〔μｍ〕のレ
ジスト膜１１Ｂを形成する。尚、レジストとしては、例
えばＡＺ−１３００−３１（ＳＨＩＰＰＬＥＹ社の商品
名）を用いた。
【００２６】２−（３） イオン注入法を適用することに依り、前記工程（１）で
形成したレジスト膜１１Ｂをマスクとし、半絶縁性Ｇａ
Ａｓ基板１にＳｉＯ2 膜１１Ａを介してＳイオンの打ち
込みを行なう。 ２−（４） レジスト膜１１Ｂをマスクとするリソグラフィ技術を適
用することに依り、ＳｉＯ2 膜１１Ａのウエット・エッ
チングを行なって開口を形成し、その中に半絶縁性Ｇａ
Ａｓ基板１の一部表面を露出させる。 ２−（５） イオン注入法を適用することに依り、レジスト膜１１Ｂ
をマスクとし、半絶縁性ＧａＡｓ基板１にＳｉイオンの
打ち込みを行なう。
形成したレジスト膜１１Ｂをマスクとし、半絶縁性Ｇａ
Ａｓ基板１にＳｉＯ2 膜１１Ａを介してＳイオンの打ち
込みを行なう。 ２−（４） レジスト膜１１Ｂをマスクとするリソグラフィ技術を適
用することに依り、ＳｉＯ2 膜１１Ａのウエット・エッ
チングを行なって開口を形成し、その中に半絶縁性Ｇａ
Ａｓ基板１の一部表面を露出させる。 ２−（５） イオン注入法を適用することに依り、レジスト膜１１Ｂ
をマスクとし、半絶縁性ＧａＡｓ基板１にＳｉイオンの
打ち込みを行なう。
【００２７】前記したＳイオンとＳｉイオンのイオン注
入に関する具体的条件を例示すると次の通りである。 Ｓイオンの場合 加速エネルギ：１００〔ｋｅＶ〕 ドーズ量：２．５×１０12〔cm-2〕 スルー酸化膜：０．０８〔μｍ〕
入に関する具体的条件を例示すると次の通りである。 Ｓイオンの場合 加速エネルギ：１００〔ｋｅＶ〕 ドーズ量：２．５×１０12〔cm-2〕 スルー酸化膜：０．０８〔μｍ〕
【００２８】 Ｓｉイオンの場合 加速エネルギ：１２５〔ｋｅＶ〕 ドーズ量：３×１０12〔cm-2〕 スルー酸化膜：０〔μｍ〕
【００２９】ところで、この種の半導体装置を製造する
場合に適用されるプラズマ処理に起因するダメージにつ
いて多くの事例を調べたところ、平均して、表面から約
５００〔Å〕程度の深さまで影響があり、勿論、表面に
近いほど影響が強く現れる。そこで、Ｓｉ濃度のピーク
位置とＳ濃度のピーク位置の間で、この二種類の不純物
濃度が等しくなる位置が表面から５００〔Å〕以上の深
さとなるように、且つ、表面から約２００〔Å〕に於け
るＳ濃度がＳｉ濃度の５倍以上になるようにした。尚、
Ｓｉイオンを注入する際、加速エネルギは５０〔ｋｅ
Ｖ〕〜４００〔ｋｅＶ〕の範囲、そして、ドーズ量は１
×１０11〔cm-2〕〜１×１０14〔cm-2〕の範囲でそれぞ
れ選択して良く、また、Ｓイオンを注入する際、加速エ
ネルギは２５〔ｋｅＶ〕〜１００〔ｋｅＶ〕の範囲、そ
して、ドーズ量は１×１０11〔cm-2〕〜１×１０13〔cm
-2〕の範囲でそれぞれ選択して良い。
場合に適用されるプラズマ処理に起因するダメージにつ
いて多くの事例を調べたところ、平均して、表面から約
５００〔Å〕程度の深さまで影響があり、勿論、表面に
近いほど影響が強く現れる。そこで、Ｓｉ濃度のピーク
位置とＳ濃度のピーク位置の間で、この二種類の不純物
濃度が等しくなる位置が表面から５００〔Å〕以上の深
さとなるように、且つ、表面から約２００〔Å〕に於け
るＳ濃度がＳｉ濃度の５倍以上になるようにした。尚、
Ｓｉイオンを注入する際、加速エネルギは５０〔ｋｅ
Ｖ〕〜４００〔ｋｅＶ〕の範囲、そして、ドーズ量は１
×１０11〔cm-2〕〜１×１０14〔cm-2〕の範囲でそれぞ
れ選択して良く、また、Ｓイオンを注入する際、加速エ
ネルギは２５〔ｋｅＶ〕〜１００〔ｋｅＶ〕の範囲、そ
して、ドーズ量は１×１０11〔cm-2〕〜１×１０13〔cm
-2〕の範囲でそれぞれ選択して良い。
【００３０】図３参照 ３−（１） レジスト膜１１Ｂを除去してから、ＣＶＤ法を適用する
ことに依って、厚さ例えば１０００〔Å〕程度のＳｉＯ
2 からなるアニール・キャップ層１２を形成する。 ３−（２） 温度を例えば８５０〔℃〕、時間を例えば１０〔分〕の
熱処理を行ってイオン注入された不純物の活性化を行
う。この工程を経ることで、実際に動作可能な活性層２
Ａ及び活性層２Ｂが得られる。
ことに依って、厚さ例えば１０００〔Å〕程度のＳｉＯ
2 からなるアニール・キャップ層１２を形成する。 ３−（２） 温度を例えば８５０〔℃〕、時間を例えば１０〔分〕の
熱処理を行ってイオン注入された不純物の活性化を行
う。この工程を経ることで、実際に動作可能な活性層２
Ａ及び活性層２Ｂが得られる。
【００３１】図４参照 ４−（１） アニール・キャップ層１２を除去してから再びＣＶＤ法
を適用することに依って、厚さ例えば４０００〔Å〕程
度のＳｉＯ2 からなるリフト・オフ用スペーサ層１３を
形成する。 ４−（２） リソグラフィ技術に於けるレジスト・プロセスを適用す
ることに依り、ソース形成用パターンの開口及びドレイ
ン形成用パターンの開口をもつレジスト膜１４を形成す
る。
を適用することに依って、厚さ例えば４０００〔Å〕程
度のＳｉＯ2 からなるリフト・オフ用スペーサ層１３を
形成する。 ４−（２） リソグラフィ技術に於けるレジスト・プロセスを適用す
ることに依り、ソース形成用パターンの開口及びドレイ
ン形成用パターンの開口をもつレジスト膜１４を形成す
る。
【００３２】図５参照 ５−（１） エッチャントをフッ化水素酸系エッチング液とするウエ
ット・エッチング法を適用することに依り、レジスト膜
１４をマスクとしてリフト・オフ用スペーサ層１３のエ
ッチングを行ってソース電極形成用開口１３Ｓ及びドレ
イン電極形成用開口１３Ｄを形成する。尚、この場合、
リフト・オフ法に依る電極形成を容易にする為、若干オ
ーバ・エッチングを行って開口１３Ｓ及び１３Ｄを大き
めに形成すると良い。
ット・エッチング法を適用することに依り、レジスト膜
１４をマスクとしてリフト・オフ用スペーサ層１３のエ
ッチングを行ってソース電極形成用開口１３Ｓ及びドレ
イン電極形成用開口１３Ｄを形成する。尚、この場合、
リフト・オフ法に依る電極形成を容易にする為、若干オ
ーバ・エッチングを行って開口１３Ｓ及び１３Ｄを大き
めに形成すると良い。
【００３３】５−（２） レジスト膜１４をそのまま残した状態で、蒸着法を適用
することに依って、厚さ例えば〜５００〔Å〕／３５０
０〔Å〕であるＡｕＧｅ／Ａｕ膜１５を形成する。
することに依って、厚さ例えば〜５００〔Å〕／３５０
０〔Å〕であるＡｕＧｅ／Ａｕ膜１５を形成する。
【００３４】図６参照 ６−（１） レジスト剥離液中に浸漬してレジスト膜１４を除去する
ことで、その上に在るＡｕＧｅ／Ａｕ膜１５の一部も同
時に除去するリフト・オフ法に依ってソース電極１５Ｓ
及びドレイン電極１５Ｄを形成する。
ことで、その上に在るＡｕＧｅ／Ａｕ膜１５の一部も同
時に除去するリフト・オフ法に依ってソース電極１５Ｓ
及びドレイン電極１５Ｄを形成する。
【００３５】図７参照 ７−（１） リソグラフィ技術に於けるレジスト・プロセス、及び、
エッチャントをフッ化水素酸系エッチング液とするウエ
ット・エッチング法を適用することに依って、ＳｉＯ2
からなるリフト・オフ用スペーサ層１３のエッチングを
行ってゲート電極形成用開口１３Ｇを形成する。
エッチャントをフッ化水素酸系エッチング液とするウエ
ット・エッチング法を適用することに依って、ＳｉＯ2
からなるリフト・オフ用スペーサ層１３のエッチングを
行ってゲート電極形成用開口１３Ｇを形成する。
【００３６】７−（２） ゲート電極形成用開口１３Ｇを形成した際のマスクとし
て用いたレジスト膜をそのまま残した状態で、蒸着法を
適用することに依って、厚さ例えば〜４０００〔Å〕程
度のＡｌ膜を形成する。
て用いたレジスト膜をそのまま残した状態で、蒸着法を
適用することに依って、厚さ例えば〜４０００〔Å〕程
度のＡｌ膜を形成する。
【００３７】７−（３） ゲート電極形成用開口１３Ｇを形成した際のマスクとし
て用いたレジスト膜をレジスト剥離液中にて除去するこ
とで、その上に在るＡｌ膜の一部も同時に除去するリフ
ト・オフ法に依ってゲート電極１６を形成する。尚、ゲ
ート電極１６に於けるゲート長は０．５〔μｍ〕とし
た。
て用いたレジスト膜をレジスト剥離液中にて除去するこ
とで、その上に在るＡｌ膜の一部も同時に除去するリフ
ト・オフ法に依ってゲート電極１６を形成する。尚、ゲ
ート電極１６に於けるゲート長は０．５〔μｍ〕とし
た。
【００３８】図８参照 ８−（１） エッチャントを（ＨＦ＋ＣＨ3 ＣＯＯＨ）系混合エッチ
ング液とする浸漬法を適用することに依り、ＳｉＯ2 か
らなるリフト・オフ用スペーサ層１３を完全に除去す
る。 ８−（２） Ｐ−ＣＶＤ法を適用することに依って、厚さ例えば〜１
０００〔Å〕程度のＳｉ3 Ｎ4 からなるパッシベーショ
ン膜１７を形成する。
ング液とする浸漬法を適用することに依り、ＳｉＯ2 か
らなるリフト・オフ用スペーサ層１３を完全に除去す
る。 ８−（２） Ｐ−ＣＶＤ法を適用することに依って、厚さ例えば〜１
０００〔Å〕程度のＳｉ3 Ｎ4 からなるパッシベーショ
ン膜１７を形成する。
【００３９】以上のようにしてＧａＡｓ系電界効果半導
体装置の一実施例を完成させたのであるが、この場合、
図８について説明した工程８−（２）に於いて、活性層
２の表面に於ける矢印１８で指示した領域では、プラズ
マに依るダメージを受ける。然しながら、本発明では、
そこがＳをドーピングした活性層２Ｂになっていること
から、プラズマに依る損傷はＳｉをドーピングしたもの
に比較して少なく、従って、電流の減少も僅かで済むも
のである。
体装置の一実施例を完成させたのであるが、この場合、
図８について説明した工程８−（２）に於いて、活性層
２の表面に於ける矢印１８で指示した領域では、プラズ
マに依るダメージを受ける。然しながら、本発明では、
そこがＳをドーピングした活性層２Ｂになっていること
から、プラズマに依る損傷はＳｉをドーピングしたもの
に比較して少なく、従って、電流の減少も僅かで済むも
のである。
【００４０】このプラズマに依るダメージに関しては、
実測データを得ているので、次に、それについて説明す
る。 （１） Ｐ−ＣＶＤ法でＳｉ3 Ｎ4 からなるパッシベー
ション膜１７を形成した前後に於けるゲート接地ソース
・ドレイン間電流ＩdSS の比較 パッシベーション膜１７の形成 前 後 Ｓｉ＋Ｓのドーピングした場合のＩdSS ３０〔ｍＡ〕 ２８〔ｍＡ〕 Ｓｉのみドーピングした場合のＩdSS ３０〔ｍＡ〕 ５〔ｍＡ〕
実測データを得ているので、次に、それについて説明す
る。 （１） Ｐ−ＣＶＤ法でＳｉ3 Ｎ4 からなるパッシベー
ション膜１７を形成した前後に於けるゲート接地ソース
・ドレイン間電流ＩdSS の比較 パッシベーション膜１７の形成 前 後 Ｓｉ＋Ｓのドーピングした場合のＩdSS ３０〔ｍＡ〕 ２８〔ｍＡ〕 Ｓｉのみドーピングした場合のＩdSS ３０〔ｍＡ〕 ５〔ｍＡ〕
【００４１】（２） 漏れ電流の比較 漏れ電流の大小を定量的に判断する為、 （Ｖg3／Ｖg10 ）×１００〔％〕 Ｖg3：ＶDS＝３〔Ｖ〕（ＩdSS ＝１００〔μＡ〕となる
のに必要なゲート・バイアス電圧） Ｖg10 ：ＶDS＝１０〔Ｖ〕（ＩdSS ＝１００〔μＡ〕と
なるのに必要なゲート・バイアス電圧） なる式を定める。
のに必要なゲート・バイアス電圧） Ｖg10 ：ＶDS＝１０〔Ｖ〕（ＩdSS ＝１００〔μＡ〕と
なるのに必要なゲート・バイアス電圧） なる式を定める。
【００４２】ここで、漏れ電流が０である場合、理想的
にはＶg3＝Ｖg10 となって、前記式は、（１／１）×１
００〔％〕＝１００〔％〕となるものである。従って、
漏れ電流が少ないほど１００〔％〕に近い値となる。実
測の結果、 Ｓｉ＋Ｓのドーピングした場合 ９０〔％〕 Ｓのみドーピングした場合 ７５〔％〕 であった。
にはＶg3＝Ｖg10 となって、前記式は、（１／１）×１
００〔％〕＝１００〔％〕となるものである。従って、
漏れ電流が少ないほど１００〔％〕に近い値となる。実
測の結果、 Ｓｉ＋Ｓのドーピングした場合 ９０〔％〕 Ｓのみドーピングした場合 ７５〔％〕 であった。
【００４３】
【発明の効果】本発明に依るＧａＡｓ系電界効果半導体
装置及びその製造方法に於いては、半絶縁性ＧａＡｓ基
板表面に下側から順にＳｉを含有した活性層並びにＳを
含有した活性層が形成され、Ｓを含有した活性層の表面
にチャネル領域となる間隔をおいてコンタクトするソー
ス電極とドレイン電極が形成され、ソース電極並びにド
レイン電極の間に表出されたＳを含有した活性層のチャ
ネル領域にショットキ・コンタクトのゲート電極が形成
される。
装置及びその製造方法に於いては、半絶縁性ＧａＡｓ基
板表面に下側から順にＳｉを含有した活性層並びにＳを
含有した活性層が形成され、Ｓを含有した活性層の表面
にチャネル領域となる間隔をおいてコンタクトするソー
ス電極とドレイン電極が形成され、ソース電極並びにド
レイン電極の間に表出されたＳを含有した活性層のチャ
ネル領域にショットキ・コンタクトのゲート電極が形成
される。
【００４４】前記構成を採ることに依り、プラズマ処理
に起因するダメージを受け易い表面には、ダメージが入
り難いＳを含有した活性層が在る為、ゲート接地ソース
・ドレイン間電流ＩdSS が減少するなどの特性劣化が生
ずることは解消され、また、熱処理を行っても、拡散さ
れ易いＳが下地であるＳｉを含有した活性層を越えるこ
とはないことから、ドーピングを不要とする領域にまで
Ｓが拡散されて導電性化することはなくなり、従って、
漏れ電流を生ずることも解消される。
に起因するダメージを受け易い表面には、ダメージが入
り難いＳを含有した活性層が在る為、ゲート接地ソース
・ドレイン間電流ＩdSS が減少するなどの特性劣化が生
ずることは解消され、また、熱処理を行っても、拡散さ
れ易いＳが下地であるＳｉを含有した活性層を越えるこ
とはないことから、ドーピングを不要とする領域にまで
Ｓが拡散されて導電性化することはなくなり、従って、
漏れ電流を生ずることも解消される。
【図１】本発明の原理を解説する為の説明図である。
【図２】本発明一実施例を解説する為の工程要所に於け
るＧａＡｓ系電界効果半導体装置を表す要部切断側面図
である。
るＧａＡｓ系電界効果半導体装置を表す要部切断側面図
である。
【図３】本発明一実施例を解説する為の工程要所に於け
るＧａＡｓ系電界効果半導体装置を表す要部切断側面図
である。
るＧａＡｓ系電界効果半導体装置を表す要部切断側面図
である。
【図４】本発明一実施例を解説する為の工程要所に於け
るＧａＡｓ系電界効果半導体装置を表す要部切断側面図
である。
るＧａＡｓ系電界効果半導体装置を表す要部切断側面図
である。
【図５】本発明一実施例を解説する為の工程要所に於け
るＧａＡｓ系電界効果半導体装置を表す要部切断側面図
である。
るＧａＡｓ系電界効果半導体装置を表す要部切断側面図
である。
【図６】本発明一実施例を解説する為の工程要所に於け
るＧａＡｓ系電界効果半導体装置を表す要部切断側面図
である。
るＧａＡｓ系電界効果半導体装置を表す要部切断側面図
である。
【図７】本発明一実施例を解説する為の工程要所に於け
るＧａＡｓ系電界効果半導体装置を表す要部切断側面図
である。
るＧａＡｓ系電界効果半導体装置を表す要部切断側面図
である。
【図８】本発明一実施例を解説する為の工程要所に於け
るＧａＡｓ系電界効果半導体装置を表す要部切断側面図
である。
るＧａＡｓ系電界効果半導体装置を表す要部切断側面図
である。
【図９】ゲートの漏れ電流について解説する為の説明図
である。
である。
【符号の説明】 １ 半絶縁性ＧａＡｓ基板 ２ ｎ−ＧａＡｓ活性層 ２Ａ Ｓｉをドーピングして形成したｎ−ＧａＡｓ活性
層 ２Ｂ Ｓをドーピングして形成したｎ−ＧａＡｓ活性層 ３ ソース電極 ４ ドレイン電極 ５ ゲート電極 ６Ａ 空乏層 ６Ｂ 空乏層 ７ ソース・ドレイン間電流 ８ 漏れ電流 １１Ａ ＳｉＯ2 膜 １１Ｂ レジスト膜 １２ アニール・キャップ層 １３ リフト・オフ用スペーサ層 １３Ｓ ソース電極形成用開口 １３Ｄ ドレイン電極形成用開口 １３Ｇ ゲート電極形成用開口 １４ レジスト膜 １５ ＡｕＧｅ／Ａｕ膜 １５Ｓ ソース電極 １５Ｄ ドレイン電極 １６ ゲート電極 １７ パッシベーション膜 １１Ａ：ＳｉＯ2 膜 １１Ｂ：レジスト膜
層 ２Ｂ Ｓをドーピングして形成したｎ−ＧａＡｓ活性層 ３ ソース電極 ４ ドレイン電極 ５ ゲート電極 ６Ａ 空乏層 ６Ｂ 空乏層 ７ ソース・ドレイン間電流 ８ 漏れ電流 １１Ａ ＳｉＯ2 膜 １１Ｂ レジスト膜 １２ アニール・キャップ層 １３ リフト・オフ用スペーサ層 １３Ｓ ソース電極形成用開口 １３Ｄ ドレイン電極形成用開口 １３Ｇ ゲート電極形成用開口 １４ レジスト膜 １５ ＡｕＧｅ／Ａｕ膜 １５Ｓ ソース電極 １５Ｄ ドレイン電極 １６ ゲート電極 １７ パッシベーション膜 １１Ａ：ＳｉＯ2 膜 １１Ｂ：レジスト膜
Claims (5)
- 【請求項１】半絶縁性ＧａＡｓ基板表面に下側から順に
形成されてなるＳｉを含有した活性層並びにＳを含有し
た活性層と、 前記Ｓを含有した活性層の表面にチャネル領域となる間
隔をおいてコンタクトしているソース電極並びにドレイ
ン電極と、 前記ソース電極並びにドレイン電極の間に表出された前
記Ｓを含有した活性層のチャネル領域にショットキ・コ
ンタクトしているゲート電極とを備えてなることを特徴
とするＧａＡｓ系電界効果半導体装置。 - 【請求項２】Ｓを含有した活性層に於ける不純物濃度と
Ｓｉを含有した活性層に於ける不純物濃度とが等しくな
る面がＳを含有した活性層の表面で実施されるプラズマ
処理に起因するダメージを受けない深さに在ることを特
徴とする請求項１記載のＧａＡｓ系電界効果半導体装
置。 - 【請求項３】半絶縁性ＧａＡｓ基板にＳｉ及びＳのうち
何れか一方から順に注入し主としてＳｉを含有する活性
層並びに主としてＳを含有する活性層を形成する工程
と、 次いで、前記Ｓを含有した活性層の表面にチャネル領域
となる間隔をおいてソース電極並びにドレイン電極を形
成する工程と、 次いで、前記ソース電極と前記ドレイン電極との間に在
るＳを含有した活性層のチャネル領域表面にショットキ
・コンタクトのゲート電極を形成する工程とが含まれて
なることを特徴とするＧａＡｓ系電界効果半導体装置の
製造方法。 - 【請求項４】不純物としてＳｉを注入して形成する活性
層に於ける不純物濃度と不純物としてＳを注入して形成
する活性層に於ける不純物濃度とが等しくなる面がＳを
注入して形成した活性層の表面で実施されるプラズマ処
理に起因するダメージを受けない深さとなる注入条件を
選定して各不純物の注入を行うことを特徴とする請求項
３記載のＧａＡｓ系電界効果半導体装置の製造方法。 - 【請求項５】Ｓｉを含有した活性層上に設けるＳを含有
した活性層の層厚をそのＳを含有した活性層の表面で実
施されるプラズマ処理に起因するダメージが前記Ｓｉを
含有した活性層が受けないように選定して成長させるこ
とを特徴とする請求項３記載のＧａＡｓ系電界効果半導
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21677292A JPH0669239A (ja) | 1992-08-14 | 1992-08-14 | ＧａＡｓ系電界効果半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21677292A JPH0669239A (ja) | 1992-08-14 | 1992-08-14 | ＧａＡｓ系電界効果半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0669239A true JPH0669239A (ja) | 1994-03-11 |
Family
ID=16693661
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21677292A Withdrawn JPH0669239A (ja) | 1992-08-14 | 1992-08-14 | ＧａＡｓ系電界効果半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0669239A (ja) |
-
1992
- 1992-08-14 JP JP21677292A patent/JPH0669239A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19991102 |