JPH11330094A - 電界効果トランジスタ、電界効果トランジスタの製造方法、および半導体基板 - Google Patents

Abstract

(57)【要約】 【課題】 ドレインコンダクタンスの周波数分散が低減
された電界効果トランジスタ、その製造方法、および半
導体基板を提供する。 【解決手段】 電界効果トランジスタは、キャリア捕獲
準位の密度が深部に比べて低い低準位部分６を主面の表
層に有する半絶縁性ＧａＡｓ化合物半導体基板２と、半
導体基板２の主面に離間して設けられたソース領域２４
およびドレイン領域２４と、ソース領域２４およびドレ
イン領域２４の間にあり、半導体基板２の低準位部分６
内に設けられた動作層２２と、動作層２２上に設けられ
たゲート電極２６と、を備える。このため、ドレインコ
ンダクタンスの周波数分散が低減された電界効果トラン
ジスタが得られる。低準位部分６は、保護膜で基板表面
を覆った熱処理、または基板表面のプラズマ処理によっ
て形成される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、電界効果トランジ
スタ、その製造方法、および半導体基板に関し、特にド
レインコンダクタンスの周波数分散が低減された電界効
果トランジスタ、その電界効果トランジスタの製造方
法、およびそのための半導体基板に関する。

【０００２】

【従来の技術】ＧａＡｓ（ヒ化ガリウム）に代表される
ＩＩＩ−Ｖ族化合物半導体は、電子移動度がＳｉ（シリ
コン）に比較して大きい。このため、この半導体を採用
して半導体デバイスを作製すれば、優れた高周波特性が
達成される。このような半導体を使用して実用化されて
いる半導体デバイスには、電界効果トランジスタ（ＭＥ
Ｓ−ＦＥＴ：Metal Semiconductor Field Effect Trans
istor）がある。このトランジスタは、半導体基板の表
面とショットキー接合を形成するゲート電極を制御電極
として、ソース・ドレイン間の電流を制御している。

【０００３】この電界効果トランジスタは、半絶縁性基
板の表層に形成された動作層と、この両側にキャリア濃
度の高いｎ⁺層とが分離されて設けられている。また、
このｎ⁺層上には、合金化されたＡｕＧｅ／Ｎｉのオー
ミック電極が形成されている。更に、動作層上には、Ｇ
ａＡｓとショットキー接合を形成する金属を用いてゲー
ト電極が形成されている。動作層およびｎ⁺層は、いず
れもＧａＡｓ基板に対してドナー不純物となる元素をイ
オン注入法によって導入して、導入された不純物を活性
化して形成される。

【０００４】

【発明が解決しようとする課題】このような電界効果ト
ランジスタでは、ドレインコンダクタンスの周波数分散
と総称される現象が見られる。この周波数分散とは、電
界効果トランジスタのドレインコンダクタンスが周波数
特性を持つことをいい、特に低い周波数領域でのドレイ
ンコンダクタンスにおいて大きな周波数依存性が見られ
る。

【０００５】ドレインコンダクタンスは、電界効果トラ
ンジスタを使用した回路の電圧増幅度を決める重要な因
子であるため、このコンダクタンスが周波数分散を持つ
と、回路の振る舞いが動作周波数によって変動してしま
う。つまり、低い周波数における増幅度と高い周波数に
おける増幅度が異なる値になってしまう。このため、ラ
ンダムパルスを増幅するような場合、正しくパルスを増
幅できなくなる。例えば、データとして「０」が継続し
た後に「１」に遷移する場合と、データとして「０」と
「１」が交互に繰り返す場合とでは、電界効果トランジ
スタの応答特性が異なるため、ＰＣＭ通信では、ビット
エラーが発生してしまう。

【０００６】そこで、本発明の目的は、ドレインコンダ
クタンスの周波数分散が低減された電界効果トランジス
タ、そのような電界効果トランジスタの製造方法、およ
びドレインコンダクタンスの周波数分散が低減される電
界効果トランジスタの製造にに好適な半導体基板を提供
することを目的とする。

【０００７】

【課題を解決するための手段】本発明の電界効果トラン
ジスタは、(1)ＩＩＩ−Ｖ族化合物半導体から成り、キ
ャリア捕獲準位の密度が深部に比べて低い低準位部分を
主面の表層に有する半導体基体と、(2)半導体基体の主
面に離間して設けられたソース領域およびドレイン領域
と、(3)ソース領域およびドレイン領域の間にあり、半
導体基体の低準位部分内に設けられた動作層と、(4)動
作層上に設けられたゲート電極と、を備える。

【０００８】このように、半導体基体が備える低準位部
分内に動作層を形成するようにすれば、ドレイン領域か
らソース領域へ向かうキャリアが捕獲準位密度の低い部
分を移動するので、キャリア捕獲準位から受けるドレイ
ンコンダクタンスへの影響が低減される。

【０００９】本発明の電界効果トランジスタでは、直流
ドレインコンダクタンス値に対する周波数１ＭＨｚにお
ける交流ドレインコンダクタンス値の比が１．２以下で
あるようにしてもよい。

【００１０】このように、直流コンダクタンス値に対す
る交流コンダクタンス値の比が１．２以下であれば、電
界効果トランジスタの低周波における動作と高周波にお
ける動作との差が縮小される。

【００１１】本発明の電界効果トランジスタでは、半導
体基体は、半絶縁性ＧａＡｓ基板であるようにしてもよ
い。

【００１２】このように、化合物半導体基板として最も
多く使用されている半絶縁性ＧａＡｓ基板にも、本発明
は適用可能である。

【００１３】本発明の電界効果トランジスタでは、低準
位部分におけるキャリア捕獲準位の密度は、１．０×１
０¹⁶ｃｍ^ー3以下であるようにしてもよい。

【００１４】このように、低準位部分の捕獲準位の密度
が１．０×１０¹⁶ｃｍ^ー3以下であれば、ドレインコンダ
クタンスの周波数分散を低減するために好適である。

【００１５】本発明の電界効果トランジスタの製造方法
は、半絶縁性ＩＩＩ−Ｖ族化合物半導体から成る半導体
基体の主面に設けられた動作層上にゲート電極を有する
電界効果トランジスタの製造方法であって、(1)半導体
基体の主面上に保護膜を形成する保護膜工程と、(2)保
護膜が設けられた半導体基体を加熱する熱処理工程と、
(3)保護膜を除去した後に、半導体基体の主面に動作層
を形成するための不純物を導入する動作層形成工程と、
(4)半導体基体を加熱して動作層を低準位部分に形成す
るアニール工程と、を備える。

【００１６】このように、半導体基体の主面上に保護膜
を形成して、この保護膜と半導体基体を共に加熱するの
で、半導体基体の深部に比べてキャリア捕獲準位の密度
が低減された低準位部分が半導体基体の表層に形成され
る。半導体基体の主面に動作層を形成するための不純物
を導入し、半導体基体を加熱するので、低準位部分内に
動作層が形成される。

【００１７】本発明の電界効果トランジスタの製造方法
では、熱処理工程における熱処理温度は、アニール工程
におけるアニール温度と略同一、またはアニール工程に
おけるアニール温度よりも高いようにしてもよい。

【００１８】このように、熱処理温度がアニール温度と
略同一値に、またはより高くすれば、キャリア捕獲準位
の原因となる、過剰Ａｓに基づく欠陥を外部拡散するこ
とができる。

【００１９】本発明の電界効果トランジスタの製造方法
は、半絶縁性ＩＩＩ−Ｖ族化合物半導体から成る半導体
基体の主面に設けられた動作層上にゲート電極を有する
電界効果トランジスタの製造方法であって、(1)半導体
基体の主面に動作層を形成するための不純物を導入する
動作層形成工程と、(2)半導体基体の主面をガスプラズ
マにさらすプラズマ工程と、(3)プラズマ工程の後に、
半導体基体を加熱して低準位部分内に動作層を形成する
アニール工程と、を備える。

【００２０】このように、半導体基体の主面をガスプラ
ズマに晒してプラズマ処理を施すと、半導体基体の深部
に比べてキャリア捕獲準位の密度が低い低準位部分が半
導体基体の表層に形成される。プラズマ処理の後に半導
体基体を加熱すれば、半導体基体の主面に動作層を形成
するために導入された不純物が活性化されて低準位部分
に動作層を形成可能である。

【００２１】本発明の電界効果トランジスタの製造方法
では、動作層形成工程およびプラズマ工程は、連続した
工程であるようにしてもよい。

【００２２】この両工程を引き続いた工程として行え
ば、動作層形成領域のみにプラズマ処理が施されるの
で、基体の他の領域はプラズマ処理による付随する作用
を受けることがない。

【００２３】本発明の電界効果トランジスタの製造方法
では、動作層形成工程に先だって、プラズマ工程が行わ
れるようにしてもよく、またプラズマ工程に先だって、
動作層形成工程が行われるようにしてもよい。

【００２４】このように、低準位部分の形成および動作
層のための不純物の導入の順序を問わないので、製造プ
ロセスに柔軟に対応可能である。

【００２５】本発明の半導体基板は、ＩＩＩ−Ｖ族化合
物半導体から成る半導体基板であって、(1)第１の面お
よびこの第１の面に対向する第２の面と、(2)深部にお
けるキャリア捕獲準位の密度に比べてキャリア捕獲準位
の密度が低く、第１の面の表層にある低準位部分と、を
備える。

【００２６】このように、電界効果トランジスタが形成
されるべき第１の面の表層に低準位部分を備えているの
で、この低準位部分を製造プロセスにおいて形成する必
要がない。

【００２７】本発明の半導体基板では、ＩＩＩ−Ｖ族化
合物半導体は、半絶縁性ＧａＡｓ半導体であるようにし
てもよい。

【００２８】このように、化合物半導体として最も多く
使用されている半絶縁性ＧａＡｓにも、本発明は適用可
能である。

【００２９】

【発明の実施の形態】本発明について図面を参照しなが
ら説明する。図面において同一の部分には同一の符号を
付して、その説明を省略する。

【００３０】図１（ａ）〜図（ｃ）および図２（ａ）〜
図２（ｄ）は、本発明の第１の実施の形態である電界効
果トランジスタの主な製造工程を示す工程断面図であ
る。以下、これらの図面を参照して、半導体基体として
半絶縁性ＧａＡｓ基板を使用し、この基板上にｎ型電界
効果トランジスタを形成する場合について説明する。な
お、他のＩＩＩ−Ｖ族化合物半導体基板に適用すること
もでき、またＳｉ基板上にＧａＡｓ等のＩＩＩ−Ｖ族化
合物半導体層を形成した場合も適用できる。

【００３１】まず、半絶縁性ＧａＡｓ基板２（以下、基
板という）の表層にキャリア捕獲準位の密度が低い低準
位部分を形成する（低準位形成工程）。低準位形成工程
は、基板２上に第１の保護膜４を形成する保護膜工程
と、この保護膜４を形成した後に基板２および保護膜４
に共に熱処理を施す熱処理工程とを有する。図１（ａ）
を参照すると、基板２の全面に第１の保護膜４を堆積し
て、この後に、熱処理工程を施すと、基板２の表層に低
準位部分が形成される。なお、本実施の形態では、ｎ導
電型電界効果トランジスタに本発明を適用する場合を説
明しているので、キャリア捕獲準位は、電子捕獲準位を
意味する。

【００３２】このような保護膜４は、熱処理工程に際し
て、Ａｓ原子が基板２から解離することを防止しつつ、
且つ結晶中に存在する過剰なＡｓを基板表層の部分につ
いて低減する作用を有している。過剰なＡｓは、ドレイ
ンコンダクタンスに影響を与える捕獲準位を形成すると
考えられている。このため、このような保護膜４を基板
２の表面に形成して熱処理すれば、基板表層の過剰なＡ
ｓの密度が低減されるので、電子捕獲準位の密度が低い
低準位領域６が基板２の表層に形成される。図１（ａ）
では、低準位領域６は、基板全面の表層に所定の厚さで
層状に形成される。

【００３３】保護膜４を例示すれば、シリコンおよび窒
素を含む窒化シリコン化合物、例えばシリコン窒化膜
（ＳｉＮ）が好適である。これに限られるものではな
く、ＳｉＯＮ、ＳｉＯ₂等でもよい。これらの保護膜４
は、プラズマＣＶＤ（ＣＶＤ：化学的気相成長）法、熱
ＣＶＤ法によって形成されることが好ましい。熱処理温
度としては、８００℃程度が好ましい。また、この温度
を含み、熱処理中に基板からＡｓが解離することを防止
しつつ、格子間の過剰なＡｓが保護膜４中に侵出するこ
とが可能とする温度範囲でもよい。なお、熱処理工程に
おける熱処理温度と後述のアニール工程におけるアニー
ル温度は略同一値であるようにしてもよい。このよう
に、熱処理温度が、アニール温度と略同一値、またはア
ニール温度より高くなれば、キャリア捕獲準位の原因と
なる、過剰Ａｓに基づく欠陥を基板の表層外に拡散でき
る。

【００３４】低準位形成工程の後に、第１の保護膜４を
剥離して、基板２の表面を露出させる。

【００３５】次いで、ＧａＡｓ半導体基板上に動作層を
形成するための不純物導入を行う（動作層形成工程）。
図１（ｂ）を参照すると、基板２にレジストを塗布して
フォトリソグラフィ技術によってイオン注入用のマスク
８を形成する。マスク材８は、動作層を形成すべき領域
を含む部分に開口部を有している。このマスク材８をマ
スクにして不純物イオンをイオン注入１０によって導入
すると、動作層となるべき領域に動作層不純物層１２を
形成できる。イオン注入が終了した後、マスク材８は剥
離される。

【００３６】イオン注入の条件について詳述する。不純
物元素は、例えばＳｉを使用することが好ましく、イオ
ン化されたＳｉ⁺を加速エネルギ１０ｋｅＶでイオン注
入を行う。ドーズ量は、作製する電界効果トランジスタ
の閾値に依存するが、例示すれば、８．０×１０¹²ｃｍ
^-2程度が回路特性上の理由から好ましい。また、注入す
るイオンとして、²⁹ＳｉＦ⁺ ₃を採用することが好まし
い。このようなイオン種を採用すれば、実際にＳｉが持
つ加速エネルギを等価的に小さくできる。つまり、この
場合には、３０ｋｅＶ×２９／８６の値は約１０ｋｅＶ
となり、この値が実効的な加速エネルギとなる。このた
め、加速エネルギを十分に安定して制御できるエネルギ
範囲でイオン注入装置を使用できるので、形成される動
作層不純物層の深さの制御性も増す。なお、以下、特に
断らない限り加速エネルギと記載するものは、実効的な
加速エネルギも含む。

【００３７】動作層形成工程におけるイオン注入の加速
エネルギは、低準位部分６の深さと関連して決定される
ことが好ましい。つまり、低準位部分６内に動作層（図
２（ａ）の２２）が形成されるように、低準位形成工程
における熱処理条件と動作層形成工程におけるイオン注
入条件とを好適に組み合わせる必要がある。この低準位
領域６内に動作層が形成されるように、動作層を薄層化
して且つ浅く形成すれば、電子捕獲準位の影響を受けに
くい電界効果トランジスタが形成される。

【００３８】図５は、活性層の不純物プロファイルであ
る。図５を参照すると、イオン注入によって形成された
不純物のプロファイルを示しており、横軸は基板２の表
面から基板深部へ向けて測った距離、縦軸は注入された
不純物の濃度を対数目盛で示している。不純物プロファ
イルは、例えば近似的にガウス分布で表され、プロジェ
クション・レンジ（平均飛程距離、Ｒ_p：Projection Ra
nge）において不純物濃度の最大値を示し、その前後で
減少する。濃度の最大値は、電界効果トランジスタのド
レイン電流を確保するために、１０¹⁷〜１０¹⁸ｃｍ^-3で
ある。１０ｋｅＶの加速エネルギでイオン注入した場
合、イオン注入のＲ_pは約０．０１μｍであり、分布の
半値幅は０．００８μｍ程度である。３０ｋｅＶでＳｉ
イオンをイオン注入した場合のプロジェクション・レン
ジおよび半値幅は、それぞれ０．０２６μｍおよび０．
０１７μｍである。したがって、プロジェクション・レ
ンジで両者を比較すれば１／３となり、半値幅で両者を
比較すれば１／２となるので、低エネルギでイオン注入
することによって、不純物層の薄層化が図れる。なお、
動作層２０は、例えば不純物濃度が最大値の１／１０に
ある深さは、数十ｎｍの領域である。この値が、不純物
濃度で決定される動作層の深さである。

【００３９】次いで、基板表層にｎ⁺層不純物層を形成
するための不純物の導入を行う（ｎ⁺層形成工程）。図
１（ｃ）を参照すると、動作層形成工程と同様にして、
基板２上にイオン注入用のマスク１４を形成する。マス
ク材１４は、ｎ⁺層を形成すべき領域を含む部分に開口
部を有している。このマスク材１４をマスクにして不純
物イオンをイオン注入１６によって導入すると、ｎ⁺層
となるべき領域にｎ⁺層不純物層１８を形成できる。図
１（ｃ）の例では、ｎ⁺層不純物層１８は動作層不純物
層１２の両端に配置される。

【００４０】イオン注入の条件について詳述すれば、不
純物元素としては、例えばＳｉを使用することが好まし
く、そしてイオン化されたＳｉ⁺の加速エネルギおよび
ドーズ量としては、それぞれ１００ｋｅＶおよび４．０
×１０¹³ｃｍ^-2程度が回路特性上の理由から好ましい。

【００４１】なお、動作層不純物層８の形成に先立って
ｎ⁺層不純物層１４を行うようにしてもよい。

【００４２】この後、動作層不純物層８およびｎ⁺層不
純物層１４の不純物を活性化し、また基板２の表層の結
晶性を回復するためのアニールを行う（アニール工
程）。不純物の活性化は、基板２を加熱してＧａサイト
にＳｉを置換させることによって行う。図２（ａ）を参
照すると、アニール工程の際には、蒸気圧の高いＡｓが
基板２から抜けることを防止するために、基板２の表面
に第２の保護膜２０を形成するキャップアニール法を採
用している。アニール工程によって、動作層不純物層１
２の不純物が活性化されて動作層２２が形成され、また
ｎ⁺層不純物層１８の不純物が活性化されてｎ⁺層２４が
形成される。このアニール工程によって、基板２の表層
にｎ⁺層２４および動作層２２が形成され、この動作層
２２の深さはｎ⁺層２４の深さよりも浅い。また、動作
層２２は、低準位部分６内の基板２の表層に形成されて
いる。

【００４３】このような第２の保護膜２０は、アニール
温度においてＡｓ原子が基板から解離することを防止し
つつ、且つ不純物であるＳｉ原子のＧａサイトへの置換
を促進し活性化率を向上させるために結晶中のＧａを引
き抜く作用を備える。また、この膜２０は、結晶中に存
在する過剰なＡｓを基板表層の部分について低減する作
用を有していていてもよい。このような保護膜２０を基
板２の表面に形成してアニールすれば、基板表層におい
て格子間の過剰なＡｓが保護膜２０中に侵出する。この
ため、過剰なＡｓの低密度が促進されるので、電子捕獲
準位の密度の低い低準位部分６において捕獲準位の低密
度化が更に図られると共に、低準位部分６が基板の深部
に向けて拡がる。

【００４４】第２の保護膜２０を例示すれば、シリコン
および窒素を含む窒化シリコン化合物、例えばシリコン
窒化膜（ＳｉＮ）が好適である。アニール温度として
は、８００℃程度が好ましい。また、この温度を含み、
アニール中に基板からＡｓが解離することを防止しつ
つ、不純物層１２，１８の活性化を行うことができる温
度範囲であってもよい。なお、アニールの熱処理条件の
下では、イオン注入によって導入された不純物のプロフ
ァイルは、実質的に変化しない。したがって、上記のよ
うに、低準位部分６内に動作層を形成するよう、動作層
不純物層を浅く形成可能なイオン注入条件を設定するこ
とが好適である。このように、低準位部分６内に動作層
２２が形成されるように形成すれば、電子捕獲準位の影
響を受けにくい電界効果トランジスタが形成される。

【００４５】なお、アニール工程は、基板２の表面に第
２の保護膜２０を形成することなく砒素雰囲気中でアニ
ールを行うキャップレスアニール法を採用することもで
きるが、アニールを行う雰囲気中の砒素濃度を基板中の
砒素濃度よりも小さくする条件で行う必要がある。この
ため、詳細な処理条件は、熱処理温度、同時に処理する
基板の枚数、等に依存する。したがって、キャップアニ
ール法が簡便である。

【００４６】次に、ｎ⁺層１８上にオーミック電極を形
成する（オーミック形成工程）。オーミック電極は、例
えばリフトオフ法を用いて形成する。基板２にレジスト
を塗布してフォトリソグラフィ技術によってオーミック
電極形成用のマスク２６を形成する。マスク材２６は、
オーミック電極（図２（ｃ）の３２）を形成すべき領域
に開口部を有している。このマスク材２６をマスクにし
て、基板２側から順にＡｕＧｅ層、Ｎｉ層からなるオー
ミック金属層３０を積層する。これらの層の形成は、例
えば蒸着法を使用することが好ましい。図２（ｂ）は、
このようにオーミック金属層３０を堆積した後のウエハ
断面を示している。この金属層３０の形成後、レジスト
剥離液によってレジストを剥離すると、レジストに開口
部を設けた部分にのみ上記の電極層（図２（ｃ）の３
２）が残る。

【００４７】この後に、オーミック電極層３２と基板２
とを合金化するためにアロイを行う。アロイの熱処理条
件は、例えば温度４５０℃、時間１分の条件で行うこと
が好ましい。アロイを行うことによって、ＧａＡｓ半導
体とオーミック金属との合金化が起こるので、基板表層
のｎ⁺層に対して良好なオーミック接合を有するオーミ
ック電極３２を形成できる。

【００４８】続いて、基板２上にゲート電極２６を形成
する（ゲート形成工程）。ゲート電極２６は、例えばリ
フトオフ法を用いて形成する。基板２にレジストを塗布
してフォトリソグラフィ技術によってゲート電極形成用
のマスクを形成する。マスク材（図示せず）は、ゲート
電極２６を形成すべき領域に開口部を有している。この
マスク材をマスクにして、基板２側から順にＴｉ層、Ｐ
ｔ層、Ａｕ層を積層する。これらの層の形成は、例えば
蒸着法使用することが好ましい。このような方法によれ
ば、基板のＧａＡｓに対してＴｉの良好なショットキー
接合を形成できる。これらの層の形成後、レジスト剥離
液によってレジストを剥離すると、レジストに開口部を
設けた部分にのみ上記の電極層が残る。図２（ｃ）は、
このようにゲート電極２６を形成した後のウエハ断面を
示している。

【００４９】この後、基板２の全面に層間絶縁膜３４を
堆積する。この絶縁膜３４上にソースｎ⁺層２４、ドレ
インｎ⁺層２４、およびゲート電極２６、等を相互に配
線して接続するための配線３６を形成する（配線形成工
程）。オーミック電極３２に達する開口部、例えばコン
タクト孔、を層間絶縁膜３４に形成した後に、配線メタ
ルを堆積しパターン形成して配線メタル層を形成すれ
ば、オーミック電極３２に対して電気的に接続された配
線３６を形成できる。図２（ｄ）は、このように配線３
６を形成した後のウエハ断面を示している。

【００５０】以上、このような工程中において、保護膜
４を基板２上に形成して、この保護膜４を基板２と共に
加熱するので、キャリア捕獲準位の密度が低減された低
準位部分６が基板２の表層に形成される。また、動作層
２２を形成するための不純物を導入し基板２を加熱する
ので、低準位部分６内に動作層２２が形成される。この
ため、ドレインコンダクタンスの周波数分散が低減され
た電界効果トランジスタが製造できる。

【００５１】（第２の実施の形態）図３（ａ）〜図３
（ｄ）は、本発明の第２の実施の形態である電界効果ト
ランジスタの主な製造工程を示す工程断面図である。図
面において、第２の実施の形態と同一の部分には同一の
符号を付してその説明を省略する。以下、これらの図面
を参照して、半導体基体として半絶縁性ＧａＡｓ基板上
にｎ型電界効果トランジスタを形成する場合について説
明する。他のＩＩＩ−Ｖ族化合物半導体基板に適用する
こともでき、またＳｉ基板上にＧａＡｓ等のＩＩＩ−Ｖ
族化合物半導体層を形成した場合も適用できる。

【００５２】まず、ＧａＡｓ半導体基板上に動作層を形
成するための不純物導入を行う（動作層形成工程）。図
３（ａ）を参照すると、半絶縁性ＧａＡｓ半導体基板
（以下、基板という）２にレジストを塗布してフォトリ
ソグラフィ技術によってイオン注入用のマスク８を形成
する。マスク材８は、動作層を形成すべき領域を含む部
分に開口部を有している。このマスク材８をマスクにし
て不純物イオンをイオン注入１０によって導入すると、
動作層となるべき領域に動作層不純物層１２を形成でき
る。イオン注入が終了した後、マスク材８は剥離され
る。

【００５３】イオン注入の条件については、第１の実施
の形態と同一の条件を採用することができるが、この条
件に限られることはなく、作製する電界効果トランジス
タの閾値に依存して決定される。本実施の形態では、第
１の実施の形態と同一の条件を採用した場合について説
明する。つまり、加速エネルギは３０ｋｅＶ、ドーズ量
は５．０×１０¹²ｃｍ^-2程度の条件でＳｉ⁺のイオン注
入を行うことが回路特性上の理由から好ましい。このよ
うな条件を採用すれば、第１の実施の形態と同様に、図
４に示すような不純物プロファイルを有する活性層を形
成できる。このため、詳細な説明を省略する。

【００５４】次いで、基板表層にｎ⁺層不純物層を形成
するための不純物の導入を行う（ｎ⁺層形成工程）。図
３（ｂ）を参照すると、動作層形成工程と同様にして、
基板２上にイオン注入用のマスク１４を形成する。マス
ク材１４は、ｎ⁺層を形成すべき領域を含む部分に開口
部を有している。このマスク材１４をマスクにして不純
物イオンをイオン注入１６によって導入すると、ｎ⁺層
となるべき領域にｎ⁺層不純物層１８が形成される。図
１（ｂ）の例では、ｎ⁺層不純物層１８は動作層不純物
層１２の両端に配置される。イオン注入の条件は、第１
の実施の形態と同様に、加速エネルギが１２０ｋｅＶ、
ドーズ量が２．０×１０¹³ｃｍ^-2程度の条件で不純物元
素Ｓｉ⁺のイオン注入を行うことが、回路特性上の理由
から好ましいが、これに限られるものではない。このよ
うなイオン注入の条件によってしきい値Ｖｔｈ＝−０．
５Ｖの電界効果トランジスタを作製するために好適であ
る。イオン注入が終了した後、マスク材１４は剥離され
る。

【００５５】なお、動作層不純物層８の形成に先立って
ｎ⁺層不純物層１４を行うようにしてもよい。

【００５６】動作層不純物層８およびｎ⁺層不純物層１
４の形成に引き続いて、基板２の表面にガスプラズマの
照射を行う（プラズマ工程）。図３（ｃ）を参照する
と、基板２の全面にガスプラズマ３８の照射を行ってい
る。ガスプラズマ３８は基板に照射されると、基板２内
にある過剰なＡｓが基板２の表面から解離して、ガスプ
ラズマ３８を構成する粒子と結合する。このため、基板
２の表面近傍にある過剰なＡｓの濃度を低減できるの
で、過剰なＡｓに基づく深い準位の濃度が基板２の表層
において減少する。つまり、ドレインコンダクタンスの
周波数分散に原因となる深い準位の密度が基板２の表層
において低くなる。

【００５７】ガスプラズマ３８としては、Ｈ₂、Ａｒ、
Ｎ₂等、またはこれらのガスとフッ素系ガス、例えばＳ
Ｆ₆、ＣＦ₄、等との混合ガスを使用できる。Ｈ₂プラズ
マの場合の条件を例示すれば、 パワー密度：０．１〜０．５Ｗ・ｃｍ^-2、 ガス圧 ：１０〜３９Ｐａ、 時間 ：０．５〜３分、 が好適な条件である。なお、基板２の全面に対してガス
プラズマ３８の照射を行ったが、フォトリソグラフィ技
術を用いてマスクを形成して、基板２の一部分に選択し
てこの照射３８を行うようにしてもよい。

【００５８】上記のように、本実施の形態では、動作層
不純物層等のイオン注入を行った後に、プラズマ工程を
行う場合を説明したが、プラズマ工程は動作層工程およ
びｎ⁺層形成工程の少なくともいずれかの工程の前に配
置されてもよい。このように、低準位部分の形成と動作
層のための不純物の導入等との順序を問わないので、製
造プロセスに柔軟に対応可能である。

【００５９】なお、動作層形成工程およびプラズマ工程
は、連続した工程であるようにしてもよい。これらの工
程は、引き続いて行われる一連の工程とすることができ
る。例えば、動作層形成用のマスク材８を形成して動作
層のイオン注入１０を行い、引き続いてプラズマ処理３
８を施して、この後にマスク材８を剥離するようにして
もよい。また、プラズマ工程においてフォトリソグラフ
ィによるマスク形成ステップを設けて、動作層形成領域
に開口部を有するマスク材を形成して、これをマスクに
してプラズマ処理３８、引き続き動作層形成用のイオン
注入１０を行って、この後にマスク材を剥離するように
してもよい。このようにすれば、動作層形成領域にのみ
プラズマ処理３８が施されるので、基体の他の領域がプ
ラズマ処理による付随する作用、例えば比抵抗が下がる
等の作用、を受けることがないのでさらに好ましい。

【００６０】この後、動作層不純物層８およびｎ⁺層不
純物層１４の不純物を活性化し、また基板２の表層の結
晶性を回復するためのアニールを行う（アニール工
程）。図３（ｄ）は、第１の実施の形態における図２
（ａ）に対応する。図３（ｄ）および図２（ａ）からの
分かるように、アニール工程は、低準位部分６が低準位
部分４０と示されている点を除いて、第１の実施の形態
と同様なので、詳細な説明は省略する。

【００６１】この工程に引き続いて、ゲート形成工程、
オーミック形成工程、および配線形成工程が行われる。
これらの工程は、第１の実施の形態と同じなので、その
説明を省略する。

【００６２】以上、このような工程を経ることによっ
て、基板２の主面をガスプラズマ３８に晒してプラズマ
処理を施すと、キャリア捕獲準位の密度が低減された低
準位部分４０が基板２の表層に形成される。また、基板
２の主面に動作層２２を形成するために不純物を導入し
て、ガスプラズマ３８による処理の後に基板２を加熱す
れば、不純物が活性化されて低準位部分４０に動作層２
２を形成可能である。このため、ドレインコンダクタン
スの周波数分散が低減された電界効果トランジスタが製
造できる。

【００６３】なお、第１の実施の形態の保護膜工程およ
び熱処理工程と、第２の実施の形態のプラズマ工程と
は、電界効果トランジスタの製造工程と分離して行うよ
うにしてもよい。これらの場合には、保護膜工程および
熱処理工程並びにプラズマ工程は、電界効果トランジス
タの製造工程に先立って行われる基板２に対する前処理
工程となる。これらの前処理工程を経た半導体基板に対
して、従来の電界効果トランジスタの製造方法を適用し
てもよい。

【００６４】上述の前処理工程が行われた半導体基板
は、ＩＩＩ−Ｖ族化合物半導体から成る半導体基板であ
って、第１の面およびこの第１の面に対向する第２の面
と、深部におけるキャリア捕獲準位の密度に比べてキャ
リア捕獲準位の密度が低く、第１の面の表層にある低準
位部分と、を備えている。このような基板においては、
第１の面に電界効果トランジスタを形成することが好適
である。この際、すでに、この第１の面（主面）に低準
位部分を備えているので、製造プロセスにおいて低準位
部分を形成する必要がない。この基板を用いれば、トラ
ンジスタの製造プロセスを変更することなくドレインコ
ンダクタンスの周波数分散が低減された電界効果トラン
ジスタが提供される。また、本発明は、化合物半導体と
して最も多く使用されている半絶縁性ＧａＡｓにも適用
可能である。

【００６５】以上、第１の実施の形態および第２の実施
の形態において詳細に説明した製造工程に基づいて、ド
レインコンダクタンスの周波数分散が低減された電界効
果トランジスタが作製される。このトランジスタは、多
くの化合物半導体において電子移動度が正孔移動度に比
べて大きいため、ｎ導電型トランジスタであることが好
ましい。このとき、キャリア捕獲準位は、電子捕獲準位
となる。

【００６６】このような電界効果トランジスタの構造を
図２（ｄ）および図４を参照して説明する。図４は、上
記の製造工程を経て完成した電界効果トランジスタの平
面図であり、図４のＡ−Ａ’断面が図２（ｄ）の断面図
となっている。なお、図４において、基板内の表層に形
成されるｎ型動作層２２を一点鎖線、ｎ⁺層２４を破線
で示した。

【００６７】これらの図面によれば、電界効果トランジ
スタは、キャリア捕獲準位の密度が深部に比べて低い低
準位部分６、４０を主面の表層に有する基板２と、基板
２の主面に離間して設けられたソース領域２４およびド
レイン領域２４と、ソース領域２４およびドレイン領域
２４の間にあり、基板２の低準位部分６，４０内に設け
られた動作層２２と、動作層２２上に設けられたゲート
電極２６と、を備える。動作層２２は、ｎ⁺層２４と同
一の導電型であり、基板表層に離れて設けられたｎ⁺層
２４の間に設けられ、またそれぞれのｎ⁺層２４に達し
て、これらの層２４に接触して又は一部重なって形成さ
れている。ゲート電極２６は、この離間して設けられた
一対のｎ⁺層２４に挟まれて動作層２２上に設けられて
いるので、基板上面から見たときに動作層２２を二分す
る。このため、一方のｎ⁺層２４（ソース拡散層）から
動作層２２を経由して他方のｎ⁺層２４（ドレイン拡散
層）に至るキャリアは、必ずゲート電極２６と重なる動
作層２２の部分を通過する。つまり、ゲート電極２６に
加えられる電圧によって動作層２３内に伸びる空乏層の
深さが変わりチャネル断面積が変化するので、この電圧
によってドレイン電流が制御される。

【００６８】このように、基板２は深部におけるキャリ
ア捕獲準位の密度と比べてキャリア捕獲準位の密度が低
い低準位部分６、４０を表層に有し、また動作層２２は
低準位部分６、４０内に形成されている。このために
は、上記の説明からも分かるように、低準位部分６，４
０の層の厚さおよび動作層２２の深さが、好適に決定さ
れる必要がある。

【００６９】このような構造の電界効果トランジスタで
は、基板２の表層に形成された低準位部分６、４０内に
動作層２２を形成しているので、捕獲準位の捕獲キャリ
アからドレインコンダクタンスが受ける影響が小さくで
きる。このため、ドレインコンダクタンスの周波数分散
が低減される。つまり、基板２が備える低準位部分６，
４０内に動作層２２を形成するようにすれば、ドレイン
拡散層２４からソース拡散層２４へ向かうキャリアが捕
獲準位密度の低い部分６，４０を移動するので、捕獲準
位から受けるドレインコンダクタンスの影響が低減され
る。

【００７０】図６（ａ）〜図６（ｄ）は、動作層の不純
物プロファイル５０と、基板内の本発明に係わる処理を
行った後のキャリア捕獲準位のプロファイル５２，５
４，５６，５８と、の関係を示した模式図である。これ
らの各模式図では、横軸は基板表面から基板深部に向け
て測った距離を示し、縦軸は動作層の不純物濃度および
キャリア捕獲準位の密度を示し、各図面の各座標軸は任
意単位系である。なお、各図面に示されたＤは、低準位
部分の領域を示す。

【００７１】図６（ａ）は、第１の実施の形態および第
２の実施の形態における処理を行った場合に得られるキ
ャリア捕獲準位の好適な分布５２を示している。一般に
は、通常の方法で製造された基板では、キャリア捕獲準
位は基板の深部に向かって一様に分布していて、その密
度は少なくとも１．３×１０¹³ｃｍ^-3程度である。一
方、図６（ａ）によれば、キャリア捕獲準位の密度は、
動作層が形成される基板表面近傍の領域Ｄでは１．０×
１０¹³ｃｍ^-3以下となったが、基板の深部では１．３×
１０¹³ｃｍ^-3のままであった。低準位部分の領域Ｄの境
界において密度が急峻に、例えばステップ状または階段
状に変化している。領域Ｄ内に形成された動作層５０を
有する電界効果トランジスタは、過剰砒素に起因する深
い準位による影響が緩和、抑制されるので、ドレインコ
ンダクタンスの周波数依存性が低減される。なお、領域
Ｄでは、キャリア捕獲準位の密度が基板深部より低く、
且つ平坦である。これは、この領域の密度が測定限界以
下であることを示している。

【００７２】図６（ｂ）は、キャリア捕獲準位の別の好
適な分布５４を示している。図６（ｂ）によれば、キャ
リア捕獲準位の密度は、基板表面のごく近傍のある深さ
までは測定限界値以下であり、この領域より深くなる
と、基板深部の密度に至るまで漸増する。密度の増加の
割合は、基板表面から基板深部に至る方向に関して、表
面における変化の値から連続的に減少する。これは、基
板表面に近いほど本発明に係わる処理の影響を大きく受
けることに起因する。

【００７３】キャリア捕獲準位の密度の分布は、図６
（ａ）および図（ｂ）に示したものに限られるものでは
ない。例えば、図６（ｃ）に示すように、キャリア捕獲
準位の分布５６は、基板表面の極近傍のある深さまでは
測定限界値以下であり、この領域より深くなると、基板
深部の密度に至るまで一定の変化率で漸増するようなも
のでもよい。また、図６（ｄ）に示すように、キャリア
捕獲準位の分布５８は、基板表面の極近傍のある深さま
では測定限界値以下であり、この領域より深くなると、
一定の変化率で漸増して、基板深部の密度に至る領域で
変化率が漸減するようなものでもよい。

【００７４】つまり、いずれの分布であっても、不純物
濃度で決定される動作層５０の厚さの範囲において、基
板深部の値に対して十分に小さい値であれば、ドレイン
コンダクタンスに与える影響を十分に小さくできる。ま
た、低準位部分におけるキャリア捕獲準位の密度は、
１．０×１０¹⁶ｃｍ^ー3以下であれば、ドレインコンダク
タンスの周波数分散を低減するために好適である。な
お、このようなキャリア捕獲準位の濃度は、ＤＬＴＳ法
にて測定した。

【００７５】図６（ａ）〜図６（ｄ）の各図面におい
て、動作層を越えて更に基板深部へ向かうと十分な濃度
の深い準位が存在するので、［浅いアクセプタ濃度］−
［浅いドナー濃度］の値は［深い準位の濃度］の値より
小さくできるので、素子間の電気的な分離は十分に行わ
れる。

【００７６】図７は、電界効果トランジスタのドレイン
電圧Ｖｄに対するドレイン電流Ｉｄの特性を模式的に示
した特性図であり、横軸はドレイン電圧を示し、縦軸は
ドレイン電流を示す。図７では、直流および交流におけ
る電界効果トランジスタのドレイン電流特性を示した模
式的に示している。ドレインコンダクタンスｇ_dは、ド
レイン電流の飽和特性領域におけるドレイン電圧の変化
に対するドレイン電流の傾き（単位のドレイン電圧変化
に対するドレイン電流の変化の割合）であり、図７によ
れば高周波におけるドレイン電流の飽和特性は、直流に
おける飽和特性と比べて悪化する。つまり、ドレインコ
ンダクタンスの交流における値は、図７に示したように
直流の値に比べて大きい。

【００７７】実際の電界効果トランジスタでは、ドレイ
ン電圧の周波数を数Ｈｚ〜数百ｋＨｚの範囲で走査し
て、ドレインコンダクタンスを測定する。ドレインコン
ダクタンス特性の周波数依存性は、この特性に影響を与
えるキャリア捕獲準位のライフタイムに依存する。測定
実験においては多くの場合、数十Ｈｚ〜数ｋＨｚの辺り
で、ドレインコンダクタンスに変化が現れる。このた
め、この特性において高周波における測定とは、この変
化が現れる周波数より高い周波数である数十ｋＨｚ程度
以上、例えば１００ｋＨｚをいう。

【００７８】電界効果トランジスタのドレインコンダク
タンスの測定方法について説明する。図８は、電界効果
トランジスタのドレインコンダクタンスを測定するため
の接続図である。図８を参照すると、ｎ型電界効果トラ
ンジスタのソース端子はグランドに接続され、ドレイン
端子は負荷抵抗の一端に接続され、ゲート端子はゲート
電圧源Ｖｇに接続されている。負荷抵抗の他端は、ドレ
イン電圧源Ｖｄに接続されている。ドレイン電圧源Ｖｄ
は、交流電圧△Ｖｄをドレイン端子に印加し、ゲート電
圧源Ｖｇ直流電圧源である。負荷抵抗の値はＲであっ
て、本測定では数Ω〜数十Ω程度のものを使用する。

【００７９】図８に示した測定系において、ドレインコ
ンダクタンスを求める手順を示す。Ｖｂを固定値部分、
またＶｉ（ｔ）を振幅Ｖｉおよび周波数ｆで時間的に変
化する部分として、Ｖｄ（ｔ）＝Ｖｂ＋Ｖｉ（ｔ）とな
る交流電圧をドレイン端子に与えて、負荷抵抗Ｒの両端
に現れる電圧Ｖｏ＋△Ｖｏ（△Ｖｏは交流成分）を測定
する。ドレインコンダクタンス値は、交流電圧変化に基
づく電流変化分を△Ｉｄとすると、△Ｉｄ／△Ｖｄで表
される。△Ｖｄは交流電圧の変化に基づくドレイン電圧
変化分であり、△Ｖｏ＝Ｒ×△Ｉｄであるから、コンダ
クタンス値は△Ｖｏ／（Ｒ×△Ｖｄ）となる。

【００８０】ここで交流コンダクタンスの測定条件は、 交流周波数 ：１ＭＨｚ ドレイン電圧源 ：２．０Ｖ ドレイン電圧振幅値 ：２００ｍＶ ゲート電圧バイアス値：０．５Ｖ 負荷抵抗 ：５０Ω である。

【００８１】このような測定条件の下に、室温Ｔ＝２９
８Ｋ（２５℃）を含む複数の温度において、ドレインコ
ンダクタンスの測定を行った。室温Ｔ＝２９８Ｋ（２５
℃）における測定結果を例示として説明する。上記の好
適な実施条件の下では、直流ドレインコンダクタンス値
に対する周波数１ＭＨｚの交流ドレインコンダクタンス
値の特性比が１．２以下が達成された。このような特性
は従来の技術では得られなかったものである。このよう
に、特性値の比が１．２以下であれば、電界効果トラン
ジスタの低周波における動作と高周波における動作との
差が縮小される。特に、ロジック回路においては、マー
ク率に対するアイパターンのクロスポイントの変動を１
０％以下に抑えることが可能となるので好適である。

【００８２】なお、このような測定条件の下に複数の温
度、例えば室温Ｔ＝２９８Ｋ（２５℃）およびＴ＝７７
Ｋ（窒素温度）において、ドレインコンダクタンスの測
定を行った。

【００８３】図９は、Ｔ＝Ｔ₁、Ｔ₂（Ｔ₁＞Ｔ₂）におい
て測定したドレインコンダクタンスの周波数依存性を模
式的に示した特性図である。横軸には周波数を対数目盛
で示し、縦軸にはドレインコンダクタンスを示す。図９
を参照すると、Ｔ＝Ｔ₁の特性曲線においては、直流で
の測定値ｇ_d（ＤＣ）とすると、周波数が高くなるにつ
れてｇ_dが直流値から大きくなる。ある程度の高い周波
数になると、周波数依存性は小さくなり、そしてほぼ一
定になっている。このｇ_dの傾向は、Ｔ＝Ｔ₂の特性曲線
がＴ＝Ｔ₁の特性曲線に比べて高周波数側に移動してい
る点を除いて、Ｔ＝Ｔ₂においてもほぼ同様である。本
願では、周波数２０Ｈｚ〜２０ｋＨｚにおいてドレイン
コンダクタンスが大きく変化した。

【００８４】図９に示した特性から、ドレインコンダク
タンスに寄与しているキャリア捕獲準位の活性化エネル
ギを求めることができる。例えば、Ｔ＝Ｔ₁、Ｔ₂それぞ
れの特性曲線の変曲点における値を対数目盛の縦軸に、
１／Ｔを横軸に描いて、アウレニウスプロットすればよ
い。これらの測定値が、右下がりの直線、つまりｅｘｐ
（−△Ｅ／ｋＴ）で表されると仮定して統計的な処理を
行うと、その直線の傾きから△Ｅが求められる。

【００８５】このように電界効果トランジスタにドレイ
ンコンダクタンスの周波数分散が現れるのは、以下のよ
うに考えられている。化合物半導体基板中には様々な電
子捕獲準位が存在する。これらの捕獲準位の振る舞いを
統計的にとらえる。捕獲準位に電子が捕獲されると、捕
獲準位の状態はそのライフタイムで緩和して伝導帯に電
子を放出する。このような捕獲準位を有する基板に形成
されたデバイスが、捕獲準位のライフタイムに相当する
動作周波数で動作すると、捕獲準位の影響を顕著に受け
る。このような捕獲準位は、例えばＧａＡｓ基板ではラ
イフタイムがミリ秒程度のものも存在し、数ｋＨｚ程度
の動作周波数を境にしてその低周波数側と高周波数側に
おいてデバイス特性に大きな差が生じる。これがドレイ
ンコンダクタンスの周波数分散となっていると考えられ
ている。

【００８６】以上、第１実施の形態および第２の実施の
形態において図面を用いながら説明したように、基板の
表層に存在する低準位部分内に動作層が形成されるよう
にしたので、動作層を走行するキャリアが捕獲準位に捕
らえられ確率が低くなる。

【００８７】このため、ドレインコンダクタンスの周波
数分散が低減される。このように周波数分散が低減でき
ると、ドレインコンダクタンスが回路の電圧増幅度を決
定する重要な因子であるため、この回路の電圧増幅度の
動作周波数による変動を小さくできる。

【００８８】したがって、本発明の電界効果トランジス
タは、幅広い周波数を含む信号を取り扱う回路に好適で
ある。例えば、従来の電界効果トランジスタを使用した
ＰＣＭ通信の回路においては、長時間データ０の伝送が
連続した後にデータ１に遷移する場合の回路の応答特性
と、データ０とデータ１とが繰り返される場合の回路の
応答特性とが大きく異なっていた。しかし、本発明の電
界効果トランジスタを使用した回路では、応答特性の差
を縮小することができるので、ＰＣＭ通信におけるビッ
トエラーを低減できる。

【００８９】

【発明の効果】以上、詳細に説明したように、本発明に
係わる電界効果トランジスタは、選択的に深い準位の濃
度が低減された基板の表層に動作層を形成するようにし
たので、動作層を走行するキャリアが深い準位に影響を
受け難くできる。このため、ドレインコンダクタンスの
周波数分散が低減される。したがって、広い周波数範囲
にわたって分散が小さいドレインコンダクタンスを有
し、動作周波数範囲において特性の変動が低減された電
界効果トランジスタが提供される。このような電界効果
トランジスタは、周波数を幅広く含む信号を取り扱う回
路に好適である。

【００９０】また、本発明に係わる電界効果トランジス
タの製造方法は、保護膜工程および熱処理工程並びにプ
ラズマ工程を設けて、選択的に深い準位の濃度が低減さ
れた基板の表層に動作層を形成するようにした。このた
め、ドレインコンダクタンスの周波数分散が低減された
電界効果トランジスタを製造できる。

【００９１】更に、本発明に係わる半導体基板は基板表
層に低準位部分を有するので、従来の電界効果トランジ
スタの製造方法に対して使用すれば、ドレインコンダク
タンス特性の周波数分散が低減された電界効果トランジ
スタが提供される。

【図面の簡単な説明】

【図１】図１（ａ）〜図１（ｃ）は、第１の実施の形態
に係わる電界効果トランジスタを製造工程を示す工程断
面図である。

【図２】図２（ａ）〜図２（ｄ）は、第１の実施の形態
に係わる電界効果トランジスタを製造工程を示す工程断
面図である。

【図３】図３（ａ）〜図３（ｄ）は、第２の実施の形態
に係わる電界効果トランジスタを製造工程を示す工程断
面図である。

【図４】図４は、本発明に係わる電界効果トランジスタ
の平面図である。

【図５】図５は、動作層の不純物プロファイルである。

【図６】図６（ａ）〜図６（ｄ）は、動作層の不純物プ
ロファイルとキャリア捕獲準位のプロファイルとの関係
を示した模式図である。

【図７】図７は、電界効果トランジスタのドレイン電圧
Ｖｄに対するドレイン電流Ｉｄの特性を模式的に示した
特性図である。

【図８】図８は、電界効果トランジスタのドレインコン
ダクタンスを測定するための接続図である。

【図９】図９は、測定したドレインコンダクタンスの周
波数依存性を模式的に示した特性図である。

【符号の説明】

２…基板、４…第１の保護膜、６…低準位部分（低準位
領域）、８…マスク材、１０…動作層イオン注入、１２
…動作層不純物層、１４…マスク材、１６…ｎ⁺層イオ
ン注入、１８…ｎ⁺層不純物層、２０…保護膜、２２…
動作層、２４…ｎ⁺層、２６…ゲート電極、２８…マス
ク材、３０…オーミック金属、３２…オーミック電極、
３４…層間絶縁膜、３６…配線、３８…ガスプラズマ、
４０…低準位部分（低準位領域）

Claims (12)

【特許請求の範囲】
1. 【請求項１】 ＩＩＩ−Ｖ族化合物半導体から成り、キ
   ャリア捕獲準位の密度が深部に比べて低い低準位部分を
   主面の表層に有する半導体基体と、 前記半導体基体の主面に離間して設けられたソース領域
   およびドレイン領域と、 前記ソース領域および前記ドレイン領域の間にあり、前
   記半導体基体の低準位部分内に設けられた動作層と、 前記動作層上に設けられたゲート電極と、を備えること
   を特徴とする電界効果トランジスタ。
2. 【請求項２】 直流ドレインコンダクタンス値に対する
   周波数１ＭＨｚにおける交流ドレインコンダクタンス値
   の比が１．２以下である、ことを特徴とする請求項１に
   記載の電界効果トランジスタ。
3. 【請求項３】 前記半導体基体は、半絶縁性ＧａＡｓ基
   板である、ことを特徴とする請求項１または請求項２に
   記載の電界効果トランジスタ。
4. 【請求項４】 前記低準位部分におけるキャリア捕獲準
   位の密度は、１．０×１０¹⁶ｃｍ^ー3以下である、ことを
   特徴とする請求項１〜請求項３のいずれかに記載の電界
   効果トランジスタ。
5. 【請求項５】 半絶縁性ＩＩＩ−Ｖ族化合物半導体から
   成る半導体基体の主面に設けられた動作層上にゲート電
   極を有する電界効果トランジスタの製造方法であって、 前記半導体基体の主面上に保護膜を形成する保護膜工程
   と、 前記保護膜が設けられた前記半導体基体を加熱する熱処
   理工程と、 前記保護膜を除去した後に、前記半導体基体の主面に前
   記動作層を形成するための不純物を導入する動作層形成
   工程と、 前記半導体基体を加熱して前記動作層を前記低準位部分
   に形成するアニール工程と、 を備えることを特徴とする電界効果トランジスタの製造
   方法。
6. 【請求項６】 前記熱処理工程における熱処理温度は、
   前記アニール工程におけるアニール温度と略同一、また
   は前記アニール工程におけるアニール温度よりも高い、
   ことを特徴とする請求項５に記載の電界効果トランジス
   タの製造方法。
7. 【請求項７】 半絶縁性ＩＩＩ−Ｖ族化合物半導体から
   成る半導体基体の主面に設けられた動作層上にゲート電
   極を有する電界効果トランジスタの製造方法であって、 前記半導体基体の主面に前記動作層を形成するための不
   純物を導入する動作層形成工程と、 前記半導体基体の主面をガスプラズマにさらすプラズマ
   工程と、 前記プラズマ工程の後に、前記半導体基体を加熱して前
   記動作層を前記低準位部分内に形成するアニール工程
   と、を備えることを特徴とする電界効果トランジスタの
   製造方法。
8. 【請求項８】 前記動作層形成工程および前記プラズマ
   工程は、連続した工程である、ことを特徴とする請求項
   ７に記載の電界効果トランジスタの製造方法。
9. 【請求項９】 前記動作層形成工程に先だって、前記プ
   ラズマ工程が行われる、ことを特徴とする請求項７に記
   載の電界効果トランジスタの製造方法。
10. 【請求項１０】 前記プラズマ工程に先だって、前記動
    作層形成工程が行われる、ことを特徴とする請求項７に
    記載の電界効果トランジスタの製造方法。
11. 【請求項１１】 ＩＩＩ−Ｖ族化合物半導体から成る半
    導体基板であって、 第１の面および前記第１の面に対向する第２の面と、 深部におけるキャリア捕獲準位の密度に比べてキャリア
    捕獲準位の密度が低く、前記第１の面の表層に設けられ
    た低準位部分と、を備える半導体基板。
12. 【請求項１２】 前記ＩＩＩ−Ｖ族化合物半導体は、半
    絶縁性ＧａＡｓ半導体である、ことを特徴とする請求項
    １１に記載の半導体基板。