JP3168310B2 - 半導体デバイスの製造方法 - Google Patents
半導体デバイスの製造方法Info
- Publication number
- JP3168310B2 JP3168310B2 JP11181294A JP11181294A JP3168310B2 JP 3168310 B2 JP3168310 B2 JP 3168310B2 JP 11181294 A JP11181294 A JP 11181294A JP 11181294 A JP11181294 A JP 11181294A JP 3168310 B2 JP3168310 B2 JP 3168310B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- gaas
- heat treatment
- compound semiconductor
- ingap
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Description
【０００１】
【産業上の利用分野】この発明は、エピタキシャル成長
によって形成されたＩＩＩ−Ｖ族化合物半導体層を含む
化合物半導体結晶を用いて形成する半導体デバイスの製
造方法に関する。特に、電界効果トランジスタのチャネ
ル層やバイポーラトランジスタのエミッタ・コレクタ層
およびそれらのコンタクト層などの、結晶表面近くに形
成するｎ+ 型層の不純物濃度の高濃度化を図り、駆動能
力や速度などのトランジスタ特性の高性能化を実現する
半導体デバイスの製造方法に関するものである。
によって形成されたＩＩＩ−Ｖ族化合物半導体層を含む
化合物半導体結晶を用いて形成する半導体デバイスの製
造方法に関する。特に、電界効果トランジスタのチャネ
ル層やバイポーラトランジスタのエミッタ・コレクタ層
およびそれらのコンタクト層などの、結晶表面近くに形
成するｎ+ 型層の不純物濃度の高濃度化を図り、駆動能
力や速度などのトランジスタ特性の高性能化を実現する
半導体デバイスの製造方法に関するものである。
【０００２】
【従来の技術】化合物半導体を用いた電界効果トランジ
スタやヘテロバイポーラトランジスタの製造では、以下
に示す工程が一般に含まれる。まず、例えば、ＧａＡｓ
などのＩＩＩ−Ｖ族化合物半導体結晶の表面近くのデバ
イス能動領域に、エピタキシャル成長あるいはイオン注
入でｎ型不純物を高濃度にドープする。そして、このド
ープの後、その注入イオンの活性化のため、あるいは、
素子分離に用いる領域に対する酸素や不活性ガス元素な
どのイオン注入後の高抵抗化のため高温処理を施す。
スタやヘテロバイポーラトランジスタの製造では、以下
に示す工程が一般に含まれる。まず、例えば、ＧａＡｓ
などのＩＩＩ−Ｖ族化合物半導体結晶の表面近くのデバ
イス能動領域に、エピタキシャル成長あるいはイオン注
入でｎ型不純物を高濃度にドープする。そして、このド
ープの後、その注入イオンの活性化のため、あるいは、
素子分離に用いる領域に対する酸素や不活性ガス元素な
どのイオン注入後の高抵抗化のため高温処理を施す。
【０００３】この高温処理において、化合物半導体結晶
を構成する元素の中で、蒸気圧の高いＡｓなどのＶ族元
素が蒸発してしまう結果、空孔などの点欠陥が形成され
ることがある。このように空孔などが形成されると、こ
れがｎ型不純物として作用し、実際のｎ型不純物のドナ
ーとしての活性化率を低下させてしまう。このため、そ
の化合物半導体を構成する蒸気圧の高い成分の蒸発を防
ぐことが必要である。
を構成する元素の中で、蒸気圧の高いＡｓなどのＶ族元
素が蒸発してしまう結果、空孔などの点欠陥が形成され
ることがある。このように空孔などが形成されると、こ
れがｎ型不純物として作用し、実際のｎ型不純物のドナ
ーとしての活性化率を低下させてしまう。このため、そ
の化合物半導体を構成する蒸気圧の高い成分の蒸発を防
ぐことが必要である。
【０００４】この蒸発を防止する方法として、以下に示
すものが挙げられる。まず、プロキシミティ法がある。
これは、上述の高温の加熱処理の際に、２枚の処理対象
の基板のＩＩＩ−Ｖ族化合物半導体表面どうしを合わせ
て重ねるものである。このことにより、重ねた相手ウエ
ハ表面からの蒸発したＶ族元素、たとえば、蒸発したＡ
ｓなどの蒸気圧を利用して、それ以上Ｖ族元素を蒸発さ
せないようにできる。
すものが挙げられる。まず、プロキシミティ法がある。
これは、上述の高温の加熱処理の際に、２枚の処理対象
の基板のＩＩＩ−Ｖ族化合物半導体表面どうしを合わせ
て重ねるものである。このことにより、重ねた相手ウエ
ハ表面からの蒸発したＶ族元素、たとえば、蒸発したＡ
ｓなどの蒸気圧を利用して、それ以上Ｖ族元素を蒸発さ
せないようにできる。
【０００５】また、ｎ+ 不純物が導入されたＩＩＩ−Ｖ
族化合物半導体結晶からなる基板表面上に、直接シリコ
ン酸化膜やシリコン窒化膜などの熱処理用保護膜を付け
て熱処理を行い、その後、その熱処理用保護膜を除去す
る方法がある。これは、熱処理用保護膜を形成すること
でＶ族元素の蒸発を防ぐものである。そしてまた、他の
方法として、基板上のｎ+ 不純物が導入されたＩＩＩ−
Ｖ族化合物半導体層の上に、同様の構成元素で不純物が
導入されていない（アンドープの）ＩＩＩ−Ｖ族化合物
半導体層を形成してから熱処理を行い、その後エッチン
グして除去する方法がある。
族化合物半導体結晶からなる基板表面上に、直接シリコ
ン酸化膜やシリコン窒化膜などの熱処理用保護膜を付け
て熱処理を行い、その後、その熱処理用保護膜を除去す
る方法がある。これは、熱処理用保護膜を形成すること
でＶ族元素の蒸発を防ぐものである。そしてまた、他の
方法として、基板上のｎ+ 不純物が導入されたＩＩＩ−
Ｖ族化合物半導体層の上に、同様の構成元素で不純物が
導入されていない（アンドープの）ＩＩＩ−Ｖ族化合物
半導体層を形成してから熱処理を行い、その後エッチン
グして除去する方法がある。
【０００６】
【発明が解決しようとする課題】しかし、上述した方法
では、基板表面のＩＩＩ−Ｖ族化合物半導体結晶中に導
入したｎ型不純物によるキャリア濃度が、製造中の熱処
理工程により大きく低下する、もしくは所定のキャリア
濃度が得られないという問題があった。このように、結
果として所定のキャリア濃度が得られない場合、形成さ
れる電界効果トランジスタやバイポーラトランジスタ
の、所望の駆動能力や高速性など、デバイスとしての高
性能が得られなかったり、設計通りのデバイスが得られ
ないという問題があった。
では、基板表面のＩＩＩ−Ｖ族化合物半導体結晶中に導
入したｎ型不純物によるキャリア濃度が、製造中の熱処
理工程により大きく低下する、もしくは所定のキャリア
濃度が得られないという問題があった。このように、結
果として所定のキャリア濃度が得られない場合、形成さ
れる電界効果トランジスタやバイポーラトランジスタ
の、所望の駆動能力や高速性など、デバイスとしての高
性能が得られなかったり、設計通りのデバイスが得られ
ないという問題があった。
【０００７】これは、エピタキシャル成長法により得ら
れたｎ型のＩＩＩ−Ｖ族化合物半導体では、デバイス製
造中の熱処理によりｎ型不純物がドナーとして働く位置
から移動してしまうために起こる。また、あるいは、イ
オン注入によるｎ型のＩＩＩ−Ｖ族化合物半導体では、
注入したｎ型不純物を活性化させるために熱処理を行う
が、この熱処理中にｎ型不純物がドナーとして働くため
に所定の格子位置を占める割合が低くく、活性化率が高
くできないために起こる。
れたｎ型のＩＩＩ−Ｖ族化合物半導体では、デバイス製
造中の熱処理によりｎ型不純物がドナーとして働く位置
から移動してしまうために起こる。また、あるいは、イ
オン注入によるｎ型のＩＩＩ−Ｖ族化合物半導体では、
注入したｎ型不純物を活性化させるために熱処理を行う
が、この熱処理中にｎ型不純物がドナーとして働くため
に所定の格子位置を占める割合が低くく、活性化率が高
くできないために起こる。
【０００８】一方、同様の構成元素でアンドープのＩＩ
Ｉ−Ｖ族化合物半導体層をかぶせておく方法では、その
ＩＩＩ−Ｖ族化合物半導体層を除去しなくてはならな
い。しかし、これは、残しておきたいｎ+ 不純物が導入
されたＩＩＩ−Ｖ族化合物半導体層と同一物質の除去と
なるので、選択的な除去をすることができない。このた
め、深さ方向に正確に制御してエッチング（除去）しな
ければならないが、これが非常に困難であるという問題
があった。
Ｉ−Ｖ族化合物半導体層をかぶせておく方法では、その
ＩＩＩ−Ｖ族化合物半導体層を除去しなくてはならな
い。しかし、これは、残しておきたいｎ+ 不純物が導入
されたＩＩＩ−Ｖ族化合物半導体層と同一物質の除去と
なるので、選択的な除去をすることができない。このた
め、深さ方向に正確に制御してエッチング（除去）しな
ければならないが、これが非常に困難であるという問題
があった。
【０００９】この発明は、以上のような問題点を解消す
るためになされたものであり、従来の製造プロセスから
大幅な工程変更を伴うことなく、キャリア濃度が関与す
る高性能なデバイス特性の劣化防止を可能とすることを
目的とする。
るためになされたものであり、従来の製造プロセスから
大幅な工程変更を伴うことなく、キャリア濃度が関与す
る高性能なデバイス特性の劣化防止を可能とすることを
目的とする。
【００１０】
【課題を解決するための手段】この発明の半導体デバイ
スの製造方法は、ｎ型不純物が導入されている化合物半
導体層上にＩｎＧａＰ層をエピタキシャル成長させるこ
とで形成し、その後でその化合物半導体層を熱処理し、
ついで、前記ＩｎＧａＰ層の全てあるいは一部を除去す
るようにしたことを特徴とする。
スの製造方法は、ｎ型不純物が導入されている化合物半
導体層上にＩｎＧａＰ層をエピタキシャル成長させるこ
とで形成し、その後でその化合物半導体層を熱処理し、
ついで、前記ＩｎＧａＰ層の全てあるいは一部を除去す
るようにしたことを特徴とする。
【００１１】
【作用】導入されているｎ型不純物が、ドナーとして働
く位置やキャリアとして働く所定の格子の位置にとどま
りやすくなる。
く位置やキャリアとして働く所定の格子の位置にとどま
りやすくなる。
【００１２】
【実施例】以下、実施例を説明する前にこの発明の概要
について説明する。ｎ+ ＩＩＩ−Ｖ族化合物半導体の代
表格であるＧａＡｓ系のＳｉ高濃度ドープ層は、高温の
熱処理によりキャリア濃度が大幅に低下することが知ら
れている。この理由は、Ａｓ（Ｖ族）格子位置ＳｉとＧ
ａ（ＩＩＩ族）格子位置Ｓｉのペアの形成や、ＧａとＡ
ｓによる格子の隙間に入った格子間Ｓｉ複合物の形成な
ど、また、Ａｓ格子位置Ｓｉアクセプタの形成、そして
Ｓｉの拡散などが考えられているがまだ定説はない。
について説明する。ｎ+ ＩＩＩ−Ｖ族化合物半導体の代
表格であるＧａＡｓ系のＳｉ高濃度ドープ層は、高温の
熱処理によりキャリア濃度が大幅に低下することが知ら
れている。この理由は、Ａｓ（Ｖ族）格子位置ＳｉとＧ
ａ（ＩＩＩ族）格子位置Ｓｉのペアの形成や、ＧａとＡ
ｓによる格子の隙間に入った格子間Ｓｉ複合物の形成な
ど、また、Ａｓ格子位置Ｓｉアクセプタの形成、そして
Ｓｉの拡散などが考えられているがまだ定説はない。
【００１３】しかし、何れの有力説も、熱処理によっ
て、Ｇａ格子位置よりＳｉが抜け出してしまい、その結
果キャリア濃度が低下することにはかわりない。Ｓｉは
Ｇａ格子位置に占有してドナーとして働くようになる。
したがって、キャリア濃度低下を防ぐためには、Ｓｉが
Ｇａ格子位置に安定に存在し得る状況を、ｎ+ 層の中に
作ることが有効である。組成でいうと、できるだけＶ族
リッチの状況とし、Ｖ族空孔が生成され難く、ＳｉがＩ
ＩＩ族元素の格子位置を占めやすい状況にしてやること
が有効である。
て、Ｇａ格子位置よりＳｉが抜け出してしまい、その結
果キャリア濃度が低下することにはかわりない。Ｓｉは
Ｇａ格子位置に占有してドナーとして働くようになる。
したがって、キャリア濃度低下を防ぐためには、Ｓｉが
Ｇａ格子位置に安定に存在し得る状況を、ｎ+ 層の中に
作ることが有効である。組成でいうと、できるだけＶ族
リッチの状況とし、Ｖ族空孔が生成され難く、ＳｉがＩ
ＩＩ族元素の格子位置を占めやすい状況にしてやること
が有効である。
【００１４】ＩｎＧａＰ薄層をｎ+ ＧａＡｓ系上に成長
すると、ＩｎＧａＰ薄層からのＰの蒸気圧はｎ+ ＧａＡ
ｓ系のＡｓの蒸気圧より高く、したがって、熱処理時に
はＩｎＧａＰ薄層からの蒸気圧の高いＰ（Ｖ族）圧を、
ｎ+ ＧａＡｓ系層に供給できる このため、ＳｉがＧａの格子位置に安定に存在し得る状
況を形成できる。また、ＩｎＧａＰ薄層は、例えば、Ｇ
ａＡｓ層より高いＶ族元素の蒸気圧を供給できるがため
に、イオン注入によって形成されたｎ+ ＧａＡｓ層の活
性化熱処理の際の保護膜としても有効である。すなわ
ち、ＧａＡｓ系層に注入されたＳｉがＩＩＩ族位置を占
め、ドナーとして活性化されやすくなる。
すると、ＩｎＧａＰ薄層からのＰの蒸気圧はｎ+ ＧａＡ
ｓ系のＡｓの蒸気圧より高く、したがって、熱処理時に
はＩｎＧａＰ薄層からの蒸気圧の高いＰ（Ｖ族）圧を、
ｎ+ ＧａＡｓ系層に供給できる このため、ＳｉがＧａの格子位置に安定に存在し得る状
況を形成できる。また、ＩｎＧａＰ薄層は、例えば、Ｇ
ａＡｓ層より高いＶ族元素の蒸気圧を供給できるがため
に、イオン注入によって形成されたｎ+ ＧａＡｓ層の活
性化熱処理の際の保護膜としても有効である。すなわ
ち、ＧａＡｓ系層に注入されたＳｉがＩＩＩ族位置を占
め、ドナーとして活性化されやすくなる。
【００１５】そして、ＩｎＧａＰ薄層は、Ｉｎ組成０．
４８でＧａＡｓ層上に格子整合して転移欠陥のない良好
な結晶を形成できる。またさらに重要なことは、ＩｎＧ
ａＰ薄層は、熱処理の後に下層のｎ+ ＧａＡｓ系層およ
びその表面をほとんどいためにず、全てエッチング処理
できる。したがって、このＩｎＧａＰ薄層をシリコン酸
化膜やシリコン窒化膜のように、一種の熱処理の保護膜
として用いることができる。
４８でＧａＡｓ層上に格子整合して転移欠陥のない良好
な結晶を形成できる。またさらに重要なことは、ＩｎＧ
ａＰ薄層は、熱処理の後に下層のｎ+ ＧａＡｓ系層およ
びその表面をほとんどいためにず、全てエッチング処理
できる。したがって、このＩｎＧａＰ薄層をシリコン酸
化膜やシリコン窒化膜のように、一種の熱処理の保護膜
として用いることができる。
【００１６】以下この発明の１実施例を図を参照して詳
細に説明する。 実施例１．図１は、この発明による半導体デバイスの製
造方法の一実施例の概略を示す断面図であり、図１
（ａ）はＧａＡｓ基板１上に気相エピタキシャル法でＳ
ｉドープしたｎ+ ＧａＡｓ層２を５０ｎｍ成長させた状
態を示したものである。なお、この成長は他のエピタキ
シャル法であっても良い。この状態に引き続き、図１
（ｂ）に示すように、アンドープのＩｎＧａＰ薄層３を
３０ｎｍ成長させる。
細に説明する。 実施例１．図１は、この発明による半導体デバイスの製
造方法の一実施例の概略を示す断面図であり、図１
（ａ）はＧａＡｓ基板１上に気相エピタキシャル法でＳ
ｉドープしたｎ+ ＧａＡｓ層２を５０ｎｍ成長させた状
態を示したものである。なお、この成長は他のエピタキ
シャル法であっても良い。この状態に引き続き、図１
（ｂ）に示すように、アンドープのＩｎＧａＰ薄層３を
３０ｎｍ成長させる。
【００１７】ついで、図１（ｃ）に示すように、ｎ+ Ｇ
ａＡｓ層２とＩｎＧａＰ薄層３の形成されたＧａＡｓ基
板１を熱処理保護膜として厚さ１００ｎｍのシリコン酸
化膜４で囲う。そして、このシリコン酸化膜４で囲われ
たＧａＡｓ基板１を電気炉に入れ、例えば５００〜８０
０℃の高温で１０分間熱処理する。ついで熱処理したＧ
ａＡｓ基板１を電気炉から取り出し、図１（ｄ）に示す
ように、フッ化水素５０％のフッ酸を純水で１：１０に
薄めた液でシリコン酸化膜４を除去する。その後、塩化
水素３６％の塩酸を純水で１：１に薄めた液でＩｎＧａ
Ｐ薄膜３を除去して、図１（ｅ）に示すように、所望の
ＧａＡｓ基板１上の熱処理が施されたｎ+ ＧａＡｓ層２
ａを得る。
ａＡｓ層２とＩｎＧａＰ薄層３の形成されたＧａＡｓ基
板１を熱処理保護膜として厚さ１００ｎｍのシリコン酸
化膜４で囲う。そして、このシリコン酸化膜４で囲われ
たＧａＡｓ基板１を電気炉に入れ、例えば５００〜８０
０℃の高温で１０分間熱処理する。ついで熱処理したＧ
ａＡｓ基板１を電気炉から取り出し、図１（ｄ）に示す
ように、フッ化水素５０％のフッ酸を純水で１：１０に
薄めた液でシリコン酸化膜４を除去する。その後、塩化
水素３６％の塩酸を純水で１：１に薄めた液でＩｎＧａ
Ｐ薄膜３を除去して、図１（ｅ）に示すように、所望の
ＧａＡｓ基板１上の熱処理が施されたｎ+ ＧａＡｓ層２
ａを得る。
【００１８】図２は、上述したｎ+ ＧａＡｓ層２ａにつ
いて、ホール効果で測定したキャリア濃度と電子移動度
を示した相関図である。同図において、ｎ+ ＧａＡｓ層
２のキャリア濃度と電子移動度を「○」で示した。ま
た、比較のためにアンドープのＩｎＧａＰ薄層３の代わ
りに同じ膜厚のアンドープＧａＡｓ薄層を付け同様に処
理した場合のｎ+ ＧａＡｓ層のキャリア濃度と電子移動
度を「●」で示した。そして、また、直接熱処理保護膜
のシリコン酸化膜で囲って熱処理した場合のｎ+ ＧａＡ
ｓ層のキャリア濃度と電子移動度とを「×」で示した。
いて、ホール効果で測定したキャリア濃度と電子移動度
を示した相関図である。同図において、ｎ+ ＧａＡｓ層
２のキャリア濃度と電子移動度を「○」で示した。ま
た、比較のためにアンドープのＩｎＧａＰ薄層３の代わ
りに同じ膜厚のアンドープＧａＡｓ薄層を付け同様に処
理した場合のｎ+ ＧａＡｓ層のキャリア濃度と電子移動
度を「●」で示した。そして、また、直接熱処理保護膜
のシリコン酸化膜で囲って熱処理した場合のｎ+ ＧａＡ
ｓ層のキャリア濃度と電子移動度とを「×」で示した。
【００１９】なお、比較のために用いたアンドープのＧ
ａＡｓ薄層の除去は、濃度９６％の硫酸と濃度３０％の
過酸化水素との水溶液（硫酸：過酸化水素：純水＝１：
１０：１０００）を用い、残膜厚の随時測定しながら注
意深く行った。図２に示したように、アンドープのＩｎ
ＧａＰ薄層がついている場合には、熱処理によるキャリ
ア濃度低下が他の場合に比較して小さいものとなってお
り、結果として、他の場合に比較してキャリア濃度の高
い状態が得られている。一方で、電子移動度に関して
は、上述の３つの場合で、熱処理温度に対してほとんど
変わらない。
ａＡｓ薄層の除去は、濃度９６％の硫酸と濃度３０％の
過酸化水素との水溶液（硫酸：過酸化水素：純水＝１：
１０：１０００）を用い、残膜厚の随時測定しながら注
意深く行った。図２に示したように、アンドープのＩｎ
ＧａＰ薄層がついている場合には、熱処理によるキャリ
ア濃度低下が他の場合に比較して小さいものとなってお
り、結果として、他の場合に比較してキャリア濃度の高
い状態が得られている。一方で、電子移動度に関して
は、上述の３つの場合で、熱処理温度に対してほとんど
変わらない。
【００２０】アンドープのＩｎＧａＰ薄層を用いたもの
は、他のものに比較してキャリア濃度が高いにもか変わ
らず、イオン化不純物拡散が相対的に大きくないため
に、移動度が相対的に低くならなると思われる。このこ
とは、ｎ+ ＧａＡｓ層を熱処理する際、この層の上にＩ
ｎＧａＰ薄層を付けることが、熱処理後のｎ+ ＧａＡｓ
層の電気特性を良好に保つため有効であることを示して
いる。
は、他のものに比較してキャリア濃度が高いにもか変わ
らず、イオン化不純物拡散が相対的に大きくないため
に、移動度が相対的に低くならなると思われる。このこ
とは、ｎ+ ＧａＡｓ層を熱処理する際、この層の上にＩ
ｎＧａＰ薄層を付けることが、熱処理後のｎ+ ＧａＡｓ
層の電気特性を良好に保つため有効であることを示して
いる。
【００２１】図１で示した実施例に基づいて得られた半
絶縁性のＧａＡｓ基板１と、その上のｎ+ ＧａＡｓ層２
ａについて、２次イオン質量（ＳＩＭＳ）分析で測定し
た、Ｓｉ濃度の表面からの深さ方向の分布を図３（ａ）
に示した。また、図３（ｂ）は、ｎ+ ＧａＡｓ層上にア
ンドープＧａＡｓ薄層を付けて熱処理した場合の結果を
示し、図３（ｃ）は、ｎ+ ＧａＡｓ層上の上層無しで熱
処理した場合の結果を示している。なお、図中実線は７
００℃，一点鎖線は８００℃の熱処理を施した場合の分
布を示し、点線は熱処理をしない場合の分布を示すもの
である。
絶縁性のＧａＡｓ基板１と、その上のｎ+ ＧａＡｓ層２
ａについて、２次イオン質量（ＳＩＭＳ）分析で測定し
た、Ｓｉ濃度の表面からの深さ方向の分布を図３（ａ）
に示した。また、図３（ｂ）は、ｎ+ ＧａＡｓ層上にア
ンドープＧａＡｓ薄層を付けて熱処理した場合の結果を
示し、図３（ｃ）は、ｎ+ ＧａＡｓ層上の上層無しで熱
処理した場合の結果を示している。なお、図中実線は７
００℃，一点鎖線は８００℃の熱処理を施した場合の分
布を示し、点線は熱処理をしない場合の分布を示すもの
である。
【００２２】図３（ｂ），（ｃ）から分かるように、ｎ
+ ＧａＡｓ層上にアンドープＧａＡｓ薄層を付けて熱処
理したり（図３（ｂ））、またｎ+ ＧａＡｓ層上の上層
無しで熱処理したり（図３（ｃ））すると、僅かではあ
るが深さ方向に１０ｎｍ以下のＳｉ分布の広がりがみら
れる。これに対し、図３（ａ）に示すように、上層にア
ンドープのＩｎＧａＰ薄層を付けて熱処理したｎ+ Ｇａ
Ａｓ層２ａでは、点線と実線で差がなく、すなわち不純
物であるＳｉ分布の広がりが２次イオン質量分析の分解
能以下と非常に小さくなる。
+ ＧａＡｓ層上にアンドープＧａＡｓ薄層を付けて熱処
理したり（図３（ｂ））、またｎ+ ＧａＡｓ層上の上層
無しで熱処理したり（図３（ｃ））すると、僅かではあ
るが深さ方向に１０ｎｍ以下のＳｉ分布の広がりがみら
れる。これに対し、図３（ａ）に示すように、上層にア
ンドープのＩｎＧａＰ薄層を付けて熱処理したｎ+ Ｇａ
Ａｓ層２ａでは、点線と実線で差がなく、すなわち不純
物であるＳｉ分布の広がりが２次イオン質量分析の分解
能以下と非常に小さくなる。
【００２３】また、一点鎖線で示した８００℃熱処理を
施した場合では、図３（ａ）に示すように、熱処理をし
ない場合より僅かであるがＳｉの分布に広がりがみられ
る。しかし、図３（ｂ），（ｃ）に示すように、ｎ+ Ｇ
ａＡｓ層上にアンドープＧａＡｓ薄層を付けて熱処理し
たり，ｎ+ ＧａＡｓ層の上層無しで熱処理したものは、
点線に対して一点鎖線がより広がっている。
施した場合では、図３（ａ）に示すように、熱処理をし
ない場合より僅かであるがＳｉの分布に広がりがみられ
る。しかし、図３（ｂ），（ｃ）に示すように、ｎ+ Ｇ
ａＡｓ層上にアンドープＧａＡｓ薄層を付けて熱処理し
たり，ｎ+ ＧａＡｓ層の上層無しで熱処理したものは、
点線に対して一点鎖線がより広がっている。
【００２４】すなわち、ｎ+ ＧａＡｓ層を熱処理する
際、アンドープのＩｎＧａＰ薄層を付けて熱処理をする
と、熱処理後のＳｉ分布の広がりを抑えるのにも有効で
あることを示している。このＳｉの広がりの抑制は、Ｓ
ｉのＧａ格子間位置からの移動を抑えて、キャリア濃度
の低下を抑えるという作用の説明と適合する。
際、アンドープのＩｎＧａＰ薄層を付けて熱処理をする
と、熱処理後のＳｉ分布の広がりを抑えるのにも有効で
あることを示している。このＳｉの広がりの抑制は、Ｓ
ｉのＧａ格子間位置からの移動を抑えて、キャリア濃度
の低下を抑えるという作用の説明と適合する。
【００２５】実施例２．図４は、実施例１における厚み
５０ｎｍのｎ+ ＧａＡｓ層を厚み１５ｎｍのＳｉドープ
ｎ+ Ｉｎ0.2Ｇａ0.8Ａｓ層と、その上に形成した厚み２
０ｎｍのアンドープＧａＡｓ層に置き換えて、それ以外
は実施例１と全く同じに処理した場合のホール効果によ
る特性測定の結果を示す相関図である。同図において、
アンドープＧａＡｓ層が上（表面）に形成されたｎ+ Ｉ
ｎ0.2Ｇａ0.8Ａｓ層を、その上に膜厚３０ｎｍのアンド
ープのＩｎＧａＰ薄層を付けて熱処理を施していった場
合のキャリア濃度と移動度を「○」で示している。
５０ｎｍのｎ+ ＧａＡｓ層を厚み１５ｎｍのＳｉドープ
ｎ+ Ｉｎ0.2Ｇａ0.8Ａｓ層と、その上に形成した厚み２
０ｎｍのアンドープＧａＡｓ層に置き換えて、それ以外
は実施例１と全く同じに処理した場合のホール効果によ
る特性測定の結果を示す相関図である。同図において、
アンドープＧａＡｓ層が上（表面）に形成されたｎ+ Ｉ
ｎ0.2Ｇａ0.8Ａｓ層を、その上に膜厚３０ｎｍのアンド
ープのＩｎＧａＰ薄層を付けて熱処理を施していった場
合のキャリア濃度と移動度を「○」で示している。
【００２６】図４より明らかなように、「○」で示す場
合は、アンドープのＩｎＧａＰ薄層の代わりに膜厚３０
ｎｍのアンドープＧａＡｓ薄層を付けた状態で熱処理し
た「●」で示す場合に比べて、キャリア濃度の低下がか
なり少ない。移動度は両者ともあまり変わらない。した
がって、膜厚３０ｎｍのアンドープのＩｎＧａＰ薄層を
付けて熱処理をすることが、ｎ+ ＩｎＧａＡｓ層の電気
特性を良好に保つため有効であることが分かる。
合は、アンドープのＩｎＧａＰ薄層の代わりに膜厚３０
ｎｍのアンドープＧａＡｓ薄層を付けた状態で熱処理し
た「●」で示す場合に比べて、キャリア濃度の低下がか
なり少ない。移動度は両者ともあまり変わらない。した
がって、膜厚３０ｎｍのアンドープのＩｎＧａＰ薄層を
付けて熱処理をすることが、ｎ+ ＩｎＧａＡｓ層の電気
特性を良好に保つため有効であることが分かる。
【００２７】ところで、ＩＩＩ−Ｖ族化合物半導体を用
いてＦＥＴを作成する場合、ｎ+ ＩｎＧａＡｓ層の所定
領域にチャネル層を形成し、この上にショットキー接合
によりゲート電極を形成する場合がある。このとき、シ
ョットキー効果をより発揮させるために、ｎ+ ＩｎＧａ
Ａｓ層の上に薄いアンドープのＧａＡｓ層を形成するこ
とがある。このような場合、すなわちｎ+ ＩｎＧａＡｓ
層とこの発明によるＩｎＧａＰ薄層との間に、薄いアン
ドープのＧａＡｓ層があっても、発明による有効性は保
たれる。
いてＦＥＴを作成する場合、ｎ+ ＩｎＧａＡｓ層の所定
領域にチャネル層を形成し、この上にショットキー接合
によりゲート電極を形成する場合がある。このとき、シ
ョットキー効果をより発揮させるために、ｎ+ ＩｎＧａ
Ａｓ層の上に薄いアンドープのＧａＡｓ層を形成するこ
とがある。このような場合、すなわちｎ+ ＩｎＧａＡｓ
層とこの発明によるＩｎＧａＰ薄層との間に、薄いアン
ドープのＧａＡｓ層があっても、発明による有効性は保
たれる。
【００２８】実施例３．また、上記実施例では、ｎ+ 層
は気相エピタキシャル法で成長させたが、化合物半導体
にｎ+ 不純物をイオン注入して作成しても拡散して作成
しても良い。上記実施例１および実施例２では、ｎ+ 層
のキャリア濃度が熱処理により低下することに対するＩ
ｎＧａＰ薄層の効果について述べたが、この実施例で
は、イオン注入でｎ型不純物をドープした層で、イオン
注入後の熱処理によりキャリアが活性化する段階におけ
る、ＩｎＧａＰ薄層の効果について述べる。
は気相エピタキシャル法で成長させたが、化合物半導体
にｎ+ 不純物をイオン注入して作成しても拡散して作成
しても良い。上記実施例１および実施例２では、ｎ+ 層
のキャリア濃度が熱処理により低下することに対するＩ
ｎＧａＰ薄層の効果について述べたが、この実施例で
は、イオン注入でｎ型不純物をドープした層で、イオン
注入後の熱処理によりキャリアが活性化する段階におけ
る、ＩｎＧａＰ薄層の効果について述べる。
【００２９】アンドープのＧａＡｓ基板に、Ｓｉイオン
を１０ｋｅＶで２×１０13ｃｍ-2注入した後、その上に
シリコン窒化膜を膜厚１００ｎｍ形成し、ランプアニー
ルにより９２０℃で０．１秒間の熱処理を行う。そし
て、その後、濃度５０％のフッ酸を１０倍の純水で希釈
した液をエッチング液として用いてシリコン窒化膜を除
去し、ＧａＡｓ基板のシートキャリア濃度を測定した。
その結果、約２×１０12ｃｍ-2であった。
を１０ｋｅＶで２×１０13ｃｍ-2注入した後、その上に
シリコン窒化膜を膜厚１００ｎｍ形成し、ランプアニー
ルにより９２０℃で０．１秒間の熱処理を行う。そし
て、その後、濃度５０％のフッ酸を１０倍の純水で希釈
した液をエッチング液として用いてシリコン窒化膜を除
去し、ＧａＡｓ基板のシートキャリア濃度を測定した。
その結果、約２×１０12ｃｍ-2であった。
【００３０】一方、同様にＧａＡｓ基板に、Ｓｉイオン
を１０ｋｅＶで２×１０13ｃｍ-2注入した後、その上に
ＩｎＧａＰ薄層を膜厚５０ｎｍ形成し、その上にシリコ
ン窒化膜を膜厚１００ｎｍ形成し、ランプアニールによ
り９２０℃で０．１秒間の熱処理を行う。ついで、その
後、濃度５０％のフッ酸を１０倍の純水で希釈した液を
エッチング液として用いてシリコン窒化膜を除去し、さ
らに、濃度３６％の塩酸を当量の純水で薄めた液をエッ
チング液として用いてＩｎＧａＰ薄層を除去した。
を１０ｋｅＶで２×１０13ｃｍ-2注入した後、その上に
ＩｎＧａＰ薄層を膜厚５０ｎｍ形成し、その上にシリコ
ン窒化膜を膜厚１００ｎｍ形成し、ランプアニールによ
り９２０℃で０．１秒間の熱処理を行う。ついで、その
後、濃度５０％のフッ酸を１０倍の純水で希釈した液を
エッチング液として用いてシリコン窒化膜を除去し、さ
らに、濃度３６％の塩酸を当量の純水で薄めた液をエッ
チング液として用いてＩｎＧａＰ薄層を除去した。
【００３１】そして、ＧａＡｓ基板のシートキャリア濃
度を測定したら、今度は、約３×１０12ｃｍ-2であっ
た。以上示したように、イオン注入したＧａＡｓ基板の
上にＩｎＧａＰ薄層を形成し、その後、キャリア活性化
のための熱処理を行うと、注入したイオンの活性化率が
改善され、ｎ+ 層のキャリア高濃度化が実現されること
が分かる。
度を測定したら、今度は、約３×１０12ｃｍ-2であっ
た。以上示したように、イオン注入したＧａＡｓ基板の
上にＩｎＧａＰ薄層を形成し、その後、キャリア活性化
のための熱処理を行うと、注入したイオンの活性化率が
改善され、ｎ+ 層のキャリア高濃度化が実現されること
が分かる。
【００３２】なお、上記実施例１，２では、アンドープ
のＩｎＧａＰ薄層を用いたが、Ｓｉをはじめとする、Ｇ
ａＡｓ系ＩＩＩ−Ｖ族化合物半導体中でドナーとなる不
純物をドープしたＩｎＧａＰ薄層を用いるようにしても
良い。また、上記実施例では、処理の対象として、ｎ+
ＧａＡｓ層，ｎ+ ＩｎＧａＡｓ層を用いたが、ｎ+ Ａｌ
ＧａＡｓ層でも、ｎ+ ＧａＡｓ／ｎ+ ＩｎＧａＡｓ／ｎ
+ ＡｌＧａＡｓ層の混合層でも良い。また、上記実施例
では、熱処理後ＩｎＧａＰ薄層を全エッチングで除去し
たが、一部除去するようにしても良い。また、上記実施
例では、ＩｎＧａＰ薄層の上には化合物半導体は付けな
かったが、例えば、その上に薄いＧａＡｓ層を付けても
良い。
のＩｎＧａＰ薄層を用いたが、Ｓｉをはじめとする、Ｇ
ａＡｓ系ＩＩＩ−Ｖ族化合物半導体中でドナーとなる不
純物をドープしたＩｎＧａＰ薄層を用いるようにしても
良い。また、上記実施例では、処理の対象として、ｎ+
ＧａＡｓ層，ｎ+ ＩｎＧａＡｓ層を用いたが、ｎ+ Ａｌ
ＧａＡｓ層でも、ｎ+ ＧａＡｓ／ｎ+ ＩｎＧａＡｓ／ｎ
+ ＡｌＧａＡｓ層の混合層でも良い。また、上記実施例
では、熱処理後ＩｎＧａＰ薄層を全エッチングで除去し
たが、一部除去するようにしても良い。また、上記実施
例では、ＩｎＧａＰ薄層の上には化合物半導体は付けな
かったが、例えば、その上に薄いＧａＡｓ層を付けても
良い。
【００３３】
【発明の効果】以上説明したように、この発明によれ
ば、従来の製造プロセスから大幅な工程変更を伴うこと
なく、キャリア濃度が関与する駆動能力などのデバイス
特性の劣化防止が可能になるという極めて優れた効果を
有する。
ば、従来の製造プロセスから大幅な工程変更を伴うこと
なく、キャリア濃度が関与する駆動能力などのデバイス
特性の劣化防止が可能になるという極めて優れた効果を
有する。
【図１】 この発明による半導体デバイスの製造方法の
一実施例の概略を示す断面図である。
一実施例の概略を示す断面図である。
【図２】 実施例１におけるホール効果で測定したキャ
リア濃度と電子移動度を示した相関図である。
リア濃度と電子移動度を示した相関図である。
【図３】 ２次イオン質量（ＳＩＭＳ）分析で測定した
Ｓｉ濃度の表面からの深さ方向の分布を示す分布図であ
る。
Ｓｉ濃度の表面からの深さ方向の分布を示す分布図であ
る。
【図４】 実施例２におけるホール効果で測定したキャ
リア濃度と電子移動度を示した相関図である。
リア濃度と電子移動度を示した相関図である。
１…ＧａＡｓ基板、２…ｎ+ ＧａＡｓ層、３…ＩｎＧａ
Ｐ薄層、４…シリコン酸化膜。
Ｐ薄層、４…シリコン酸化膜。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 山崎 肇 東京都千代田区内幸町１丁目１番６号 日本電信電話株式会社内 (56)参考文献 特開 平２−168690（ＪＰ，Ａ) 特開 平１−128516（ＪＰ，Ａ) 特開 平３−296225（ＪＰ，Ａ) 特開 平１−226796（ＪＰ，Ａ) 特開 平５−259085（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/205 H01L 21/22
Claims (2)
- 【請求項１】 半導体基板上に形成され、ｎ型不純物が
ドープされているＩＩＩ−Ｖ族からなる化合物半導体層
を熱処理する工程を含む半導体デバイスの製造方法にお
いて、 前記化合物半導体層を熱処理する工程の前に、前記化合
物半導体層上にＩｎＧａＰ層をエピタキシャル成長させ
ることで形成する工程と、 前記熱処理する工程の後に、前記ＩｎＧａＰ層の全てあ
るいは一部を除去する工程とを有することを特徴とする
半導体デバイスの製造方法。 - 【請求項２】 請求項１記載の半導体デバイスの製造方
法において、 前記化合物半導体層が少なくともＧａおよびＡｓを含む
ＧａＡｓ系化合物半導体層であることを特徴とする半導
体デバイスの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11181294A JP3168310B2 (ja) | 1994-04-28 | 1994-04-28 | 半導体デバイスの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11181294A JP3168310B2 (ja) | 1994-04-28 | 1994-04-28 | 半導体デバイスの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07302758A JPH07302758A (ja) | 1995-11-14 |
| JP3168310B2 true JP3168310B2 (ja) | 2001-05-21 |
Family
ID=14570785
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11181294A Expired - Lifetime JP3168310B2 (ja) | 1994-04-28 | 1994-04-28 | 半導体デバイスの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3168310B2 (ja) |
-
1994
- 1994-04-28 JP JP11181294A patent/JP3168310B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07302758A (ja) | 1995-11-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US20100012988A1 (en) | Metal oxide semiconductor devices having implanted carbon diffusion retardation layers and methods for fabricating the same | |
| JPH07226510A (ja) | 半導体ポリシリコン層のドーピング方法とこれを用いたｐｍｏｓｆｅｔ製造方法 | |
| US6413881B1 (en) | Process for forming thin gate oxide with enhanced reliability by nitridation of upper surface of gate of oxide to form barrier of nitrogen atoms in upper surface region of gate oxide, and resulting product | |
| EP0137645A2 (en) | Method of forming a shallow N-type region | |
| US5015593A (en) | Method of manufacturing semiconductor device | |
| JPS6338871B2 (ja) | ||
| JPH0260063B2 (ja) | ||
| JPH03774B2 (ja) | ||
| EP0228624B1 (en) | field effect transistor | |
| JP3168310B2 (ja) | 半導体デバイスの製造方法 | |
| JP4050128B2 (ja) | ヘテロ接合電界効果型トランジスタ及びその製造方法 | |
| JP2611342B2 (ja) | 半導体装置の製造方法 | |
| JP3035941B2 (ja) | ▲ｉｉｉ▼―▲ｖ▼族化合物半導体装置の製造方法 | |
| JPH0864617A (ja) | 電界効果トランジスタ | |
| JP2528660B2 (ja) | 化合物半導体導電層の形成方法 | |
| JP2659721B2 (ja) | ▲ｉｉｉ▼−▲ｖ▼族化合物半導体装置の製造方法 | |
| JP2541230B2 (ja) | 電界効果トランジスタの製造方法 | |
| JPS63158836A (ja) | 半導体素子の製造方法 | |
| JPH05152336A (ja) | Ｓｏｉｍｏｓｆｅｔ及びその製造方法 | |
| JPS61123175A (ja) | ヘテロ接合パイポ−ラトランジスタの製造方法 | |
| JP2567845B2 (ja) | 電界効果トランジスタの製造方法 | |
| JPH0766399A (ja) | 半導体装置及びその製造方法 | |
| JP2000307100A (ja) | 電界効果半導体装置 | |
| JPH04373134A (ja) | 化合物半導体電界効果トランジスタの製造方法 | |
| JPH0936350A (ja) | 電界効果半導体装置及びその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090316 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090316 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100316 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110316 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110316 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120316 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130316 Year of fee payment: 12 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| EXPY | Cancellation because of completion of term |