JPH02232970A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH02232970A JPH02232970A JP5342289A JP5342289A JPH02232970A JP H02232970 A JPH02232970 A JP H02232970A JP 5342289 A JP5342289 A JP 5342289A JP 5342289 A JP5342289 A JP 5342289A JP H02232970 A JPH02232970 A JP H02232970A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- interface
- heat treatment
- inp
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 21
- 239000004065 semiconductor Substances 0.000 title claims description 12
- 238000010438 heat treatment Methods 0.000 claims abstract description 16
- 238000000034 method Methods 0.000 claims abstract description 11
- 150000001875 compounds Chemical class 0.000 claims description 4
- 239000006185 dispersion Substances 0.000 abstract description 6
- 238000003860 storage Methods 0.000 abstract description 6
- 230000015572 biosynthetic process Effects 0.000 abstract description 4
- 239000000758 substrate Substances 0.000 abstract description 4
- 230000001681 protective effect Effects 0.000 abstract description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract 2
- 229910000980 Aluminium gallium arsenide Inorganic materials 0.000 abstract 1
- 229910052681 coesite Inorganic materials 0.000 abstract 1
- 229910052906 cristobalite Inorganic materials 0.000 abstract 1
- 230000007423 decrease Effects 0.000 abstract 1
- 239000000377 silicon dioxide Substances 0.000 abstract 1
- 235000012239 silicon dioxide Nutrition 0.000 abstract 1
- 229910052682 stishovite Inorganic materials 0.000 abstract 1
- 238000007669 thermal treatment Methods 0.000 abstract 1
- 229910052905 tridymite Inorganic materials 0.000 abstract 1
- 230000005669 field effect Effects 0.000 description 9
- 238000010586 diagram Methods 0.000 description 6
- 230000003068 static effect Effects 0.000 description 4
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 2
- 238000009825 accumulation Methods 0.000 description 2
- 238000000137 annealing Methods 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000007789 gas Substances 0.000 description 2
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 1
- 208000011380 COVID-19–associated multisystem inflammatory syndrome in children Diseases 0.000 description 1
- 241000238557 Decapoda Species 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 229910000530 Gallium indium arsenide Inorganic materials 0.000 description 1
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 229910052786 argon Inorganic materials 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 229910001873 dinitrogen Inorganic materials 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 229910021478 group 5 element Inorganic materials 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、Ｉｎを含む化合物半導体を動作層とする半導
体装置の製造方法、特に良好な界面特性を有する半導体
装置の製造方法に関する。
体装置の製造方法、特に良好な界面特性を有する半導体
装置の製造方法に関する。
Ｉｎを含む化合物半導体を動作層とする金属一絶縁体一
半導体（Ｍｉｓ）′ｔ１界効果トランジスタ（ＦＥＴ）
の製造方法を、中でもＩｎＰを例にとり説明する。
半導体（Ｍｉｓ）′ｔ１界効果トランジスタ（ＦＥＴ）
の製造方法を、中でもＩｎＰを例にとり説明する。
第２図は従来の製造方法によるディプレ７ションモード
のＩｎＰＭＩＳ電界効果トランジスタの製造方法を示す
図である。インターナショナルエレクトロン デバイス
ミーティング（Ｉｎｔｅｒｎａ−ｔｉｏｎａｌ Ｅｉ
ｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｍｅｅｔｉｎｇ １９８
６−Ｐ７７１）に伊東（Ｔ． Ｉ ｔｏｈ）らが述べて
いるように、従来、半絶Ｑ性１ ｎ Ｐ基板１にイオン
注入とアニールにより、あるいはＶＰＥなどにより動作
層２およびコンタクト層３を形成し〔第２図（ａｌ，
（ｂ）） 、これにゲート絶縁膜である／ｌ／！ＧａＡ
ｓ層をＭＢＥ等により成長した後〔第２図（Ｃ）〕、ゲ
ート電極６，ソース電極７．ドレイン電極８を形成して
〔第２図（ｄ）〕電界効果トランジスタを実現してきた
。
のＩｎＰＭＩＳ電界効果トランジスタの製造方法を示す
図である。インターナショナルエレクトロン デバイス
ミーティング（Ｉｎｔｅｒｎａ−ｔｉｏｎａｌ Ｅｉ
ｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｍｅｅｔｉｎｇ １９８
６−Ｐ７７１）に伊東（Ｔ． Ｉ ｔｏｈ）らが述べて
いるように、従来、半絶Ｑ性１ ｎ Ｐ基板１にイオン
注入とアニールにより、あるいはＶＰＥなどにより動作
層２およびコンタクト層３を形成し〔第２図（ａｌ，
（ｂ）） 、これにゲート絶縁膜である／ｌ／！ＧａＡ
ｓ層をＭＢＥ等により成長した後〔第２図（Ｃ）〕、ゲ
ート電極６，ソース電極７．ドレイン電極８を形成して
〔第２図（ｄ）〕電界効果トランジスタを実現してきた
。
上述した従来の製造方法によるディプレッションモード
のＩ ｎ Ｐ Ｍ Ｉ Ｓ電界効果トランジスタのゲー
ト・ソース容量のゲートバイアス依存特性および静特性
を第３図に示す。蓄積領域において周波数分散がみられ
フラット容量を示す電圧は負バイアス側にシフトしてい
る。また、ＦＥＴにおいては、ソース・ドレイン電流の
上づまりが見られる． このように従来の製造方法で作成したＭＩＳＦＥＴにお
いて、成長後の界面には低減されてはいるものの未だ界
面準位が存在し、これが容量電圧特性において蓄積領域
での周波数分敗や、ヒステリシスを生じさせ、さらに界
面あるいは絶縁膜中に存在すると思われる固定電荷によ
り容量のフラット電圧がシフトする等の問題が生じる．
また、ディプレッションモードのＦＥＴ特性においては
、ドレイン電流の上づまりやエンハンスしにくいといっ
た形で悪影響を及ぼし、大振幅動作での高周波特性など
に大きな影響を及ぼす。
のＩ ｎ Ｐ Ｍ Ｉ Ｓ電界効果トランジスタのゲー
ト・ソース容量のゲートバイアス依存特性および静特性
を第３図に示す。蓄積領域において周波数分散がみられ
フラット容量を示す電圧は負バイアス側にシフトしてい
る。また、ＦＥＴにおいては、ソース・ドレイン電流の
上づまりが見られる． このように従来の製造方法で作成したＭＩＳＦＥＴにお
いて、成長後の界面には低減されてはいるものの未だ界
面準位が存在し、これが容量電圧特性において蓄積領域
での周波数分敗や、ヒステリシスを生じさせ、さらに界
面あるいは絶縁膜中に存在すると思われる固定電荷によ
り容量のフラット電圧がシフトする等の問題が生じる．
また、ディプレッションモードのＦＥＴ特性においては
、ドレイン電流の上づまりやエンハンスしにくいといっ
た形で悪影響を及ぼし、大振幅動作での高周波特性など
に大きな影響を及ぼす。
本発明の目的は、上述のような問題点を解決した半導体
装置の製造方法を提供することにある．〔課題を解決す
るための手段〕 本発明は、Ｉｎを含む化合物半導体を動作層とし、この
動作層上にＡ ｌｘＧ ａ ｔ−ｘＡ ｓ層（但し０≦
Ｘ≦１）を設けた半導体装置の製造方法において、 前記Ａ Ｉｔ ＸＱ ａ ，−ＸＡ Ｓ層を形成後に熱
処理することを特徴とする． 本発明によれば、熱処理の温度は６００〜８５０℃とす
るのが好適である． 〔作用〕 動作層であるＩｎＰと絶縁層であるＡＩＧａＡＳとの界
面は従来の製造方法ではＭＢＥチャンバー内で清浄化が
できるので、他の方法に比べて良好に行える．しかし、
再成長界面であり界面不純物の残留により界面準位が形
成される。仮に連続成長を行うか、完全に界面の清浄化
が行えたとしても、ＩｎＰとＡｊｌＧａＡｓの間には３
．７％の格子不整が存在し、これが欠陥を作り界面にお
いて特性の劣化を招く． しかしながら、本発明の製造方法である成膜後の熱処理
により、界面準位は減少、もしくはエネルギー的に移動
し、良好な界面が得られ、容量電圧特性において蓄積領
域での周波数分散や、ヒステリシスが小さくなることが
明らかになった。さらに固定電荷によると思われた電圧
シフトもなくなり、良好な容量電圧特性が得られた。ま
たＦＥＴ特性においてもドレイン電流の上づまりの改善
やエンハンスメント側での特性の向上がみられた．ここ
で熱処理の温度は低すぎるとその効果は小さく、高すぎ
ると界面の劣化が生じるため６００〜８５０℃が最適で
ある。さらにこの熱処理による表面からのＶ族元素の離
脱による劣化を防ぐために、熱処理においては、Ｓ ｉ
Ｏ．あるいはＰＳＧ膜等により表面を保護しておく． 〔実施例〕 以下、本発明の一実施例を第１図を用いて説明する． 第１図は、本発明の熱処理を施したディプレッションモ
ードのＩｎＰＭＩＳ電界効果トランジスタの製造方法を
示す図である． まず第１図（ａ）． （ｂ）に示すように、半絶縁性Ｉ
ｎＰ基板１上にＶＰＥ法によりｎ−ＩｎＰ動作層２およ
びソース・ゲート電極を形成する部分にｎ゜−１ｎＰコ
ンタクト層３を形成する． 次に第１図（Ｃ）に示すように、゜例゜えばＭＢＥ法に
よりゲート絶縁膜であるＡ ’ ｏ．ｓＧ ａ １１．
ＴＡ Ｓ層４を１０００人成長する。
装置の製造方法を提供することにある．〔課題を解決す
るための手段〕 本発明は、Ｉｎを含む化合物半導体を動作層とし、この
動作層上にＡ ｌｘＧ ａ ｔ−ｘＡ ｓ層（但し０≦
Ｘ≦１）を設けた半導体装置の製造方法において、 前記Ａ Ｉｔ ＸＱ ａ ，−ＸＡ Ｓ層を形成後に熱
処理することを特徴とする． 本発明によれば、熱処理の温度は６００〜８５０℃とす
るのが好適である． 〔作用〕 動作層であるＩｎＰと絶縁層であるＡＩＧａＡＳとの界
面は従来の製造方法ではＭＢＥチャンバー内で清浄化が
できるので、他の方法に比べて良好に行える．しかし、
再成長界面であり界面不純物の残留により界面準位が形
成される。仮に連続成長を行うか、完全に界面の清浄化
が行えたとしても、ＩｎＰとＡｊｌＧａＡｓの間には３
．７％の格子不整が存在し、これが欠陥を作り界面にお
いて特性の劣化を招く． しかしながら、本発明の製造方法である成膜後の熱処理
により、界面準位は減少、もしくはエネルギー的に移動
し、良好な界面が得られ、容量電圧特性において蓄積領
域での周波数分散や、ヒステリシスが小さくなることが
明らかになった。さらに固定電荷によると思われた電圧
シフトもなくなり、良好な容量電圧特性が得られた。ま
たＦＥＴ特性においてもドレイン電流の上づまりの改善
やエンハンスメント側での特性の向上がみられた．ここ
で熱処理の温度は低すぎるとその効果は小さく、高すぎ
ると界面の劣化が生じるため６００〜８５０℃が最適で
ある。さらにこの熱処理による表面からのＶ族元素の離
脱による劣化を防ぐために、熱処理においては、Ｓ ｉ
Ｏ．あるいはＰＳＧ膜等により表面を保護しておく． 〔実施例〕 以下、本発明の一実施例を第１図を用いて説明する． 第１図は、本発明の熱処理を施したディプレッションモ
ードのＩｎＰＭＩＳ電界効果トランジスタの製造方法を
示す図である． まず第１図（ａ）． （ｂ）に示すように、半絶縁性Ｉ
ｎＰ基板１上にＶＰＥ法によりｎ−ＩｎＰ動作層２およ
びソース・ゲート電極を形成する部分にｎ゜−１ｎＰコ
ンタクト層３を形成する． 次に第１図（Ｃ）に示すように、゜例゜えばＭＢＥ法に
よりゲート絶縁膜であるＡ ’ ｏ．ｓＧ ａ １１．
ＴＡ Ｓ層４を１０００人成長する。
次に第１図（ｄ）に示すように、熱処理の表面保護膜と
してＣＶＤ法によりＰに含むＳ ｉ Ｏｔ膜（ＰＳＧ膜
） ５を形成する．これをＨ２雰囲気中で７００℃で１
５分の熱処理を行う。
してＣＶＤ法によりＰに含むＳ ｉ Ｏｔ膜（ＰＳＧ膜
） ５を形成する．これをＨ２雰囲気中で７００℃で１
５分の熱処理を行う。
最後に第１図（ｅ）に示すように、通常の方法によりゲ
ート電極６．ソース電極７，ドレイン電極８を設けＦＥ
Ｔを作製する． 以上のようにして作製されたＦＥＴのゲート・ソース容
量のゲートバイアス依存特性および静特性を第４図に示
す。容量電圧特性から蓄積領域における周波数分散がな
くなり負バイアス側のシフトもなくなり良好な界面を形
成している．。このように、蓄積領域に置ける周波数分
散はなくなりフラット容量を示す電圧も理想的なものに
近《なっている．さらにＦＥＴ特性においてもドレイン
電流の上づまりがなくなり、エンハンスモードでの延び
も生じ、良好に動作する． 以上本発明の一実施例を説明したが、本発明はこの実施
例に限られるものではなく、本発明゜の範囲内で種々の
実施例が可能である。
ート電極６．ソース電極７，ドレイン電極８を設けＦＥ
Ｔを作製する． 以上のようにして作製されたＦＥＴのゲート・ソース容
量のゲートバイアス依存特性および静特性を第４図に示
す。容量電圧特性から蓄積領域における周波数分散がな
くなり負バイアス側のシフトもなくなり良好な界面を形
成している．。このように、蓄積領域に置ける周波数分
散はなくなりフラット容量を示す電圧も理想的なものに
近《なっている．さらにＦＥＴ特性においてもドレイン
電流の上づまりがなくなり、エンハンスモードでの延び
も生じ、良好に動作する． 以上本発明の一実施例を説明したが、本発明はこの実施
例に限られるものではなく、本発明゜の範囲内で種々の
実施例が可能である。
例えば、上記実施例においては、熱処理を別に行ってい
るが、絶縁膜のＡｊｌ！ＧａＡｓを形成した後、ＭＢＥ
チャンバー中で行うことも可能である。
るが、絶縁膜のＡｊｌ！ＧａＡｓを形成した後、ＭＢＥ
チャンバー中で行うことも可能である。
また、熱処理温度についても熱処理時間との兼ね合いで
変化させうるちのである。また上記実施例において熱処
理保護膜としてＰＳＧ膜を用いたが、この限りではない
。雰囲気ガスについても実施例においては、水素ガスを
用いたが窒素ガスあるいはアルゴンガス等を用いること
も可能である。また、動作層およびコンタクト層の形成
にあたり本実施例においてはＶＰＥ法により形成したエ
ビ層を用いたが、イオン注入層を用いても構わないし、
ＩｎＰに限らずＩｎＧａＡｓ層などを動作層としても良
い。絶縁膜Ａｌ ｚＧ ａ ｌ−ｘＡ Ｓについても、
その組成比を本実施例においてはＸ＝０．３としたがこ
れも変えることができる。
変化させうるちのである。また上記実施例において熱処
理保護膜としてＰＳＧ膜を用いたが、この限りではない
。雰囲気ガスについても実施例においては、水素ガスを
用いたが窒素ガスあるいはアルゴンガス等を用いること
も可能である。また、動作層およびコンタクト層の形成
にあたり本実施例においてはＶＰＥ法により形成したエ
ビ層を用いたが、イオン注入層を用いても構わないし、
ＩｎＰに限らずＩｎＧａＡｓ層などを動作層としても良
い。絶縁膜Ａｌ ｚＧ ａ ｌ−ｘＡ Ｓについても、
その組成比を本実施例においてはＸ＝０．３としたがこ
れも変えることができる。
なお、上記実施例のように良好なＡｆＧａＡｓ／ Ｉ
ｎ Ｐ界面が形成できる方法は、ＦＥＴ以外にも、例え
ばＣｈａｒｇｅ Ｃｏｕｐｌｅｄ Ｄｅｖｉｃｅｓ （
Ｃ Ｃ Ｄ ）作製にも応用が可能である。
ｎ Ｐ界面が形成できる方法は、ＦＥＴ以外にも、例え
ばＣｈａｒｇｅ Ｃｏｕｐｌｅｄ Ｄｅｖｉｃｅｓ （
Ｃ Ｃ Ｄ ）作製にも応用が可能である。
本発明によれば、成膜後の熱処理により、界面準位は減
少もしくはエネルギー的に移動し、良好な界面が得られ
蓄積領域での周波数分敗や、ヒステリシスが小さくなる
ことが明らかになった。さらに固定電荷によると思われ
た電圧シフトもなくなり良好な容量電圧特性やＦＥＴ特
性を示すことが判明した。
少もしくはエネルギー的に移動し、良好な界面が得られ
蓄積領域での周波数分敗や、ヒステリシスが小さくなる
ことが明らかになった。さらに固定電荷によると思われ
た電圧シフトもなくなり良好な容量電圧特性やＦＥＴ特
性を示すことが判明した。
本発明の製造方法により良好な絶縁膜を有したＩｎＰを
動作層とする半導体装置が得られ、高周波の高速な集積
回路や、高周波高速の高出力デバイスとして通信や論理
回路等への寄与は大きい。
動作層とする半導体装置が得られ、高周波の高速な集積
回路や、高周波高速の高出力デバイスとして通信や論理
回路等への寄与は大きい。
さらに、高速な転送装置等への応用も可能である。
第１図は、本発明の熱処理を施したディプレッションモ
ードのｒｎＰＭＩｓ電界効果トランジスタの製造方法を
示す図、 第２図は従来の製造方法によるディプレッションモード
のＩｎＰＭＩＳ電界効果トランジスタの製造方法を示す
図、 第３図は、従来の製造方法によるディブレッションモー
ドのＩｎＰＭＩＳ電界効果トランジスタのゲート・ソー
ス容量のゲートバイアス依存特性及び静特性を示す図、 第４図は、本発明によるディブレッションモードのＩｎ
ＰＭＩＳ電界効果トランジスタのゲート・ソース容量の
ゲートバイアス依存特性及び静特性を示す図である。 １・・・半絶縁性ＩｎＰ基板 ２・・・動作層 ３・・・コンタクト層 ４・・・ゲート絶縁膜 ５・・・アニール保護膜 ６・・・ゲート電極 ７・・・ソース電極 ８・・・ドレイン電極 代理人弁理士 岩 佐 義 幸第 １ 区 第 図 第３区 第 図
ードのｒｎＰＭＩｓ電界効果トランジスタの製造方法を
示す図、 第２図は従来の製造方法によるディプレッションモード
のＩｎＰＭＩＳ電界効果トランジスタの製造方法を示す
図、 第３図は、従来の製造方法によるディブレッションモー
ドのＩｎＰＭＩＳ電界効果トランジスタのゲート・ソー
ス容量のゲートバイアス依存特性及び静特性を示す図、 第４図は、本発明によるディブレッションモードのＩｎ
ＰＭＩＳ電界効果トランジスタのゲート・ソース容量の
ゲートバイアス依存特性及び静特性を示す図である。 １・・・半絶縁性ＩｎＰ基板 ２・・・動作層 ３・・・コンタクト層 ４・・・ゲート絶縁膜 ５・・・アニール保護膜 ６・・・ゲート電極 ７・・・ソース電極 ８・・・ドレイン電極 代理人弁理士 岩 佐 義 幸第 １ 区 第 図 第３区 第 図
Claims (1)
- （１）Ｉｎを含む化合物半導体を動作層とし、この動作
層上にＡｌ＿ｘＧａ＿１＿−＿ｘＡｓ層（但し０≦Ｘ≦
１）を設けた半導体装置の製造方法において、前記Ａｌ
＿ｘＧａ＿１＿−＿ｘＡｓ層を形成後に熱処理すること
を特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5342289A JPH02232970A (ja) | 1989-03-06 | 1989-03-06 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5342289A JPH02232970A (ja) | 1989-03-06 | 1989-03-06 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02232970A true JPH02232970A (ja) | 1990-09-14 |
Family
ID=12942404
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5342289A Pending JPH02232970A (ja) | 1989-03-06 | 1989-03-06 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02232970A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0212875A (ja) * | 1988-06-29 | 1990-01-17 | Nec Corp | 半導体装置の製造方法 |
-
1989
- 1989-03-06 JP JP5342289A patent/JPH02232970A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0212875A (ja) * | 1988-06-29 | 1990-01-17 | Nec Corp | 半導体装置の製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| Ashley et al. | Uncooled high‐speed InSb field‐effect transistors | |
| US5937285A (en) | Method of fabricating submicron FETs with low temperature group III-V material | |
| US5550388A (en) | Heterojunction FET having barrier layer consisting of two layers between channel and buffer layers | |
| JPH0521468A (ja) | 電界効果トランジスタの製造方法 | |
| KR20010067474A (ko) | 전계 효과 트랜지스터 | |
| JP2616287B2 (ja) | 半導体装置 | |
| JPH02232970A (ja) | 半導体装置の製造方法 | |
| US6653667B2 (en) | GaAs-based semiconductor field-effect transistor | |
| JP3169066B2 (ja) | 電界効果トランジスタおよびその製造方法 | |
| Fink et al. | AlInAs/GalnAs/AlInAs MODFETs fabricated on InP and on GaAs with metamorphic buffer-a comparison | |
| JP4050128B2 (ja) | ヘテロ接合電界効果型トランジスタ及びその製造方法 | |
| US4948752A (en) | Method of making sagfets on buffer layers | |
| US4918493A (en) | Sagfet with buffer layers | |
| JPH0888238A (ja) | 化合物半導体電界効果トランジスタおよびそれを用いた化合物半導体集積回路 | |
| JP2000349278A (ja) | Ｉｉｉ−ｖ族化合物半導体結晶 | |
| JP2773449B2 (ja) | 金属絶縁物半導体電界効果トランジスタ | |
| JPH0513462A (ja) | 化合物半導体構造 | |
| JP3205575B2 (ja) | トランジスタ及び結晶成長方法 | |
| JP2633009B2 (ja) | 化合物半導体電界効果トランジスタとその製造方法 | |
| JP2910831B2 (ja) | 電界効果トランジスタ | |
| JP2825357B2 (ja) | ＧａＡｓ絶縁ゲート電界効果トランジスタの製造方法 | |
| JPH02234470A (ja) | 半導体装置の製造方法 | |
| JP3246067B2 (ja) | 電界効果型トランジスタ用ウエハ及びトランジスタ | |
| JPS62298179A (ja) | 半導体装置 | |
| JPH07122516A (ja) | 半導体デバイスの製造方法 |