JP2616287B2 - 半導体装置 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 34
- 229910001218 Gallium arsenide Inorganic materials 0.000 claims description 59
- 239000000758 substrate Substances 0.000 claims description 41
- 150000001875 compounds Chemical class 0.000 claims description 15
- SBIBMFFZSBJNJF-UHFFFAOYSA-N selenium;zinc Chemical compound [Se]=[Zn] SBIBMFFZSBJNJF-UHFFFAOYSA-N 0.000 description 9
- 239000000969 carrier Substances 0.000 description 8
- 230000001965 increasing effect Effects 0.000 description 8
- 230000014509 gene expression Effects 0.000 description 7
- 239000013078 crystal Substances 0.000 description 5
- 230000004888 barrier function Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 230000005684 electric field Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 238000001451 molecular beam epitaxy Methods 0.000 description 3
- 229910004261 CaF 2 Inorganic materials 0.000 description 2
- 238000004957 LCAO calculation Methods 0.000 description 2
- FAPWRFPIFSIZLT-UHFFFAOYSA-M Sodium chloride Chemical group [Na+].[Cl-] FAPWRFPIFSIZLT-UHFFFAOYSA-M 0.000 description 2
- 101001007176 Uncultured marine euryarchaeote Long-chain alcohol oxidase Proteins 0.000 description 2
- 230000002349 favourable effect Effects 0.000 description 2
- 238000002488 metal-organic chemical vapour deposition Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 229910000980 Aluminium gallium arsenide Inorganic materials 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 230000001939 inductive effect Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 238000002230 thermal chemical vapour deposition Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/51—Insulating materials associated therewith
- H01L29/517—Insulating materials associated therewith the insulating material comprising a metallic compound, e.g. metal oxide, metal silicate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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Description
【０００１】
【産業上の利用分野】本発明は、半導体装置に関する。
具体的にいうと、本発明は、ＭＩＳＦＥＴ型の半導体装
置に関する。
具体的にいうと、本発明は、ＭＩＳＦＥＴ型の半導体装
置に関する。
【０００２】
【従来の技術】ＧａＡｓＭＥＳＦＥＴやＧａＡｓＪＦＥ
Ｔを用いた論理素子では、論理振幅を大きくすると、ゲ
ート接合に順方向電流が流れるため、論理振幅を大きく
とることができないという問題があった。
Ｔを用いた論理素子では、論理振幅を大きくすると、ゲ
ート接合に順方向電流が流れるため、論理振幅を大きく
とることができないという問題があった。
【０００３】これに対し、ＧａＡｓＭＩＳＦＥＴ（meta
l-insulator-semiconductor field-effect transisto
r）を用いれば、ゲート電極がゲート絶縁膜によって絶
縁されているので、理論上このような問題がなく、論理
振幅が大きく超高速の論理素子を形成することができ
る。あるいは、ゲート電極へ大信号を印加することが可
能な超高周波アナログ素子を形成することができる。
l-insulator-semiconductor field-effect transisto
r）を用いれば、ゲート電極がゲート絶縁膜によって絶
縁されているので、理論上このような問題がなく、論理
振幅が大きく超高速の論理素子を形成することができ
る。あるいは、ゲート電極へ大信号を印加することが可
能な超高周波アナログ素子を形成することができる。
【０００４】このようなＭＩＳＦＥＴとしては、従来よ
り以下のような構造のものが提案されている。
り以下のような構造のものが提案されている。
【０００５】第１の従来例としては、熱ＣＶＤやプラズ
マＣＶＤ、光ＣＶＤあるいはスパッタ等によってＳｉＯ
2やＳｉＮx、ＣａＦ2等からなるゲート絶縁膜をＧａＡ
ｓ基板の上に被着させ、このゲート絶縁膜の上にゲート
電極を形成したＧａＡｓＭＩＳＦＥＴがある。
マＣＶＤ、光ＣＶＤあるいはスパッタ等によってＳｉＯ
2やＳｉＮx、ＣａＦ2等からなるゲート絶縁膜をＧａＡ
ｓ基板の上に被着させ、このゲート絶縁膜の上にゲート
電極を形成したＧａＡｓＭＩＳＦＥＴがある。
【０００６】しかしながら、このようにゲート絶縁膜と
してＳｉＯ2やＳｉＮx、ＣａＦ2等を用いた場合には、
ゲート絶縁膜とＧａＡｓ基板との界面が乱れるため、界
面準位密度が減少せず、実用的なＭＩＳＦＥＴを製作す
ることができなかった。
してＳｉＯ2やＳｉＮx、ＣａＦ2等を用いた場合には、
ゲート絶縁膜とＧａＡｓ基板との界面が乱れるため、界
面準位密度が減少せず、実用的なＭＩＳＦＥＴを製作す
ることができなかった。
【０００７】また、第２の従来例としては、ＭＢＥ（分
子線エピタキシャル）成長法やＭＯＣＶＤ（metal-orga
nic ＣＶＤ）法によってＧａＡｓ基板の上にアンドープ
ＡｌＧａＡｓ膜を形成し、これをゲート絶縁膜の代わり
に用いた疑似ＭＩＳＦＥＴが提案されている。
子線エピタキシャル）成長法やＭＯＣＶＤ（metal-orga
nic ＣＶＤ）法によってＧａＡｓ基板の上にアンドープ
ＡｌＧａＡｓ膜を形成し、これをゲート絶縁膜の代わり
に用いた疑似ＭＩＳＦＥＴが提案されている。
【０００８】この疑似ＭＩＳＦＥＴでは、界面準位の少
ない良好なゲート界面を得ることができるが、ＡｌＧａ
Ａｓ膜はＧａＡｓ基板とは完全には格子整合しない。ま
た、バンドギャップも小さく、ＧａＡｓに対する価電子
帯のバンドオフセット（ゲート絶縁膜の価電子帯とＧａ
Ａｓ基板の価電子帯との間のエネルギー障壁）をとれな
いため、ｐチャネル型のＭＩＳＦＥＴを実現することが
できなかった。
ない良好なゲート界面を得ることができるが、ＡｌＧａ
Ａｓ膜はＧａＡｓ基板とは完全には格子整合しない。ま
た、バンドギャップも小さく、ＧａＡｓに対する価電子
帯のバンドオフセット（ゲート絶縁膜の価電子帯とＧａ
Ａｓ基板の価電子帯との間のエネルギー障壁）をとれな
いため、ｐチャネル型のＭＩＳＦＥＴを実現することが
できなかった。
【０００９】さらに、ゲート絶縁膜としてＺｎ、ＺｎＳ
ｅ、ＺｎＳＳｅのようなII−VI族化合物半導体を用いた
ＭＩＳＦＥＴも提案されている。
ｅ、ＺｎＳＳｅのようなII−VI族化合物半導体を用いた
ＭＩＳＦＥＴも提案されている。
【００１０】ＺｎＳとＺｎＳｅとは、いずれもＧａＡｓ
基板に対して格子整合しないが、ＺｎＳｅでは格子定数
がＧａＡｓに近いため、膜厚を非常に薄くすることによ
り良好なゲート界面を得ることができる。また、３元化
合物ＺｎＳＳｅの場合には、組成をＺｎＳ0.06Ｓｅ0.94
に選ぶことによりＧａＡｓと格子整合させることがで
き、良好なゲート界面を得ることができる。また、これ
らのII−VI族化合物半導体は、比較的大きなバンドギャ
ップをもっている。
基板に対して格子整合しないが、ＺｎＳｅでは格子定数
がＧａＡｓに近いため、膜厚を非常に薄くすることによ
り良好なゲート界面を得ることができる。また、３元化
合物ＺｎＳＳｅの場合には、組成をＺｎＳ0.06Ｓｅ0.94
に選ぶことによりＧａＡｓと格子整合させることがで
き、良好なゲート界面を得ることができる。また、これ
らのII−VI族化合物半導体は、比較的大きなバンドギャ
ップをもっている。
【００１１】しかし、これらのII−VI族化合物半導体か
らなるゲート絶縁膜では、ＧａＡｓ基板に対する伝導帯
側のバンドオフセット量を大きくとれず、ＧａＡｓＭＩ
ＳＦＥＴのゲート絶縁膜としては実用的でなかった。
らなるゲート絶縁膜では、ＧａＡｓ基板に対する伝導帯
側のバンドオフセット量を大きくとれず、ＧａＡｓＭＩ
ＳＦＥＴのゲート絶縁膜としては実用的でなかった。
【００１２】
【発明が解決しようとする課題】以上で説明したよう
に、従来の各ＧａＡｓＭＩＳＦＥＴでは、界面準位の低
減やバンドオフセットなどの問題が技術的課題として残
っており、未だ実用的な段階に達していなかった。
に、従来の各ＧａＡｓＭＩＳＦＥＴでは、界面準位の低
減やバンドオフセットなどの問題が技術的課題として残
っており、未だ実用的な段階に達していなかった。
【００１３】本発明は、叙上の従来例の欠点に鑑みてな
されたものであり、界面準位密度の低減やバンドオフセ
ット等の技術的課題を解決し、ＭＩＳＦＥＴ型の半導体
装置の実用化を進めることを目的としてなされたもので
ある。
されたものであり、界面準位密度の低減やバンドオフセ
ット等の技術的課題を解決し、ＭＩＳＦＥＴ型の半導体
装置の実用化を進めることを目的としてなされたもので
ある。
【００１４】
【課題を解決するための手段】本発明の半導体装置は、
ＭＩＳＦＥＴ型の半導体装置において、ＧａＡｓ基板上
に、ゲート絶縁膜としてＺｎ、Ｍｇ、Ｓ及びＳｅからな
るII−VI族化合物半導体の膜を形成し、この膜上にゲー
ト電極を形成したことを特徴としている。
ＭＩＳＦＥＴ型の半導体装置において、ＧａＡｓ基板上
に、ゲート絶縁膜としてＺｎ、Ｍｇ、Ｓ及びＳｅからな
るII−VI族化合物半導体の膜を形成し、この膜上にゲー
ト電極を形成したことを特徴としている。
【００１５】また、この半導体装置は、前記II−VI族化
合物半導体の膜を、前記ＧａＡｓ基板上に格子整合して
成長させることを特徴としている。
合物半導体の膜を、前記ＧａＡｓ基板上に格子整合して
成長させることを特徴としている。
【００１６】さらに、前記膜を構成するII−VI族化合物
半導体を一般式Ｚｎ1-xＭｇxＳyＳｅ1-yで表わせば、そ
の組成比は、次の数式２
半導体を一般式Ｚｎ1-xＭｇxＳyＳｅ1-yで表わせば、そ
の組成比は、次の数式２
【００１７】
【数２】
【００１８】とすることが好ましい。
【００１９】
【作用】本発明にあっては、詳しくは後述するように、
ゲート電極とＧａＡｓ基板との間にゲート絶縁膜が形成
されたＭＩＳＦＥＴ型の半導体装置において、ゲート
絶縁膜とＧａＡｓ基板との界面準位密度を小さくでき、
ゲート絶縁膜のＧａＡｓ基板に対する格子整合を良好
にでき、ゲート絶縁膜のバンドギャップを大きくでき
て良好なゲート絶縁膜を得られ、ＧａＡｓに対するゲ
ート絶縁膜のバンドオフセット量を価電子帯と伝導帯と
の両者について大きくすることができる。
ゲート電極とＧａＡｓ基板との間にゲート絶縁膜が形成
されたＭＩＳＦＥＴ型の半導体装置において、ゲート
絶縁膜とＧａＡｓ基板との界面準位密度を小さくでき、
ゲート絶縁膜のＧａＡｓ基板に対する格子整合を良好
にでき、ゲート絶縁膜のバンドギャップを大きくでき
て良好なゲート絶縁膜を得られ、ＧａＡｓに対するゲ
ート絶縁膜のバンドオフセット量を価電子帯と伝導帯と
の両者について大きくすることができる。
【００２０】この結果、目的に適った良好なゲート絶縁
膜を形成することができ、ＭＩＳＦＥＴ型の半導体装置
を実用化することができる。
膜を形成することができ、ＭＩＳＦＥＴ型の半導体装置
を実用化することができる。
【００２１】また、ｎチャネル型の半導体装置のみなら
ず、ｐチャネル型の半導体装置の場合も、バンドオフセ
ットをとることができるので、ｐチャネルのＭＩＳＦＥ
Ｔ型半導体装置を製作することもできる。
ず、ｐチャネル型の半導体装置の場合も、バンドオフセ
ットをとることができるので、ｐチャネルのＭＩＳＦＥ
Ｔ型半導体装置を製作することもできる。
【００２２】
【実施例】図１は本発明の一実施例によるＧａＡｓＭＩ
ＳＦＥＴを示す概略断面図である。このＭＩＳＦＥＴ１
においては、ＧａＡｓ半絶縁性基板２の上にｐ-−Ｇａ
Ａｓ層３を結晶成長あるいはイオン注入等により形成し
（以下、ＧａＡｓ半絶縁性基板２及びｐ-−ＧａＡｓ層
３を合わせてＧａＡｓ基板４という。）、このＧａＡｓ
基板４の上にＭＯＣＶＤ法あるいはＭＢＥ法等によりＺ
ｎ、Ｍｇ、Ｓ及びＳｅからなるII−VI族化合物半導体Ｚ
ｎ1-xＭｇxＳyＳｅ1-yのゲート絶縁膜５を形成し、ゲー
ト絶縁膜５の両側においてｐ-−ＧａＡｓ層３にｎ型ド
ーパントを打込み、あるいは拡散させることによりｎ+
ソース領域６及びｎ+ドレイン領域７を形成し、ソース
及びドレイン領域６，７の上にソース電極８及びドレイ
ン電極９を形成すると共にゲート絶縁膜５の上にゲート
電極１０を形成している。こうして製作されたものは、
ＧａＡｓ基板４とゲート絶縁膜５の界面にキャリアを誘
起して動作する反転型のＭＩＳＦＥＴとなっている。
ＳＦＥＴを示す概略断面図である。このＭＩＳＦＥＴ１
においては、ＧａＡｓ半絶縁性基板２の上にｐ-−Ｇａ
Ａｓ層３を結晶成長あるいはイオン注入等により形成し
（以下、ＧａＡｓ半絶縁性基板２及びｐ-−ＧａＡｓ層
３を合わせてＧａＡｓ基板４という。）、このＧａＡｓ
基板４の上にＭＯＣＶＤ法あるいはＭＢＥ法等によりＺ
ｎ、Ｍｇ、Ｓ及びＳｅからなるII−VI族化合物半導体Ｚ
ｎ1-xＭｇxＳyＳｅ1-yのゲート絶縁膜５を形成し、ゲー
ト絶縁膜５の両側においてｐ-−ＧａＡｓ層３にｎ型ド
ーパントを打込み、あるいは拡散させることによりｎ+
ソース領域６及びｎ+ドレイン領域７を形成し、ソース
及びドレイン領域６，７の上にソース電極８及びドレイ
ン電極９を形成すると共にゲート絶縁膜５の上にゲート
電極１０を形成している。こうして製作されたものは、
ＧａＡｓ基板４とゲート絶縁膜５の界面にキャリアを誘
起して動作する反転型のＭＩＳＦＥＴとなっている。
【００２３】つぎに、当該ＭＩＳＦＥＴに要求される条
件について検討しよう。ｎチャネル型ＭＩＳＦＥＴ用の
ゲート絶縁膜として使用可能なII−VI族化合物半導体Ｚ
ｎ1- xＭｇxＳyＳｅ1-yの組成範囲は、つぎのような３条
件を満たす必要がある。（条件１）熱エネルギーによ
り、ＧａＡｓ基板の表面のキャリア（電子）がゲート絶
縁膜を越えて飛び出さないよう、ゲート絶縁膜がＧａＡ
ｓ基板の伝導帯に対し必要なバンドオフセット量（ゲー
ト絶縁膜の伝導帯とＧａＡｓ基板の伝導帯との間のエネ
ルギー障壁の高さ）ΔＥcをもつこと（図２参照）。
（条件２）ＧａＡｓ基板の表面に反転層（inversion la
yer）が生じて強反転する条件下で、トンネル効果によ
りキャリアがゲート絶縁膜を抜け出ないこと。（条件
３）ＭＩＳＦＥＴゲート駆動電圧の最大値としてＴＴＬ
レベルの５ボルトを仮定したとき、５ボルトの電圧をゲ
ート電極に印加してもトンネル効果によりキャリアがゲ
ート絶縁膜を抜け出ないこと（図３参照）。
件について検討しよう。ｎチャネル型ＭＩＳＦＥＴ用の
ゲート絶縁膜として使用可能なII−VI族化合物半導体Ｚ
ｎ1- xＭｇxＳyＳｅ1-yの組成範囲は、つぎのような３条
件を満たす必要がある。（条件１）熱エネルギーによ
り、ＧａＡｓ基板の表面のキャリア（電子）がゲート絶
縁膜を越えて飛び出さないよう、ゲート絶縁膜がＧａＡ
ｓ基板の伝導帯に対し必要なバンドオフセット量（ゲー
ト絶縁膜の伝導帯とＧａＡｓ基板の伝導帯との間のエネ
ルギー障壁の高さ）ΔＥcをもつこと（図２参照）。
（条件２）ＧａＡｓ基板の表面に反転層（inversion la
yer）が生じて強反転する条件下で、トンネル効果によ
りキャリアがゲート絶縁膜を抜け出ないこと。（条件
３）ＭＩＳＦＥＴゲート駆動電圧の最大値としてＴＴＬ
レベルの５ボルトを仮定したとき、５ボルトの電圧をゲ
ート電極に印加してもトンネル効果によりキャリアがゲ
ート絶縁膜を抜け出ないこと（図３参照）。
【００２４】ＭＩＳＦＥＴにおいては、ゲート電極へ５
ボルトの電圧を印加したとき、当然ＧａＡｓ基板の表面
は強反転するよう設計されるので、条件３は条件２より
厳しい条件となる。したがって、上記条件１及び３を満
たすようにＺｎ1-xＭｇxＳyＳｅ1-yの組成を決めればよ
い。
ボルトの電圧を印加したとき、当然ＧａＡｓ基板の表面
は強反転するよう設計されるので、条件３は条件２より
厳しい条件となる。したがって、上記条件１及び３を満
たすようにＺｎ1-xＭｇxＳyＳｅ1-yの組成を決めればよ
い。
【００２５】まず、バンドオフセット量について考え
る。ゲート絶縁膜の伝導帯がＧａＡｓ基板の伝導帯に対
して持つバンドオフセット量をΔＥcとすると、バンド
オフセット量ΔＥcはゲート絶縁膜の組成に依存する
が、このバンドオフセット量ΔＥcは上記３つの条件で
決まる最小値ΔＥcminよりも大きくなければならない。
バンドオフセット量ΔＥcは最小値ΔＥcminより大きけ
れば大きいほどよく、そのためにはＺｎ1-xＭｇxＳyＳ
ｅ1-yのうちＭｇの比率を増加させればよい。しかし、
一方で、Ｍｇの比率を増やし過ぎるとゲート絶縁膜の結
晶が岩塩構造となり、ＧａＡｓ基板上に良質のゲート絶
縁膜が成長しなくなる。したがって、バンドオフセット
量ΔＥcの最大値ΔＥcmaxも適当な値に設定しておく必
要がある。
る。ゲート絶縁膜の伝導帯がＧａＡｓ基板の伝導帯に対
して持つバンドオフセット量をΔＥcとすると、バンド
オフセット量ΔＥcはゲート絶縁膜の組成に依存する
が、このバンドオフセット量ΔＥcは上記３つの条件で
決まる最小値ΔＥcminよりも大きくなければならない。
バンドオフセット量ΔＥcは最小値ΔＥcminより大きけ
れば大きいほどよく、そのためにはＺｎ1-xＭｇxＳyＳ
ｅ1-yのうちＭｇの比率を増加させればよい。しかし、
一方で、Ｍｇの比率を増やし過ぎるとゲート絶縁膜の結
晶が岩塩構造となり、ＧａＡｓ基板上に良質のゲート絶
縁膜が成長しなくなる。したがって、バンドオフセット
量ΔＥcの最大値ΔＥcmaxも適当な値に設定しておく必
要がある。
【００２６】バンドオフセット量ΔＥcの最小値ΔＥc
minと最大値ΔＥcmaxは、条件１及び条件３より以下の
ようにして決定される。なお、以下ではＧａＡｓ基板
（ｐ-−ＧａＡｓ層）として室温での正孔濃度が１０16
ｃｍ-3のｐ型を用いると仮定しているが、これ以外の正
孔濃度のものでもよい。
minと最大値ΔＥcmaxは、条件１及び条件３より以下の
ようにして決定される。なお、以下ではＧａＡｓ基板
（ｐ-−ＧａＡｓ層）として室温での正孔濃度が１０16
ｃｍ-3のｐ型を用いると仮定しているが、これ以外の正
孔濃度のものでもよい。
【００２７】まず、条件１について考える。図２に示す
ように温度Ｔ（＝３００°Ｋ）の熱エネルギーによって
キャリアが障壁（ΔＥc）を越える場合、障壁を越える
キャリア（電子）の個数を蓄積キャリアの１％以下にお
さえるには次式を満たせば良い。但し、ｋはボルツマン
定数である。 exp（−ΔＥc／ｋＴ）＜０.０１ これより、 ΔＥc＞４.６ｋＴ＝０.１２ｅＶ ……(1) とすればよい。
ように温度Ｔ（＝３００°Ｋ）の熱エネルギーによって
キャリアが障壁（ΔＥc）を越える場合、障壁を越える
キャリア（電子）の個数を蓄積キャリアの１％以下にお
さえるには次式を満たせば良い。但し、ｋはボルツマン
定数である。 exp（−ΔＥc／ｋＴ）＜０.０１ これより、 ΔＥc＞４.６ｋＴ＝０.１２ｅＶ ……(1) とすればよい。
【００２８】つぎに、条件３について考える。図３は、
ゲート電極に電圧Ｖを印加し、ＧａＡｓ基板の表面を強
反転させて反転層１２を生じさせた状態のエネルギー準
位を示している。同図において、ΔＥcはバンドオフセ
ット量、φsはＧａＡｓ基板の表面が強反転するのに必
要な表面ポテンシャル、Ｌはキャリア１１の通り抜ける
トンネル距離である。いま、ゲート電極に電圧Ｖを印加
してＧａＡｓ基板の表面を強反転させたとすると、ゲー
ト絶縁膜中の電界 ＥｉはＥｉ＝（Ｖ−φs）／ｄｉ ……
(2) となる。但し、ｄｉはゲート絶縁膜の膜厚である。ま
た、ＧａＡｓ基板の表面が強反転するのに必要な表面ポ
テンシャルφsは、反転の起こり始めでは、φs＝１.１
６ｅＶと計算されるが、電圧Ｖを印加した強反転ではこ
れよりもわずかに大きな値となる。そこで、電圧Ｖ＝５
ボルトを印加したときの表面ポテンシャルφsの値を余
裕をもってφs＝１.３ｅＶと仮定する。すると、ゲート
電極に５ボルトの電圧を印加したとき、ゲート絶縁膜中
の電界Ｅｉは、 Ｅｉ＝（５−１.３）／ｄｉ＝３.７／ｄｉ … …(3) となる。
ゲート電極に電圧Ｖを印加し、ＧａＡｓ基板の表面を強
反転させて反転層１２を生じさせた状態のエネルギー準
位を示している。同図において、ΔＥcはバンドオフセ
ット量、φsはＧａＡｓ基板の表面が強反転するのに必
要な表面ポテンシャル、Ｌはキャリア１１の通り抜ける
トンネル距離である。いま、ゲート電極に電圧Ｖを印加
してＧａＡｓ基板の表面を強反転させたとすると、ゲー
ト絶縁膜中の電界 ＥｉはＥｉ＝（Ｖ−φs）／ｄｉ ……
(2) となる。但し、ｄｉはゲート絶縁膜の膜厚である。ま
た、ＧａＡｓ基板の表面が強反転するのに必要な表面ポ
テンシャルφsは、反転の起こり始めでは、φs＝１.１
６ｅＶと計算されるが、電圧Ｖを印加した強反転ではこ
れよりもわずかに大きな値となる。そこで、電圧Ｖ＝５
ボルトを印加したときの表面ポテンシャルφsの値を余
裕をもってφs＝１.３ｅＶと仮定する。すると、ゲート
電極に５ボルトの電圧を印加したとき、ゲート絶縁膜中
の電界Ｅｉは、 Ｅｉ＝（５−１.３）／ｄｉ＝３.７／ｄｉ … …(3) となる。
【００２９】一方、ＧａＡｓ基板において正孔濃度が１
０16ｃｍ-3とすると、強反転が起こり始めるときのＧａ
Ａｓ基板の表面の電界Ｅsは、 Ｅs＝５.７×１０4Ｖ／ｃｍと計算され、Ｇａｕｓｓの
法則を用いれば、強反転状態でのゲート絶縁膜中の電界
Ｅｉは、次の数式３のように表わされる。
０16ｃｍ-3とすると、強反転が起こり始めるときのＧａ
Ａｓ基板の表面の電界Ｅsは、 Ｅs＝５.７×１０4Ｖ／ｃｍと計算され、Ｇａｕｓｓの
法則を用いれば、強反転状態でのゲート絶縁膜中の電界
Ｅｉは、次の数式３のように表わされる。
【００３０】
【数３】
【００３１】ただし、εｓはＧａＡｓ基板の比誘電率、
εｉはゲート絶縁膜の比誘電率であってＺｎＳｅの値を
用いた。
εｉはゲート絶縁膜の比誘電率であってＺｎＳｅの値を
用いた。
【００３２】したがって、(3)式及び(4)式より、次の数
式４が得られる。
式４が得られる。
【００３３】
【数４】
【００３４】すなわち、５ボルトのゲート電圧で強反転
の発生を保証するには、ゲート絶縁膜の膜厚ｄｉを２９
００Å以下としなければならない。
の発生を保証するには、ゲート絶縁膜の膜厚ｄｉを２９
００Å以下としなければならない。
【００３５】以上で求めたように、５ボルトの印加電圧
で強反転が発生するゲート絶縁膜の膜厚ｄｉの最大値は
２９００Åである。伝導帯のバンドオフセット量ΔＥc
の許容最小値ΔＥcminは、この膜厚においてトンネル確
率が無視できる範囲内でどこまでバンドオフセット量Δ
Ｅcを下げられるかという考察で決定される。
で強反転が発生するゲート絶縁膜の膜厚ｄｉの最大値は
２９００Åである。伝導帯のバンドオフセット量ΔＥc
の許容最小値ΔＥcminは、この膜厚においてトンネル確
率が無視できる範囲内でどこまでバンドオフセット量Δ
Ｅcを下げられるかという考察で決定される。
【００３６】トンネル距離Ｌは、Ｌ＝ΔＥc／Ｅｉで表
わされるので、(3)式を用いれば、Ｌ＝ΔＥc・ｄｉ／
３.７ ……(6)で与えられ、また、Ｌ＝１００
Åであればほぼトンネル確率は無視できる。したがっ
て、(6)式より、次の数式５となる。
わされるので、(3)式を用いれば、Ｌ＝ΔＥc・ｄｉ／
３.７ ……(6)で与えられ、また、Ｌ＝１００
Åであればほぼトンネル確率は無視できる。したがっ
て、(6)式より、次の数式５となる。
【００３７】
【数５】
【００３８】条件１からは、(1)式のように、 ΔＥc＞０.１２ｅＶ という結果が得られているから、条件１と条件３とから
は、 ΔＥｃmin＝０.１３ｅＶ ……(8) となる。
は、 ΔＥｃmin＝０.１３ｅＶ ……(8) となる。
【００３９】つぎに、バンドオフセット量ΔＥcの最大
値ΔＥcmaxについては、条件３が条件１より厳しくなる
から、条件３のみを考慮すればよい。トンネル距離とし
て、Ｌ＝１００Å、ゲート絶縁膜の膜厚としてｄｉ＝４
００Åを用いるとすると、(6)式を用いて、 ΔＥcmax＝３.７×１００／４００ ＝０.９３ｅＶ ……(9) となる。バンドオフセット量ΔＥcは大きいほどよい
が、バンドオフセット量ΔＥcを最大値ΔＥcmax以上に
増やそうとしてＭｇの比率を増やすと、ゲート絶縁膜の
結晶構造は岩塩構造となり易くなり、ＧａＡｓ基板上へ
の結晶成長は困難となる。
値ΔＥcmaxについては、条件３が条件１より厳しくなる
から、条件３のみを考慮すればよい。トンネル距離とし
て、Ｌ＝１００Å、ゲート絶縁膜の膜厚としてｄｉ＝４
００Åを用いるとすると、(6)式を用いて、 ΔＥcmax＝３.７×１００／４００ ＝０.９３ｅＶ ……(9) となる。バンドオフセット量ΔＥcは大きいほどよい
が、バンドオフセット量ΔＥcを最大値ΔＥcmax以上に
増やそうとしてＭｇの比率を増やすと、ゲート絶縁膜の
結晶構造は岩塩構造となり易くなり、ＧａＡｓ基板上へ
の結晶成長は困難となる。
【００４０】以上から、次の数式６を満たせば、ＭＩＳ
ＦＥＴが実用的な動作をする。
ＦＥＴが実用的な動作をする。
【００４１】
【数６】
【００４２】したがって、この範囲内のバンドオフセッ
ト量ΔＥcが得られるよう組成比ｘ、ｙを定めればよ
い。
ト量ΔＥcが得られるよう組成比ｘ、ｙを定めればよ
い。
【００４３】こうしてバンドオフセット量ΔＥcの範囲
が定まったところで、つぎにＺｎ1-xＭｇxＳyＳｅ1-yの
組成比の範囲を決定しよう。
が定まったところで、つぎにＺｎ1-xＭｇxＳyＳｅ1-yの
組成比の範囲を決定しよう。
【００４４】図４は、II−VI族化合物半導体Ｚｎ1-xＭ
ｇxＳyＳｅ1-yの組成とバンドギャップＥｇとの関係を
示す図であって、横軸は組成ｘ、縦軸は組成ｙを示し、
各曲線と数値は等バンドギャップ線１３とそのバンドギ
ャップの値Ｅｇを示している。図４中に引かれた斜めの
直線はＺｎ1-xＭｇxＳyＳｅ1-yのＧａＡｓとの等格子定
数線１４である。この等格子定数線１４は点イのＺｎＳ
0.06Ｓｅ0.94（Ｅｇ＝２.８ｅＶ）から点ロのＺｎ0.8Ｍ
ｇ0.2Ｓ（Ｅｇ＝５.０ｅＶ）に向けて走っており、点イ
から点ロに向かうにつれてバンドギャップＥｇが増加す
る。この等格子定数線１４はおおむねＺｎＳｅ（ｘ＝
１、ｙ＝０）からＭｇＳ（ｘ＝０、ｙ＝１）の方向に対
応している。
ｇxＳyＳｅ1-yの組成とバンドギャップＥｇとの関係を
示す図であって、横軸は組成ｘ、縦軸は組成ｙを示し、
各曲線と数値は等バンドギャップ線１３とそのバンドギ
ャップの値Ｅｇを示している。図４中に引かれた斜めの
直線はＺｎ1-xＭｇxＳyＳｅ1-yのＧａＡｓとの等格子定
数線１４である。この等格子定数線１４は点イのＺｎＳ
0.06Ｓｅ0.94（Ｅｇ＝２.８ｅＶ）から点ロのＺｎ0.8Ｍ
ｇ0.2Ｓ（Ｅｇ＝５.０ｅＶ）に向けて走っており、点イ
から点ロに向かうにつれてバンドギャップＥｇが増加す
る。この等格子定数線１４はおおむねＺｎＳｅ（ｘ＝
１、ｙ＝０）からＭｇＳ（ｘ＝０、ｙ＝１）の方向に対
応している。
【００４５】図５は、ハリソンのＬＣＡＯ近似により計
算されたＧａＡｓ、ＺｎＳ、ＺｎＳｅ、ＭｇＳ及びＭｇ
Ｓｅのバンドエネルギーを示す図である。図５から明ら
かなように、ＺｎＳｅとＭｇＳ間の伝導帯の位置の差Δ
Ｅcと価電子帯の位置の差ΔＥvは、それぞれΔＥc＝２
ｅＶ、ΔＥv＝０.６ｅＶであり、図４において点イから
点ロに向かってバンドギャップＥｇが増したとき、この
増加分はほぼ２：０.６の割合でΔＥcとΔＥvに分配さ
れると考えられる。たとえば、Ｅｇが１ｅＶ増加すれ
ば、伝導帯の位置Ｅcは、１×２／（２＋０.６）＝０.
７７ｅＶだけ上がることになる。
算されたＧａＡｓ、ＺｎＳ、ＺｎＳｅ、ＭｇＳ及びＭｇ
Ｓｅのバンドエネルギーを示す図である。図５から明ら
かなように、ＺｎＳｅとＭｇＳ間の伝導帯の位置の差Δ
Ｅcと価電子帯の位置の差ΔＥvは、それぞれΔＥc＝２
ｅＶ、ΔＥv＝０.６ｅＶであり、図４において点イから
点ロに向かってバンドギャップＥｇが増したとき、この
増加分はほぼ２：０.６の割合でΔＥcとΔＥvに分配さ
れると考えられる。たとえば、Ｅｇが１ｅＶ増加すれ
ば、伝導帯の位置Ｅcは、１×２／（２＋０.６）＝０.
７７ｅＶだけ上がることになる。
【００４６】図５によれば、ＺｎＳｅとＧａＡｓの間に
おいてΔＥc＝０.２ｅＶであるが、これは計算値であ
り、実験的には０.１ｅＶ以下の値が得られる。したが
って、ＺｎＳｅとＧａＡｓ間のΔＥcは０ｅＶと近似し
ておくのが妥当である。また、ＺｎＳとＧａＡｓ間のΔ
Ｅcもそれほど大きくならないため、図４の点イのＺｎ
Ｓ0.06Ｓｅ0.94においてもＧａＡｓに対しΔＥc＝０と
近似しても大きな誤差とはならない。
おいてΔＥc＝０.２ｅＶであるが、これは計算値であ
り、実験的には０.１ｅＶ以下の値が得られる。したが
って、ＺｎＳｅとＧａＡｓ間のΔＥcは０ｅＶと近似し
ておくのが妥当である。また、ＺｎＳとＧａＡｓ間のΔ
Ｅcもそれほど大きくならないため、図４の点イのＺｎ
Ｓ0.06Ｓｅ0.94においてもＧａＡｓに対しΔＥc＝０と
近似しても大きな誤差とはならない。
【００４７】以上の結果より、(10)式（
【数６】）の条件は、「点イのＺｎＳ0.06Ｓｅ0.94より
もＥcが０.１３ｅＶから０.９３ｅＶ上にある」という
ことに相当する。したがって、上述のようにΔＥcとΔ
Ｅvへの分配が２：０.６であることを考慮すると、点イ
のＺｎＳ0.06Ｓｅ0.94よりもバンドギャップＥｇが０.
１７ｅＶから１.２ｅＶ大きい、即ち、次の数式７を満
たす組成範囲が目的の組成範囲となる。
もＥcが０.１３ｅＶから０.９３ｅＶ上にある」という
ことに相当する。したがって、上述のようにΔＥcとΔ
Ｅvへの分配が２：０.６であることを考慮すると、点イ
のＺｎＳ0.06Ｓｅ0.94よりもバンドギャップＥｇが０.
１７ｅＶから１.２ｅＶ大きい、即ち、次の数式７を満
たす組成範囲が目的の組成範囲となる。
【００４８】
【数７】
【００４９】この組成は図４における等格子定数線１４
上で点ハから点ニの範囲に対応する。点ハの組成は Ｚ
ｎ0.95Ｍｇ0.05Ｓ0.11Ｓｅ0.89点ニの組成は Ｚｎ0.59
Ｍｇ0.41Ｓ0.52Ｓｅ0.48である。また、ゲート絶縁膜の
膜厚が４００Å程度であれば０.６％程度の格子定数の
不整合があってもコヒーレントに結晶は成長する。この
ことから組成については図４上の点ハから点ニの直線上
より微小な広がりは許され、結局次の数式８の条件を満
たす範囲に組成比を選んでＭＩＳＦＥＴを形成すれば、
実用的な動作をする。
上で点ハから点ニの範囲に対応する。点ハの組成は Ｚ
ｎ0.95Ｍｇ0.05Ｓ0.11Ｓｅ0.89点ニの組成は Ｚｎ0.59
Ｍｇ0.41Ｓ0.52Ｓｅ0.48である。また、ゲート絶縁膜の
膜厚が４００Å程度であれば０.６％程度の格子定数の
不整合があってもコヒーレントに結晶は成長する。この
ことから組成については図４上の点ハから点ニの直線上
より微小な広がりは許され、結局次の数式８の条件を満
たす範囲に組成比を選んでＭＩＳＦＥＴを形成すれば、
実用的な動作をする。
【００５０】
【数８】
【００５１】また、図５から容易に推定されるように、
Ｚｎ1-xＭｇxＳyＳｅ1-yの価電子帯は組成によらずＧａ
Ａｓの価電子帯に対して大きなバンドオフセット量ΔＥ
ｖをもつので、(10)式を満たすＺｎ1-xＭｇxＳyＳｅ1-y
であれば、ｎチャネル型のみならずｐチャネル型ＭＩＳ
ＦＥＴのゲート絶縁膜としても使用することができ、ｎ
チャネル型としてもｐチャネル型としても実用的な動作
をする。
Ｚｎ1-xＭｇxＳyＳｅ1-yの価電子帯は組成によらずＧａ
Ａｓの価電子帯に対して大きなバンドオフセット量ΔＥ
ｖをもつので、(10)式を満たすＺｎ1-xＭｇxＳyＳｅ1-y
であれば、ｎチャネル型のみならずｐチャネル型ＭＩＳ
ＦＥＴのゲート絶縁膜としても使用することができ、ｎ
チャネル型としてもｐチャネル型としても実用的な動作
をする。
【００５２】さらに、ゲート絶縁膜の組成を図４の等格
子定数線１４上もしくはその近傍に選択することにより
ゲート絶縁膜のＧａＡｓ基板に対する格子整合を良好に
できる。また、図５から類推されるように、いずれの組
成もＧａＡｓよりも大きなバンドギャップを有してい
る。さらに、II−VI族化合物半導体Ｚｎ1-xＭｇxＳyＳ
ｅ1-yは、界面準位も少なく、良好なゲート絶縁膜を得
ることができる。
子定数線１４上もしくはその近傍に選択することにより
ゲート絶縁膜のＧａＡｓ基板に対する格子整合を良好に
できる。また、図５から類推されるように、いずれの組
成もＧａＡｓよりも大きなバンドギャップを有してい
る。さらに、II−VI族化合物半導体Ｚｎ1-xＭｇxＳyＳ
ｅ1-yは、界面準位も少なく、良好なゲート絶縁膜を得
ることができる。
【００５３】
【発明の効果】以上説明したように、本発明によれば、
ゲート絶縁膜とＧａＡｓ基板との界面準位密度を小さ
くでき、ゲート絶縁膜のＧａＡｓ基板に対する格子整
合を良好にでき、ゲート絶縁膜のバンドギャップを大
きくできて良好なゲート絶縁膜を得られ、ＧａＡｓに
対するゲート絶縁膜のバンドオフセット量を価電子帯と
伝導帯との両者について大きくすることができ、この結
果ＭＩＳＦＥＴ型の半導体装置を実用化することができ
る。
ゲート絶縁膜とＧａＡｓ基板との界面準位密度を小さ
くでき、ゲート絶縁膜のＧａＡｓ基板に対する格子整
合を良好にでき、ゲート絶縁膜のバンドギャップを大
きくできて良好なゲート絶縁膜を得られ、ＧａＡｓに
対するゲート絶縁膜のバンドオフセット量を価電子帯と
伝導帯との両者について大きくすることができ、この結
果ＭＩＳＦＥＴ型の半導体装置を実用化することができ
る。
【００５４】したがって、論理振幅が大きく、超高速の
論理素子を形成することができ、あるいは、ゲート電極
へ大信号の印加が可能な超高周波アナログ素子を形成す
ることができる。
論理素子を形成することができ、あるいは、ゲート電極
へ大信号の印加が可能な超高周波アナログ素子を形成す
ることができる。
【００５５】また、ｎチャネル型の半導体装置のみなら
ず、ｐチャネル型の半導体装置の場合も製作することが
できるので、シリコンのＣＭＯＳ集積回路に相当する相
補型集積回路をＧａＡｓによって実現することができ
る。このため、従来のＧａＡｓ集積回路では不可能であ
ったような低消費電力かつ超高速動作の集積回路を製作
することができる。
ず、ｐチャネル型の半導体装置の場合も製作することが
できるので、シリコンのＣＭＯＳ集積回路に相当する相
補型集積回路をＧａＡｓによって実現することができ
る。このため、従来のＧａＡｓ集積回路では不可能であ
ったような低消費電力かつ超高速動作の集積回路を製作
することができる。
【図１】本発明の一実施例によるＭＩＳＦＥＴを示す概
略断面図である。
略断面図である。
【図２】同上の実施例におけるＧａＡｓ基板及びゲート
絶縁膜の領域でのエネルギー準位を示す図であって、キ
ャリアが熱によってバンドオフセットを越える様子を示
している。
絶縁膜の領域でのエネルギー準位を示す図であって、キ
ャリアが熱によってバンドオフセットを越える様子を示
している。
【図３】ＧａＡｓ基板及びゲート絶縁膜の領域における
別なエネルギー準位を示す図であって、キャリアがバン
ドオフセットをトンネル効果により通り抜ける様子を示
している。
別なエネルギー準位を示す図であって、キャリアがバン
ドオフセットをトンネル効果により通り抜ける様子を示
している。
【図４】II−VI族化合物半導体Ｚｎ1-xＭｇxＳyＳｅ1-y
の組成とバンドギャップＥｇとの関係を示す図である。
の組成とバンドギャップＥｇとの関係を示す図である。
【図５】ハリソンのＬＣＡＯ近似により計算されたＧａ
Ａｓ、ＺｎＳ、ＺｎＳｅ、ＭｇＳ及びＭｇＳｅのバンド
エネルギーを示す図である。
Ａｓ、ＺｎＳ、ＺｎＳｅ、ＭｇＳ及びＭｇＳｅのバンド
エネルギーを示す図である。
４ ＧａＡｓ基板 ５ ゲート絶縁膜 １０ ゲート電極 ΔＥc バンドオフセット量
Claims (3)
- 【請求項１】 ＧａＡｓ基板上に、ゲート絶縁膜として
Ｚｎ、Ｍｇ、Ｓ及びＳｅからなるII−VI族化合物半導体
の膜を形成し、この膜上にゲート電極を形成したことを
特徴とするＭＩＳＦＥＴ型の半導体装置。 - 【請求項２】 前記II−VI族化合物半導体の膜を、前記
ＧａＡｓ基板上に格子整合して成長させたことを特徴と
する請求項１に記載の半導体装置。 - 【請求項３】 前記膜を構成するII−VI族化合物半導体
が、一般式Ｚｎ1-xＭｇxＳyＳｅ1-yで表わされ、その組
成比が、次の数式１ 【数１】 となった請求項１又は２に記載の半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3194927A JP2616287B2 (ja) | 1991-07-08 | 1991-07-08 | 半導体装置 |
| US07/910,657 US5294818A (en) | 1991-07-08 | 1992-07-08 | MISFET including GaAs substrate and a Group II-VI gate insulator |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3194927A JP2616287B2 (ja) | 1991-07-08 | 1991-07-08 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0513755A JPH0513755A (ja) | 1993-01-22 |
| JP2616287B2 true JP2616287B2 (ja) | 1997-06-04 |
Family
ID=16332663
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3194927A Expired - Fee Related JP2616287B2 (ja) | 1991-07-08 | 1991-07-08 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5294818A (ja) |
| JP (1) | JP2616287B2 (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0619602A3 (en) * | 1993-04-07 | 1995-01-25 | Sony Corp | Semiconductor device and manufacturing method. |
| US5509129A (en) * | 1993-11-30 | 1996-04-16 | Guttag; Karl M. | Long instruction word controlling plural independent processor operations |
| US5616947A (en) * | 1994-02-01 | 1997-04-01 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device having an MIS structure |
| US5689125A (en) * | 1995-06-12 | 1997-11-18 | The United States Of America As Represented By The Secretary Of The Air Force | Cadmium sulfide interface layers for improving III-V semiconductor device performance and characteristics |
| US6900481B2 (en) * | 2002-02-21 | 2005-05-31 | Intel Corporation | Non-silicon semiconductor and high-k gate dielectric metal oxide semiconductor field effect transistors |
| US6791125B2 (en) * | 2002-09-30 | 2004-09-14 | Freescale Semiconductor, Inc. | Semiconductor device structures which utilize metal sulfides |
| FR2934716B1 (fr) * | 2008-07-31 | 2010-09-10 | Commissariat Energie Atomique | Diode electroluminescente en materiau semiconducteur et son procede de fabrication |
| US9245742B2 (en) * | 2013-12-18 | 2016-01-26 | Asm Ip Holding B.V. | Sulfur-containing thin films |
| US9741815B2 (en) * | 2015-06-16 | 2017-08-22 | Asm Ip Holding B.V. | Metal selenide and metal telluride thin films for semiconductor device applications |
| US9711396B2 (en) * | 2015-06-16 | 2017-07-18 | Asm Ip Holding B.V. | Method for forming metal chalcogenide thin films on a semiconductor device |
| US9876090B1 (en) * | 2016-06-30 | 2018-01-23 | International Business Machines Corporation | Lattice matched and strain compensated single-crystal compound for gate dielectric |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4160261A (en) * | 1978-01-13 | 1979-07-03 | Bell Telephone Laboratories, Incorporated | Mis heterojunction structures |
| JPS5546548A (en) * | 1978-09-28 | 1980-04-01 | Semiconductor Res Found | Electrostatic induction integrated circuit |
-
1991
- 1991-07-08 JP JP3194927A patent/JP2616287B2/ja not_active Expired - Fee Related
-
1992
- 1992-07-08 US US07/910,657 patent/US5294818A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0513755A (ja) | 1993-01-22 |
| US5294818A (en) | 1994-03-15 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |