JPH04346458A - 半絶縁性基板の高抵抗化方法とこれを用いたＧａＡｓＭＥＳＦＥＴの素子間分離方法 - Google Patents
半絶縁性基板の高抵抗化方法とこれを用いたＧａＡｓＭＥＳＦＥＴの素子間分離方法Info
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- JPH04346458A JPH04346458A JP3148107A JP14810791A JPH04346458A JP H04346458 A JPH04346458 A JP H04346458A JP 3148107 A JP3148107 A JP 3148107A JP 14810791 A JP14810791 A JP 14810791A JP H04346458 A JPH04346458 A JP H04346458A
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- -1 Boron ions Chemical class 0.000 claims abstract description 28
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/7605—Making of isolation regions between components between components manufactured in an active substrate comprising AIII BV compounds
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、ＧａＡｓ半絶縁性基板
の高抵抗化及びこれを用いたＧａＡｓＭＥＳＦＥＴの素
子間分離方法に関するものである。
の高抵抗化及びこれを用いたＧａＡｓＭＥＳＦＥＴの素
子間分離方法に関するものである。
【０００２】
【従来の技術】ＧａＡｓＭＥＳＦＥＴ集積回路は、通常
イオン注入方法を用いて、ＧａＡｓ半絶縁性基板上に構
成される。ＧａＡｓ半絶縁性基板は、その性格上、完全
な絶縁体にならず、その上に集積回路を構成した場合、
この基板を介して隣接ＦＥＴの影響を受けるというサイ
ドゲート効果が生じる。このサイドゲート効果を抑止し
、各素子間の分離を図るために、従来は図５のような構
成をとっていた。
イオン注入方法を用いて、ＧａＡｓ半絶縁性基板上に構
成される。ＧａＡｓ半絶縁性基板は、その性格上、完全
な絶縁体にならず、その上に集積回路を構成した場合、
この基板を介して隣接ＦＥＴの影響を受けるというサイ
ドゲート効果が生じる。このサイドゲート効果を抑止し
、各素子間の分離を図るために、従来は図５のような構
成をとっていた。
【０００３】図５において、１はＦＥＴのドレイン電極
、２は同じくゲート電極、３は同じくソース電極、４は
ＦＥＴの能動層、５はＧａＡｓ半絶縁性基板、６はこの
ＧａＡｓ半絶縁性基板５にイオン注入により設けられた
高抵抗層、８は隣接するＦＥＴのドレイン電極を示す。 このように、従来は図５のように隣接するＦＥＴ間にプ
ロトン，ボロン，酸素などのイオンを単独に注入し、そ
の部分を高抵抗化していた。他の従来例として、図６の
ようにＦＥＴ間に電極７を設け、この電極７に電圧を印
加することにより一方のＦＥＴから他方のＦＥＴへＧａ
Ａｓ半絶縁性基板５を流れる電流を阻止し、サイドゲー
ト効果を抑止する方法がとられており、一定の改善が図
られている。
、２は同じくゲート電極、３は同じくソース電極、４は
ＦＥＴの能動層、５はＧａＡｓ半絶縁性基板、６はこの
ＧａＡｓ半絶縁性基板５にイオン注入により設けられた
高抵抗層、８は隣接するＦＥＴのドレイン電極を示す。 このように、従来は図５のように隣接するＦＥＴ間にプ
ロトン，ボロン，酸素などのイオンを単独に注入し、そ
の部分を高抵抗化していた。他の従来例として、図６の
ようにＦＥＴ間に電極７を設け、この電極７に電圧を印
加することにより一方のＦＥＴから他方のＦＥＴへＧａ
Ａｓ半絶縁性基板５を流れる電流を阻止し、サイドゲー
ト効果を抑止する方法がとられており、一定の改善が図
られている。
【０００４】
【発明が解決しようとする課題】しかしながら、いずれ
の場合もＦＥＴの能動層４の下はＧａＡｓ半絶縁性基板
５のままであり、この構造でサイドゲート効果を完全に
抑止したという報告はない。
の場合もＦＥＴの能動層４の下はＧａＡｓ半絶縁性基板
５のままであり、この構造でサイドゲート効果を完全に
抑止したという報告はない。
【０００５】本発明の目的は、ＧａＡｓＭＥＳＦＥＴの
サイドゲート効果を抑止するための高抵抗層形成方法及
びその高抵抗層を用いたＧａＡｓＭＥＳＦＥＴの素子間
分離方法を提供することにある。
サイドゲート効果を抑止するための高抵抗層形成方法及
びその高抵抗層を用いたＧａＡｓＭＥＳＦＥＴの素子間
分離方法を提供することにある。
【０００６】
【課題を解決するための手段】本発明にかかる半絶縁性
基板の高抵抗化方法は、従来の単一イオン注入によるＧ
ａＡｓ半絶縁性基板の高抵抗化と異なり、ＧａＡｓ半絶
縁性基板にボロンイオンと窒素イオンとを共注入するこ
とにより、各イオンの高抵抗化形成過程の相乗的効果に
より、単一注入よりも優れた高抵抗層を形成することを
特徴とするものである。
基板の高抵抗化方法は、従来の単一イオン注入によるＧ
ａＡｓ半絶縁性基板の高抵抗化と異なり、ＧａＡｓ半絶
縁性基板にボロンイオンと窒素イオンとを共注入するこ
とにより、各イオンの高抵抗化形成過程の相乗的効果に
より、単一注入よりも優れた高抵抗層を形成することを
特徴とするものである。
【０００７】また、この高抵抗層をバッファ層としてそ
の上にＦＥＴを形成することにより、従来のＦＥＴ素子
間だけの高抵抗化による素子間分離法と異なり、ＦＥＴ
能動層以外を全て高抵抗層で形成するものである。
の上にＦＥＴを形成することにより、従来のＦＥＴ素子
間だけの高抵抗化による素子間分離法と異なり、ＦＥＴ
能動層以外を全て高抵抗層で形成するものである。
【０００８】
【作用】本発明においては、ＧａＡｓ半絶縁性基板にボ
ロンイオンと窒素イオンを共注入して高抵抗層を形成す
るので、この部分は完全に絶縁性基板となる。
ロンイオンと窒素イオンを共注入して高抵抗層を形成す
るので、この部分は完全に絶縁性基板となる。
【０００９】また、上記高抵抗層をバッファ層として、
その上にＭＥＳＦＥＴを形成したので、サイドゲート効
果が抑止され、隣接するＦＥＴからの影響は十分に阻止
される。
その上にＭＥＳＦＥＴを形成したので、サイドゲート効
果が抑止され、隣接するＦＥＴからの影響は十分に阻止
される。
【００１０】
【実施例】図１は本発明の実施例を説明するためのＦＥ
Ｔ構造の断面図である。図中、１〜４，８は図５と同じ
部分であり、６ＡはＧａＡｓ半絶縁性基板にボロンイオ
ンと窒素イオンとを共注入することにより形成された高
抵抗層である。すなわち、本発明では高抵抗層６Ａをバ
ッファ層として、その上にＦＥＴを隣接して形成したも
のである。
Ｔ構造の断面図である。図中、１〜４，８は図５と同じ
部分であり、６ＡはＧａＡｓ半絶縁性基板にボロンイオ
ンと窒素イオンとを共注入することにより形成された高
抵抗層である。すなわち、本発明では高抵抗層６Ａをバ
ッファ層として、その上にＦＥＴを隣接して形成したも
のである。
【００１１】このような構造になっているため、隣接し
たＦＥＴ間の干渉は、図１のボロンイオンと窒素イオン
とを共注入した高抵抗層６Ａのみを介して行われること
になる。形成工程において、ボロンイオンは約８０Ｋｅ
Ｖ、窒素イオンは１２０ＫｅＶ、チャネル用イオンは３
０ＫｅＶのエネルギーで注入した。
たＦＥＴ間の干渉は、図１のボロンイオンと窒素イオン
とを共注入した高抵抗層６Ａのみを介して行われること
になる。形成工程において、ボロンイオンは約８０Ｋｅ
Ｖ、窒素イオンは１２０ＫｅＶ、チャネル用イオンは３
０ＫｅＶのエネルギーで注入した。
【００１２】図２は、図１の高抵抗層６Ａにボロンイオ
ンのみを注入し、高抵抗層を形成した場合と、ボロンイ
オンと窒素イオンとを共注入した場合との比をとって基
板電流の相違について示している。図１のソース電極３
とドレイン電極８の間に−１Ｖの直流電圧を印加した場
合、そこに流れる電流を測定した結果である。なお、ソ
ース電極３とドレイン電極８の間の距離は３０μｍであ
る。横軸は高抵抗層６Ａに注入したイオンの注入量を、
縦軸にはボロンイオンのみを注入した場合の基板電流の
値を基準にし、ボロンイオンと窒素イオンとを共注入し
た場合の電流値の比率を示している。図２の結果は、あ
る注入量を越えるとボロンイオンと窒素イオンとを共注
入した場合、その効果が現われ、注入量が１×１０１３
イオンｃｍ−２では基板電流は約１／２と減少し、従来
のボロンイオン単一注入によりＧａＡｓ半絶縁性基板の
高抵抗化が図れたことを示している。
ンのみを注入し、高抵抗層を形成した場合と、ボロンイ
オンと窒素イオンとを共注入した場合との比をとって基
板電流の相違について示している。図１のソース電極３
とドレイン電極８の間に−１Ｖの直流電圧を印加した場
合、そこに流れる電流を測定した結果である。なお、ソ
ース電極３とドレイン電極８の間の距離は３０μｍであ
る。横軸は高抵抗層６Ａに注入したイオンの注入量を、
縦軸にはボロンイオンのみを注入した場合の基板電流の
値を基準にし、ボロンイオンと窒素イオンとを共注入し
た場合の電流値の比率を示している。図２の結果は、あ
る注入量を越えるとボロンイオンと窒素イオンとを共注
入した場合、その効果が現われ、注入量が１×１０１３
イオンｃｍ−２では基板電流は約１／２と減少し、従来
のボロンイオン単一注入によりＧａＡｓ半絶縁性基板の
高抵抗化が図れたことを示している。
【００１３】この効果は、図３のように、サイドゲート
効果の改善をもたらす。同図は、図１のドレイン電極１
に１Ｖの電圧を印加し、ドレイン電流を測定した場合、
図１のドレイン電極８に印加される電圧でドレイン電流
がどのように変化するか測定した結果である。なお、測
定条件としてゲート電圧は０Ｖ、ソース電極３とドレイ
ン電極８との距離は３０μｍ、イオンの注入量は１×１
０１３イオンｃｍ−２である。横軸にドレイン電極８に
印加された電圧を、縦軸にドレイン電流の変化率を示し
ている。同図より明確なように、ボロンイオンと窒素イ
オンとを共注入した場合、ボロンイオンのみの単一注入
と比較して、ドレイン電極８への印加電圧がより大きい
値までサイドゲート効果が生じにくいという改善効果が
ある。
効果の改善をもたらす。同図は、図１のドレイン電極１
に１Ｖの電圧を印加し、ドレイン電流を測定した場合、
図１のドレイン電極８に印加される電圧でドレイン電流
がどのように変化するか測定した結果である。なお、測
定条件としてゲート電圧は０Ｖ、ソース電極３とドレイ
ン電極８との距離は３０μｍ、イオンの注入量は１×１
０１３イオンｃｍ−２である。横軸にドレイン電極８に
印加された電圧を、縦軸にドレイン電流の変化率を示し
ている。同図より明確なように、ボロンイオンと窒素イ
オンとを共注入した場合、ボロンイオンのみの単一注入
と比較して、ドレイン電極８への印加電圧がより大きい
値までサイドゲート効果が生じにくいという改善効果が
ある。
【００１４】また、図４はイオン注入量に対して、ドレ
イン電圧が９０％に減少するときのドレイン電極８に印
加される電圧（ＶＳＧｔｈ）との関係を示したものであ
る。 基板電流が少なくなると、サイドゲート効果が改善され
ることを示している。図５の従来方法と図１の本発明の
場合とを比較すると、図１の方が隣接ＦＥＴまでの間隔
において高抵抗層６Ａが占める領域が図５の高抵抗層６
より大きいため、当然基板抵抗は大きくなる。したがっ
て、基板電流が小さくなることは明白であり、サイドゲ
ート効果は改善される。
イン電圧が９０％に減少するときのドレイン電極８に印
加される電圧（ＶＳＧｔｈ）との関係を示したものであ
る。 基板電流が少なくなると、サイドゲート効果が改善され
ることを示している。図５の従来方法と図１の本発明の
場合とを比較すると、図１の方が隣接ＦＥＴまでの間隔
において高抵抗層６Ａが占める領域が図５の高抵抗層６
より大きいため、当然基板抵抗は大きくなる。したがっ
て、基板電流が小さくなることは明白であり、サイドゲ
ート効果は改善される。
【００１５】
【発明の効果】以上説明したように、本発明は、ボロン
イオンと窒素イオンとの共注入により高抵抗層を形成す
るようにし、また、この高抵抗層を用いてＧａＡｓＭＥ
ＳＦＥＴを製作するようにしたので、従来の構造と比較
して、サイドゲート効果を改善し、素子間分離を図る上
で有用な手法である。したがって、ＧａＡｓＭＥＳＦＥ
Ｔで集積回路を構成する場合、隣接ＦＥＴからの干渉を
改善し、特性の安定化を図ることおよび素子間間隔を短
縮し集積度を高めうる利点がある。
イオンと窒素イオンとの共注入により高抵抗層を形成す
るようにし、また、この高抵抗層を用いてＧａＡｓＭＥ
ＳＦＥＴを製作するようにしたので、従来の構造と比較
して、サイドゲート効果を改善し、素子間分離を図る上
で有用な手法である。したがって、ＧａＡｓＭＥＳＦＥ
Ｔで集積回路を構成する場合、隣接ＦＥＴからの干渉を
改善し、特性の安定化を図ることおよび素子間間隔を短
縮し集積度を高めうる利点がある。
【図１】本発明の一実施例を示す断面図である。
【図２】本発明の効果を示す測定結果図である。
【図３】本発明の効果を良く表している測定結果図であ
る。
る。
【図４】本発明の効果を説明するための測定結果図であ
る。
る。
【図５】素子間分離を図るため素子間イオン注入された
従来の構造を示す断面図である。
従来の構造を示す断面図である。
【図６】素子間分離を図るため素子間に電極を設けた他
の従来の構造を示す断面図である。
の従来の構造を示す断面図である。
１ ＦＥＴのドレイン電極
２ ＦＥＴのゲート電極
３ ＦＥＴのソース電極
４ ＦＥＴの能動層
６Ａ 高抵抗層
Claims (2)
- 【請求項１】ＧａＡｓ半絶縁性基板にボロンイオンと窒
素イオンを共注入することにより高抵抗層を形成するこ
とを特徴とする半絶縁性基板の高抵抗化方法。 - 【請求項２】請求項１記載の半絶縁性基板の高抵抗化方
法により形成した高抵抗層をバッファ層として用いるこ
とを特徴とするＧａＡｓＭＥＳＦＥＴの素子間分離方法
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3148107A JPH04346458A (ja) | 1991-05-24 | 1991-05-24 | 半絶縁性基板の高抵抗化方法とこれを用いたＧａＡｓＭＥＳＦＥＴの素子間分離方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3148107A JPH04346458A (ja) | 1991-05-24 | 1991-05-24 | 半絶縁性基板の高抵抗化方法とこれを用いたＧａＡｓＭＥＳＦＥＴの素子間分離方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04346458A true JPH04346458A (ja) | 1992-12-02 |
Family
ID=15445407
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3148107A Pending JPH04346458A (ja) | 1991-05-24 | 1991-05-24 | 半絶縁性基板の高抵抗化方法とこれを用いたＧａＡｓＭＥＳＦＥＴの素子間分離方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04346458A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07130769A (ja) * | 1993-10-26 | 1995-05-19 | Nec Corp | 半導体装置の製造方法 |
| JP2004533720A (ja) * | 2001-05-11 | 2004-11-04 | クリー インコーポレイテッド | 高い降伏電圧を有する半導体デバイスのための高抵抗率炭化珪素基板 |
| JP2014120527A (ja) * | 2012-12-13 | 2014-06-30 | Shi Exaination & Inspection Ltd | 半導体装置の製造方法、及び半導体装置 |
-
1991
- 1991-05-24 JP JP3148107A patent/JPH04346458A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07130769A (ja) * | 1993-10-26 | 1995-05-19 | Nec Corp | 半導体装置の製造方法 |
| JP2004533720A (ja) * | 2001-05-11 | 2004-11-04 | クリー インコーポレイテッド | 高い降伏電圧を有する半導体デバイスのための高抵抗率炭化珪素基板 |
| JP2014120527A (ja) * | 2012-12-13 | 2014-06-30 | Shi Exaination & Inspection Ltd | 半導体装置の製造方法、及び半導体装置 |
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