JPS60170975A - 縦型ｍｏｓｆｅｔの製造方法 - Google Patents
縦型ｍｏｓｆｅｔの製造方法Info
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- JPS60170975A JPS60170975A JP2748384A JP2748384A JPS60170975A JP S60170975 A JPS60170975 A JP S60170975A JP 2748384 A JP2748384 A JP 2748384A JP 2748384 A JP2748384 A JP 2748384A JP S60170975 A JPS60170975 A JP S60170975A
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Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
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- H01L29/7808—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device the other device being a breakdown diode, e.g. Zener diode
-
- H—ELECTRICITY
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- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
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-
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/861—Diodes
- H01L29/866—Zener diodes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
本発明は保護ツェナーダイオードを宮む縦型ＭＯ８ＦＥ
Ｔの製造方法に関する。
Ｔの製造方法に関する。
（従来技術）
従来、半導体基板め表面にソース電極及びゲート電極、
後面にドレイン電極を有する縦型ＭＯ８ＦＥＴにはゲー
ト酸化膜を保膿するために保護ツェナーダイオードが設
けられている。
後面にドレイン電極を有する縦型ＭＯ８ＦＥＴにはゲー
ト酸化膜を保膿するために保護ツェナーダイオードが設
けられている。
第１図は従来の縦型〜１０８ＦＥＴの一例の断面図であ
る。
る。
Ｎ型Ｓｉ嬶板に酸化膜２を設けて窓あけし、Ｐ渠領域３
を少くとも二つ設ける。その一つのＰ型領域内にＮｍ−
領域４を設ける。Ｎ型領域４内にＰ型領域５を設け、他
のＰ型領域３日にはＮ型領域６を設ける。表面にはゲー
ト酸化膜を介して多結晶８ｉのゲート電極７を設ける。
を少くとも二つ設ける。その一つのＰ型領域内にＮｍ−
領域４を設ける。Ｎ型領域４内にＰ型領域５を設け、他
のＰ型領域３日にはＮ型領域６を設ける。表面にはゲー
ト酸化膜を介して多結晶８ｉのゲート電極７を設ける。
ゲート電極７を酸化膜２で榎い、ソース電極８．ツェナ
ーダイオードの電極９途設ける。裏面にはドレイン電極
１０を形成するＯＰ型領領域３ Ｎ型領域４．Ｐ型領域
５はＰＮＰツェナーダイオードを構成する。
ーダイオードの電極９途設ける。裏面にはドレイン電極
１０を形成するＯＰ型領領域３ Ｎ型領域４．Ｐ型領域
５はＰＮＰツェナーダイオードを構成する。
しかし、電極９とドレイン電極１０との間にはｉ’ＮＰ
Ｎのサイリスタができてしまう。この谷生サイリスタの
ために保穫作用が損わｎるという欠点がある。
Ｎのサイリスタができてしまう。この谷生サイリスタの
ために保穫作用が損わｎるという欠点がある。
不発明者は、脣願５８−６６４１２ 号にてこの寄生サ
イリスタが発生しない構造の縦型ＭＯ８ＦＥＴを提案し
た。
イリスタが発生しない構造の縦型ＭＯ８ＦＥＴを提案し
た。
第２図は従来の縦型ＭＯ８ＦＥＴの他の例の断面図であ
る。
る。
この構造は Ｎｕ領域４を形成する代シに絶縁膜１１を
形成し、ＰＮＰＮサイリスタができないようにしたもの
である。絶縁膜１１は、これによって囲ま才するＰ盤の
島領域１２が形成さ扛るようＶＣＶ＄のイオン注入とア
ニールによって形成する。
形成し、ＰＮＰＮサイリスタができないようにしたもの
である。絶縁膜１１は、これによって囲ま才するＰ盤の
島領域１２が形成さ扛るようＶＣＶ＄のイオン注入とア
ニールによって形成する。
この島領域１２内にＮ型領域１３を形成し、ＰＮＰツェ
ナーダイオードを形成するものでおる。
ナーダイオードを形成するものでおる。
しかじなケら、ＳｉＯ島領域１２の厚烙が薄く、充分な
厚さのツェナーダイオードを形成するのが困難であると
いう欠点があった。
厚さのツェナーダイオードを形成するのが困難であると
いう欠点があった。
（発明の目的Ｊ
本発明の目的は、上記欠点を除去し、を化サイリスタを
生じない保護ダイオードを有する縦型ＭＯ８ＦＥＴの製
造方法を提供することにめる。
生じない保護ダイオードを有する縦型ＭＯ８ＦＥＴの製
造方法を提供することにめる。
（発明の構成）
不発明の縦型Ｍ ＯＳ Ｆ Ｅ Ｔの製造方法は、−導
電型基板に反対導電型領域全形成する工程と、該反対導
電型領域内に一導電型ソース領域を形成する工程と、前
記半導体基板表面に酸化膜を介してゲート電極ケ形成す
る工程と、前記ソース領域にソース電極を形成する工程
と、＠起生導体基板の裏面にドレイン電極を形成する工
程とを含む縦型Ｍ０８ＦＥＴの製造方法において、前記
半導体基板の表面の一部領域に酸素をイオン注入しアニ
ールして該一部領域を半導体の島領域になるように囲む
絶縁膜を形成する工程と、前記島領域表面に半導体単結
晶１−を堆積する工程と、前記半導体単結晶層に不純物
を導入してツェナーダイオードを形成する工程とを含ん
で構成される。
電型基板に反対導電型領域全形成する工程と、該反対導
電型領域内に一導電型ソース領域を形成する工程と、前
記半導体基板表面に酸化膜を介してゲート電極ケ形成す
る工程と、前記ソース領域にソース電極を形成する工程
と、＠起生導体基板の裏面にドレイン電極を形成する工
程とを含む縦型Ｍ０８ＦＥＴの製造方法において、前記
半導体基板の表面の一部領域に酸素をイオン注入しアニ
ールして該一部領域を半導体の島領域になるように囲む
絶縁膜を形成する工程と、前記島領域表面に半導体単結
晶１−を堆積する工程と、前記半導体単結晶層に不純物
を導入してツェナーダイオードを形成する工程とを含ん
で構成される。
（実施例）
次に、不発明の実施例について図面を用いて説明する。
ｓ３図（ａ）〜（ｅ）は不発明の第１の実施例を説明す
るための工程順に示した断面図である。
るための工程順に示した断面図である。
まず、第３１ｉ９（ａ）に示すように、Ｎ型８ｉ基板ｌ
に酸化膜２を設け１フオトレジスト２０を用いて窓あけ
し、酸素イオン２１を矢印のようにイオン注入する。こ
のイオン注入は２次工程で半導体の島領域を囲む絶縁膜
を形成するためのものであるので、イオン注入条件を選
択する必要がある。イオン注入は、加速エネルギー１０
０〜２ Ｑ Ｑ ｋｅＶ、ドーズｉｉ １ ｘ １Ｏ１
６〜Ｉ Ｑ ２０イオン／ａｎ２の条件が適している。
に酸化膜２を設け１フオトレジスト２０を用いて窓あけ
し、酸素イオン２１を矢印のようにイオン注入する。こ
のイオン注入は２次工程で半導体の島領域を囲む絶縁膜
を形成するためのものであるので、イオン注入条件を選
択する必要がある。イオン注入は、加速エネルギー１０
０〜２ Ｑ Ｑ ｋｅＶ、ドーズｉｉ １ ｘ １Ｏ１
６〜Ｉ Ｑ ２０イオン／ａｎ２の条件が適している。
次に、１０００〜１２５０℃で数時間アニールを行うと
、第３図（ｂ）に示すように絶縁膜１１とこの絶縁膜１
１に囲まれる半導体の島領域２２とが形成さｎる。
、第３図（ｂ）に示すように絶縁膜１１とこの絶縁膜１
１に囲まれる半導体の島領域２２とが形成さｎる。
次に、第３図（Ｃ）に示すように、島領域２２と同じ導
電型（この実施例ではＮ型）の８１ を気相成長法など
を用いて堆積し、島領域２２上に８１単結晶膜２３を、
酸化膜２上に多結晶ｓｉｌ鱒２３’を成長させる。
電型（この実施例ではＮ型）の８１ を気相成長法など
を用いて堆積し、島領域２２上に８１単結晶膜２３を、
酸化膜２上に多結晶ｓｉｌ鱒２３’を成長させる。
次に、第３図（ｄ）に示すように、選択エツチングして
島領域２２内にのみ８ｉ単結晶層２３を残し。
島領域２２内にのみ８ｉ単結晶層２３を残し。
酸化膜２に縦型ＭＯ８ＦＥＴのゲート電極（図示せず）
を残す。
を残す。
仄に、第３図（ｅ）に示すように、Ｐ型不純物茫導入し
てＰＷ領域２４ａ、２４ｃ、Ｎ型領域２４ｂを形成する
。
てＰＷ領域２４ａ、２４ｃ、Ｎ型領域２４ｂを形成する
。
以上のようにｈｓ１単結晶層２３の堆積によって犀さが
増加さｎた半導体層に充分な保護能力を有するＰＮＰツ
ェナーダイオードを形成することができる。
増加さｎた半導体層に充分な保護能力を有するＰＮＰツ
ェナーダイオードを形成することができる。
第５図は不発明の第１の実施例を適用して製造した縦型
ＭＯ８ＦＥＴの断面図である。
ＭＯ８ＦＥＴの断面図である。
このＭＯＳＦＥＴでは、絶縁膜１１及び島領域２２はＰ
型領域３内に作られて基板領域とは反対導電型となって
いるが、島領域２２は絶縁膜１１で絶縁されているので
、Ｐ呈領域３のようなウェルの中に形成しなければなら
ないという必要性はない。マタ、ツェナーダイオードは
Ｐ Ｎ Ｐとしたが、ＮＰＮダイオードも同じようにし
て形成することができる。
型領域３内に作られて基板領域とは反対導電型となって
いるが、島領域２２は絶縁膜１１で絶縁されているので
、Ｐ呈領域３のようなウェルの中に形成しなければなら
ないという必要性はない。マタ、ツェナーダイオードは
Ｐ Ｎ Ｐとしたが、ＮＰＮダイオードも同じようにし
て形成することができる。
第４図は不発明の第２の実施例を説明するための断面図
である。
である。
第１の実施例と同じ方法に従って、第３図（ｄ）に示す
形状のものを形成する。
形状のものを形成する。
次に、第４図に示すように、Ｎ型のＳｉ単結晶層２３に
Ｐ型不純物を導入してＰ型領域２５ａ、２５ｂ。
Ｐ型不純物を導入してＰ型領域２５ａ、２５ｂ。
を形成する。このようにして、Ｐ型領域２５ａ、Ｎ型Ｓ
ｉ単結晶層２３．ＰＭ領域２５ｂから成るＰＮＰツェナ
ーダイオードを形成することができる。
ｉ単結晶層２３．ＰＭ領域２５ｂから成るＰＮＰツェナ
ーダイオードを形成することができる。
第６図は不発明の第２の実施例を適用して製造した縦型
ＭＯＳ Ｆ ＥＴの断面図である。
ＭＯＳ Ｆ ＥＴの断面図である。
このＭＯＳＦＥＴも絶縁膜１１と島領域２２とがＰ型領
域３内に作らｎているが、第５図の例の場合と同様に必
要事項ではない。基板慎域に直接に形成しても浬支えな
い。
域３内に作らｎているが、第５図の例の場合と同様に必
要事項ではない。基板慎域に直接に形成しても浬支えな
い。
（発明の効果）
本発明は、以上説明したように、絶縁膜で絶縁分離され
た島領域を形成し、かつ島領域の上に半導体単結晶層を
成長させ、ＰＮＰまたはへＰＮの保護用ツェナーダイオ
ードを形成するようにしたので、充分な保護能力を有し
、しかも寄生サイリスタ効果の発生がない保護ダイオー
ド付きの縦型ＭＯ８ＦＥＴを製造することができるとい
う効果がある。
た島領域を形成し、かつ島領域の上に半導体単結晶層を
成長させ、ＰＮＰまたはへＰＮの保護用ツェナーダイオ
ードを形成するようにしたので、充分な保護能力を有し
、しかも寄生サイリスタ効果の発生がない保護ダイオー
ド付きの縦型ＭＯ８ＦＥＴを製造することができるとい
う効果がある。
第１図は従来の縦型ＭＯ８ＦＥＴの一例の断面図、第２
図は従来の縦型ＭＯ８ＦＥＴの他の例の断面図、第３図
（ａ）〜（ｅ）は不発明の第１の実施例を説明するため
の工程順に示した断面図、第４図は不発明の第２の実施
例を説明するための断面図、第５図は不発明の第１の実
施例を適用して製造した縦ｆｉＭ０８ＦＥＴの断面図、
第６図は不発明の第２の実施例を適用して製造した縦型
ＭＯ８ＦＥＴの断面図である。 ｌ・・・・・・Ｎ型Ｓｉ基板、２・・・・・・酸化Ｐｔ
４ｓ ３・・・・・・Ｐ型頌域、４・・・・・・Ｎ型領
域、５・・・・・・Ｐ型領域、６・・・・・・Ｎ型領域
、７・・・・・・ゲート成極、８・・自・・ソース電極
、９・・・・・・電極、１０・・・・・・ドレイン電極
、１１・・・・・・絶縁膜ｂ１２・・・・・・島領域、
１３・・・・・・Ｎ型領域、２０・・・・・・フォトレ
ジスト、２１・・・・・・酸素イオン、２２・・・・・
・島領域、２３・・・・・・８ｉ単結晶層、２３′・・
・・・・Ｓｌ 多結晶層、２４ａ・・・・・・Ｐ型領域
、２４ｂ・・・・・・Ｎ型領域ｈ ２４ ｃ−−−−・
−Ｐ型懺域ｈ ２５ａ、２５ｂ・・・・・・２Ｍ領域。 牟２習
図は従来の縦型ＭＯ８ＦＥＴの他の例の断面図、第３図
（ａ）〜（ｅ）は不発明の第１の実施例を説明するため
の工程順に示した断面図、第４図は不発明の第２の実施
例を説明するための断面図、第５図は不発明の第１の実
施例を適用して製造した縦ｆｉＭ０８ＦＥＴの断面図、
第６図は不発明の第２の実施例を適用して製造した縦型
ＭＯ８ＦＥＴの断面図である。 ｌ・・・・・・Ｎ型Ｓｉ基板、２・・・・・・酸化Ｐｔ
４ｓ ３・・・・・・Ｐ型頌域、４・・・・・・Ｎ型領
域、５・・・・・・Ｐ型領域、６・・・・・・Ｎ型領域
、７・・・・・・ゲート成極、８・・自・・ソース電極
、９・・・・・・電極、１０・・・・・・ドレイン電極
、１１・・・・・・絶縁膜ｂ１２・・・・・・島領域、
１３・・・・・・Ｎ型領域、２０・・・・・・フォトレ
ジスト、２１・・・・・・酸素イオン、２２・・・・・
・島領域、２３・・・・・・８ｉ単結晶層、２３′・・
・・・・Ｓｌ 多結晶層、２４ａ・・・・・・Ｐ型領域
、２４ｂ・・・・・・Ｎ型領域ｈ ２４ ｃ−−−−・
−Ｐ型懺域ｈ ２５ａ、２５ｂ・・・・・・２Ｍ領域。 牟２習
Claims (1)
- 【特許請求の範囲】 一導電型半導体基板に反対導電型領域を形成する工程と
に該反対導電型領域内に一導電型ソース領域を形成する
工程と、前記半導体及板表面に酸化膜を介してゲート電
極を形成する工程と、前記ソース領域にソース電極を形
成する工程と、前記半導体基板の裏面にドレイン電極を
形成する工程と金含む縦型ＭＯ８ＦＥＴの製造方法にお
いて。 前記半導体基板の表面の−Ｓ領域に酸素上イオン注入し
アニールして該一部領域を半導体の島領域になるように
囲む絶縁膜を形成する工程と、前記島領域表面に半導体
結晶層を堆積する工程と、前記半導体結晶層に不純物全
１．導入してツェナーダイオードを形成する工程と金含
むことを特徴とする縦型ＭＯ８Ｆ’ＥＴＣＩ製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2748384A JPS60170975A (ja) | 1984-02-16 | 1984-02-16 | 縦型ｍｏｓｆｅｔの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2748384A JPS60170975A (ja) | 1984-02-16 | 1984-02-16 | 縦型ｍｏｓｆｅｔの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60170975A true JPS60170975A (ja) | 1985-09-04 |
| JPH0376591B2 JPH0376591B2 (ja) | 1991-12-05 |
Family
ID=12222374
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2748384A Granted JPS60170975A (ja) | 1984-02-16 | 1984-02-16 | 縦型ｍｏｓｆｅｔの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60170975A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62111445A (ja) * | 1985-11-08 | 1987-05-22 | Matsushita Electronics Corp | 半導体装置の製造方法 |
| US5702957A (en) * | 1996-09-20 | 1997-12-30 | Lsi Logic Corporation | Method of making buried metallization structure |
| CN102412307A (zh) * | 2010-09-26 | 2012-04-11 | 上海华虹Nec电子有限公司 | 垂直的齐纳二极管结构及其制备方法 |
-
1984
- 1984-02-16 JP JP2748384A patent/JPS60170975A/ja active Granted
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62111445A (ja) * | 1985-11-08 | 1987-05-22 | Matsushita Electronics Corp | 半導体装置の製造方法 |
| US5702957A (en) * | 1996-09-20 | 1997-12-30 | Lsi Logic Corporation | Method of making buried metallization structure |
| CN102412307A (zh) * | 2010-09-26 | 2012-04-11 | 上海华虹Nec电子有限公司 | 垂直的齐纳二极管结构及其制备方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0376591B2 (ja) | 1991-12-05 |
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