JPS63227047A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS63227047A JPS63227047A JP62061510A JP6151087A JPS63227047A JP S63227047 A JPS63227047 A JP S63227047A JP 62061510 A JP62061510 A JP 62061510A JP 6151087 A JP6151087 A JP 6151087A JP S63227047 A JPS63227047 A JP S63227047A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
- H01L27/0921—Means for preventing a bipolar, e.g. thyristor, action between the different transistor regions, e.g. Latchup prevention
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は半導体装置の製造方法に関し、特にMOS型半
導体装置の高密度化と0MO5構造LSIで観測される
ラフチアツブ現象を防止することにある。
導体装置の高密度化と0MO5構造LSIで観測される
ラフチアツブ現象を防止することにある。
従来の技術
第3図に従来構造の0MOSLSIを示す。
p型S1基板1o中にnウェル領域11を形成し、Si
基板に選択的に溝を掘り、素子分離領域としてのSiO
□膜12全12込む。ゲート電極13及びn−MOSF
ET(電界効果トランジスタ)のソース、ドレイン14
11.14(1とp−MOSFICTのソース、ドレイ
ン158.15+1を形成する。
基板に選択的に溝を掘り、素子分離領域としてのSiO
□膜12全12込む。ゲート電極13及びn−MOSF
ET(電界効果トランジスタ)のソース、ドレイン14
11.14(1とp−MOSFICTのソース、ドレイ
ン158.15+1を形成する。
発明が解決しようとする問題点
従来の例はn−MOSFETのソース、ドレインとp−
MOSFETのソース、ドレインとの間隔りはラッチア
ップを防止するため、通常4〜5μm以上はなして形成
する必要がある。たとえばスタチックRAMで0MO5
構成のメモリセルを構成するためにはラッチアップ防止
のだめの4〜6μmの間隔によシ非常に大きなセル面積
を要する。
MOSFETのソース、ドレインとの間隔りはラッチア
ップを防止するため、通常4〜5μm以上はなして形成
する必要がある。たとえばスタチックRAMで0MO5
構成のメモリセルを構成するためにはラッチアップ防止
のだめの4〜6μmの間隔によシ非常に大きなセル面積
を要する。
微細加工技術の進歩によりMOSFETの高密度化が進
展しても、上記ラッチアップ防止のだめの4〜6μmの
間隔は縮少され難いため、大容量(例えば1Mビット以
上)のスタチックRAMの製造は極めて困難になってく
る。
展しても、上記ラッチアップ防止のだめの4〜6μmの
間隔は縮少され難いため、大容量(例えば1Mビット以
上)のスタチックRAMの製造は極めて困難になってく
る。
本発明は、ラッチアップ防止のだめの4〜6μmの間隔
を1μm以下にするとともに、ラッチアッブ現象を完全
に防止することにある。
を1μm以下にするとともに、ラッチアッブ現象を完全
に防止することにある。
問題点を解決するだめの手段
本発明は、単結晶半導体基板に選択的に溝を形成し、溝
の底面及び側面を絶縁膜で覆い、一部の溝に単結晶半導
体膜を形成し、他の溝には絶縁膜を埋め込み、基板には
一導電型のMO8型トランジスタを形成し、半導体膜に
は他方導電型のMO8型トランジスタを形成する方法を
用い、CMOSLSIを作成するものである。
の底面及び側面を絶縁膜で覆い、一部の溝に単結晶半導
体膜を形成し、他の溝には絶縁膜を埋め込み、基板には
一導電型のMO8型トランジスタを形成し、半導体膜に
は他方導電型のMO8型トランジスタを形成する方法を
用い、CMOSLSIを作成するものである。
作用
本発明によれば、一方導電型MO8FETを単結晶半導
体基板中に形成し、他方導電型MO5F!ETを単結晶
半導体基板中に形成した絶縁膜によって分離された溝中
に形成した単結晶半導体膜中に形成して、夫々のソース
、ドレイン間隔を大幅に短縮するとともに0MO5−L
SIのラッチアップを発生せしめなくすることが可能と
なる。
体基板中に形成し、他方導電型MO5F!ETを単結晶
半導体基板中に形成した絶縁膜によって分離された溝中
に形成した単結晶半導体膜中に形成して、夫々のソース
、ドレイン間隔を大幅に短縮するとともに0MO5−L
SIのラッチアップを発生せしめなくすることが可能と
なる。
実施例
第1図に本発明の一実施例を示す。第3図と同一のもの
には同一番号を付す。p型半導体単結晶Si基板1oに
選択的に溝を形成する。n−MOSFETの素子分離領
域となる部分は浅い溝20、p−MOSFETを形成す
る領域には深い溝21を形成する(a)。5i02膜2
2を、浅い溝2゜の深さとほぼ同じ膜厚になるように全
面に形成する。深い溝21の部分には凹部23が形成さ
れる(b)。多結晶Si膜又は非晶質Si膜を全面に形
成し、エッチバック法等を用いて上記凹部23に選択的
に上記Si膜24を形成する(C)。Si膜24にレー
ザ照射法等を用いて単結晶化処理を行ない単結晶化半導
体Si膜25を形成する。単結晶化Si膜25’1li
−n型にドーピングしてSi膜26からなるnウェルを
形成する。次に、エッチバック法等を用いて単結晶Si
基板10表面のSio2膜22全22的にエッチする。
には同一番号を付す。p型半導体単結晶Si基板1oに
選択的に溝を形成する。n−MOSFETの素子分離領
域となる部分は浅い溝20、p−MOSFETを形成す
る領域には深い溝21を形成する(a)。5i02膜2
2を、浅い溝2゜の深さとほぼ同じ膜厚になるように全
面に形成する。深い溝21の部分には凹部23が形成さ
れる(b)。多結晶Si膜又は非晶質Si膜を全面に形
成し、エッチバック法等を用いて上記凹部23に選択的
に上記Si膜24を形成する(C)。Si膜24にレー
ザ照射法等を用いて単結晶化処理を行ない単結晶化半導
体Si膜25を形成する。単結晶化Si膜25’1li
−n型にドーピングしてSi膜26からなるnウェルを
形成する。次に、エッチバック法等を用いて単結晶Si
基板10表面のSio2膜22全22的にエッチする。
この工程に於いて、前述の浅い溝には5io2膜が埋め
込まれ、かつ底面及び側面がSi基板10から5in2
膜22によって分離されたnウェル単結晶Si膜26が
形成できる(d)。通常の工程により、ゲート電極13
とn−MOSFETとp−MOSFETのソース。
込まれ、かつ底面及び側面がSi基板10から5in2
膜22によって分離されたnウェル単結晶Si膜26が
形成できる(d)。通常の工程により、ゲート電極13
とn−MOSFETとp−MOSFETのソース。
ドレイン14gと155,14dと15dを形成して完
成する(6)。5iOz膜22の厚さは1μm程度ある
いはそれ以下にできるため、p−MOSFETとn−M
OSFETの間隔は1μm以下とすることが、平坦な構
造で実現することが可能となる。
成する(6)。5iOz膜22の厚さは1μm程度ある
いはそれ以下にできるため、p−MOSFETとn−M
OSFETの間隔は1μm以下とすることが、平坦な構
造で実現することが可能となる。
第2図はもう1つの実施例を示すOp型Si基板10に
同−深さの溝3oを形成する(a)0全面にSiO□膜
31全31深さより薄い膜厚で形成するOp−MOSF
XTiO3中べき領域に選択的に多結晶Si膜又は非晶
質Si膜32を形成する(b)。
同−深さの溝3oを形成する(a)0全面にSiO□膜
31全31深さより薄い膜厚で形成するOp−MOSF
XTiO3中べき領域に選択的に多結晶Si膜又は非晶
質Si膜32を形成する(b)。
Si膜32にレーザ照射法等を用いて単結晶化処理を行
ない単結晶化Si膜33を形成する。次に、単結晶化S
i膜33’in型にドーピングする。全面にSiO□膜
34全34深さにほぼ等しくなる迄、追加形成する(C
)。Si基板上の5i02膜31.34をエッチバック
法等を用いて選択的に除去する。
ない単結晶化Si膜33を形成する。次に、単結晶化S
i膜33’in型にドーピングする。全面にSiO□膜
34全34深さにほぼ等しくなる迄、追加形成する(C
)。Si基板上の5i02膜31.34をエッチバック
法等を用いて選択的に除去する。
この工程で、底面及び側面がSi基板10から5iOz
膜31によって分離されたnウェル単結晶Si膜33が
形成できる(d)oその後、通常の工程により、ゲート
電極13とn−MOSFETとp−MOSFETのソー
ス、ドレイン14gと158.14+1と1sa’2形
成して完成する(e)0発明の効果 本発明によれば、p−MOSFETは半導体基板から絶
縁膜によって絶縁分離されているためラッチアップ現象
は発生しない。又、p−MOSFETとn−MOSFE
Tのソース、ドレイン間隔は従来の4〜5μmから1μ
m以下に縮少され高密度0MOS−LSI形成に有効で
ある。
膜31によって分離されたnウェル単結晶Si膜33が
形成できる(d)oその後、通常の工程により、ゲート
電極13とn−MOSFETとp−MOSFETのソー
ス、ドレイン14gと158.14+1と1sa’2形
成して完成する(e)0発明の効果 本発明によれば、p−MOSFETは半導体基板から絶
縁膜によって絶縁分離されているためラッチアップ現象
は発生しない。又、p−MOSFETとn−MOSFE
Tのソース、ドレイン間隔は従来の4〜5μmから1μ
m以下に縮少され高密度0MOS−LSI形成に有効で
ある。
又、たとえば、実施例の第1図(6)や第2図(6)か
らもわかるように単結晶基板と単結晶半導体膜の表面が
、はぼ平坦になっておりゲート電極等のその後のMO5
製造工程に於ける微細加工が容易であり、高密度化に好
適なLSI構造金得ることができる。
らもわかるように単結晶基板と単結晶半導体膜の表面が
、はぼ平坦になっておりゲート電極等のその後のMO5
製造工程に於ける微細加工が容易であり、高密度化に好
適なLSI構造金得ることができる。
第1図、第2図は本発明の一実施例における0MOS構
造の製造方法を示す工程断面図、第3図は従来の0MO
S構造を示す断面図である。 10・・・・・・単結晶Si基板、22,31.34・
・・・・・SiO□膜、25.33・・・・・・単結晶
Si膜0代理人の氏名 弁理士 中 尾 敏 男 ほか
1名区 6 4 0+/
+7 +7第2H
造の製造方法を示す工程断面図、第3図は従来の0MO
S構造を示す断面図である。 10・・・・・・単結晶Si基板、22,31.34・
・・・・・SiO□膜、25.33・・・・・・単結晶
Si膜0代理人の氏名 弁理士 中 尾 敏 男 ほか
1名区 6 4 0+/
+7 +7第2H
Claims (1)
- 単結晶半導体基板に選択的に溝を形成する工程と、前記
溝の底面及び側面を絶縁膜で覆う工程と、一部の溝に単
結晶半導体膜を形成する工程と、他の溝に絶縁膜を埋め
込む工程と、前記単結晶半導体基板に一導電型MOS型
トランジスタを、前記単結晶半導体膜に他方導電型MO
S型トランジスタを形成する工程とを有してなる半導体
装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62061510A JPS63227047A (ja) | 1987-03-17 | 1987-03-17 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62061510A JPS63227047A (ja) | 1987-03-17 | 1987-03-17 | 半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS63227047A true JPS63227047A (ja) | 1988-09-21 |
Family
ID=13173156
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP62061510A Pending JPS63227047A (ja) | 1987-03-17 | 1987-03-17 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS63227047A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5989970A (en) * | 1994-06-08 | 1999-11-23 | Nippondenso Co., Ltd. | Method for fabricating semiconductor device having thin-film resistor |
-
1987
- 1987-03-17 JP JP62061510A patent/JPS63227047A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5989970A (en) * | 1994-06-08 | 1999-11-23 | Nippondenso Co., Ltd. | Method for fabricating semiconductor device having thin-film resistor |
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