JPS63227047A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JPS63227047A
JPS63227047A JP62061510A JP6151087A JPS63227047A JP S63227047 A JPS63227047 A JP S63227047A JP 62061510 A JP62061510 A JP 62061510A JP 6151087 A JP6151087 A JP 6151087A JP S63227047 A JPS63227047 A JP S63227047A
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JP
Japan
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film
single crystal
substrate
crystal semiconductor
groove
Prior art date
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Pending
Application number
JP62061510A
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English (en)
Inventor
Takashi Osone
隆志 大曽根
Shigenobu Akiyama
秋山　重信
Genichi Yamazaki
山崎　弦一
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
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Filing date
Publication date
Application filed by Matsushita Electric Industrial Co Ltd filed Critical Matsushita Electric Industrial Co Ltd
Priority to JP62061510A priority Critical patent/JPS63227047A/ja
Publication of JPS63227047A publication Critical patent/JPS63227047A/ja
Pending legal-status Critical Current

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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
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    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
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    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0921—Means for preventing a bipolar, e.g. thyristor, action between the different transistor regions, e.g. Latchup prevention

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は半導体装置の製造方法に関し、特にＭＯＳ型半
導体装置の高密度化と０ＭＯ５構造ＬＳＩで観測される
ラフチアツブ現象を防止することにある。
従来の技術 第３図に従来構造の０ＭＯＳＬＳＩを示す。
ｐ型Ｓ１基板１ｏ中にｎウェル領域１１を形成し、Ｓｉ
基板に選択的に溝を掘り、素子分離領域としてのＳｉＯ
□膜１２全１２込む。ゲート電極１３及びｎ−ＭＯＳＦ
ＥＴ（電界効果トランジスタ）のソース、ドレイン１４
１１．１４（１とｐ−ＭＯＳＦＩＣＴのソース、ドレイ
ン１５８．１５＋１を形成する。
発明が解決しようとする問題点 従来の例はｎ−ＭＯＳＦＥＴのソース、ドレインとｐ−
ＭＯＳＦＥＴのソース、ドレインとの間隔りはラッチア
ップを防止するため、通常４〜５μｍ以上はなして形成
する必要がある。たとえばスタチックＲＡＭで０ＭＯ５
構成のメモリセルを構成するためにはラッチアップ防止
のだめの４〜６μｍの間隔によシ非常に大きなセル面積
を要する。
微細加工技術の進歩によりＭＯＳＦＥＴの高密度化が進
展しても、上記ラッチアップ防止のだめの４〜６μｍの
間隔は縮少され難いため、大容量（例えば１Ｍビット以
上）のスタチックＲＡＭの製造は極めて困難になってく
る。
本発明は、ラッチアップ防止のだめの４〜６μｍの間隔
を１μｍ以下にするとともに、ラッチアッブ現象を完全
に防止することにある。
問題点を解決するだめの手段 本発明は、単結晶半導体基板に選択的に溝を形成し、溝
の底面及び側面を絶縁膜で覆い、一部の溝に単結晶半導
体膜を形成し、他の溝には絶縁膜を埋め込み、基板には
一導電型のＭＯ８型トランジスタを形成し、半導体膜に
は他方導電型のＭＯ８型トランジスタを形成する方法を
用い、ＣＭＯＳＬＳＩを作成するものである。
作用 本発明によれば、一方導電型ＭＯ８ＦＥＴを単結晶半導
体基板中に形成し、他方導電型ＭＯ５Ｆ！ＥＴを単結晶
半導体基板中に形成した絶縁膜によって分離された溝中
に形成した単結晶半導体膜中に形成して、夫々のソース
、ドレイン間隔を大幅に短縮するとともに０ＭＯ５−Ｌ
ＳＩのラッチアップを発生せしめなくすることが可能と
なる。
実施例 第１図に本発明の一実施例を示す。第３図と同一のもの
には同一番号を付す。ｐ型半導体単結晶Ｓｉ基板１ｏに
選択的に溝を形成する。ｎ−ＭＯＳＦＥＴの素子分離領
域となる部分は浅い溝２０、ｐ−ＭＯＳＦＥＴを形成す
る領域には深い溝２１を形成する（ａ）。５ｉ０２膜２
２を、浅い溝２゜の深さとほぼ同じ膜厚になるように全
面に形成する。深い溝２１の部分には凹部２３が形成さ
れる（ｂ）。多結晶Ｓｉ膜又は非晶質Ｓｉ膜を全面に形
成し、エッチバック法等を用いて上記凹部２３に選択的
に上記Ｓｉ膜２４を形成する（Ｃ）。Ｓｉ膜２４にレー
ザ照射法等を用いて単結晶化処理を行ない単結晶化半導
体Ｓｉ膜２５を形成する。単結晶化Ｓｉ膜２５’１ｌｉ
−ｎ型にドーピングしてＳｉ膜２６からなるｎウェルを
形成する。次に、エッチバック法等を用いて単結晶Ｓｉ
基板１０表面のＳｉｏ２膜２２全２２的にエッチする。
この工程に於いて、前述の浅い溝には５ｉｏ２膜が埋め
込まれ、かつ底面及び側面がＳｉ基板１０から５ｉｎ２
膜２２によって分離されたｎウェル単結晶Ｓｉ膜２６が
形成できる（ｄ）。通常の工程により、ゲート電極１３
とｎ−ＭＯＳＦＥＴとｐ−ＭＯＳＦＥＴのソース。
ドレイン１４ｇと１５５，１４ｄと１５ｄを形成して完
成する（６）。５ｉＯｚ膜２２の厚さは１μｍ程度ある
いはそれ以下にできるため、ｐ−ＭＯＳＦＥＴとｎ−Ｍ
ＯＳＦＥＴの間隔は１μｍ以下とすることが、平坦な構
造で実現することが可能となる。
第２図はもう１つの実施例を示すＯｐ型Ｓｉ基板１０に
同−深さの溝３ｏを形成する（ａ）０全面にＳｉＯ□膜
３１全３１深さより薄い膜厚で形成するＯｐ−ＭＯＳＦ
ＸＴｉＯ３中べき領域に選択的に多結晶Ｓｉ膜又は非晶
質Ｓｉ膜３２を形成する（ｂ）。
Ｓｉ膜３２にレーザ照射法等を用いて単結晶化処理を行
ない単結晶化Ｓｉ膜３３を形成する。次に、単結晶化Ｓ
ｉ膜３３’ｉｎ型にドーピングする。全面にＳｉＯ□膜
３４全３４深さにほぼ等しくなる迄、追加形成する（Ｃ
）。Ｓｉ基板上の５ｉ０２膜３１．３４をエッチバック
法等を用いて選択的に除去する。
この工程で、底面及び側面がＳｉ基板１０から５ｉＯｚ
膜３１によって分離されたｎウェル単結晶Ｓｉ膜３３が
形成できる（ｄ）ｏその後、通常の工程により、ゲート
電極１３とｎ−ＭＯＳＦＥＴとｐ−ＭＯＳＦＥＴのソー
ス、ドレイン１４ｇと１５８．１４＋１と１ｓａ’２形
成して完成する（ｅ）０発明の効果 本発明によれば、ｐ−ＭＯＳＦＥＴは半導体基板から絶
縁膜によって絶縁分離されているためラッチアップ現象
は発生しない。又、ｐ−ＭＯＳＦＥＴとｎ−ＭＯＳＦＥ
Ｔのソース、ドレイン間隔は従来の４〜５μｍから１μ
ｍ以下に縮少され高密度０ＭＯＳ−ＬＳＩ形成に有効で
ある。
又、たとえば、実施例の第１図（６）や第２図（６）か
らもわかるように単結晶基板と単結晶半導体膜の表面が
、はぼ平坦になっておりゲート電極等のその後のＭＯ５
製造工程に於ける微細加工が容易であり、高密度化に好
適なＬＳＩ構造金得ることができる。
【図面の簡単な説明】
第１図、第２図は本発明の一実施例における０ＭＯＳ構
造の製造方法を示す工程断面図、第３図は従来の０ＭＯ
Ｓ構造を示す断面図である。 １０・・・・・・単結晶Ｓｉ基板、２２，３１．３４・
・・・・・ＳｉＯ□膜、２５．３３・・・・・・単結晶
Ｓｉ膜０代理人の氏名　弁理士　中　尾　敏　男　ほか
１名区　　　　６　　　　　４　　　　　０＋／　　　
　　　　　　　＋７　　　　　　　　　　　＋７第２Ｈ

Claims (1)

    【特許請求の範囲】
  1. 単結晶半導体基板に選択的に溝を形成する工程と、前記
    溝の底面及び側面を絶縁膜で覆う工程と、一部の溝に単
    結晶半導体膜を形成する工程と、他の溝に絶縁膜を埋め
    込む工程と、前記単結晶半導体基板に一導電型ＭＯＳ型
    トランジスタを、前記単結晶半導体膜に他方導電型ＭＯ
    Ｓ型トランジスタを形成する工程とを有してなる半導体
    装置の製造方法。
JP62061510A 1987-03-17 1987-03-17 半導体装置の製造方法 Pending JPS63227047A (ja)

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JP62061510A Pending JPS63227047A (ja) 1987-03-17 1987-03-17 半導体装置の製造方法

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5989970A (en) * 1994-06-08 1999-11-23 Nippondenso Co., Ltd. Method for fabricating semiconductor device having thin-film resistor

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