JP6137208B2 - 半導体装置 - Google Patents

Description

本明細書で開示する技術は、半導体装置に関する。

半導体支持層と埋込み絶縁層と半導体活性層が積層した半導体基板に形成された横型の半導体装置が知られている。例えば、特許文献１は、このような半導体基板に形成された横型のバイポーラトランジスタを開示する。

通常、このような半導体基板の半導体支持層の電位は、固定電位に固定して用いられる。ところが、外部環境の変化に追随して半導体支持層の電位が変動することがある。半導体支持層の電位が変動した結果、半導体支持層と半導体活性層の電位差が十分に大きい状態になると、埋込み絶縁層と半導体活性層の界面に反転層が形成されることがある。このような反転層は、寄生バイポーラトランジスタを構成し、半導体装置の電気的特性を不安定にする。特許文献１は、このような影響を抑えるために、半導体活性層の所定深さを面的に広がる絶縁層を形成し、寄生バイポーラトランジスタが動作するのを防止する技術を提案する。

特開２００２−０９３８１６号公報

しかしながら、半導体活性層の所定深さを面的に広がる絶縁層が形成されていると、その絶縁層の熱抵抗が大きいことから、絶縁層の上側の半導体活性層で発生した熱が半導体支持層に効率的に伝熱されない。本明細書は、半導体支持層の電位変動の影響が抑えられるとともに、放熱性も向上する半導体装置を提供する。

本明細書で開示する半導体装置の一実施形態は、半導体支持層、半導体支持層の上面に接する埋込み絶縁層、埋込み絶縁層の上面に接する半導体活性層、及び、半導体活性層の所定深さの面内において、少なくとも一方向に沿って各々の間に間隔を空けて配置されている複数の誘電体を備える。複数の誘電体のうちの前記一方向の一方側の端部に配置される第１端部誘電体は、正極電極に電気的に接続するように構成されている。複数の誘電体のうちの前記一方向の他方側の端部に配置される第２端部誘電体は、負極電極に電気的に接続するように構成されている。

上記実施形態の半導体装置では、半導体活性層内に設けられている複数の誘電体が、直列接続されているキャパシタ群を構成する。このキャパシタ群では、一方の端部の第１端部誘電体が正極電極に電気的に接続しており、他方の端部の第２端部誘電体が負極電極に電気的に接続する。このため、キャパシタ群が存在する深さの半導体活性層の面内の電位は、正極電極と負極電極の間の電位が段階的に減少するように固定される。これにより、複数の誘電体の存在位置よりも上側の半導体活性層の電位は、下側の電位から分離されて安定する。例えば、半導体支持層の電位が外部環境に追随して変動しても、複数の誘電体の存在位置よりも上側の半導体活性層の電位は、その影響を実質的に受けずに安定する。さらに、上記実施形態の半導体装置では、複数の誘電体の各々が間隔を空けて配置されているので、複数の誘電体の存在位置よりも上側の半導体活性層で発生した熱は、誘電体間を介して半導体支持層に効率的に伝熱される。このように、上記実施形態の半導体装置では、半導体支持層の電位変動の影響が抑えられるとともに、放熱性も向上する。

図１は、第１実施例の半導体装置の要部断面図を模式的に示す。 図２は、図１のII-II線に対応した断面図を模式的に示す。 図３は、図１のIII-III線に対応した断面図を模式的に示す。 図４は、図１のIII-III線に対応した面内に形成される等価回路を示す。 図５は、図１のIII-III線に対応した面内の電位分布を示す。 図６は、第１実施例の半導体装置の一変形例の要部断面図を模式的に示す。 図７は、第１実施例の半導体装置の一変形例の要部断面図を模式的に示す。 図８は、第２実施例の半導体装置の要部断面図を模式的に示す。 図９は、第２実施例の半導体装置の一変形例の要部断面図を模式的に示す。

以下、図面を参照して実施例１を説明する。なお、共通する構成要素については同一符号を付し、後述する変形例及び実施例２においてその説明を省略する。

図１に示されるように、半導体装置１は、横型のＰＮＰバイポーラトランジスタである。半導体装置１は、半導体基板１０、複数の電極２２，２４，２６、複数の誘電体３２及び絶縁分離壁５２，５４を備える。

半導体基板１０は、半導体支持層１２、埋込み絶縁層１４及び半導体活性層１６を有する。半導体支持層１２の材料は、リン又はボロンの不純物を高濃度に含むシリコン単結晶である。埋込み絶縁層１４は、半導体支持層１２の上面に接しており、半導体支持層１２と半導体活性層１６を隔てている。埋込み絶縁層１４の材料は、酸化シリコンである。半導体活性層１６は、埋込み絶縁層１４の上面に接する。半導体活性層１６の材料は、リンを低濃度に含むシリコン単結晶である。このように、半導体基板１０は、半導体支持層１２、埋込み絶縁層１４及び半導体活性層１６が積層して構成されており、ＳＯＩ基板と称されるものである。

絶縁分離壁５２，５４の各々は、半導体活性層１６の上面から半導体活性層１６を貫通して埋込み絶縁層１４に達するように設けられている。絶縁分離壁５２，５４は、半導体活性層１６内に残部から分離された素子領域を画定する。この例では、絶縁分離壁５２，５４で分離された素子領域内に横型のＰＮＰバイポーラトランジスタが形成されており、素子領域外の半導体活性層１６内に他の回路素子が形成されている。半導体活性層１６は、その素子領域内に、ｐ型のコレクタ領域４１、ｐ型のコレクタディープ領域４２、ｎ型のウェル領域４３、ｎ型のベース領域４４、ｐ型のエミッタ領域４５及びｐ型のエミッタディープ領域４６を含む。

コレクタ領域４１は、半導体活性層１６の表層部の一部に設けられており、半導体活性層１６の上面に露出する。コレクタ領域４１は、半導体活性層１６の上面の一部を被覆するコレクタ電極２２にオーミック接触する。コレクタ領域４１は、イオン注入技術を利用して、半導体活性層１６の上面からボロンを高濃度に注入することで形成される。

コレクタディープ領域４２は、半導体活性層１６の厚み方向に伸びた形態を有しており、一端がコレクタ領域４１に接しており、他端が埋込み絶縁層１４に接する。コレクタディープ領域４２は、イオン注入技術を利用して、半導体活性層１６の上面からボロンを多段注入することで形成される。

ウェル領域４３は、コレクタ領域４１とエミッタ領域４５の間に配置されており、半導体活性層１６の上面に露出するとともに埋込み絶縁層１４に接する。ウェル領域４３は、半導体活性層１６に他の半導体領域を形成した残部である。

ベース領域４４は、コレクタ領域４１とエミッタ領域４５の間に配置されており、半導体活性層１６の表層部の一部に設けられており、半導体活性層１６の上面に露出する。ベース領域４４は、ウェル領域４３に囲まれており、ウェル領域４３によってコレクタ領域４１及びエミッタ領域４５から隔てられている。ベース領域４４は、半導体活性層１６の上面の一部を被覆するベース電極２４にオーミック接触する。ベース領域４４は、イオン注入技術を利用して、半導体活性層１６の上面からリンを高濃度に注入することで形成される。

エミッタ領域４５は、半導体活性層１６の表層部の一部に設けられており、半導体活性層１６の上面に露出しており、コレクタ領域４１から離れて配置されている。エミッタ領域４５は、半導体活性層１６の上面の一部を被覆するエミッタ電極２６にオーミック接触する。エミッタ領域４５は、イオン注入技術を利用して、半導体活性層１６の上面からボロンを高濃度に注入することで形成される。

エミッタディープ領域４６は、半導体活性層１６の厚み方向に伸びた形態を有しており、一端がエミッタ領域４５に接しており、他端が埋込み絶縁層１４に接する。エミッタディープ領域４６は、イオン注入技術を利用して、半導体活性層１６の上面からボロンを多段注入することで形成される。

複数の誘電体３２は、半導体活性層１６の所定深さの面内に設けられている。複数の誘電体３２の各々は、半導体活性層１６の上面に直交する方向から観測したときに、コレクタ領域４１とエミッタ領域４５を結ぶ方向（紙面左右方向であり、以下、コレクタ・エミッタ間方向という）に沿って間隔を空けて配置されている（図３参照）。この例では、複数の誘電体３２は、コレクタ・エミッタ間方向に沿って等間隔に配置されている。なお、この例では、コレクタ領域４１とベース領域４４とエミッタ領域４５がストライプ状に配置される例（図２参照）を示しているので、複数の誘電体３２もまたストライプ状に配置されている。この例に代えて、コレクタ領域４１を中心としてベース領域４４及びエミッタ領域４５が同心円状に配置される例では、複数の誘電体３２もまた同心円状に配置される。

複数の誘電体３２のうちの１つ（この例では、中央の誘電体３２Ｃ）が、埋込み絶縁層１４に接する。複数の誘電体３２のうちのコレクタ・エミッタ間方向のコレクタ側の端部に配置される誘電体３２を、他の誘電体３２から区別してコレクタ側端部誘電体３２Ａという。複数の誘電体３２のうちのコレクタ・エミッタ間方向のエミッタ側の端部に配置される誘電体３２を、他の誘電体３２から区別してエミッタ側端部誘電体３２Ｂという。

コレクタ側端部誘電体３２Ａでは、コレクタ・エミッタ間方向の外側に臨む側面３２ａが、コレクタディープ領域４２に接する。エミッタ側端部誘電体３２Ｂのコレクタ・エミッタ間方向の外側に臨む側面３２ｂが、エミッタディープ領域４６に接する。

複数の誘電体３２は、埋込み絶縁層１４と半導体活性層１６を貼り合せる前に、半導体活性層１６の下面に複数のトレンチを形成し、そのトレンチの底部に酸化シリコンを充填し、中央のトレンチについては酸化シリコンをさらに充填することで誘電体３２Ｃが形成され、中央以外のトレンチについてはシリコンをさらに充填することで誘電体３２が形成される。

複数の誘電体３２の各々は、容量を有する。このため、図４に示されるように、複数の誘電体３２は、半導体活性層１６の所定深さにおいて、コレクタ・エミッタ間方向に沿って直列に接続されたキャパシタ群を構成する。コレクタ側端部誘電体３２Ａの側面３２ａは、コレクタ領域４１及びコレクタディープ領域４２を介してコレクタ電極２２に電気的に接続する。エミッタ側端部誘電体３２Ｂの側面３２ｂは、エミッタ領域４５及びエミッタディープ領域４６を介してエミッタ電極２６に電気的に接続する。

図５に、複数の誘電体３２が設けられている半導体活性層１６の所定深さの電位分布を示す。横軸は、コレクタディープ領域４２からエミッタディープ領域４６までの距離を示す。コレクタ側端部誘電体３２Ａの側面３２ａの電位は、コレクタ電極２２の高電位に固定される。エミッタ側端部誘電体３２Ｂの側面３２ｂの電位は、エミッタ電極２６の低電位に固定される。複数の誘電体３２が設けられている半導体活性層１６の所定深さの電位は、複数の誘電体３２の容量に基づいて、コレクタ側からエミッタ側に向けて誘電体３２毎に段階的に減少するようにコレクタ・エミッタ間電圧が分圧して固定される。

このように、複数の誘電体３２が設けられている半導体活性層１６の所定深さの電位は、コレクタ電位とエミッタ電位の間の電位に固定される。このため、複数の誘電体３２の存在位置よりも上側の半導体活性層１６の電位は、下側の電位から分離され、コレクタ電位とエミッタ電位の間の電位で安定する。

半導体装置１では、半導体支持層１２の電位が接地電位に固定して用いられる。しかしながら、半導体支持層１２の電位は、外部環境に追随して変動することがある。半導体装置１では、半導体支持層１２の電位が外部環境に追随して変動しても、複数の誘電体３２が設けられている所定深さよりも上側の半導体活性層１６の電位は、その影響を受けずに、コレクタ電位とエミッタ電位の間の電位で安定することができる。このため、横型のＰＮＰバイポーラトランジスタである半導体装置１は、半導体支持層１２の電位の影響を受けずに、安定した動作をすることができる。

さらに、半導体装置１では、複数の誘電体３２の各々が間隔を空けて配置されている。例えば、半導体活性層１６の材料であるシリコンの熱伝導率は約１６３[Ｗ／ｍ・ｋ]であり、誘電体３２の材料である酸化シリコンの熱伝導率は約１．３[Ｗ／ｍ・ｋ]である。背景技術で説明したように、半導体活性層１６を上下に分断するように酸化シリコン層が設けられていると、その酸化シリコン層の熱抵抗が大きいことから、酸化シリコン層よりも上側の半導体活性層で発生した熱が半導体支持層に効率的に伝熱されない。一方、半導体装置１では、複数の誘電体３２が設けられている所定深さよりも上側の半導体活性層１６で発生した熱は、誘電体３２間を介して半導体支持層１２に効率的に伝熱される。このように、半導体装置１は、複数の誘電体３２が設けられていても、高い放熱性を有することができる。

なお、半導体支持層１２の電位が外部環境に追随して変動した結果、埋込み絶縁層１４と半導体活性層１６の界面の電位が、半導体支持層１２の電位よりも十分に高くなると、その界面にｐ型の反転層が形成されることがある。半導体装置１では、コレクタディープ領域４２とエミッタディープ領域４６が埋込み絶縁層１４に接するように深い位置にも形成されているので、この反転層を介してコレクタ・エミッタ間にリーク電流が流れることが懸念される。しかしながら、半導体装置１では、複数の誘電体３２の１つの誘電体３２Ｃが埋込み絶縁層１４に接するように形成されており、その埋込み絶縁層１４が埋込み絶縁層１４と半導体活性層１６の界面に形成される反転層をコレクタ・エミッタ間において遮断する。このため、半導体装置１では、埋込み絶縁層１４と半導体活性層１６の界面に反転層が形成される場合でも、コレクタ・エミッタ間にリーク電流が流れることが防止されている。

なお、コレクタ・エミッタ間のリーク電流を確実に防止するためには、図６に示されるように、全ての誘電体３２が埋込み絶縁層１４に接するように形成されているのが望ましい。複数の誘電体３２は、埋込み絶縁層１４と半導体活性層１６を貼り合せる前に、半導体活性層１６の下面に複数のトレンチを形成し、そのトレンチ内に酸化シリコンを充填することで形成される。例えば、複数の誘電体３２のうちのいくつかの誘電体３２において、酸化シリコンの埋込みが十分でないとしても、少なくとも１つの誘電体３２の酸化シリコンの埋込みさえ良好であれば、その誘電体が反転層を遮断することができる。このように、図６に示す例は、製造ばらつきによって反転層の遮断ができなくなる事態を低減可能な構造であり、歩留まりの向上に寄与することができる。

また、図７に示されるように、コレクタディープ領域４２に代えて半導体活性層１６の厚み方向に沿って各々の間に間隔を空けて配置されている複数のコレクタ誘電体３４を形成し、エミッタディープ領域４６に代えて半導体活性層１６の厚み方向に沿って各々の間に間隔を空けて配置されている複数のエミッタ誘電体３６を形成してもよい。複数のコレクタ誘電体３４は、半導体活性層１６の厚み方向に沿って直列に接続されたキャパシタ群を構成する。これにより、コレクタ側端部誘電体３２Ａの側面３２ａは、複数のコレクタ誘電体３４のキャパシタ群の容量結合を介してコレクタ電極２２に電気的に接続することができる。一方、複数のエミッタ誘電体３６も、半導体活性層１６の厚み方向に沿って直列に接続されたキャパシタ群を構成する。これにより、エミッタ側端部誘電体３２Ｂの側面３２ｂは、複数のエミッタ誘電体３６のキャパシタ群の容量結合を介してエミッタ電極２６に電気的に接続することができる。

図８に示されるように、半導体装置２では、コレクタ側に配置されているコレクタ絶縁分離壁５２が一対の絶縁分離壁５２ａ，５２ｂで構成されており、エミッタ側に配置されているエミッタ絶縁分離壁５４が一対の絶縁分離壁５４ａ，５４ｂで構成されていることを特徴とする。

コレクタ絶縁分離壁５２は、コレクタ・エミッタ間方向において、コレクタ側端部誘電体３２Ａよりも外側に配置されている。コレクタ絶縁分離壁５２の一対の絶縁分離壁５２ａ，５２ｂの間には、コレクタ接続部５６が埋設して設けられている。エミッタ絶縁分離壁５４は、コレクタ・エミッタ間方向において、エミッタ側端部誘電体３２Ｂよりも外側に配置されている。エミッタ絶縁分離壁５４一対の絶縁分離壁５４ａ，５４ｂの間には、エミッタ接続部５８が埋設して設けられている。

コレクタ接続部５６の材料は、不純物を高濃度に含むポリシリコンである。コレクタ接続部５６は、半導体活性層１６の上面に露出しており、コレクタ電極２２に接する。この例では、一対の絶縁分離壁５２ａ，５２ｂのうちの内側の絶縁分離壁５２ａが、キャパシタを構成する誘電体として機能する。これにより、コレクタ側端部誘電体３２Ａの側面３２ａは、絶縁分離壁５２ａで構成されるキャパシタ及びコレクタ接続部５６を介してコレクタ電極２２に電気的に接続することができる。

エミッタ接続部５８の材料は、不純物を高濃度に含むポリシリコンである。エミッタ接続部５８は、半導体活性層１６の上面に露出しており、エミッタ電極２６に接する。この例では、一対の絶縁分離壁５４ａ，５４ｂのうちの内側の絶縁分離壁５４ａが、キャパシタを構成する誘電体として機能する。これにより、エミッタ側端部誘電体３２Ｂの側面３２ｂは、絶縁分離壁５４ａで構成されるキャパシタ及びエミッタ接続部５８を介してエミッタ電極２６に電気的に接続することができる。

図８に示す例は、半導体活性層１６の層厚が厚い場合でも、製造が容易という特徴を有する。例えば、図１に示す例では、コレクタディープ領域４２及びエミッタディープ領域４６は、不純物を多段注入して形成される。半導体活性層１６の層厚が厚い場合、深い位置に不純物を高濃度に注入することが難しく、この結果、コレクタディープ領域４２及びエミッタディープ領域４６を形成することが困難なときがある。一方、図８に示す例では、絶縁分離壁５２，５４及び接続部５６，５８は、半導体活性層１６を貫通するトレンチを形成した後に、そのトレンチの内壁に絶縁分離壁５２，５４を被膜するとともにポリシリコンを埋め込むことで形成される。半導体活性層１６の層厚が厚くても、接続部５６，５８を深い位置に形成することができる。これにより、半導体装置２では、半導体活性層１６の層厚が厚くても、コレクタ側端部誘電体３２Ａの側面３２ａとコレクタ電極２２の電気的な接続が良好なものとなる。同様に、半導体装置２では、半導体活性層１６の層厚が厚くても、エミッタ側端部誘電体３２Ｂの側面３２ｂとエミッタ電極２６の電気的な接続を良好なものとなる。

なお、図９に示されるように、ポリシリコンの接続部５６，５８に代えて、一対の絶縁分離壁５２，５４の間にｎ型の半導体の接続部１５６，１５８を形成してもよい。コレクタ接続部１５６は、コンタクト部１５６ａとディープ部１５６ｂを有する。コンタクト部１５６ａは、半導体活性層１６の上面に露出するとともにリンを高濃度に含む。コンタクト部１５６ａは、コレクタ電極２２にオーミック接触する。コンタクト部１５６ａは、イオン注入技術を利用して、半導体活性層１６の上面からリンを高濃度に注入することで形成される。ディープ部１５６ｂは、ウェル領域４３の一部である。即ち、ディープ部１５６ｂは、ウェル領域４３に重複する範囲に一対の絶縁分離壁５２ａ，５２ｂを形成することで、その一対の絶縁分離壁５２ａ，５２ｂに挟まれる範囲に形成される。エミッタ接続部１５８も、コンタクト部１５８ａとディープ部１５８ｂを有する。コンタクト部１５８ａは、半導体活性層１６の上面に露出するとともにリンを高濃度に含む。コンタクト部１５８ａは、エミッタ電極２６にオーミック接触する。コンタクト部１５８ａは、イオン注入技術を利用して、半導体活性層１６の上面からリンを高濃度に注入することで形成される。ディープ部１５８ｂは、ウェル領域４３の一部である。即ち、ディープ部１５８ｂは、ウェル領域４３に重複する範囲に一対の絶縁分離壁５４ａ，５４ｂを形成することで、その一対の絶縁分離壁５４ａ，５４ｂに挟まれる範囲に形成される。

図９に示す半導体装置２でも、ディープ部１５６ｂを深い位置まで形成することができるので、半導体活性層１６の層厚が厚くても、コレクタ側端部誘電体３２Ａの側面３２ａとコレクタ電極２２の電気的な接続が良好なものとなる。同様に、半導体装置２では、ディープ部１５８ｂを深い位置まで形成することができるので、半導体活性層１６の層厚が厚くても、エミッタ側端部誘電体３２Ｂの側面３２ｂとエミッタ電極２６の電気的な接続を良好なものとなる。

以下、本明細書で開示する技術の特徴を整理する。なお、以下に記す事項は、各々単独で技術的な有用性を有している。

本明細書で開示する半導体装置の一実施形態は、半導体支持層、半導体支持層の上面に接する埋込み絶縁層、埋込み絶縁層の上面に接する半導体活性層、及び、半導体活性層の所定深さにおいて、少なくとも一方向に沿って各々の間に間隔を空けて配置されている複数の誘電体を備える。半導体装置の種類は、特に限定されない。典型的には、半導体装置は、半導体活性層内を横方向に電流が流れるように構成されており、その一例としてバイポーラトランジスタ、ダイオード、ＭＯＳＦＥＴ又はＩＧＢＴが例示される。複数の誘電体のうちの前記一方向の一方側の端部に配置される第１端部誘電体は、正極電極に電気的に接続するように構成されている。複数の誘電体のうちの前記一方向の他方側の端部に配置される第２端部誘電体は、負極電極に電気的に接続するように構成されている。正極電極の電位は、負極電極の電位よりも高い。第１端部誘電体が正極電極に電気的に接続する態様は、特に限定されるものではない。例えば、第１端部誘電体の前記一方向の外側に臨む側面の電位が正極電極と同電位となる態様であってもよく、第１端部誘電体の前記一方向の外側に臨む側面の電位が正極電極の電位から一定の電位だけ低くなる態様であってもよい。第２端部誘電体が負極電極に電気的に接続する態様も、特に限定されるものではない。例えば、第２端部誘電体の前記一方向の外側に臨む側面の電位が負極電極と同電位となる態様であってもよく、第２端部誘電体の前記一方向の外側に臨む側面の電位が負極電極の電位から一定の電位だけ高くなる態様であってもよい。いずれの態様であっても、第１端部誘電体と第２端部誘電体の間の電位差が固定であるのが望ましい。

複数の誘電体のうちの少なくとも１つが、埋込み絶縁層に接するのが望ましい。この態様によると、埋込み絶縁層と半導体活性層の界面に反転層が形成されるような場合でも、埋込み絶縁層に接する誘電体が、その反転層を介してリーク電流が流れるのを防止することができる。

本明細書で開示する半導体装置の一実施形態はさらに、一対の第１絶縁分離壁、第１接続部、一対の第２絶縁分離壁及び第２接続部を備えていてもよい。一対の第１絶縁分離壁は、半導体活性層の上面から半導体活性層を貫通して埋込み絶縁層に達しており、第１端部誘電体よりも前記一方向の外側に配置されている。第１接続部は、前記一対の第１絶縁分離壁の間に埋設されており、正極電極に接する。第１接続部は、不純物を含むポリシリコン、不純物を含む半導体、金属、又は、これらの組合せであってもよい。一対の第２絶縁分離壁は、半導体活性層の上面から半導体活性層を貫通して埋込み絶縁層に達しており、第２端部誘電体よりも前記一方向の外側に配置されている。第２接続部は、一対の第２絶縁分離壁の間に埋設されており、負極電極に接する。第２接続部は、不純物を含むポリシリコン、不純物を含む半導体、金属、又は、これらの組合せであってもよい。一対の第１絶縁分離壁及び一対の第２絶縁分離壁は、半導体活性層内に残部から絶縁分離された素子領域を画定するために形成されていてもよい。

上記の分離壁及び接続部に代えて、本明細書で開示する半導体装置の一実施形態はさらに、複数の正極用誘電体及び複数の負極用誘電体を備えていてもよい。複数の正極用誘電体は、半導体活性層の厚み方向に沿って各々の間に間隔を空けて配置されている。複数の負極用誘電体は、半導体活性層の厚み方向に沿って各々の間に間隔を空けて配置されている。第１端部誘電体は、複数の正極用誘電体を介して正極電極に電気的に接続する。第２端部誘電体は、複数の負極用誘電体を介して負極電極に電気的に接続する。

本明細書で開示する半導体装置の一実施形態では、複数の誘電体がストライプ状に配置されていてもよい。

本明細書で開示する半導体装置の一実施形態では、半導体活性層は、第１導電型の第１半導体領域、第１導電型の第２半導体領域、第２導電型の第３半導体領域及び第２導電型の第４半導体領域を有していてもよい。第１半導体領域は、半導体活性層の上面に露出しており、正極電極に接する。第２半導体領域は、半導体活性層の上面に露出しており、第１半導体領域から離れて配置されており、負極電極に接する。第３半導体領域は、第１半導体領域と第２半導体領域の間に配置されている。第４半導体領域は、半導体活性層の上面に露出しており、第３半導体領域に囲まれており、第３半導体領域の不純物濃度よりも濃い不純物濃度であり、ベース電極に接する。この態様の半導体装置は、横型のバイポーラトランジスタである。

以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。

１０：半導体基板
１２：半導体支持層
１４：埋込み絶縁層
１６：半導体活性層
２２：コレクタ電極
２４：ベース電極
２６：エミッタ電極
３２：誘電体
３２Ａ：コレクタ側端部誘電体
３２Ｂ：エミッタ側端部誘電体
４１：コレクタ領域
４２：コレクタディープ領域
４３：ウェル領域
４４：ベース領域
４５：エミッタ領域
４６：エミッタディープ領域
５２，５４：絶縁分離壁

Claims (7)

1. 半導体支持層と、
   前記半導体支持層の上面に接する埋込み絶縁層と、
   前記埋込み絶縁層の上面に接する半導体活性層と、
   前記半導体活性層の所定深さにおいて、少なくとも一方向に沿って各々の間に間隔を空けて配置されている複数の誘電体と、を備え、
   前記複数の誘電体のうちの前記一方向の一方側の端部に配置される第１端部誘電体が、正極電極に電気的に接続するように構成されており、
   前記複数の誘電体のうちの前記一方向の他方側の端部に配置される第２端部誘電体が、負極電極に電気的に接続するように構成されている、半導体装置。
2. 前記複数の誘電体のうちの少なくとも１つが、前記埋込み絶縁層に接する、請求項１に記載の半導体装置。
3. 前記半導体活性層の上面から前記半導体活性層を貫通して前記埋込み絶縁層に達しており、前記第１端部誘電体よりも前記一方向の外側に配置されている一対の第１絶縁分離壁と、
   前記一対の第１絶縁分離壁の間に埋設されており、前記正極電極に接する第１接続部と、
   前記半導体活性層の上面から前記半導体活性層を貫通して前記埋込み絶縁層に達しており、前記第２端部誘電体よりも前記一方向の外側に配置されている一対の第２絶縁分離壁と、
   前記一対の第２絶縁分離壁の間に埋設されており、前記負極電極に接する第２接続部と、をさらに備える、請求項１又は２に記載の半導体装置。
4. 前記第１接続部は、不純物を含むポリシリコン、不純物を含む半導体、金属、又は、これらの組合せであり、
   前記第２接続部は、不純物を含むポリシリコン、不純物を含む半導体、金属、又は、これらの組合せである、請求項３に記載の半導体装置。
5. 前記半導体活性層の厚み方向に沿って各々の間に間隔を空けて配置されている複数の正極用誘電体と、
   前記半導体活性層の厚み方向に沿って各々の間に間隔を空けて配置されている複数の負極用誘電体と、をさらに備え、
   前記第１端部誘電体は、前記複数の正極用誘電体を介して前記正極電極に電気的に接続し、
   前記第２端部誘電体は、前記複数の負極用誘電体を介して前記負極電極に電気的に接続する、請求項１又は２に記載の半導体装置。
6. 前記複数の誘電体は、ストライプ状に配置されている、請求項１〜５のいずれか一項に記載の半導体装置。
7. 前記半導体活性層は、
   前記半導体活性層の上面に露出しており、前記正極電極に接する第１導電型の第１半導体領域と、
   前記半導体活性層の上面に露出しており、前記第１半導体領域から離れて配置されており、前記負極電極に接する第１導電型の第２半導体領域と、
   前記第１半導体領域と前記第２半導体領域の間に配置されている第２導電型の第３半導体領域と、
   前記半導体活性層の上面に露出しており、前記第３半導体領域に囲まれており、前記第３半導体領域の不純物濃度よりも濃い不純物濃度であり、ベース電極に接する第２導電型の第４半導体領域と、を有しており、
   前記ベース電極は、前記半導体活性層の上面の一部を被覆して設けられており、前記第４半導体領域が前記半導体活性層の上面に露出する部分で前記第４半導体領域に接しており、前記正極電極及び前記負極電極から離れて設けられている、請求項１〜６のいずれか一項に記載の半導体装置。

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