TW495907B - Semiconductor device with STI sidewall implant - Google Patents

Description

495907 A7 B7 五、發明説明（1 ) 發明背景 槽溝隔絕（trench isolation)技術已被用在半導體工業中來 降低電路構形（topography)，並較佳地隔絕相鄰的半導體裝 置。典型的形成淺槽隔絕（STI)之製程，係在一淺槽表面上 形成一熱氧化膜。然後以一介電材料（例如氧化物）填充該 槽。典型地，係以一高密度電漿製程，來沉積用以填槽而 形成隔絕的氧化物。高密度電漿製程沿槽的側壁邊緣會產 生電荷陷補（charge trapping);進而提高PM0SFET裝置的熱 載子敏感度。增強的熱載子敏感度係由於電子在熱載子應 力期間注入STF邊緣所提高的陷補效率所致；其能活化一 寄生的邊緣寄生PM0SFET裝置。因此，有必要降低STI製程 在PMOSFETs中所引發的熱載子敏感度。 另外，在STI中有時會在熱氧化膜上形成一氮化物襯底 (liner)。氮化物襯底已顯示乃一高度有效的氧擴散障壁。 因此，可形成氮化物襯底，以避免儲存槽溝襯圈（collar)區 域的矽側壁有氧化作用。甚且，氮化物襯底避免在裝置活 性區面的位錯（dislocation)。 然而，使用氮化物襯底會引起某些問題。氮化物襯底已 經濟部中央標準局員工消費合作社印製 (請先閲讀背面之注意事項再填寫本頁) 顯示乃電荷陷補之一來源，電荷陷補在支持電路中導致難 以接受的結漏（junction leakage)水準。電荷陷補爲電子注入 氮化物襯底的結果。電荷陷補在氮化物襯底中發生，主要 係由於製程所引發的電漿充電。 氮化物襯底的存在以及其所增進的電荷陷補，增強了埋 入的通道PMOSFETs之熱載子敏感度。對於其他型態的裝置 -4- 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐^ 495907 A7 B7 經濟部中央標準局員工消費合作社印製 、發明説明（2) 已有终多處理電荷陷補的方法被提出。大多數方法處理 該問題，係以減少氮化物襯底中所陷補的電荷來改良隔絕 。例如，美國專利5,747,866號（屬Ho等人所有）説明了一種 艮制私荷陷補的結構。Ho等人説明了一種晶狀RTN氮化物 襯底，其係在1050X：以上沈積，以降低陷補中心的密度。 然而，尚未有滿人意的解決方案提出，來改良熱載子可靠 度。 ^ 因此，需要一種半導體裝置及製程，來處理已知製程所 關聯的電荷陷補及退化的熱載子可靠度之議題。 曼里魅述 提出一種半導體裝置及其製造方法。在一半導體基材中 形成一槽溝。較佳地，係在該槽溝表面上形成一薄氧化物 觀底。形成氧化物襯底後，對該半導體基材之第一區做罩 幕，而留下曝露的第二區。在第一區中應形成11型裝置， 而在第二區中應形成P型裝置型離子則被佈植入第二區 中槽溝之側壁。剝卸該罩幕，且可以習知方式形成該半導體 裝置。η型離子宜僅佈植入PMOSFETs之形成所在的側壁。 員式説明 現將於以下説明書篇幅中，聯合附圖，進一步説明本發 明，其中： 圖1A爲一半導體晶圓之一截面圖，其解釋依據本發明之 一實施例； 圖1B顯示圖1A之晶圓，其中有若干槽溝形成； 圖1C顯示圖1B之晶圓’在該等槽溝中有一氧化物襯底形 -5- 本紙張尺度適用中國國家標準（CNS ) A4規格（2丨〇><297公釐） (請先閱讀背面之注意事項再填寫本頁) 衣· 訂 495907 A7 _B7___ 五、發明説明（3 ) 成； 圖1D顯示圖1C之晶圓，在其NMOSFET區域上有一罩幕； 圖1E闡示入於圖1D之晶圓的離子佈植； 圖1F闡示圖1E之晶圓，在其槽溝中有一氮化物襯底形成； 圖1G顯示圖1C之晶圓，其槽溝部份地填充一介電質； 圖2顯示依據本發明一實施例而形成的半導體裝置之一 截面圖；以及 圖3顯示依據本發明一實施例而形成的半導體裝置之一 頂視圖。 發明詳細説明 本發明提供一種形成具改良的熱載子可靠度之半導體裝 置的方法。將離子佈植入槽溝的側壁。所佈植的離子形成 一掺雜層，該摻雜層防止電子注入槽溝。本發明能用於形 成NMOSFETs及PMOSFETs的任何場合，例如任何CMOS的應 用。在此等實例中，係在爲改良熱載子可靠度而形成 PMOSFETs的區面，將離子佈植入其中的SIl側壁。 本發明以實用於DRAM陣列NM0SFET較佳，下文中將有 所説明。然而如上所提，本發明也可用於許多其他半導體 經濟部中央標準局員工消費合作社印製 (請先閲讀背面之注意事項再填寫本頁)

裝置之形成的有關方面。典型地，一 DRAM陣列NMOSFET 包括在一 p陷阱（p-well)中所形成的NMOSFET陣列裝置，以 及在支持區域中所形成的NMOSFET及PM0SFET支持裝置。 NMOSFETs及PMOSFETs通常在同一半導體基材上的陣列及 支持區域中形成。STI係用以隔絕半導體基材的各種陣列區 域及支持區域，以及其上所形成的半導體裝置。如上述， -6 - 本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐） 495907 A7 B7 五、發明説明（4 ) STI通常包含一在槽溝中所形成的氮化物襯底，以及一填充 槽溝之高密度電漿氧化物。在熱載子應力期間，電子注入 槽溝側壁會退化DRAM中用做爲支持電路之PMOSFETs。 本發明將η型掺雜劑佈植入PM0SFET活性區面（AA)之側 壁，藉以減少或防止此熱載子可靠度退化。已觀察到，此 側壁佈植改良了熱載子可靠度。該側壁佈植之形成，易被 併入現行用以形成DRAM陣列的製程。在典型的D RAM製 程中，係將半導體基材區分成陣列區域及支持區域。將半 導體基材蝕刻出槽溝。然後可在槽溝中形成一 AA氧化物。 在AA側壁中也形成一掺雜層，該摻雜層宜由η型掺雜劑佈 植而形成。 在ΑΑ側壁中將形成NMOSFETs處，若形成η型層，則會使 NMOSFET陣歹|J失效。因此，在A Α侧壁中NMOSFETs形成處 ，應避免離子佈植。η型層宜僅佈植入支持區域中所形成 的埋入的通道PMOSFETs的ΑΑ侧壁。 經濟部中央標準局員工消費合作社印製 (請先閲讀背面之注意事項再填寫本頁) 如此，在形成AA氧化物後，應對半體基材的陣列區域做 罩幕，而留下曝露的支持區域。然後可將η型離子佈植入 支持區域中的ΑΑ侧壁，而同時保護陣列區域。佈植的η型 離子之摻雜濃度將依η陷阱（n-well)的摻雜濃度以及正形成 的究覔是表面通道或是埋入的通道而定。佈植劑量應高於 η陷阱中足致任何效果的掺雜濃度，且所延伸應較任何埋 入的通道深度更深入基材。如果正在形成一表面通道裝置 ，則佈植深度應不要緊。該離子佈植在半體基材的支持區 域内的STI側壁中，形成一 η型層。然後將陣列區域之上的 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X 297公釐） 495907 A7 B7 五、發明説明（5 ) 罩幕剝卸，且可以習知方式來形成半導體裝置。如上所提 ，η型離子宜僅佈植入PMOSFET AA側壁。該η型層減少熱 載子所引發的電子注入槽溝側壁，如此改良了熱載子可靠 度。 現在到1A-1F，將説明依據本發明一實施例之方法。提 供一半導基材11。正常地，係在基材11上形成襯蟄（pad)氧 化物膜12，約3奈米至8奈米厚。然後通常在襯墊氧物膜12 頂部上形成一襯墊氮化物膜13，約100奈米至250奈米，而 產生圖1 A所示之結構。其次，藉已知的蝕刻製程，選擇 性地蚀刻襯墊氮化物膜1 3、襯墊氧化物膜12及基材11。從 而形成槽溝14，如圖1B所示。槽溝14有側壁16及底部17。 在形成DRAM時，半導體基材11通常係區分成複數個陣列 和NMOSFET區域20及複數個PMOSFET支持區域22。槽溝14 之安排經部份地決定，以致此等區域20、22彼此隔絕。於 是，槽溝14其中之一將陣列和NMOSFET區域20從支持 PMOSFET區域22分離，如圖1B所示。另夕卜，槽溝14界定其 間的裝置活性區域（element active regions)，在該處可形成半 導體裝置，如下述。以上製程係人所周知，而能用熟習項 經濟部中央標準局員工消費合作社印製 (請先閱讀背面之注意事項再填寫本頁) 技藝者所知的習用技術來達成。 如圖1C所示，在槽溝14表面上，可以習知方式形成一氧 化物襯底15。典型地，係提供氧化物襯底15以鈍化基材11 表面，其通常薄於10奈米。較佳地，係僅在槽溝14内部表 面上形成氧化物襯底15，亦即在側壁16及底部17。氧化物 襯底15在此處也用做爲犧牲氧化物，供離子佈植入STI側壁 -8 - 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 經濟部中央標準局員工消費合作社印製 495907 A7 _______B7 五、發明説明（6 ) 16之用。 其次，實行入於STI側壁的離子佈植。該離子佈植應僅 在PMOSFET支持區域22内的槽溝中進行。據此，在半導體 基材11之上可形成罩幕24,如圖1D所示。較佳地，係在陣 列區域20以及半導體基材11中將形成NM〇SFETs所在的任何 其他4伤之上，形成罩幕層24。基材1〗之支持區域22不應 爲罩幕24所覆蓋，而係曝露。罩幕以可爲一層抗蚀劑，例 如氮化鎢。然後，將n型離子佈植入半導體基材n的曝露 表面。如圖1E所示，η型離子係佈植入槽溝14之側壁16及 底碍17。爲有最大效果，佈植的離子濃度應在STI側壁16中 最高。佈植入槽溝14之底部17的離子數量則無甚緊要。於 是’戎離子佈植應爲有角度的佈植，以引導離子進入側壁 16。在此脈絡中，較佳者係做3〇度角的離子佈植，而在能 量30千電子伏特且劑量約扣5 X 1〇12/平方公分之下。此佈 植义結果，係在基材n中形成一 n型層26。離子佈植後， 可剥卸罩幕24而曝露陣列區域20。 如上所纣論的，在STI結構中，可於dram製程中使用一 氮化物襯底。在一較佳實施例中，係於離子佈植後形成一 氮化物襯底28。氮化物襯底28可在氧化物襯底15上形成。 較佳地，氮化物襯底28係7〇〇。-8〇(rc下以lpCvd所形成的 非晶層。LPCVD製程乃熟習此項技藝者所周知的。另外， 氮化物襯底28既可形成於槽溝14内部，也可於襯墊氮化物 層13上’如圖1F所示。如果提供氮化物襯底，則應在槽溝 14中將形成氮化物襯底所在的所有區面中，形成n型層26。 -9- 本紙張尺度適標準（CNS) Α4^格（21GX297公瘦- (請先閲讀背面之注意事項再填寫本頁)

、1T A7

在另一實施例中，可在n型離子佈植入侧壁之前， 以 (請先閱讀背面之注意事項再填寫本頁) 介電質部份地填充槽溝14。在上述製程中，係在形成氧化 物襯底15後，部份地填充槽溝14。圖m闡示圖冗之支持區 域22,而其槽溝則經氧化物31部份地填充。然後，係以抗 蚀劑24對陣列區域2G做罩幕，而進行離子佈植。氧化㈣ 部份地填充槽溝14,而防止離子佈植入槽溝14之底部17。 側壁16之頂部18則維持曝露而摻雜以n型雜質。因此，僅 在側土之頂硝佈植了離子。在側壁經佈植後，將STI完全填 充。 然後可以已知方式，完成DRAM之形成。例如圖2所示， 係以氧化物31填充槽溝14，以形成隔絕。在隔絕之間的 區面内的半導體基材上，界定了裝置活性區域。在基材11 的裝置活性區面内，形成源/汲極區域34a、b ;而在閘極 氧化物32上’形成閘極導體33，產生圖2所示的M0SFEt。 圖3爲依據本發明一實施例而形成之一半導體的頂視圖 。源/没極區域34a、b與閘極導體33橫錯。如同STI區域31 包圍電晶體以做隔絕之用，n型層26宜形成於源/汲極區域 34a、b周圍，如圖3所示。 經濟部中央標準局員工消費合作社印製 於是’提供了 一種具改良的熱載子可靠度之裝置，以及 形成該裝置之方法。以n型摻雜劑佈植入PM〇SFET AA側壁 。該側壁佈植改良了埋入的通道PMOSFETs的熱載子可靠度 ，即使有氮化物襯底存在。如上述，本發明並不限用以形 成DRAM陣列。凡在形成NMOSFET及PMOSFET裝置時，本 發明皆可使用。較佳地，係以一區塊罩幕來保護 -10 - 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） nyjyv/ A7 B7 發明説明（8 mi刪Ts;對PM咖STI_，則將』離子佈植入 其内。 前面説明闡示並今明Ύ α n 、 了本t明。另外，所批露的僅顯示 而故明本發明之較伟音说彳^ . 、 '’惟應了解（如前所提），本發 明能用於各種其他的組合各 ^ 仏正及裱境，且能在本發明概 念之範園（如本文所表述）内有 ^ J ’尸々改變及修正，而與以上所 傳4又的及/或相關技藝之技 、A W、彳、^ 孜$ ^知識相稱。上文所述之實 她例進一步是要解釋實作本 土 的已知最佳模4，而使熟 白此項技藝者能以此等或並他會 用W、一 他實她例以及本發明之特定應 用或用途所需之各種修正，來利 並非要限制本發明於本文所述的 J °據此，本説明 (請先閱讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作社印製 -11 本紙張尺度適用中國國家標準（CNS ) A4規格（210 X297公釐） —---------

Claims (1)

1. 奶y〇7 A8 B8 C8

   六、申請專利範圍 1 一種形成一半導體裝置之方法，其包含： 在一半導體基材中形成槽溝； 在该半導體基材中將形成N型金屬氧化物半導體場效 電晶體（NMOSFETs)所在的區面之上，形成一罩幕； 將η型摻雜劑佈植入該等槽溝中將形成p型金屬氧化 物半導體場效電晶體（PMOSFETs)所在的側壁；以及 以一介電質填充該等槽溝，而形成隔絕。 2 ·如申請專利範圍第1項之方法，其進一步包含：在佈植 步驟之前，以該介電質部份地填充該等槽溝，而留下 曝露的側壁頂部，由此則該等η型摻雜劑僅佈植入該等 側壁頂部。 3，如申請專利範圍第1項之方法，其中該佈植係以3〇度角 對該基材而做。 4 · 一種做出一半導體結構之方法，其包含： 於一半導體基材之一陣列區域及一支持區域中蝕刻出 槽溝； 在該槽溝中形成一氧化物襯底； 將η型摻雜劑離子至少佈植入該支持區域之側壁，而 非該陣列區域； 在該陣列區域中形成NMOSFETs，且在該支持區域中 形成 PMOSFETs。 5 ·如申請專利範園第4項之方法，其中係對該陣列區域做 罩幕’藉而控制捧雜劑在該支持區域中之佈植。 -12- 本紙張尺度適用中@國家標準（CNS)A4規格（210 X 297公釐) "" ------- (請先閱讀背面之注意事項再填寫本頁) --------訂---------線- 經濟部智慧財產局員工消費合作社印製 495907 經濟部智慧財產局員工消費合作社印製 A8 B8 C8 D8 六、申請專利範圍 6 .如申請專利範圍第4項之方法，其進^步包含：沉積該 氧化物做填充之前，在該槽溝中形成，氮化物襯底。 7 _如申請專利範圍第4項之方法，其中該η型摻雜劑以約4 X 1012/平方公分之掺雜濃度而佈植。 8 .如申請專利範圍第4項之方法，其中該η型摻雜劑也佈 植入該等槽溝之底部。 9 .如申請專利範圍第4項之方法，其進^步包含：在佈植 步驟之前，以一介電質部份地填充該槽溝，而留下曝 露的側壁頂部。 10·如申請專利範圍第4項之方法，其中該離子佈植係以一 角度對該基材而佈植。 11·如申請專利範圍第1〇項之方法，其中該角度爲約3〇度。 I2· —種做出一半導體結構之方法，其包含： 將一半導體基材分成陣列區域及支持區域； 在該基材中形成槽溝； 鈍化該等槽溝中所曝露之基材； 至少在該支持區域内之槽溝中側壁，形成η型雜質層 ;以及 填充槽溝，以形成隔絕。 13·如申請專利範園第12項之方法，其中該等隔絕之間界 • 定了裝置活性區面。 14·如申請專利範圍第13項之方法，其進一步包含：在該 支持區域内之活性區面中形成PMOSFETs。 ---- -13- 本、，、氏張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） ---I----- 丨^!!^ -----1訂—i! |線 (請先閱讀背面之注意事項再填寫本頁) 495907 經濟部智慧財產局員工消費合作社印製 Α8 Β8 C8 D8 六、申請專利範圍 15.如申請專利範圍第12項之方&，其進一步包含：填充 該等槽溝之前，在槽溝中形成一氮化物襯底。、 16_如申請專利範圍第12項之方法，其中該鈍化步驟包含 :在該基材上形成一氧化物襯底。 17.如申請專利範圍第15項之方法，其中該氮化物襯底係 在該氧化物襯底上形成。 18·如申請專利範園第12項之方法，其中該n型雜質層也在 該等槽溝之底部形成。 19.如申請專利範圍第12項之方法，其進一步包含： 在該陣列區域之上形成一抗蝕層，先於形成該η型雜 質層；以及 形成居η型雜質層後’剝卸該抗姓層。 20·如申請專利範圍第12項之方法，其中係以氧化物填充 該等槽溝。 21·如申請專利範圍第12項之方法，其中該η型雜質層僅在 該等侧壁之頂部形成。 22·如申請專利範圍第12項之方法，其中該形成步驟包含 ••實行一有角度之離子佈植。 23. 如申請專利範圍第22項之方法，其進一步包含··實行 該有角度之離子佈植之前，以一介電質部份地填充該 . 槽溝’而留下曝露的側壁頂部。 24. 如申請專利範圍第23項之方法，其中該有角度之佈植 對該基材成約30度之角度。 -14- ^紙張尺度適用中國國家標準(CNS)A4規格（210 χ 297公爱） ' '' 1丨！丨丨—丨丨丨— _ 訂---------線 (請先閱讀背面之注意事項再填寫本頁)