KR100555459B1 - Bf₃플라즈마를 사용하여 게이트 전극을 도핑하고 ldd구조를 형성하는 반도체 장치의 제조방법 - Google Patents
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Abstract
BF3 플라즈마를 사용하여 게이트 전극을 도핑하고 LDD 구조를 형성하는 반도체 장치의 제조방법이 개시된다. 본 발명은 N형의 반도체기판 표면에 게이트 산화막을 형성하는 단계와, 게이트 산화막의 소정영역 상에 게이트 전극을 형성하는 단계와, 게이트 전극 양 옆의 반도체 기판 표면에 P형의 저농도 소스/드레인 영역을 형성하는 단계와, 게이트 전극 측벽에 스페이서를 형성하는 단계와, 게이트 전극 및 저농도 소스/드레인 영역 상에 BF3 플라즈마를 임펙트하는 단계와, BF3 플라즈마 이온들이 임펙트된 반도체 기판을 활성하여 게이트전극을 도핑함과 동시에 고농도 소스/드레인 영역을 형성하여 LDD 구조의 소스/드레인 영역을 완성하는 단계를 구비한다.
Description
본 발명은 반도체 장치의 제조방법에 관한 것으로서, 특히 플라즈마를 사용하여 게이트 및 소스/드레인을 도핑하는 공정을 포함하는 반도체 장치의 제조방법에 관한 것이다.
일반적으로 PMOSFET의 소스/드레인 영역은 붕소(B) 또는 이불화붕소(BF2)를 사용한 이온주입(ion implantation)으로 형성한다. 그런데 붕소를 이온 주입할 경우, 정션의 깊이가 깊어져 얕은 정션을 형성하기 어렵다. 또한 붕소 가스는 다루기에 매우 위험한 유독성이 있으며 가연성이 있다. 그래서 붕소 가스를 다룸에 있어서 특별히 안정된 기술이 요구된다.
반면, 이불화붕소 이온을 주입할 경우에는 붕소(B) 이온주입에 비하여 얕은 정션을 형성할수 있다는 장점이 있으나, 불소(fluorine)가 함유되는 문제점을 갖고 있다. 불소는 실리콘의 손상을 유발하며, 게이트 산화막 내에 침투되어 게이트 산화막의 두께를 증가시키고 게이트 산화막의 신뢰성을 저하시킨다.
이러한 문제를 해결하기 위한 방법으로 플라즈마를 도핑하여 PMOSFET의 소스/드레인 영역을 형성하는 방법이 비.미주노등의 논문( B. Mizuno, M. Takase, I. nacayama, and M. Ogura, "Plasma Doping of Boron for fabrication the surface Channel Sub-quarter micron PMOSFET", 1996 Symposium on VLSI Technology Digest of Technical Papers, pp 66-67)에 개시되어 있다. 이 논문에 개시된 바와 같이 플라즈마를 사용하여 소스/드레인 영역을 형성할 경우, 얕은 정션을 형성하기 용이하며 이온주입법에 비하여 설비가 작고 유지비용이 적게 들며 처리량도 많은 장점이 있다.
그런데, 이 논문에서는 플라즈마 소오스 가스로 헬륨(He)에 희석한 디보란(B2H6) 가스를 사용한다. 그런데 디보란 가스를 사용하여 게이트를 도핑하고 소스/드레인 영역을 형성할 경우 게이트 산화막으로 수소(hydrogen) 이온이 유입된다. 이렇게 유입된 수소 이온은 게이트의 문턱 전압(threshold voltage)을 변화시키는 문제점을 유발한다. 게다가 취급시 상당한 주의를 요하는 유해 가스인 헬륨을 사용해야 하는 문제점이 있다.
본 발명의 목적은 취급상 간편하고 덜 위험한 BF3 플라즈마를 사용하여 게이트 문턱 전압 변화를 방지하며 게이트 산화막의 두께 증가 없이 반도체 장치의 게이트 및 소스/드레인을 도핑하는 방법을 제공하는 것이다.
상기의 목적을 달성하기 위하여, 본 발명에 따른 반도체 장치의 제조방법은 N형의 반도체기판 표면에 게이트 산화막을 형성하는 단계와, 게이트 산화막의 소정영역 상에 게이트 전극을 형성하는 단계와, 게이트 전극 양 옆의 반도체 기판 표면에 P형의 저농도 소스/드레인 영역을 형성하는 단계와, 게이트 전극 측벽에 스페이서를 형성하는 단계와, 게이트 전극 및 저농도 소스/드레인 영역 상에 BF3 플라즈마를 임펙트하는 단계와, BF3 플라즈마 이온들이 임펙트된 반도체 기판을 활성하여 게이트전극을 도핑함과 동시에 고농도 소스/드레인 영역을 형성하여 LDD 구조의 소스/드레인 영역을 완성하는 단계를 구비한다.
활성 단계 이후에 게이트 전극 및 소스/드레인 영역 상에 금속물질을 증착하여 금속 실리사이드막을 형성하는 단계를 더 구비한다.
이와 같은 본 발명에 의하면, 게이트 전극을 도핑하는 플라즈마를 형성할 때 BF3 소스 가스를 사용한다. 따라서, 가스 취급이 간편하고 덜 위험하며 게이트의 문턱 전압 변화를 방지할 수 있다. 그리고 게이트 산화막의 두께 변화가 없으며 브레이크다운 전하 분포 특성이 향상되고, 금속 실리사이드막 형성시 누설 전류 특성이 양호하다. 또한, LDD 구조의 소스/드레인 영역을 형성하기 용이하다. 그리고, 상온에서 실시하여 N형의 트랜지스터 영역을 마스킹 하는 포토레지스트가 녹아 내리지 않도록 한다.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세히 설명한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것이다. 따라서, 도면에서의 막의 두께 등은 보다 명확한 설명을 강조하기 위해서 과장되어진 것이며, 도면 상에서 동일한 부호로 표시된 요소는 동일한 요소를 의미한다. 또한 어떤 막이 다른 막 또는 반도체 기판의 "상"에 있다 또는 접촉하고 있다라고 기재되는 경우에, 상기 어떤 막은 상기 다른 막 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는 그 사이에 제 3의 막이 개재되어질 수도 있다.
도 1은 본 발명의 플라즈마를 형성하기 위한 플라즈마 도핑 장치를 나타낸 개략도이다.
도 1을 참조하면, 플라즈마 도핑 장치(10)은 도전 벽 예컨대, 스테인레스 스틸 또는 알루미늄 벽으로 봉해진 챔버(chamber)(12)로 이루어져 있다. 진공 펌프(vacuum pump)(14)는 배출관(16)을 통하여 챔버 내부(11)와 연결되어 있으며 챔버(12) 내의 공기를 빼내어 챔버 내부(11)를 진공상태로 만든다. 챔버 내부(11)를 구성하는 모든 벽은 전기적으로 접지(ground)(18)에 연결되어 있다.
대상물인 반도체 실리콘 기판(20)은 챔버 내부(11)의 모든 벽으로부터 떨어져 있는 도전되는 서셉터(susceptor)(22) 위에 놓여(mounted) 있다. 기판(20)은 로드락 챔버(13)를 통하여 서셉터(22) 위에 로딩되거나 언로딩된다.
높은 전압의 펄스 전원 공급원(24)은 전기선(25)을 통하여 서셉터(22)로 전압 펄스를 공급한다. 펄스 전원 공급원(24)는 반복적으로 전압 펄스 예를 들면, 1㎸ 에서 수십㎸ 정도의 전압 펄스를 제공하여야 한다. 또한, 펄스 전원 공급원(24) 대신에 직류 전원 공급원를 사용하여 연속적으로 높은 전압이 서셉터(22)에 제공되도록 응용되어질 수 있음은 물론이다.
본 발명과 관련하여 이온화된 플라즈마는 대상물인 반도체 기판(20)의 표면을 도핑하기 위하여 기판(20)의 주위를 감싸도록(surrounding) 제공되어 진다. 챔버 내부(11)에 플라즈마를 형성하기 위하여, 챔버 내부(11)가 진공인 상태에서 가스 소스(gas source)(28)와 연결된 관(line)(29)을 통하여 가스를 주입한다. 이렇게 주입된 가스는 다음과 같은 방법으로 이온화된 플라즈마가 된다.
가스 소스(28)로부터 주입되는 가스는 희석되지 않은 삼불화붕소(BF3) 가스이며 1×1015 이온/㎠ 내지 1×1016 이온/㎠ 정도의 도즈(dose)량으로 주입된다. 온도는 상온으로 한다. 펄스 전원 공급원(24)에서 인가되는 마이너스(negative) 전압으로는 1㎸ 내지 30㎸ 정도의 전압을 인가한다. 주입된 BF3 가스는 펄스 전원 공급원에서 인가된 높은 전압에 의하여 화학적 결합이 끊어져서 이온화된 플라즈마를 형성한다.
따라서, 반도체 기판(102) 주위를 감싸는 플라즈마중 붕소 이온들은 펄스 전원 공급원(24)의 마이너스 전압에 이끌려(attracted) 반도체 기판(20) 위에 임펙트된다(impacted).
도 2 내지 도 4은 본 발명의 일실시예에 따라 BF3 플라즈마를 사용하여 게이트 전극을 도핑하고 LDD 영역을 형성하는 방법을 설명하기 위하여 공정순서에 따라 도시한 도면들이다.
도 2는 반도체 기판(102) 위에 게이트 산화막(104)을 개재한 게이트 전극(106) 및 소스/드레인 영역(112)을 형성하는 공정을 설명하기 위해 도시한 단면도이다.
구체적으로, 제1 도전형 예컨대, N형의 반도체 기판(102) 위에 소자분리영역인 필드 산화막(103)을 형성한 후, 게이트 산화막(104)을 형성한다. 게이트 산화막 위로 언도우프트 폴리실리콘을 증착한 후 패터닝하여 게이트 산화막(104)을 개재한 게이트 전극(106)을 형성한다. 필드 산화막(103) 및 게이트 전극(106)을 마스크로 이용하여 제2 도전형 예컨대 P형의 불순물을 이온 주입하여 저농도의 소스/드레인 영역(112)을 형성한다.
도 3는 저농도의 소스/드레인 영역(112)이 형성된 결과물 상에 LDD 영역을 형성함과 동시에 게이트 전극(106)을 플라즈마로 도핑하는 공정을 설명하기 위해 도시한 단면도이다.
구체적으로, 게이트(106) 전극의 측벽에 절연스페이서(110)를 형성한다. 이어서, 게이트 전극(106) 및 소스/드레인 영역(112)이 형성되어 있는 반도체 기판(102)을 플라즈마 도핑 장치(도 1의 10참조) 내의 서셉터(도 1의 22참조) 위에 얹는다(mounted). 이 후, 챔버(도 1의 12) 내로 BF3 가스를 주입하여 플라즈마를 형성한다.
구체적으로, 플라즈마 도핑 장치(도 1의 10 참조) 내의 펄스 전원 공급원(도 1의 24 참조)으로부터 서셉터(도 1의 22 참조)로 마이너스(negative) 전압 1㎸ 내지 30㎸ 정도를 인가하고, 가스 소스(도 1의 28 참조)로부터 삼불화붕소(BF3) 가스를 1×1015 이온/㎠ 내지 1×1016 이온/㎠ 정도의 도즈(dose)량으로 주입하며, 상온에서 이온화된 플라즈마 상태의 붕소이온들을 형성한다. 여기서, 온도를 상온으로 함으로써, 본 발명의 P형의 트랜지스터를 형성하는 영역을 제외한 영역 즉, N형의 트랜지스터 영역을 마스킹 하는 포토레지스트가 녹아 내리지 않도록 하는 효과가 있다.
플라즈마 내의 붕소이온들(113)은 반도체 기판(102)에 미리 형성되어 있는 게이트(106) 및 저농도의 소스/드레인 영역(112) 위에 임펙트된다.
임펙트된 붕소이온들을 활성(activation)시키기 위하여 RTA(Rapid Thermal Annealing) 처리 또는 퍼니스로 열처리한다. 활성화는 800℃ 내지 1,050℃ 정도의 온도에서 10초 내지 30초 정도의 시간동안 실시함이 바람직하다. 임펙트된 붕소이온들은 활성되면서 미리 형성되어 있는 저농도의 소스/드레인 영역(112) 내의 붕소 원자들과 충돌하여 붕소원자들을 정션 아래로 밀어내어(drived) 고농도의 소스/드레인 영역(114)을 형성한다. 그리하여, 저농도의 소스/드레인 영역(112)과 고농도의 소스/드레인 영역(114)으로 구성된 LDD(Lightly Doped Drain) 구조의 소스/드레인 영역(112 및 114)을 완성한다.
또한, 게이트 전극(106) 위에 임펙트된 붕소이온들(113)도 활성되어 게이트 전극(106) 즉, 언도우프트 폴리실리콘을 도핑시킨다.
BF3 가스를 소스로 하여 플라즈마를 형성하기 때문에, 플라즈마 내에는 수소 이온을 함유하고 있지 않다. 그러므로, 종래의 B2H6 플라즈마 도핑기술과는 달리 게이트 절연막 내로 수소 이온의 유입이 일어나지 않아 게이트의 임계 문턱 전압의 변화가 발생하지 않는다.
도 4는 게이트 전극(106) 및 LDD 영역(112 및 114) 위에 실리사이드층(116)을 형성하는 공정을 설명하기 위하여 도시한 단면도이다.
구체적으로, 게이트 전극(106) 및 LDD 영역(112 및 114)이 형성되어 있는 결과물 전면에 금속물질을 증착한 후, 열처리(annealing)하여 금속 실리사이드층(116)을 형성한다. 금속과 실리콘의 합금인 실리사이드층(116)은 저항을 감소시킨다. 금속물질로는 티타늄(Ti), 텅스텐(W), 몰리브덴(Mo), 탄타늄(Ta), 코발트(Co), 니켈(Ni) 또는 티타늄텅스텐(TiW)을 사용한다.
금속물질로 코밭트를 사용하는 경우를 예를 들어, 설명한다.
게이트 전극(106) 및 소스/드레인 영역(112 및 114)이 형성되어 있는 결과물 전면에 코발트를 증착한 후, 1차적으로 저온 예컨대, 450℃ 내지 500℃ 정도의 온도에서 열처리한다. 이 후, 2차적으로 850℃ 이상의 온도에서 열처리하여 코발트 실리사이드막을 형성한다.
금속 실리사이드막(116)을 형성할 때 열처리를 수행하는 제반 공정 조건은 증착된 도전 물질의 종류에 따라서 다르게 적용할 수 있다.
이후의 공정은 통상의 반도체 제조 공정에 따라 진행한다.
본 발명은 30개 내지 40개의 샘플을 사용한 하기의 실험예를 참고로 더욱 상세히 설명되며, 이 실험예가 본 발명을 제한하는 것은 아니다.
<실험예 1: 붕소 및 불소의 분포 측정>
BF3 플라즈마 도핑 방법이 PMOSFET의 소스/드레인 정션을 의도한 대로 형성하고 정션 내에 불소 함유량을 줄일 수 있는지 여부를 알아보기 위하여, BF3 플라즈마 도핑 방법을 즉, BF3 가스를 사용하여 5×1015 이온/㎠의 도즈량을 5kV의 전압을 인가하여 소스/드레인 영역을 형성하였다.
그리고, 비교예로서 종래의 BF2 이온주입 방법을 즉, BF2 가스를 2×1015 이온/㎠의 도즈량으로 25KeV 에너지로 이온주입한 방법을 사용하여 소스/드레인 영역을 형성하였다.
이 후, 각각의 소스/드레인 영역에 대해 30초 동안 RTA 열처리한 다음, 정션의 깊이에 따른 붕소의 분포 프로파일과 불소의 분포 프로파일을 측정하였다. 붕소의 분포 프로파일은 도 5에, 불소의 분포 프로파일은 도 6에 도시하였다. -○-로 표시된 그래프는 BF2 이온주입 방법을 사용하여 소스/드레인 영역을 형성한 경우를 나타내고 -●-로 표시된 그래프는 BF3 플라즈마 도핑 방법을 사용하여 소스/드레인 영역을 형성한 경우를 나타낸다.
도 5로부터 BF2 이온주입 방법을 사용하여 소스/드레인 영역을 형성한 경우와 BF3 플라즈마 도핑 방법을 사용하여 소스/드레인 영역을 형성한 경우 어느 것을 사용하더라도 정션의 깊이에 따른 붕소의 분포 프로파일이 거의 같음을 알수 있다.
도 6을 참조하면, BF2 이온주입 방법을 사용하여 소스/드레인 영역을 형성한 경우는 정션의 깊이를 따라 불소가 넓게 분포되어있음을 알 수 있다. 반면, BF3 플라즈마 도핑 방법을 사용하여 소스/드레인 영역을 형성한 경우는 정션 표면부에만 불소가 존재하고 정션 내부에는 존재하지 않는 것을 알 수 있다. 따라서, 정션 내의 불소 함유량이 현저히 줄어들었음을 알 수 있다.
<실험예 2: 게이트 산화막의 두께 측정>
PMOSFET의 소스/드레인 형성시 초기 게이트 산화막의 두께 변화를 확인하기 위하여, 초기 게이트 산화막의 두께를 52Å 정도의 두께로 형성한 후 <실험예 1>와 동일하게 BF2 이온주입 방법과 BF3 플라즈마 도핑 방법으로 각각 소스/드레인 영역을 형성하였다. 이후, 게이트 산화막의 두께를 측정한 결과를 도 7에 도시하였다.
도 7을 참조하면, BF2 이온주입 방법을 사용하여 소스/드레인 영역을 형성한 경우(-○-로 표시된 그래프)에는 게이트 산화막이 54Å 정도의 두께로 분포되어 2Å 정도 증가되었음을 알 수 있다. 이는 게이트 산화막 내로 침투된 불소에 의하여 증가된 것으로 해석할 수 있다. 반면, BF3 플라즈마 도핑 방법을 사용하여 소스/드레인 영역을 형성한 경우(-●-로 표시된 그래프)에는 게이트 산화막이 52Å 정도의 두께로 분포되어 초기 게이트 산화막 두께가 변화되지 않았음을 알 수 있다. 따라서, BF3 플라즈마 도핑 방법을 사용하여 소스/드레인 영역을 형성한 경우는 BF2 이온주입 방법을 사용하여 소스/드레인 영역을 형성한 경우와는 달리 불소 영향이 적기 때문에 초기 게이트 산화막의 두께 변화가 없다는 것을 알 수 있다.
<실험예 3: 브레이크다운 전하 특성>
PMOSFET의 소스/드레인 형성시 불소의 영향으로 인한 게이트 산화막의 브레이크다운 전하 분포 특성을 살펴보기 위하여, 게이트 산화막의 두께를 40Å 정도의 두께로 형성한 후 <실험예 1>와 동일하게 BF2 이온주입 방법을 사용하여 소스/드레인 영역을 형성한 경우와 BF3 플라즈마 도핑 방법을 사용하여 소스/드레인 영역을 형성한 경우로 각각 소스/드레인 영역을 형성하였다. 이 후, 게이트 산화막의 브레이크다운 전하 분포에 대한 불량 분포율을 측정한 결과를 도 8에 도시하였다.
도 8을 참조하면, BF2 이온주입 방법을 사용하여 소스/드레인 영역을 형성한 경우(-○-로 표시된 그래프)에 비하여 BF3 플라즈마 도핑 방법을 사용하여 소스/드레인 영역을 형성한 경우(-●-로 표시된 그래프)가 브레이크다운 전하량이 많다는 것을 알 수 있다. 이는 BF3 플라즈마 도핑 방법을 사용하여 소스/드레인 영역을 형성한 경우 BF2 이온주입 방법을 사용하여 소스/드레인 영역을 형성한 경우에 비해 게이트 산화막의 브레이크다운 전압이 높게 나타난다는 것으로 해석할 수 있다. 따라서, BF3 플라즈마 도핑 방법을 사용하여 소스/드레인 영역을 형성하면 소자의 브레이크다운 전하 분포 특성을 우수하게 할 수 있다.
<실험예 4: 정션 누설 전류 특성>
PMOSFET의 소스/드레인 형성 후, 금속 실리사이드막 형성시 정션 누설 전류 특성을 살펴보기 위하여, <실험예 1>와 동일하게 BF2 이온주입 방법을 사용하여 소스/드레인 영역을 형성한 경우와 BF3 플라즈마 도핑 방법을 사용하여 소스/드레인 영역을 형성한 경우로 각각 소스/드레인 영역을 형성한 후 코발트 실리사이드막을 형성하였다. 이 후, 정션 누설 전류를 측정한 결과를 도 9에 도시하였다.
도 9로부터 BF2 이온주입 방법을 사용하여 소스/드레인 영역을 형성한 경우 및 BF3 플라즈마 도핑 방법을 사용하여 소스/드레인 영역을 형성한 경우 모두 정션 누설 전류 값이 1×10-10(A/4×10-4㎛2) 정도로 양호하게 나타났음을 알 수 있다. 따라서, BF3 플라즈마 도핑 방법이 금속 실리사이드막 공정과 잘 부합하는 공정임을 알 수 있다.
상술한 본 발명에 의하면, 게이트 전극을 도핑하는 플라즈마를 형성할 때 BF3 소스 가스를 사용한다. 따라서, 종래의 B2H6 가스를 사용할 때에 헬륨 등으로 희석해야 하는 과정이 생략되어 가스 취급이 간편하고 덜 위험하다. 그리고, 수소 이온이 형성되지 않기 때문에 게이트의 문턱 전압 변화를 방지할 수 있다.
또한, 종래의 BF2 이온주입 방법에 비해 정션 및 게이트 산화막의 불소 함유가 적기 때문에 게이트 산화막의 두께 변화가 없으며 브레이크다운 전하 분포 특성이 향상되고, 금속 실리사이드막 형성시 누설 전류 특성이 양호하다.
임펙트된 플라즈마 이온들이 활성되어 미리 형성되어 있는 저농도의 소스/드레인 영역 내 붕소원자들을 정션의 아래로 밀어내어 LDD 구조의 소스/드레인 영역을 형성하기 용이하다.
그리고, 상온에서 실시할 수 있으로써, N형의 트랜지스터 영역을 마스킹 하는 포토레지스트가 녹아 내리지 않도록 한다.
도 1은 본 발명의 플라즈마를 형성하기 위한 플라즈마 도핑 장치를 나타낸 개략도이다.
도 2 내지 도 4은 본 발명의 일실시예에 따라 BF3 플라즈마를 사용하여 게이트 전극을 도핑하고 LDD 구조를 형성하는 방법을 설명하기 위하여 공정순서에 따라 도시한 도면들이다.
도 5 및 도 6은 PMOSFET의 소스/드레인 영역을 형성한 후 붕소(B) 및 불소(F)의 분포를 측정한 그래프이다.
도 7은 PMOSFET의 소스/드레인 영역을 형성한 후 게이트 산화막의 두께를 측정한 그래프이다.
도 8은 PMOSFET의 소스/드레인 영역을 형성한 후 브레이크다운 전하 특성을 측정한 그래프이다.
도 9는 PMOSFET의 소스/드레인 영역을 형성한 후 정션 누설 전류 특성을 측정한 그래프이다.
Claims (6)
- N형의 반도체기판 표면에 게이트 산화막을 형성하는 단계;상기 게이트 산화막의 소정영역 상에 게이트 전극을 형성하는 단계;상기 게이트 전극 양 옆의 상기 반도체 기판 표면에 P형의 저농도 소스/드레인 영역을 형성하는 단계;상기 게이트 전극 측벽에 스페이서를 형성하는 단계;상기 게이트 전극 및 상기 저농도 소스/드레인 영역 상에 BF3 플라즈마를 임펙트하는 단계; 및상기 BF3 플라즈마 이온들이 임펙트된 상기 기판을 활성하여 상기 게이트전극을 도핑함과 동시에 고농도 소스/드레인 영역을 형성하여 LDD 구조의 소스/드레인 영역을 완성하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 제조방법.
- 제1 항에 있어서, 상기 활성 단계 이후에상기 게이트 전극 및 상기 소스/드레인 영역 상에 전이 금속물질을 증착하여 금속 실리사이드막을 형성하는 단계를 더 구비하는 것을 특징으로 하는 반도체 장치의 제조방법.
- 제1 항에 있어서, 상기 BF3 플라즈마를 임펙트하는 단계는BF3 플라즈마 소오스 가스를 1×1015 이온/㎠ 내지 1×1016 이온/㎠ 정도의 도즈량으로 공급하여 상기 BF3 플라즈마를 도핑하는 단계인 것을 특징으로 하는 반도체 장치의 제조방법.
- 제1 항에 있어서, 상기 BF3 플라즈마를 임펙트하는 단계는상기 스페이서가 형성된 상기 반도체 기판을 플라즈마 도핑 장치 내의 서셉터에 로딩하는 단계; 및상기 서셉터에 1kV 내지 30kV의 음전압을 인가하고 상기 플라즈마 도핑 장치 내에 BF3 소오스 가스를 공급하여 BF3 플라즈마를 형성하여 BF3 플라즈마를 임펙트하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
- 제1 항에 있어서, 상기 BF3 플라즈마를 임펙트하는 단계는상온에서 실시하는 것을 특징으로 하는 반도체 장치의 제조방법.
- 제1 항에 있어서, 상기 활성화 단계는상기 플라즈마 이온들이 임펙트된 반도체 기판을 열처리하는 단계인 것을 특징으로 하는 반도체 장치의 제조방법.
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