KR100699879B1 - 모스 트랜지스터의 제조 방법 - Google Patents

모스 트랜지스터의 제조 방법 Download PDF

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신유균
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Abstract

본 발명은 플라즈마 도핑 공정에 의하여 게이트 스택 내의 게이트 전극층을 도핑하는 모스 트랜지스터의 제조 방법에 관한 것이다. 본 발명에 따른 모스 트랜지스터의 제조 방법은, 반도체 기판 상에 게이트 절연막, 게이트 전극층, 캡핑층을 포함하는 게이트 스택을 형성하는 단계; 및 게이트 스택의 게이트 전극층을, 불순물을 함유하는 가스를 사용하여 플라즈마 도핑하는 단계를 포함한다.
플라즈마 도핑, 게이트 전극층, 폴리실리콘, 비정질 실리콘, 상보형 모스 트랜지스터

Description

모스 트랜지스터의 제조 방법{Method of fabricating MOS transistor}
도 1a내지 1f는 종래 상보형(CMOS) 트랜지스터의 제조 방법을 나타내는 단면도이다.
도 2a 내지 도 2d는 본 발명의 제 1 실시예에 따른 모스 트랜지스터의 제조 방법을 나타내는 단면도이다.
도 3a 내지 도 3e는 본 발명의 제 2 실시예에 따른 모스 트랜지스터의 제조 방법을 나타내는 단면도이다.
도 4a 내지 도 4c는 본 발명의 제 2 실시예에 따른 모스 트랜지스터의 제조 방법을 나타내는 단면도이다.
* 도면의 주요부분에 대한 부호의 설명 *
100 : 반도체 기판 110 : 불순물 웰
130 : 소자분리막 150 : 저농도 도핑 영역
170 : 고농도 소오스/드레인 영역 200 : 게이트 절연막
300 : 게이트 전극층 400 : 오믹접촉층
500 : 캡핑층 600 : 스페이서
170 : 고농도 소오스/드레인 영역 1000 : 플라즈마 도핑
본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 더욱 상세하게는, 모스 트랜지스터의 제조 방법에 관한 것이다.
모스 트랜지스터는 바이폴라 트랜지스탸에 비하여 소비전력이 낮을 뿐만 아니라, 집적도를 증가시킬 수 있기 때문에 반도체 집적회로에 광범위하게 사용된다. 특히, 상보형 모스 트랜지스터 회로는 현재까지 알려진 회로 중 가장 낮은 소비전력을 보이므로 대부분의 반도체 집적회로에 사용된다. 고집적 반도체 집적회로를 구성하는 하나의 모스 트랜지스터는 반도체 기판 상에 게이트 절연막에 의해 절연된 게이트 전극 및 상기 게이트 전극 양 옆의 반도체 기판 상에 불순물로 도우핑된 소오스 및 드레인 영역을 포함한다.
상기 모스 트랜지스터의 게이트 전극 재료로서, 폴리실리콘은 고융점을 가지고 다양한 방법으로 박막 증착이 가능하며, 패터닝이 용이하기 때문에, 널리 적용되고 있다. 또한, 폴리실리콘은 도핑되는 불순물이 도너(donor, N 형 불순물)인지 억셉터(acceptor, P 형 불순물)인지에 따라 일함수가 달라지므로, 상보형 트랜지스터(complimentary transistor)의 듀얼 일함수 게이트 전극(dual workfunction gate electrode)으로서 사용될 수 있는 이점이 있다.
도 1a내지 1f는 종래 상보형(CMOS) 트랜지스터의 제조 방법을 나타내는 단면도이다.
도 1a를 참조하면, 반도체 기판(10)에 소자분리막(13)을 형성하여, 활성영역을 한정한다. 이 후, 이온주입 공정에 의해 활성영역에 각각 P 웰(11a)과 N 웰(11b)을 형성한다.
도 1b를 참조하면, P 웰(11a)과 N웰(11b) 상에 게이트 절연막(20)을 형성한다. 게이트 절연막(20)은 산화막일 수 있다.
도 1c를 참조하면, 게이트 절연막(20) 상에 N형 게이트 전극층(30a)을 형성한다. 예를 들면, N 형 게이트 전극층은 폴리실리콘막으로 이루어질 수 있다. 폴리실리콘막은 사일렌(silane), 디사이렌(disilane) 또는 디클로로사일렌(dichlorosilane)과 같은 실리콘함유 가스를 이용하여 화학기상증착법(chemical vapor deposition; CVD) 또는 플라즈마 강화 화학기상증착법(plasma enhanced chemical vapor deposition; PECVD) 등에 의하여 증착한다. 이어서, 폴리실리콘막의 증착시에 인시튜로 도너 불순물, 예를 들면, 인(P) 또는 비소(As)를 도핑시키거나, 폴리실리콘막을 증착한 후에 이온주입 공정에 의하여 상기 도너 불순물을 도핑함으로써, N 형 게이트 전극층(30a)을 형성할 수 있다.
도 1d를 참조하면, N 형 게이트 전극층(30a) 상에 포토레지스트를 코팅한 후 패터닝하여, N웰(11b) 상의 N형 게이트 전극층을 노출시키는 포토레지스트 패턴(60)을 형성한다. 포토레지스트 패턴(60)을 이온주입 마스크로서 사용하여, 노출된 N형 게이트 전극층(30a)에 P형 불순물 이온(90)을 주입한다. 주입된 P 형 불순물 이온에 의하여, 노출된 N형 게이트 전극층(30a)의 도전형을 P형으로 역전시켜, N 웰(11b) 상에 P 형 게이트 전극층(30b)을 형성한다. 이 후, 포토레지스트 패턴 (60)을 제거하고 열처리를 하여 게이트 전극층(30b)을 활성화한다.
도 1e를 참조하면, 게이트 전극층 상에 순차적으로 오믹접촉을 위한 오믹접촉층(40) 및 보호층으로서의 캡핑층(50)을 적층한 후, 이를 패터닝하여 게이트 스택(35)을 형성한다.
이 후, 게이트 스택(35) 측면에 스페이서를 형성하고, 스페이서 및 게이트 전극 스택을 이온주입 마스크로서 사용하여, 이온주입 공정에 의해 반도체 기판(10) 상에 고농도 소오스/드레인 영역을 형성함으로써, 상보형 트랜지스터를 제조할 수 있다.
상기와 같이, 이온주입 공정에 의해 폴리실리콘막으로 이루어진 게이트 전극층의 도전형을 변화시키는 경우에, 이온주입 에너지가 높으면, 얇은 게이트 절연막을 통과하여 P형 불순물이 반도체 기판(10) 내에 침투하게 되어, 문턱전압이 불균일하게 된다. 이와 반대로, 이온주입 에너지가 작은 경우에는 폴리실리콘막과 게이트 산화막의 계면까지 P형 불순물이 균일하게 도핑되지 않는다. P형 불순물이 상기 계면까지 충분히 도달하지 않으면, 상기 계면 근처의 게이트 전극층 내에 공핍층(depletion layer)이 형성될 수 있다. 공핍층은 게이트 절연막의 캐패시턴스 등가 두께(capacitance equivalent thickness; CET) 조건을 충족하지 못하게 하고, 게이트 전극층의 저항을 증가시켜 모스 트랜지스터의 동작속도를 감소시키거나, 문턱전압 특성을 불균일하게 함으로써, 모스 트랜지스터의 신뢰성을 저하시킨다.
따라서, 본 발명이 이루고자 하는 기술적 과제는, 주입되는 불순물이 얇은 게이트 절연막을 통과하여 반도체 기판까지 도달하거나, 게이트 전극층이 불균일하게 도핑되어 공핍층이 생성되는 종래의 이온주입 공정을 대체할 수 있는 모스 트랜지스터의 제조 방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 제 1 실시예에 따른 모스 트랜지스터의 제조 방법은, 반도체 기판 상에 게이트 절연막, 게이트 전극층, 캡핑층을 포함하는 게이트 스택을 형성한 후에, 상기 게이트 스택의 상기 게이트 전극층을, 불순물을 함유하는 가스를 사용하여 플라즈마 도핑함으로써 모스 트랜지스터를 제조한다.
바람직하게는, 상기 게이트 전극층은 도핑되는 불순물에 따라 전도성이 바뀌는 재료로서, 폴리실리콘막 또는 비정질 실리콘막으로 이루어질 수 있다. 또한, 바람직하게는, 상기 게이트 전극층은 도우프트 또는 언도우프트 전극층일 수 있다. 또한, 상기 불순물은 도너(donor) 불순물 또는 억셉터(acceptor) 불순물일 수 있다.
바람직하게는, 상기 플라즈마 도핑 공정은, 상기 게이트 전극층과 동시에 상기 반도체 기판을 플라즈마 도핑하여, 상기 반도체 기판에 저농도 도핑 영역을 형성할 수 있다. 바람직하게는, 상기 플라즈마 도핑 공정 이후에, 상기 반도체 기판을 열처리하는 단계를 더 수행할 수 있다.
또한, 상기 플라즈마 도핑 공정 이후에, 상기 게이트 스택의 측벽 상에 스페이서를 형성하는 단계; 및 상기 게이트 스택 및 상기 스페이서를 이온주입 마스크 로 사용하여, 상기 반도체 기판에 불순물 이온을 주입함으로써, 상기 반도체 기판 내에 고농도 소오스/드레인 영역을 형성하는 단계를 더 수행할 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 제 2 실시예에 따른 모스 트랜지스터의 제조 방법은, 제 1 도전형 웰 및 제 2 도전형 웰이 형성된 반도체 기판 상에 각각 게이트 절연막, 게이트 전극층 및 캡핑층을 포함하는 제 1 게이트 스택 및 제 2 게이트 스택을 형성하는 단계; 상기 제 1 게이트 스택을 노출시키는 제 1 마스크 패턴을 형성하는 단계; 상기 노출된 제 1 게이트 스택의 상기 게이트 전극층을, 제 1 도전형 불순물을 함유하는 가스를 사용하여 제 1 플라즈마 도핑하는 단계; 상기 제 1 마스크 패턴을 제거하는 단계; 상기 제 2 게이트 스택을 노출시키는 제 2 마스크 패턴을 형성하는 단계; 상기 노출된 제 2 게이트 스택의 상기 게이트 전극층을, 제 2 도전형 불순물을 함유하는 가스를 사용하여 제 2 플라즈마 도핑하는 단계; 및 상기 제 2 마스크 패턴을 제거하는 단계를 포함할 수 있다.
바람직하게는, 상기 제 1 플라즈마 도핑하는 단계 및 상기 제 2 플라즈마 도핑하는 단계는 각각 상기 노출된 제 1 게이트 스택 및 상기 노출된 제 2 게이트 스택의 상기 게이트 전극층과 동시에, 상기 노출된 반도체 기판을 플라즈마 도핑하여, 제 1 도전형 저농도 도핑 영역 및 제 2 도전형 저농도 도핑 영역을 형성할 수 있다. 또한, 바람직하게는, 상기 제 1 플라즈마 도핑하는 단계 이후 또는/및 상기 제 2 플라즈마 도핑하는 단계 이후에, 상기 반도체 기판을 열처리하는 단계를 더 포함할 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 제 3 실시예에 따른 모스 트랜 지스터의 제조 방법은, 제 1 도전형 웰 및 제 2 도전형 웰이 형성된 반도체 기판 상에 각각 게이트 절연막, 제 1 도전형의 게이트 전극층 및 캡핑층을 포함하는 제 1 게이트 스택 및 제 2 게이트 스택을 형성하는 단계; 상기 제 2 게이트 스택을 노출시키는 마스크 패턴을 형성하는 단계; 상기 노출된 제 2 게이트 스택의 상기 제 1 도전형의 게이트 전극층을, 제 2 도전형 불순물을 함유하는 가스를 사용하여 플라즈마 도핑하여 제 2 도전형의 게이트 전극층을 형성하는 단계; 및 상기 마스크 패턴을 제거하는 단계를 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 하기 실시예에 한정되는 것은 아니다. 또한, 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장된 것이며, 도면상에서 동일 부호는 동일한 요소를 지칭한다.
도 2a 내지 도 2d는 본 발명의 제 1 실시예에 따른 모스 트랜지스터의 제조 방법을 나타내는 단면도이다.
도 2a를 참조하면, 소자분리막(130)과 불순물 웰(110)을 포함하는 반도체 기판(100) 상에 순차대로, 게이트 절연막, 게이트 전극층, 오믹접촉층 및 캡핑층을 증착하고, 이를 패터닝하여 게이트 절연막(200), 게이트 전극층(300), 오믹접촉층(400) 및 캡핑층(500)을 포함하는 게이트 스택(350)을 형성한다. 이 경우, 게이트 전극층(300)에 의하여 코팅되지 않는 게이트 절연막(200)의 일부를 제거할 수 있다. 또한, 게이트 스택(350)의 오믹접촉층(400)은 필요에 따라 생략될 수 있다.
게이트 전극층(300)은 도입되는 불순물에 따라 도전형이 바뀌는 재료로 이루어진다. 바람직하게는, 게이트 전극층(300)은 폴리실리콘막 또는 비정질 실리콘막으로 이루어질 수 있다. 게이트 전극층(300)은 증착시에 인시튜로 불순물이 도핑되거나, 증착한 후에 이온주입에 의하여 불순물이 도핑될 수 있다.
도 2b를 참조하면, 게이트 스택(350)이 형성된 반도체 기판(100)을 불순물을 함유하는 가스로 이루어진 플라즈마에 노출시켜, 게이트 전극층(300a)에 대한 도핑 공정을 수행한다. 플라즈마 도핑 공정 동안 반도체 기판(100)으로 가속되는 불순물 이온(1000)의 에너지를 증가시키기 위하여 반도체 기판에 바이어스를 인가할 수도 있다. N 모스를 형성하기 위해서는, 도너(donor) 불순물을 함유하는 가스, 예를 들면 PH3, PF3, AsH3 또는 AsF5 를 사용하여 게이트 전극층(300a)을 플라즈마 도핑한다. 이와 반대로, P 모스를 형성하기 위해서는, 억셉터(acceptor) 불순물을 함유하는 가스, 예를 들면 BF3 또는 B2H6 를 사용하여 게이트 전극(300a)층을 플라즈마 도핑한다. 이 후, 바람직하게는, 반도체 기판(100)을 열처리함으로써, 도핑된 불순물 이온을 활성화시킬 수 있다.
본 발명에 따른 플라즈마 도핑에 의하여, 도핑된 게이트 전극층과 동일한 도전형의 불순물을 도핑함으로써 저저항의 전극층을 형성할 수 있다. 또한, 본 발명의 플라즈마 도핑에 의하여 도핑된 게이트 전극층과 반대되는 도전형의 불순물을 도핑함으로써 게이트 전극층의 도전형을 역전시킬 수도 있다.
또한, 바람직하게는, 플라즈마 도핑에 의하여 게이트 전극층을 도핑하는 것과 동시에 반도체 기판(100)을 플라즈마 도핑하여, 반도체 기판(100)에 저농도 도핑 영역(lightly doped drain, 150)을 형성할 수 있다. 플라즈마 도핑 공정 동안, 반도체 기판(100) 표면으로 가속되는 불순물 이온(1000)은 게이트 절연막(200)을 통과하여 반도체 기판(100)에 직접 도입되거나 게이트 절연막(200)에 포획된다. 반도체 기판(100)에 직접 도입된 불순물 이온에 의하여 저농도 도핑 영역(150)이 형성될 수 있다. 또한, 게이트 절연막(200)에 포획된 불순물 이온은 상기 열처리 공정 동안 반도체 기판(100)으로 확산하여 저농도 도핑 영역(150)을 형성하는 것에 기여할 수 있다.
따라서, 본 발명에 따른 모스 트랜지스터의 제조 방법에 따르면, 포토리소그래피 공정 및 이온주입 공정과 같은 추가적인 공정을 도입하지 않고서도 게이트 전극층의 도핑 공정과 동시에 저농도 도핑 영역을 형성할 수 있는 이점이 있다.
도 2c를 참조하면, 게이트 스택(350) 및 게이트 절연막(200) 상에 예를 들면, 실리콘질화막을 증착한 후, 에치백하여 게이트 스택의 측벽 상에 스페이서(600)를 형성한다.
도 2d를 참조하면, 게이트 스택(350) 및 스페이서(600)를 이온주입 마스크로 사용하여, 반도체 기판(100)에 이온주입 공정에 의하여 불순물 이온(2000)을 주입함으로써, 반도체 기판(100) 내에 고농도 소오스/드레인 영역(170)을 형성한다. 이 후, 본 발명이 속하는 기술 분야에서 알려진 바와 같이, 고농도 소스/드레인 영 역(170)에 적합한 배선 공정을 수행하여 모스 트랜지스터를 제조한다.
상기 본 발명의 제 1 실시예에 따른 모스 트랜지스터의 제조 방법에 따르면, 도핑이 될 게이트 전극층 상에 캡핑층 또는 오믹접촉층/캡핑층을 형성한 후에 플라즈마 도핑이 이루어지므로, 종래의 이온주입 공정에서 과도한 에너지를 갖는 불순물 이온이 얇은 게이트 절연막을 투과하여 게이트 절연막 하부의 반도체 기판 내로 불순물이 주입되는 현상을 개선할 수 있다.
또한, 본 발명은, 플라즈마와 게이트 전극층이 접촉하는 쉬스(sheath) 영역 내에 발생하는 전계에 의해 불순물 이온이 가속되어, 불순물 이온이 주로 수평 방향으로 가속되어 게이트 전극층 내부로 도입된다. 따라서, 본 발명은 종래의 이온주입 공정에서 수직 방향으로 불순물을 도핑됨으로써 발생하는 게이트 절연막 근처의 공핍층을 억제할 수 있다.
상기 모스 트랜지스터의 제조 방법은, 도핑되는 불순물에 따라 도전형이 바뀌는 게이트 전극층을 적용하는 모스 트랜지스터의 제조를 위하여 적용된다. 또한, 상기 모스 트랜지스터의 제조 방법은, P 웰 또는 N 웰을 갖는 반도체 기판에 적용됨으로써 N 모스 트랜지스터 및 P 모스 트랜지스터의 제조 방법을 제공할 수 있다.
도 3a 내지 도 3e는 본 발명의 제 2 실시예에 따른 모스 트랜지스터의 제조 방법을 나타내는 단면도이다.
도 3a를 참조하면, 제 1 도전형 웰(11a) 및 제 2 도전형 웰(110b)이 형성된 반도체 기판(100) 상에 게이트 절연막, 게이트 전극층, 오믹접촉층 및 캡핑층을 증 착하고, 이를 패터닝하여 각각 게이트 절연막(200), 게이트 전극층(300), 오믹접촉층(400) 및 캡핑층(500)을 포함하는 제 1 게이트 스택(350a) 및 제 2 게이트 스택(350b)을 형성한다. 이 경우, 게이트 전극층(300)에 의하여 코팅되지 않는 게이트 절연막(200)의 일부를 제거할 수 있다. 또한, 게이트 스택(350a, 350b)의 오믹접촉층(400)은 필요에 따라 생략될 수 있다. 이 후, 제 1 도전형 웰(110a) 상에 형성된 제 1 게이트 스택(350a)을 노출시키는 제 1 마스크 패턴(700a)을 형성한다. 제 1 마스크 패턴(700a)은 포토레지스트 및 산화막 또는 질화막 등의 하드마스크로 형성할 수 있다.
도 3b를 참조하면, 제 1 게이트 스택(350a)이 노출된 반도체 기판(100)을 제 1 도전형 불순물을 함유하는 가스로 이루어진 플라즈마(1000a)에 노출시켜, 제 1 게이트 스택(350a)의 게이트 전극층(300a)에 대한 제 1 플라즈마 도핑 공정을 수행한다. 제 1 플라즈마 도핑 공정 동안 기판으로 가속되는 이온의 에너지를 증가시키기 위하여 반도체 기판(100)에 바이어스를 인가할 수도 있다. 예를 들면, 제 1 도전형 웰(110a)이 P 웰인 경우, 제 1 게이트 스택(350a)의 게이트 전극층(300a)을 도너 불순물을 함유하는 가스, 예를 들면 PH3, PF3, AsH3 또는 AsF5 등을 사용하여 플라즈마 도핑을 하면, N 모스를 형성할 수 있다. 이 후, 제 1 마스크 패턴(700a)을 제거한다.
또한, 바람직하게는, 플라즈마 도핑에 의하여 제 1 게이트 스택(350a)의 게이트 전극층(300a)을 도핑하는 것과 동시에 반도체 기판(100)을 플라즈마 도핑하 여, 반도체 기판(100)에 제 1 저농도 도핑 영역(150a)을 형성할 수 있다. 그 결과, 본 발명에 따른 모스 트랜지스터의 제조 방법에 따르면, 포토리소그래피 공정 및 이온주입 공정과 같은 추가적인 공정을 도입하지 않고서도 게이트 전극층의 도핑 공정과 동시에 저농도 도핑 영역을 형성할 수 있는 이점이 있다. 이 후, 바람직하게는. 반도체 기판을 열처리함으로써, 도핑된 불순물 이온을 활성화시킬 수 있다.
도 3c를 참조하면, 제 2 도전형 웰(110b) 상에 형성된 제 2 게이트 스택(350b)을 노출시키는 제 2 마스크 패턴(700b)을 형성한다. 제 2 마스크 패턴(700b)은 포토레지스트 및 산화막 또는 질화막 등의 하드마스크로 형성할 수 있다.
이 후, 제 2 게이트 스택(350b)이 노출된 반도체 기판(100)을 제 2 도전형 불순물을 함유하는 가스로 이루어진 플라즈마(1000b)에 노출시켜, 제 2 게이트 스택(350b)의 게이트 전극층(300b)에 대한 제 2 플라즈마 도핑 공정을 수행한다. 플라즈마 도핑 공정 동안 반도체 기판(100)으로 가속되는 불순물 이온의 에너지를 증가시키기 위하여 반도체 기판(100)에 바이어스를 인가할 수도 있다. 예를 들면, 제 2 도전형 웰(110b)이 N 웰인 경우, 제 2 게이트 스택(350b)의 게이트 전극층(300b)을 억셉터 불순물을 함유하는 가스, 예를 들면 BF3 또는 B2H6 를 사용하여 플라즈마 도핑을 하면, P 모스를 형성할 수 있다.
또한, 바람직하게는, 플라즈마 도핑에 의하여 제 2 게이트 스택(350b)의 게이트 전극층(300b)을 도핑하는 것과 동시에 반도체 기판(100)을 플라즈마 도핑하 여, 반도체 기판(100)에 제 2 저농도 도핑 영역(150b)을 형성할 수 있다. 플라즈마 도핑이 끝나면, 제 2 마스크 패턴(700b)을 제거한다.
이 후, 바람직하게는. 반도체 기판(100)을 열처리함으로써, 도핑된 불순물 이온을 활성화시킬 수 있다. 또한, 바람직하게는 상기 열처리 공정은 제 1 게이트 스택(350a) 및 제 2 게이트 스택(350b)에 대한 플라즈마 도핑 공정이 모두 끝난 후에 수행할 수 있다.
도 3d를 참조하면, 제 1 게이트 스택(350a), 제 2 게이트 스택(350b) 및 게이트 절연막(200) 상에, 예를 들면, 실리콘질화막을 증착한 후, 에치백하여 제 게이트 스택(350a) 및 제 2 게이트 스택(350b)의 측벽 상에 스페이서(600)를 형성한다. 이 후, 제 1 게이트 스택(350a)과 제 1 도전형 웰(110a)을 포함하는 반도체 기판(100)의 표면을 노출시키는 제 3 마스크 패턴(800a)을 형성한다. 제 1 게이트 스택(350a), 스페이서(600) 및 제 3 마스크 패턴(800a)을 이온주입 마스크로 사용하여, 이온주입 공정에 의하여 반도체 기판(100) 내에 제 1 고농도 소오스/드레인 영역(170a)을 형성한다. 이 후, 제 3 마스크 패턴(800)을 제거한다.
도 3e를 참조하면, 제 2 게이트 스택(350b)과 제 2 도전형 웰(110b)을 포함하는 반도체 기판(100)의 표면을 노출시키는 제 4 마스크 패턴(800b)을 형성한다. 제 2 게이트 스택(350b), 스페이서(600) 및 제 4 마스크 패턴(800b)을 이온주입 마스크로 사용하여, 이온주입 공정에 의하여 반도체 기판 내에 제 2 고농도 소오스/드레인 영역(170b)을 형성한다. 상기 제 1 고농도 소오스/드레인 영역(170a) 및 제 2 고농도 소오스/드레인 영역(170b)의 형성 공정 이후에, 반도체 기판(100)을 열처리하여 주입된 불순물 이온을 활성화시킬 수 있다. 이 후, 본 발명이 속하는 기술 분야에서 알려진 바와 같이, 고농도 소스/드레인 영역(170a, 170b)에 적합한 배선 공정을 수행하여 모스 트랜지스터를 제조한다.
따라서, 본 발명의 제 2 실시예에 따른 모스 트랜지스터의 제조 방법에 따르면, 적합한 마스크 패턴을 이용하여 제 1 게이트 스택 및 제 2 게이트 스택에 대하여 선택적으로 플라즈마 도핑 공정을 적용함으로써, 불순룰 이온의 도핑 프로파일이 균일한 더욱 신뢰성 있는 게이트 스택을 구비하는 상보형 트랜지스터를 제조할 수 있다.
도 4a 내지 도 4c는 본 발명의 제 3 실시예에 따른 모스 트랜지스터의 제조 방법을 나타내는 단면도이다.
도 4a를 참조하면, 제 1 도전형 웰(110a) 및 제 2 도전형 웰(110b)이 형성된 반도체 기판(100) 상에 게이트 절연막(200), 제 1 도전형의 게이트 전극층(300c), 오믹접촉층(400c) 및 캡핑층(500c)을 증착한다. 제 1 게이트 전극층(300c)은 도입되는 불순물에 따라 도전형이 바뀌는 재료로 이루어진다. 바람직하게는, 제 1 게이트 전극층(300c)은 폴리실리콘막 또는 비정질 실리콘막으로 이루어질 수 있다. 제 1 게이트 전극층(300c)은 증착시에 인시튜로 불순물이 도핑되거나, 증착한 후에 이온주입에 의하여 불순물이 도핑될 수 있다.
도 4b를 참조하면, 제 1 도전형의 게이트 전극층(300c), 오믹접촉층(400c) 및 캡핑층(500c)을 패터닝하여, 각각 게이트 절연막(200), 제 1 도전형의 게이트 전극층(300a), 오믹접촉층(400) 및 캡핑층(500)을 포함하는 제 1 게이트 스택 (350a) 및 제 2 게이트 스택(350b)을 형성한다. 이 경우, 게이트 전극층(300a)에 의하여 코팅되지 않는 게이트 절연막(200)의 일부를 제거할 수 있다. 또한, 제 1 게이트 스택(350a) 및 제 2 게이트 스택(350b)의 오믹접촉층(400)은 필요에 따라 생략될 수 있다.
예를 들면, 제 1 도전형 웰(110a)이 P 웰이고, 제 1 도전형의 게이트 전극층(300a)으로서 N 형의 게이트 전극층을 형성한 경우에, 제 1 도전형 웰(110a) 상에 N 모스 트랜지스터의 게이트 스택인 제 1 게이트 스택(350a)을 먼저 형성할 수 있다.
도 4c를 참조하면, 이 후, 제 2 도전형 웰(110b) 상에 형성된 제 2 게이트 스택(350b)을 노출시키는 마스크 패턴(700b)을 형성한다. 마스크 패턴(700b)은 포토레지스트 및 산화막 또는 질화막 등의 하드마스크로 형성할 수 있다.
이 후, 제 2 게이트 스택(350b)이 노출된 반도체 기판(100)을 제 2 도전형 불순물을 함유하는 가스로 이루어진 플라즈마(1000b)에 노출시켜, 제 2 게이트 스택(350b)의 제 1 도전형의 게이트 전극층(300a)에 대한 도핑 공정을 수행한다. 상기 플라즈마 도핑 공정에 의하여 제 1 도전형의 게이트 전극층(300a)의 도전형이 역전되어, 제 2 도전형의 게이트 전극층(300b)이 형성된다.
플라즈마 도핑 공정 동안 반도체 기판(100)으로 가속되는 이온의 에너지를 증가시키기 위하여 반도체 기판(100)에 바이어스를 인가할 수도 있다.
예를 들면, 제 2 게이트 스택(350b)을 억셉터 불순물을 함유하는 가스, 예를 들면 BF3 또는 B2H6 를 사용하여 플라즈마 도핑을 함으로써, 제 2 게이트 스택(350b)의 제 1 도전형의 게이트 전극층(300a)을 P 형으로 역전시켜, N 웰인 제 2 도전형 웰(110b) 상에 P 모스 트랜지스터의 게이트 스택인 제 2 게이트 스택(350b)을 형성할 수 있다.
바람직하게는. 상기 플라즈마 도핑 공정 이후에, 반도체 기판(100)을 열처리함으로써, 도핑된 불순물 이온을 활성화시킬 수 있다. 이 후, 도 3d 및 도 3e에 나타낸 바와 같이, 게이트 스택(350a, 350b)의 측벽 및 게이트 절연막(200) 상에 스페이서(600)를 형성한다. 이 후, 이온주입 공정에 의하여 반도체 기판(100) 내에 고농도 소오스/드레인 영역(170a, 170b)을 형성하고, 고농도 소스/드레인 영역(170a, 170b)에 적합한 배선 공정을 수행하여 모스 트랜지스터를 제조한다.
따라서, 본 발명의 제 3 실시예에 따른 모스 트랜지스터의 제조 방법에 따르면, 하나의 마스크 패턴을 이용한 플라즈마 도핑에 의하여, 제 2 게이트 스택의 도전형을 역전시킴으로써 상보형 트랜지스터를 제조할 수 있는 이점이 있다.
본 발명에 따른 모스 트랜지스터의 제조 방법에 따르면, 도핑될 게이트 전극층 상에 캡핑층 또는 오믹접촉층/캡핑층을 형성한 후에 플라즈마 도핑이 이루어지므로, 종래의 이온주입 공정에서 과도한 에너지를 갖는 불순물 이온이 얇은 게이트 절연막을 투과하여 게이트 절연막 하부의 반도체 기판으로 불순물이 주입되는 현상을 개선할 수 있다. 또한, 본 발명은, 플라즈마와 게이트 전극층이 접촉하는 쉬스(sheath) 영역 내의 전계에 의해 불순물 이온이 가속되어, 불순물 이온은 주로 수 평 방향으로 가속되어 게이트 전극층 내부로 도입된다. 따라서, 본 발명은 종래의 이온주입 공정에서 수직 방향으로 불순물이 도핑되어 게이트 절연막 근처에서 공핍층이 발생하는 현상을 개선할 수 있다. 특히, 본 발명에 따른 플라즈마 도핑 공정은 모스 트랜지스터 디자인룰의 축소로 인하여 게이트 전극층의 폭이 감소됨에 따라, 더욱 균일한 불순물의 도핑 프로파일을 얻을 수 있다.
이상에서 설명한 본 발명이 전술한 실시예 및 첨부된 도면에 한정되지 않으며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러가지 치환, 변형 및 변경이 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
상술한 바와 같이 본 발명의 모스 트랜지스터의 제조 방법은, 플라즈마 도핑 공정에 의하여 게이트 스택 내의 게이트 전극층을 도핑함으로써, 주입되는 불순물이 얇은 게이트 절연막을 통과하여 반도체 기판까지 도달하거나, 게이트 전극층이 불균일하게 도핑되어 공핍층이 생성될 수 있는 종래의 이온주입 공정을 대체할 수 있는 모스 트랜지스터의 제조 방법을 제공한다.

Claims (12)

  1. 반도체 기판 상에 게이트 절연막, 게이트 전극층 및 캡핑층을 포함하는 게이트 스택을 형성하는 단계; 및
    불순물을 함유하는 가스를 사용한 플라즈마에 의해, 상기 게이트 전극층의 측면 방향으로만 상기 게이트 전극층에 불순물 도핑하는 단계를 포함하는 것을 특징으로 하는 모스 트랜지스터의 제조 방법.
  2. 제 1 항에 있어서,
    상기 게이트 전극층은 폴리실리콘막 또는 비정질 실리콘막으로 이루어진 것을 특징으로 하는 모스 트랜지스터의 제조 방법.
  3. 제 1 항에 있어서,
    상기 게이트 전극층은 도우프트 또는 언도우프트 전극층인 것을 특징으로 하는 모스 트랜지스터의 제조 방법.
  4. 제 1 항에 있어서,
    상기 불순물은 도너(donor) 불순물인 것을 특징으로 하는 모스 트랜지스터의 제조 방법.
  5. 제 1 항에 있어서,
    상기 불순물은 억셉터(acceptor) 불순물인 것을 특징으로 하는 모스 트랜지스터의 제조 방법.
  6. 제 1 항에 있어서,
    상기 플라즈마 도핑하는 단계는, 상기 게이트 전극층과 동시에 상기 반도체 기판을 플라즈마 도핑하여, 상기 반도체 기판에 저농도 도핑 영역을 형성하는 것을 특징으로 하는 모스 트랜지스터의 제조 방법.
  7. 제 1 항에 있어서,
    상기 플라즈마 도핑하는 단계 이후에, 상기 반도체 기판을 열처리하는 단계를 더 포함하는 것을 특징으로 하는 모스 트랜지스터의 제조 방법.
  8. 제 1 항에 있어서,
    상기 플라즈마 도핑하는 단계 이후에, 상기 게이트 스택의 측벽 상에 스페이서를 형성하는 단계; 및
    상기 게이트 스택 및 상기 스페이서를 이온주입 마스크로 사용하여, 상기 반도체 기판에 불순물 이온을 주입함으로써, 상기 반도체 기판 내에 고농도 소오스/드레인 영역을 형성하는 단계를 더 포함하는 것을 특징으로 하는 모스 트랜지스터의 제조 방법.
  9. 제 1 도전형 웰 및 제 2 도전형 웰이 형성된 반도체 기판 상에 각각 게이트 절연막, 게이트 전극층 및 캡핑층을 포함하는 제 1 게이트 스택 및 제 2 게이트 스택을 형성하는 단계;
    상기 제 1 게이트 스택을 노출시키는 제 1 마스크 패턴을 형성하는 단계;
    상기 노출된 제 1 게이트 스택의 상기 게이트 전극층을, 제 1 도전형 불순물을 함유하는 가스를 사용하여 제 1 플라즈마 도핑하는 단계;
    상기 제 1 마스크 패턴을 제거하는 단계;
    상기 제 2 게이트 스택을 노출시키는 제 2 마스크 패턴을 형성하는 단계;
    상기 노출된 제 2 게이트 스택의 상기 게이트 전극층을, 제 2 도전형 불순물을 함유하는 가스를 사용하여 제 2 플라즈마 도핑하는 단계; 및
    상기 제 2 마스크 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 모스 트랜지스터의 제조 방법.
  10. 제 9 항에 있어서,
    상기 제 1 플라즈마 도핑하는 단계 및 상기 제 2 플라즈마 도핑하는 단계는 각각 상기 노출된 제 1 게이트 스택 및 상기 노출된 제 2 게이트 스택의 상기 게이트 전극층과 동시에, 상기 노출된 반도체 기판을 플라즈마 도핑하여, 제 1 도전형 저농도 도핑 영역 및 제 2 도전형 저농도 도핑 영역을 형성하는 것을 특징으로 하는 모스 트랜지스터의 제조 방법.
  11. 제 9 항에 있어서,
    상기 제 1 플라즈마 도핑하는 단계 이후 또는/및 상기 제 2 플라즈마 도핑하는 단계 이후에, 상기 반도체 기판을 열처리하는 단계를 더 포함하는 것을 특징으로 하는 모스 트랜지스터의 제조 방법.
  12. 제 1 도전형 웰 및 제 2 도전형 웰이 형성된 반도체 기판 상에 각각 게이트 절연막, 제 1 도전형의 게이트 전극층 및 캡핑층을 포함하는 제 1 게이트 스택 및 제 2 게이트 스택을 형성하는 단계;
    상기 제 2 게이트 스택을 노출시키는 마스크 패턴을 형성하는 단계;
    상기 노출된 제 2 게이트 스택의 상기 제 1 도전형의 게이트 전극층을, 제 2 도전형 불순물을 함유하는 가스를 사용하여 플라즈마 도핑하여 제 2 도전형의 게이트 전극층을 형성하는 단계; 및
    상기 마스크 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 모스 트랜지스터의 제조 방법.
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