KR20070024337A - 반도체 기억 장치, 반도체 기억 장치의 제조 방법 및반도체 기억 장치의 정보 재기록 방법 - Google Patents
반도체 기억 장치, 반도체 기억 장치의 제조 방법 및반도체 기억 장치의 정보 재기록 방법 Download PDFInfo
- Publication number
- KR20070024337A KR20070024337A KR1020060040651A KR20060040651A KR20070024337A KR 20070024337 A KR20070024337 A KR 20070024337A KR 1020060040651 A KR1020060040651 A KR 1020060040651A KR 20060040651 A KR20060040651 A KR 20060040651A KR 20070024337 A KR20070024337 A KR 20070024337A
- Authority
- KR
- South Korea
- Prior art keywords
- diffusion region
- multilayer film
- voltage
- charge
- film
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 172
- 238000000034 method Methods 0.000 title claims description 35
- 238000004519 manufacturing process Methods 0.000 title claims description 13
- 238000009792 diffusion process Methods 0.000 claims abstract description 351
- 238000009825 accumulation Methods 0.000 claims abstract description 118
- 239000000758 substrate Substances 0.000 claims abstract description 90
- 239000012535 impurity Substances 0.000 claims abstract description 18
- 238000009413 insulation Methods 0.000 claims abstract description 8
- 238000003860 storage Methods 0.000 claims description 136
- 238000005530 etching Methods 0.000 claims description 6
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 367
- 239000002784 hot electron Substances 0.000 description 56
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 48
- 229910052814 silicon oxide Inorganic materials 0.000 description 48
- 108091006146 Channels Proteins 0.000 description 33
- 229910052581 Si3N4 Inorganic materials 0.000 description 24
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 24
- 230000015572 biosynthetic process Effects 0.000 description 21
- 238000006386 neutralization reaction Methods 0.000 description 21
- 230000005684 electric field Effects 0.000 description 16
- 238000002955 isolation Methods 0.000 description 16
- 230000008859 change Effects 0.000 description 12
- 230000008569 process Effects 0.000 description 12
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 9
- 229920005591 polysilicon Polymers 0.000 description 9
- 230000006870 function Effects 0.000 description 8
- 238000005229 chemical vapour deposition Methods 0.000 description 7
- 229910021332 silicide Inorganic materials 0.000 description 7
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 7
- 238000005468 ion implantation Methods 0.000 description 6
- 230000001681 protective effect Effects 0.000 description 6
- 230000009471 action Effects 0.000 description 5
- 230000006399 behavior Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 5
- 238000000059 patterning Methods 0.000 description 4
- 238000001039 wet etching Methods 0.000 description 4
- 229910052785 arsenic Inorganic materials 0.000 description 3
- 239000011229 interlayer Substances 0.000 description 3
- 150000002500 ions Chemical class 0.000 description 3
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- 230000004913 activation Effects 0.000 description 2
- 230000005465 channeling Effects 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 229960002050 hydrofluoric acid Drugs 0.000 description 2
- 239000007788 liquid Substances 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 101100165556 Mus musculus Bmp6 gene Proteins 0.000 description 1
- 102000004129 N-Type Calcium Channels Human genes 0.000 description 1
- 108090000699 N-Type Calcium Channels Proteins 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 239000012790 adhesive layer Substances 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 239000007864 aqueous solution Substances 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 239000005368 silicate glass Substances 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 239000000243 solution Substances 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 1
- 229910021342 tungsten silicide Inorganic materials 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0466—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells with charge storage in an insulating layer, e.g. metal-nitride-oxide-silicon [MNOS], silicon-oxide-nitride-oxide-silicon [SONOS]
- G11C16/0475—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells with charge storage in an insulating layer, e.g. metal-nitride-oxide-silicon [MNOS], silicon-oxide-nitride-oxide-silicon [SONOS] comprising two or more independent storage sites which store independent data
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66833—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a charge trapping gate insulator, e.g. MNOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
- H01L29/7923—Programmable transistors with more than two possible different levels of programmation
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
ONO 막에 대한 기록이 행해지기 전의 출력 전류와, ONO 막에 기록된 후의 출력 전류의 차를 크게 할 수 있는 반도체 기억 장치, 반도체 기억 장치의 제조 방법 및 반도체 기억 장치의 정보 재기록 방법을 제공한다.
반도체 기억 장치 (100) 는, 제 1 확산 영역 (11) 과, 게이트 절연막 (32) 과, 게이트 전극 (31) 과, 제 1 다층막 (141) 과, 제 3 확산 영역 (113) 을 구비한다. 제 1 확산 영역 (11) 은, 반도체 기판 (10) 에 있어서 형성되어 있다. 게이트 절연막 (32) 은, 제 1 확산 영역 (11) 으로부터 떨어진 위치에 있어서, 반도체 기판 (10) 위에 형성되어 있다. 게이트 전극 (31) 은, 게이트 절연막 (32) 위에 형성되어 있다. 제 1 다층막 (141) 은, 제 1 확산 영역 (11) 과 게이트 절연막 (32) 사이에 있어서, 반도체 기판 (10) 위에 형성되어 있다. 제 3 확산 영역 (113) 은, 반도체 기판 (10) 에 있어서 제 1 다층막 (141) 부근에 형성되어 있다. 제 3 확산 영역 (113) 은, 불순물 농도가 제 1 확산 영역 (11) 보다도 낮다. 제 1 다층막 (141) 에는, 플러스 전하 (홀) 가 주체로서 축적된 후에, 마이너스 전하 (전자) 가 주체로서 축적되어 기록된다. 마이너스 전하 (전자) 는, 플러스 전하 (홀) 와 역극성이다.
반도체 기억 장치
Description
도 1 은, 본 발명의 전제가 되는 반도체 기억 장치의 회로 구성도.
도 2 는, 메모리셀의 회로 구성.
도 3 은, 메모리셀의 단면도.
도 4 는, 메모리셀의 출력 전류의 특성을 나타내는 도면.
도 5 는, 반도체 기억 장치의 공정 단면도.
도 6 은, 반도체 기억 장치의 공정 단면도.
도 7 은, 반도체 기억 장치의 공정 단면도.
도 8 은, 반도체 기억 장치의 공정 단면도.
도 9 는, 반도체 기억 장치의 공정 단면도.
도 10 은, 반도체 기억 장치의 공정 단면도.
도 11 은, 반도체 기억 장치의 공정 단면도.
도 12 는, 본 발명의 제 1 실시 형태에 따른 반도체 기억 장치의 회로 구성도.
도 13 은, 메모리셀의 단면도.
도 14 는, 메모리셀의 단면도.
도 15 는, 메모리셀의 출력 전류의 특성을 나타내는 도면.
도 16 은, 메모리셀의 단면도.
도 17 은, 메모리셀의 단면도.
도 18 은, 메모리셀의 단면도.
도 19 는, 메모리셀의 단면도.
도 20 은, 메모리셀의 단면도.
도 21 은, 메모리셀의 단면도.
부호의 설명
1, 100, 200, 300, 400 반도체 기억 장치
10 반도체 기판
11 제 1 확산 영역
12 제 2 확산 영역
13, 113, 213, 313, 413 제 3 확산 영역
14, 114, 214, 314, 414 제 4 확산 영역
31 게이트 전극
32 게이트 절연막
41, 141, 241, 341, 441 제 1 다층막
42, 142, 242, 342, 442 제 1 절연층
43, 143, 243, 343, 443 전하 축적층
44, 144, 244, 344, 444 제 2 절연층
45, 145, 245, 345, 445 제 2 다층막
46, 146, 246, 346, 446 제 1 절연층
47, 147, 247, 347,447 전하 축적층
48, 148, 248, 348, 448 제 1 절연층
50, 150, 250, 350, 450 제 2 전압 인가부
60, 160, 260, 360, 460 제 1 전압 인가부
〔특허 문헌 1〕 미국 특허 제5408115호 (1 - 12 페이지, 1 - 6 도)
〔특허 문헌 2〕 미국 특허 제6255166호 (1 - 20 페이지, 1 - 18 도)
〔특허 문헌 3〕 일본 공개특허공보 제2005-64295호 (1 - 22 페이지, 1 - 17 도)
〔특허 문헌 4〕 일본 공개특허공보 평6-309881호 (1 - 4 페이지, 1 - 4 도)
본 발명은, 반도체 기억 장치, 반도체 기억 장치의 제조 방법 및 반도체 기억 장치의 정보 재기록 방법에 관한 것이다.
종래부터, MONOS (Metal-Oxide-Nitride-Oxide-Semiconductor) 형의 비휘발성의 메모리셀이 제안되어 있다 (예를 들어, 특허 문헌 1 ∼ 4 참조). 특허 문 헌 1, 2, 4 에는, ONO (Oxide-Nitride-Oxide) 막 위에 전극이 형성되는 구조가 개시되어 있다. 특허 문헌 3 에는, ONO (Oxide-Nitride-Oxide) 막 위에 전극이 없는 구조가 개시되어 있다.
ONO 막 위에 전극이 없는 구조는, ONO 막 위에 전극이 형성되는 구조에 비하여, 제어가 용이한 면이나 비용면 등에서 유리하다.
그러나, 특허 문헌 3 의 기술에서는, ONO 막 위에 전극이 없기 때문에, ONO 막에 대한 기록이 행해지기 전의 출력 전류와, ONO 막에 기록된 후의 출력 전류의 차가 불충분한 경향이 있다.
본 발명의 목적은, ONO 막에 대한 기록이 행해지기 전의 출력 전류와, ONO 막에 기록된 후의 출력 전류의 차를 크게 할 수 있는 반도체 기억 장치, 반도체 기억 장치의 제조 방법 및 반도체 기억 장치의 정보 재기록 방법을 제공하는 것에 있다.
과제를 해결하기 위한 수단
본 발명에 관련된 반도체 기억 장치는, 제 1 확산 영역과, 게이트 절연막과, 게이트 전극과, 제 1 다층막과, 제 3 확산 영역을 구비한다. 제 1 확산 영역은, 반도체 기판에 형성되어 있다. 게이트 절연막은, 제 1 확산 영역으로부터 떨어진 위치에서 반도체 기판 위에 형성되어 있다. 게이트 전극은, 게이트 절연막 위에 형성되어 있다. 제 1 다층막은, 제 1 확산 영역과 게이트 절연막 사 이에 있어서 반도체 기판 위에 형성되어 있다. 제 3 확산 영역은, 반도체 기판에 있어서 제 1 다층막 부근에 형성되어 있다. 제 3 확산 영역은, 불순물 농도가 제 1 확산 영역보다도 낮다. 제 1 다층막에는, 제 1 전하가 주체로서 축적된 후에, 제 2 전하가 주체로서 축적되어 기록된다. 제 2 전하는 제 1 전하와 역극성이다.
이 반도체 기억 장치에서는, 제 1 다층막에는 제 1 전하가 주체로서 축적된다. 이것에 의해, 제 1 다층막에 기록되지 않은 경우의 출력 전류를 크게 할 수 있다. 또한, 제 1 다층막에는, 제 1 전하가 주체로서 축적된 후에, 제 2 전하가 주체로서 축적되어 기록된다. 이것에 의해, 제 1 다층막에 기록된 경우의 출력 전류를 작게 할 수 있다.
이와 같이, 제 1 다층막에 기록되지 않은 경우의 출력 전류를 크게 할 수 있고, 제 1 다층막에 기록된 경우의 출력 전류를 작게 할 수 있다. 이 때문에, 제 1 다층막에 기록되지 않은 경우의 출력 전류와, 제 1 다층막에 기록된 경우의 출력 전류의 차를 크게 할 수 있다.
본 발명에 관련된 반도체 기억 장치의 제조 방법은, 제 1 단계와, 제 2 단계와, 제 3 단계와, 제 4 단계와, 제 5 단계와, 제 6 단계와, 제 7 단계와, 제 8 단계와, 제 9 단계와, 제 10 단계를 구비한다. 제 1 단계에서는, 반도체 기판이 준비된다. 제 2 단계에서는, 반도체 기판 위에 제 1 절연막이 형성된다. 제 3 단계에서는, 제 1 절연막 위에 제 1 도전성 막이 형성된다. 제 4 단계에서는, 제 1 도전성 막이 에칭되어 게이트 전극이 형성된다. 제 5 단계에서는, 제 1 절연막이 에칭되어 게이트 절연막이 형성된다. 제 6 단계에서는, 게이트 전극의 측면과 반도체 기판의 표면을 덮도록, 제 2 절연막이 형성된다. 제 7 단계에서는, 반도체 기판에 있어서, 게이트 전극 부근에 제 3 확산 영역과 제 4 확산 영역이 형성된다. 제 8 단계에서는, 제 2 절연막 위에 적어도 제 3 절연막이 형성된다. 제 9 단계에서는, 적어도 제 2 절연막 및 제 3 절연막이 에칭되어 제 1 다층막 및 제 2 다층막이 형성된다. 제 10 단계에서는, 반도체 기판에 있어서 제 3 확산 영역보다 게이트 절연막으로부터 먼 위치에 제 1 확산 영역이 형성되고, 제 4 확산 영역보다 게이트 절연막으로부터 먼 위치에 제 2 확산 영역이 형성된다. 제 1 다층막에는, 제 1 전하가 주체로서 축적된 후에 제 2 전하가 주체로서 축적되어 기록된다. 제 2 전하는, 제 1 전하와 역극성이다.
이 반도체 기억 장치의 제조 방법에서는, 제 1 다층막에는, 제 1 전하가 주체로서 축적된다. 이것에 의해, 제 1 다층막에 기록되지 않은 경우의 출력 전류를 크게 할 수 있다. 또한, 제 1 다층막에는, 제 1 전하가 주체로서 축적된 후에, 제 2 전하가 주체로서 축적되어 기록된다. 이것에 의해, 제 1 다층막에 기록된 경우의 출력 전류를 작게 할 수 있다.
이와 같이, 제 1 다층막에 기록되지 않은 경우의 출력 전류를 크게 할 수 있고, 제 1 다층막에 기록된 경우의 출력 전류를 작게 할 수 있다. 이 때문에, 제 1 다층막에 기록되지 않은 경우의 출력 전류와, 제 1 다층막에 기록된 경우의 출력 전류의 차를 크게 할 수 있다.
본 발명에 관련된 반도체 기억 장치의 정보 재기록 방법은, 제 1 확산 영역 과, 게이트 절연막과, 게이트 전극과, 제 1 다층막과, 제 3 확산 영역을 갖는 반도체 기억 장치의 정보 재기록 방법으로, 축적 단계와, 기록 단계를 구비한다. 제 1 확산 영역은, 반도체 기판에 형성되어 있다. 게이트 절연막은, 제 1 확산 영역으로부터 떨어진 위치에서, 반도체 기판 위에 형성되어 있다. 게이트 전극은 게이트 절연막 위에 형성되어 있다. 제 1 다층막은, 제 1 확산 영역과 게이트 절연막 사이에 있어서, 반도체 기판 위에 형성되어 있다. 제 3 확산 영역은, 반도체 기판에 있어서 제 1 다층막 부근에 형성되어 있다. 제 3 확산 영역은, 불순물 농도가 제 1 확산 영역보다도 낮다. 축적 단계에서는, 제 1 다층막에 제 1 전하가 주체로서 축적된다. 기록 단계에서는, 축적 단계 후에, 제 1 다층막에 제 2 전하가 주체로서 축적되어 기록된다. 제 2 전하는, 제 1 전하와 역극성이다.
이 반도체 기억 장치의 정보 재기록 방법에서는, 축적 단계에 있어서, 제 1 다층막에 제 1 전하가 주체로서 축적된다. 이것에 의해, 제 1 다층막에 기록되지 않은 경우의 출력 전류를 크게 할 수 있다. 또한, 기록 단계에 있어서, 제 1 전하가 주체로서 축적된 후에, 제 1 다층막에 제 2 전하가 주체로서 축적되어 기록된다. 이것에 의해, 제 1 다층막에 기록된 경우의 출력 전류를 작게 할 수 있다.
이와 같이, 제 1 다층막에 기록되지 않은 경우의 출력 전류를 크게 할 수 있고, 제 1 다층막에 기록된 경우의 출력 전류를 작게 할 수 있다. 이 때문에, 제 1 다층막에 기록되지 않은 경우의 출력 전류와, 제 1 다층막에 기록된 경우의 출력 전류의 차를 크게 할 수 있다.
발명을 실시하기
위한 최선의 형태
<본 발명의 전제가 되는 반도체 기억 장치의 구성 및 동작>
본 발명의 전제가 되는 반도체 기억 장치의 회로 구성도를 도 1 에 나타낸다.
(반도체 기억 장치의 개략 구성)
반도체 기억 장치 (1) 는, 주로, 복수의 메모리셀 (1n, 1o, 1p, …, 1r, 1s, 1v, …) 과, 제 1 전압 인가부 (60) 와, 제 2 전압 인가부 (50) 를 구비한다.
각 메모리셀 (1n, …) 은 격자 형상으로 배열되고, 게이트 전극 (31), 제 1 확산 영역 (11), 제 2 확산 영역 (12), 채널 형성 영역 (17) 등을 갖고 있다. 각 메모리셀 (1n, …) 의 게이트 전극 (31) 은, 워드 라인 (WLi, WLj, …) 에 접속되어 있다. 각 메모리셀 (1n, …) 의 제 1 확산 영역 (11) 이나 제 2 확산 영역 (12) 은, 비트 라인 (BLh, BLi, BLj, BLk, …) 에 접속되어 있다. 각 메모리셀 (1n, …) 의 채널 형성 영역 (17) 에는, 제 1 확산 영역 (11) 이나 제 2 확산 영역 (12) 이 접속되어 있고, 제 1 확산 영역 (11) 및 제 2 확산 영역 (12) 의 일방이 소스 전극으로서 작용하고, 타방이 드레인 전극으로서 작용하도록 되어 있다.
제 1 전압 인가부 (60) 는, 워드 라인 (WLi, WLj, …) 을 통하여, 각 메모리셀 (1n, …) 의 게이트 전극 (31) 에 접속되어 있다. 이것에 의해, 제 1 전압 인가부 (60) 는, 각 메모리셀 (1n, …) 의 게이트 전극 (31) 에 게이트 전압 (VWi1, VWj1, …) 을 인가할 수 있게 되어 있다.
제 2 전압 인가부 (50) 는, 비트 라인 (BLh, BLi, BLj, BLk, …) 을 통하여, 각 메모리셀 (1n, …) 의 제 1 확산 영역 (11) 이나 제 2 확산 영역 (12) 에 접속되어 있다. 이것에 의해, 제 2 전압 인가부 (50) 는, 각 메모리셀 (1n, …) 의 제 1 확산 영역 (11) 및 제 2 확산 영역 (12) 의 일방에 소스 전압 (VBh1, …) 을 인가할 수 있고, 타방에 드레인 전압 (VBi1, …) 을 인가할 수 있게 되어 있다.
(반도체 기억 장치의 개략 동작) .
각 메모리셀 (1n, …) 은, 워드 라인 (WLi, …) 을 통하여, 제 1 전압 인가부 (60) 로부터 게이트 전압 (VWi1, …) 을 공급받는다. 게이트 전극 (31) 에 공급되는 게이트 전압 (VWi1, …) 이 H 레벨인 경우에, 메모리셀 (1n, …) 은, 채널 형성 영역 (17) 이 ON 상태가 되어 제 1 확산 영역 (11) 과 제 2 확산 영역 (12) 사이에 전류를 흐르게 할 수 있는 상태가 된다. 또한, 게이트 전극 (31) 에 공급되는 게이트 전압 (VWi1, …) 이 L 레벨인 경우에, 메모리셀 (1n, …) 은 채널 형성 영역 (17) 이 OFF 상태가 되어 제 1 확산 영역 (11) 과 제 2 확산 영역 (12) 사이에 전류를 잘 흐르지 않게 하는 상태가 된다.
한편, 각 메모리셀 (1n, …) 은, 비트 라인 (BLh, BLi, BLj, BLk, …) 을 통하여, 제 2 전압 인가부 (50) 로부터 소스 전압 (VBh1, …) 및 드레인 전압 (VBi1, …) 을 공급받는다.
비트 라인 (BLh, …) 를 통하여 메모리셀 (1n, …) 의 제 1 확산 영역 (11) 에 소스 전압 (VBh1, …) 이 인가되고, 비트 라인 (BLi, …) 을 통하여 메모리셀 (1n, …) 의 제 2 확산 영역 (12) 에 드레인 전압 (VBi1, …) 이 인가되어 있는 경 우를 상정한다. 소스 전압 (VBh1, …) 이 드레인 전압 (VBi1, …) 보다 크면, 게이트 전압 (VWi1, …) 이 H 레벨이고 채널 형성 영역 (17) 이 ON 상태로 되어 있는 메모리셀 (1n, …) 에 있어서, 제 1 확산 영역 (11) 으로부터 제 2 확산 영역 (12) 으로 드레인 전류 Ids 가 흐른다. 또한, 소스 전압 (VBh1, …) 이 드레인 전압 (VBi1, …) 보다 작으면, 게이트 전압 (VWi1, …) 이 H 레벨이고 채널 형성 영역 (17) 이 ON 상태로 되어 있는 메모리셀 (1n, …) 에 있어서, 제 2 확산 영역 (12) 으로부터 제 1 확산 영역 (11) 에 드레인 전류 Ids 가 흐른다. 이렇게 하여, 워드 라인 (WLi, …) 과 비트 라인 (BLh, …) 을 통하여 제 1 전압 인가부 (60) 및 제 2 전압 인가부 (50) 에 의해 선택된 메모리셀 (1n, …) 이, 소거ㆍ기록ㆍ출력 등의 동작을 하도록 되어 있다. 또, 비트 라인 (BLh, …) 를 통하여 메모리셀 (1n, …) 의 제 1 확산 영역 (11) 에 드레인 전압 (VBi1, …) 이 인가되고, 비트 라인 (BLi, …) 을 통하여 메모리셀 (1n, …) 의 제 2 확산 영역 (12) 에 소스 전압 (VBi1, …) 이 인가되어 있는 경우도 마찬가지이다.
(메모리셀의 상세한 구성)
메모리셀의 회로 구성을 도 2 에 나타내고, 메모리셀의 단면도를 도 3 에 나타낸다.
메모리셀 1n 은, 주로, 제 1 확산 영역 (11), 게이트 절연막 (32), 게이트 전극 (31), 제 1 다층막 (41), 제 3 확산 영역 (13), 제 2 확산 영역 (12), 제 2 다층막 (45), 제 4 확산 영역 (14), P 웰 영역 (16) 및 채널 형성 영역 (17) 을 구비한다.
제 1 확산 영역 (11) 은, 반도체 기판 (10) 에 있어서 형성되어 있다. 제 1 확산 영역 (11) 은, As 나 P 등의 n 형의 불순물이 고농도 (예를 들어, 1020cm-3 의 농도) 로 도핑된 영역이고, 소스 전극 또는 드레인 전극으로서 작용한다. 이것에 의해, 제 1 확산 영역 (11) 은, 소스 전압 VBh1 또는 드레인 전압 VBh1 을 공급받을 수 있게 되어 있다.
게이트 절연막 (32) 은, 제 1 확산 영역 (11) 으로부터 떨어진 위치에 있어서, 반도체 기판 (10) 위에 형성되어 있다. 게이트 절연막 (32) 은, 게이트 전극 (31) 과 반도체 기판 (10) 을 절연하기 위한 막이다.
게이트 전극 (31) 은, 게이트 절연막 (32) 위에 형성되어 있다. 게이트 전극 (31) 은, 폴리규소막 (33) 과 실리사이드막 (34) 과의 적층 구조를 갖는 도전성 막이다 (도 15(a), (b) 참조). 이것에 의해, 게이트 전극 (31) 은, 게이트 전압 VWi1 을 공급받을 수 있게 되어 있다.
제 1 다층막 (41) 은, 제 1 확산 영역 (11) 과 게이트 절연막 (32) 사이에 있어서, 반도체 기판 (10) 위에 형성되어 있다. 제 1 다층막 (41) 은, 주로, 제 1 절연층 (42), 전하 축적층 (43) 및 제 2 절연층 (44) 을 갖고 있다. 제 1 절연층 (42) 은, 반도체 기판 (10) 과 전하 축적층 (43) 을 절연한다. 전하 축적층 (43) 은, 홀이나 전자 등의 전하를 축적한다. 제 2 절연층 (44) 은, 그 상층의 막과 전하 축적층 (43) 을 절연한다. 즉, 전하 축적층 (43) 은, 제 1 절연층 (42) 과 제 2 절연층 (44) 사이에 끼워져 있음으로써, 홀이나 전자 등의 전하를 안정적으로 유지할 수 있도록 되어 있다. 또, 제 1 절연층 (42) 이나 제 2 절연층 (44) 은 규소 산화물을 주성분으로 하는 막이고, 전하 축적층 (43) 은 규소 질화물을 주성분으로 하는 막이다.
제 3 확산 영역 (13) 은, 반도체 기판 (10) 에 있어서 제 1 다층막 (41) 부근에 형성되어 있다. 제 3 확산 영역 (13) 은, 불순물 농도가 제 1 확산 영역 (11) 보다도 낮다 (예를 들어, 1017cm-3 의 농도). 이 제 3 확산 영역 (13) 은, 저항값이 변하는 가변 저항기로서 작용하는 저항 변화 영역이다.
제 2 확산 영역 (12) 은, 반도체 기판 (10) 에 있어서 게이트 전극 (31) 에 대하여 제 1 확산 영역 (11) 과 반대측에 형성되어 있다. 제 2 확산 영역 (12) 은, 제 1 확산 영역 (11) 와 마찬가지로, As 나 P 등의 n 형의 불순물이 고농도 (예를 들어, 1020cm-3의 농도) 로 도핑된 영역이고, 소스 전극 또는 드레인 전극으로서 작용한다. 이것에 의해, 제 2 확산 영역 (12) 은, 소스 전압 (VBi) 또는 드레인 전압 VBi1 을 공급받을 수 있게 되어 있다.
제 2 다층막 (45) 은, 제 2 확산 영역 (12) 과 게이트 절연막 (32) 사이에 있어서, 반도체 기판 (10) 위에 형성되어 있다. 제 2 다층막 (45) 은, 주로, 제 1 절연층 (46), 전하 축적층 (47) 및 제 2 절연층 (48) 을 갖고 있다. 제 1 절연층 (46) 은 반도체 기판 (10) 과 전하 축적층 (47) 을 절연한다. 전하 축적층 (47) 은 홀이나 전자 등의 전하를 축적한다. 제 2 절연층 (48) 은 그 상층의 막과 전하 축적층 (47) 을 절연한다. 즉, 전하 축적층 (47) 은, 제 1 절연층 (46) 과 제 2 절연층 (48) 사이에 끼워져 있음으로써, 홀이나 전자 등의 전하를 안정적으로 유지할 수 있게 되어 있다. 또, 제 1 절연층 (46) 이나 제 2 절 연층 (48) 은 규소 산화물을 주성분으로 하는 막이고, 전하 축적층 (47) 은 규소 질화물을 주성분으로 하는 막이다.
제 4 확산 영역 (14) 은, 반도체 기판 (10) 에 있어서 제 2 다층막 (45) 부근에 형성되어 있다. 제 4 확산 영역 (14) 은, 불순물 농도가 제 2 확산 영역 (12) 보다도 낮다 (예를 들어, 1017cm-3 의 농도). 이 제 4 확산 영역 (14) 은, 저항값이 변하는 가변 저항기로서 작용하는 저항 변화 영역이다.
P 웰 영역 (16) 은, 반도체 기판 (10) 에 있어서, B 등의 p 형의 불순물이 백 게이트 (15) 보다도 고농도로 도핑된 영역이다. 또한, P 웰 영역 (16) 에 있어서, 제 1 확산 영역 (11) 과 제 2 확산 영역 (12) 사이에 위치하는 영역은, 채널 형성 영역 (17) 으로 되어 있다. 즉, 채널 형성 영역 (17) 에 있어서 게이트 전극 (31) 에 가까운 부분은, 게이트 전극 (31) 에 플러스 전압이 공급되었을 때, 극성이 반전하여 n 형의 채널이 형성된다.
또, 다른 메모리셀 (1o, …) 도 메모리셀 1n 과 동일하다.
(메모리셀의 상세한 동작)
메모리셀 1n 의 동작에 관해서 표 1 를 참조하면서 설명한다. 또한, 다른 메모리셀 (1o, …) 도 메모리셀 1n 과 동일하다.
| 드레인 전압 | 게이트 전압 | 소스 전압 | |
| 소거 동작 | +Vde1 | -Vge1 | Open |
| 기록 동작 | +Vdw1 | +Vgw1 | 0 |
| 출력 동작 | 0 | +Vgr1 | +Vsr1 |
((소거 동작))
제 1 다층막 (41) 의 소거 동작에서는, 게이트 전압 VWi1 = -Vge1 (예를 들어, -3V) 이 워드 라인 WLi 를 통하여 게이트 전극 (31) 에 인가된다. 또한, 제 1 확산 영역 (11) 에는 드레인 전압 VBh1 = +Vde1 (예를 들어, 7V) 이 인가되고, 제 2 확산 영역 (12) 은 소스 전압 VBi1 로서 개방 상태가 된다. 이것에 의해, 게이트 전극 (31) 과 드레인 전극 (제 1 확산 영역 (11)) 사이에 고전계가 발생하기 때문에, 드레인 전극 (제 1 확산 영역 (11)) 의 단부에서 에너지 밴드가 많이 휘어져 밴드간 터널 전류가 발생된다. 이 밴드간 터널 전류는, 그랜드 레벨의 전위에 유지되어 있는 백 게이트 (15) 를 향하도록 P 웰 영역 (16) 을 흐름과 함께 핫 홀을 발생시킨다. 발생된 핫 홀은, 일점쇄선으로 나타내는 바와 같이, 게이트 전압 VWi1 = -Vge1 에 이끌려서 제 1 다층막 (41) 의 전하 축적층 (43) 에 중화량으로 주입된다. 여기서, 중화량은, 축적되어 있는 전자를 없애는 양이다. 이것에 의해, 주입된 핫 홀과 전하 축적층 (43) 에 축적되는 전자가 서로 없애, 전하 축적층 (43) 에 축적되는 전하가 대략 제로가 되고, 제 1 다층막 (41) 의 전하 축적층 (43) 에 기록된 정보 "1" 이 소거된다.
제 2 다층막 (45) 의 소거 동작에서는, 게이트 전압 VWi1 = -Vge1 (예를 들어, -3V) 이 워드 라인 WLi 를 통하여 게이트 전극 (31) 에 인가된다. 또한, 제 1 확산 영역 (11) 은 소스 전압 VBh1 로서 개방 상태가 되고, 제 2 확산 영역 (12) 에는 드레인 전압 VBi1 = +Vde1 (예를 들어, 7V) 이 인가된다. 이것에 의해, 게이트 전극 (31) 과 드레인 전극 (제 2 확산 영역 (12)) 사이에 고전계가 발생하기 때문에, 드레인 전극 (제 2 확산 영역 (12)) 의 단부에서 에너지 밴드가 많이 휘어져 밴드간 터널 전류가 발생된다. 이 밴드간 터널 전류는, 그랜드 레벨의 전위에 유지되어 있는 백 게이트 (15) 를 향하도록 P 웰 영역 (16) 을 흐름과 함께 핫 홀을 발생시킨다. 발생된 핫 홀은, 이점쇄선으로 나타내는 바와 같이, 게이트 전압 VWi1 = -Vge1 에 이끌려서 제 2 다층막 (45) 의 전하 축적층 (47) 에 중화량으로 주입된다. 여기서, 중화량은, 축적되어 있는 전자를 없애는 양이다. 이것에 의해, 주입된 핫 홀과 전하 축적층 (47) 에 축적되는 전자가 서로 없애, 전하 축적층 (47) 에 축적되는 전하가 대략 제로가 되고, 제 2 다층막 (45) 의 전하 축적층 (47) 에 기록된 정보 "1" 이 소거된다.
((기록 동작))
제 1 다층막 (41) 의 기록 동작에서는, 게이트 전압 VWi1 = +Vgw1 (예를 들어, 8V) 이 워드 라인 WLi 를 통하여 게이트 전극 (31) 에 인가된다. 또한, 제 1 확산 영역 (11) 에는 드레인 전압 VBh1 = +Vdw1 (예를 들어, 7V) 이 인가되고, 제 2 확산 영역 (12) 에는 소스 전압 VBi1 = 0 이 인가된다. 이것에 의해, 소스 전극 (제 2 확산 영역 (12)) 으로부터 드레인 전극 (제 1 확산 영역 (11)) 으로 향하는 전자가, 드레인 전극 부근의 저항 변화 영역 (제 3 확산 영역 (13)) 에서 가속되어 핫 일렉트론을 발생시킨다. 발생된 핫 일렉트론은, 게이트 전압 VWi1 = +Vgw1 에 이끌려서 제 1 다층막 (41) 의 전하 축적층 (43) 에 주입된다. 이것에 의해, 제 1 다층막 (41) 의 전하 축적층 (43) 에 정보 "1" 이 기록된다. 한편, 제 1 다층막 (41) 의 기록 동작시에, 게이트 전압 VWi1 = 0 이면, 핫 일렉트론이 제 1 다층막 (41) 의 전하 축적층 (43) 으로 주입되지 않는다. 이것에 의해, 제 1 다층막 (41) 의 전하 축적층 (43) 에 정보 "1" 이 기록되지 않는다 (정보 "0" 이 기록된다).
제 2 다층막 (45) 의 기록 동작에서는, 게이트 전압 VWi1 = +Vgw1 (예를 들어, 8V) 이 워드 라인 WLi 를 통하여 게이트 전극 (31) 에 인가된다. 또한, 제 1 확산 영역 (11) 에는 소스 전압 VBh1 = 0 이 인가되고, 제 2 확산 영역 (12) 에는 드레인 전압 VBi1 = +Vdw1 (예를 들어, 7V) 이 인가된다. 이것에 의해, 소스 전극 (제 1 확산 영역 (11)) 으로부터 드레인 전극 (제 2 확산 영역 (12)) 으로 향하는 전자가, 드레인 전극 부근의 저항 변화 영역 (제 4 확산 영역 (14)) 에서 가속되어 핫 일렉트론을 발생시킨다. 발생된 핫 일렉트론은, 게이트 전압 VWi1 = +Vgw/1 에 이끌려서 제 1 다층막 (41) 의 전하 축적층 (43) 에 주입된다. 이것에 의해, 제 1 다층막 (41) 의 전하 축적층 (43) 에 정보가 기록된다. 한편, 제 2 다층막 (45) 의 기록 동작시에, 게이트 전압 VWi1 = 0 이면, 핫 일렉트론이 제 2 다층막 (45) 의 전하 축적층 (47) 에 주입되지 않는다. 이것에 의해, 제 2 다층막 (45) 의 전하 축적층 (47) 에 정보 "1" 이 기록되지 않는다 (정보 "0" 이 기록된다).
((소거 동작과 기록 동작과의 관계))
제 1 다층막 (41) 의 소거 동작에서는, 전하 축적층 (43) 에 축적되는 전하가 대략 제로가 된다. 그리고, 제 1 다층막 (41) 의 기록 동작에서는, 소거 동작 후에, 즉, 전하 축적층 (43) 에 축적되는 전하가 대략 제로가 된 후에, 전하 축적층 (43) 에 핫 일렉트론이 주입되어 기록된다.
즉, 제 1 다층막 (41) 의 전하 축적층 (43) 에 정보 "1" 이 기록되어 있는 경우, 전하 축적층 (43) 의 마이너스 전하 (전자) 에 의해 제 3 확산 영역 (13) 에서는 전류 (전자) 가 잘 흐르지 않게 되어 있고, 제 3 확산 영역 (13) 의 저항값은 높게 되어 있다. 이것에 의해, 출력 전류 Ids 는, 도 4 에 나타내는 바와 같이, 기록 시간 T1 (예를 들어, 10㎲) 인 경우에 I1 (예를 들어, 20㎂) 이 된다. 한편, 제 1 다층막 (41) 의 전하 축적층 (43) 에 정보 "1" 이 기록되어 있지 않은 (정보 "0" 이 기록되어 있는) 경우, 전하 축적층 (43) 의 제로 전하 (전하가 없다) 에 의해 제 3 확산 영역 (13) 에서는 전류가 약간 흐르기 쉽게 되어 있고, 제 3 확산 영역 (13) 의 저항값은 약간 낮게 되어 있다. 이것에 의해, 출력 전류 Ids 는, 도 4 에 나타내는 바와 같이, IO (예를 들어, 30㎂) 가 된다.
이 때문에, 제 1 다층막 (41) 에 기록되지 않은 경우 (정보 "0" 이 기록되어 있는 경우) 의 출력 전류 Ids = I0 (예를 들어, 30㎂) 와, 제 1 다층막 (41) 에 기록된 경우의 출력 전류 Ids = I1 (예를 들어, 20㎂) 와의 차 △Ids1 (예를 들어, 10㎂) 은, 크기가 불충분한 경향이 있다. 이것에 의해, 출력 전류 Ids 에 기초하여 정보 "1" 과 "0" 을 판별하는 것이 곤란해지는 경우가 있고, 정보 "1" 과 "0" 을 판별할 수 있더라도 판별에 시간이 걸리는 경우가 있다.
또한, 제 2 다층막 (45) 의 소거 동작에서는, 전하 축적층 (47) 에 축적되는 전하가 대략 제로가 된다. 그리고, 제 2 다층막 (45) 의 기록 동작에서는, 소거 동작 후에, 즉, 전하 축적층 (47) 에 축적되는 전하가 대략 제로가 된 후에, 전하 축적층 (47) 에 핫 일렉트론이 주입되어 기록된다.
즉, 제 2 다층막 (45) 의 전하 축적층 (47) 에 정보 "1" 이 기록되어 있는 경우, 전하 축적층 (47) 의 마이너스 전하 (전자) 에 의해 제 4 확산 영역 (14) 에서는 전류 (전자) 가 잘 흐르지 않게 되어 있고, 제 4 확산 영역 (14) 의 저항값은 높게 되어 있다. 이것에 의해, 출력 전류 Ids 는, 도 4 에 나타내는 바와 같이, 기록 시간 T1 (예를 들어, 10㎲) 인 경우에 I1 (예를 들어, 20㎂) 이 된다. 한편, 제 2 다층막 (45) 의 전하 축적층 (47) 에 정보 "1" 이 기록되어 있지 않은 (정보 "0" 이 기록되어 있는) 경우, 전하 축적층 (47) 의 제로 전하 (전하가 없다) 에 의해 제 4 확산 영역 (14) 에서는 전류가 약간 흐르기 쉽게 되어 있고, 제 4 확산 영역 (14) 의 저항값은 약간 낮게 되어 있다. 이것에 의해, 출력 전류 Ids 는, 도 4 에 나타내는 바와 같이, I0 (예를 들어, 30㎂) 이 된다.
이 때문에, 제 2 다층막 (45) 에 기록되지 않은 경우 (정보 "0" 이 기록되어 있는 경우) 의 출력 전류 Ids = I0 (예를 들어, 30㎂) 와, 제 2 다층막 (45) 에 기록된 경우의 출력 전류 Ids = I1 (예를 들어, 20㎂) 와의 차 △Ids1 (예를 들어, 10㎂) 은, 크기가 불충분한 경향이 있다. 이것에 의해, 출력 전류 Ids 에 기초하여 정보 "1" 과 "0" 을 판별하는 것이 곤란해지는 경우가 있고, 정보 "1" 과 "0" 을 판별할 수 있더라도 판별에 시간이 걸리는 경우가 있다.
(반도체 기억 장치의 제조 방법)
반도체 기억 장치의 제조 방법에 관해서, 도 5 ∼ 도 11 에 나타내는 공정 단면도를 사용하여 설명한다.
우선, B 등의 p 형의 불순물이 저농도로 도핑된 반도체 기판 (10) 이 준비된다. 반도체 기판 (10) 의 일방의 면에는 B 등의 p 형의 불순물 이온이 반도체 기판 (10) 보다 고농도로 주입되어, P 웰 영역 (16) 이 형성된다. 반도체 기판 (10) 의 타방의 면을 갖는 영역은, 백 게이트 (15) 가 된다. P 웰 영역 (16) 이 형성된 측의 반도체 기판 (10) 의 표면에는, 열산화되어, 예를 들어 막 두께가 100Å 정도인 규소 산화막이 형성된다. 계속해서, 예를 들어 기존의 CVD 법을 사용함으로써, 규소 산화막 상에, 예를 들어 막 두께가 200Å 정도인 규소 질화막이 형성된다.
다음으로, 규소 질화막 상에 소정의 레지스트액이 스핀 도포되고, 이것에 기존의 노광 처리 및 현상 처리가 실시되어, 후공정에 있어서 소자 분리 절연막 (19) 을 형성하는 영역 상에 개구를 갖는 레지스트막 (도시 생략) 이 형성된다. 계속해서, 형성된 레지스트막을 마스크로 하여, 규소 산화막 및 규소 질화막이 패터닝되고, 패터닝된 규소 산화막 (19a) 및 규소 질화막 (19b) 에서 소자 분리 절연막 (19) 이 형성되지 않은 영역이 커버됨과 함께, 소자 분리 절연막 (19) 이 형성된 영역에 있어서 반도체 기판 (10) 이 노출된다. 또, 이 때, 소자 분리 절연막 (19) 이 형성되는 영역에 규소 산화막이 잔류되어 있어도 된다. 또, 패터닝된 규소 질화막 (19b) 은, 소자 분리 절연막 (19) 이 형성될 때의 열산화 처리에 있어서, 반도체 기판 (10) 에 있어서의 소자 분리 절연막 (19) 이 형성되지 않은 영역 (즉, 액티브 영역 AR) 을 보호하기 위한 보호막으로서 기능한다. 또한, 패터닝된 규소 산화막 (19a) 은, 반도체 기판 (10) 과 패터닝된 규소 질화막 (19b) 과의 접착성을 유지하는 접착층으로서 기능한다. 또한, 규소 질화막 (19b) 의 패터닝에는, 예를 들어 기존의 건식 에칭 또는 습식 에칭이 사용된다. 그리고, 규소 질화막 (19b) 및 규소 산화막 (19a) 이 패터닝된 후, 레지스트막은 제거된다.
이와 같이 형성된 규소 질화막 (19b) 이 마스크되어 노출된 반도체 기판 (10) 의 표면이 열산화되고, 도 5(a) 에 나타내는 바와 같이, 반도체 기판 (10) 의 표면에 소자 분리 절연막 (19) 이 형성된다. 이것에 의해, 반도체 기판 (10) 의 표면이 액티브 영역 AR 과 필드 영역 FR 로 획정된다.
그리고, 규소 질화막 (19b) 이 제거된 후, 노출된 반도체 기판 (10) 의 표면이 웨트 산화되어, 도 5(b) 에 나타내는 바와 같이, 예를 들어 막 두께가 100Å 정도인 규소 산화막 (제 1 절연막; 32a) 이 형성된다. 이 규소 산화막 (32a) 은, 후공정에 있어서 게이트 절연막 (32) 으로 가공되는 절연막이다. 또, 이 공정에서는, 규소 산화막 (19a) 을 완전히 제거한 후에 규소 산화막 (32a) 이 형성되어도 된다.
그 다음으로, 도 5(c) 에 나타내는 바와 같이, 소자 분리 절연막 (19) 및 규소 산화막 (32a) 위에, 예를 들어 CVD 법 또는 스퍼터링법으로, 예를 들어 4500Å 정도의 막 두께를 갖는 폴리규소막 (33a) 이 형성된다. 또, 이 폴리규소막 (33a) 은, n 형의 불순물 (예를 들어, P) 이 도핑됨으로써 도전성이 부여되어 있다.
또한, 도 6(a) 에 나타내는 바와 같이, 예를 들어 CVD 법 또는 스퍼터링법으로, 예를 들어 500Å 정도의 막 두께를 갖는 실리사이드막 (34a) 을 형성한다. 이 실리사이드막 (34a) 에는, 예를 들어 텅스텐실리사이드막인 WSix 막이 사용된다. 또, 폴리규소막 (33a) 과 실리사이드막 (34a) 은, 후공정에 있어서 게이트 전극 (31) 으로 가공되는 도전성 막이다.
다음으로, 도 6(b) 에 나타내는 바와 같이, 예를 들어 CVD 법으로, 예를 들어 1000Å 정도의 막 두께를 갖는 규소 산화막 (35a) 을 형성한다. 이 규소 산화막 (35a) 은, 후공정에 있어서 폴리규소막 (33a) 과 실리사이드막 (34a) 을 패터닝할 때의 하드마스크가 되는 마스크 산화막 (35) 으로 가공되는 막으로서, NSG (Nondoped Silicate Glass) 막이다.
그리고, 규소 산화막 (35a) 상에 소정의 레지스트액이 스핀 도포되고, 기존의 노광 처리 및 현상 처리가 실시됨으로써, 후공정에 있어서 게이트 전극 (31) 이 형성되는 영역 상에 레지스트막 (R1) 이 형성된다. 계속해서, 형성된 레지스트막 (R1) 을 마스크로 하고, 기존의 에칭 기술로 규소 산화막 (35a) 이 패터닝되어, 도 7(a) 에 나타내는 바와 같이, 마스크 산화막 (35) 이 형성된다. 또, 규소 산화막 (35a) 이 패터닝된 후, 레지스트막 (R1) 은 제거된다.
또한, 패터닝된 마스크 산화막 (35) 을 하드마스크로 하여, 기존의 에칭 기술로 실리사이드막 (34a) 및 폴리규소막 (33a) 이 패터닝되고, 도 7(b) 에 나타내는 바와 같이, 폴리규소막 (33) 및 실리사이드막 (34) 이 형성된다. 즉, 막 두께의 합계가 3000Å 정도인 게이트 전극 (31) 이 형성된다.
또, 상기한 바와 같이 게이트 전극 (31) 이 패터닝에 의해 형성될 때 (도 7(b) 참조), 잔존하는 막에 의한 쇼트를 방지하기 위해서, 반도체 기판 (10) 이 노출되지 않을 정도로 규소 산화막 (32a) 이 에칭되는 오버 에칭이 행해진다. 단, 이상과 같은 건식 에칭의 경우, 폴리규소막 (33a) 과 규소 산화막 (32a) 과의 선택비가 대략 10 ∼ 150 정도이기 때문에, 폴리규소막 (33a) 하의 규소 산화막 (32a) 도 부분적으로 에칭되고, 노출된 부분이 박막화된다 (도 7(b) 의 규소 산화막 (32a1) 참조).
그리고, 규소 산화막 (32a1) 에 있어서의 박막화된 부분이, 도 8(a) 에 나타내는 바와 같이 제거되어, 이 부분의 반도체 기판 (10) 의 표면이 노출된다. 박막화된 부분의 규소 산화막 (32a1) 의 제거에는, 반도체 기판 (10) 에의 데미지를 방지하면서 노출된 규소 산화막 (32a1) 만이 제거되도록 하기 위해서, 웨트 에칭이 사용된다. 이 웨트 에칭에는, 예를 들어 농도가 5% 정도이고 온도가 25℃ 정도인 플루오르산 수용액이 사용된다. 이 방법이 사용된 경우, 규소 기판 (반도체 기판 (10)) 에 대한 규소 산화막 (32a1) 의 선택비가 매우 크기 때문에, 반도체 기판 (10) 에의 데미지가 적은 상태에서, 노출된 부분의 규소 산화막 (32a1) 이 제거된다.
다음으로, 도 8(b) 에 나타내는 바와 같이, 소자 분리 절연막 (19) 과 게이트 전극 (31) 사이에 있어서, 예를 들어 열산화로, 게이트 전극 (31) 의 측면과 반도체 기판 (10) 의 표면을 덮도록, 예를 들어 70Å 정도의 막 두께를 갖는 규소 산화막 (제 2 절연막, 42a, 46a) 이 형성된다. 이 규소 산화막 (42a, 46a) 은, 후공정 (도 10(b) 참조) 에 있어서 제 1 다층막 (41) 의 제 1 절연층 (42) 이나, 제 2 다층막 (45) 의 제 1 절연층 (46) 으로 가공되는 막이다. 또한, 규소 산화막 (42a, 46a) 은, 후에 제 3 확산 영역 (13) 이나 제 4 확산 영역 (14) 이 형성되는 공정 (도 9(a) 참조) 에 있어서의 이온 주입시의 채널링 및 활성화 열처리시의 아웃 디퓨전을 방지하기 위한 보호막으로서 기능한다.
이와 같이, 규소 산화막 (42a, 46a) 은, 게이트 전극 (31) 을 패터닝할 때의 플라즈마 에칭에 의해서 절연 특성이 열화된 규소 산화막 (32a1) 이 제거된 후에, 새로운 절연막으로서 형성되어 있다. 이것에 의해, 제 1 다층막 (41) 의 제 1 절연층 (42) 이나, 제 2 다층막 (45) 의 제 1 절연층 (46) 에는, 절연 특성이 열화되어 있지 않은 절연막이 사용되고 있다. 이 때문에, 제 1 절연층 (42, 46) 의 상층인 전하 축적층 (43, 47) 의 전하 유지 특성을 유지할 수 있게 되어 있다. 또한, 박막화된 규소 산화막 (32a1) 이 제거될 때, 반도체 기판 (10) 에의 데미지가 적은 조건 (예를 들어, 플루오르산 수용액을 사용한 웨트 에칭) 이 채용되어 있다. 이 때문에, 반도체 기억 장치 (1) 의 특성이 열화되는 것은 방지된다.
그리고, 도 9(a) 에 나타내는 바와 같이, 소자 분리 절연막 (19) 및 게이트 전극 (31) 을 마스크로 하여 이온 주입이 행하여짐으로써, 소자 분리 절연막 (19) 과 게이트 전극 (31) 사이에 있어서, 확산 영역 (13a, 14a) 이 형성된다. 이 이온 주입에서는, B 등의 p 형의 불순물 이온이, 예를 들어 1017cm-3 정도의 비교적 낮은 도즈량이 되도록 도핑된다.
다음으로, 도 9(b) 에 나타내는 바와 같이, 소자 분리 절연막 (19), 마스크 산화막 (35) 및 규소 산화막 (42a, 46a) 의 위를 덮도록, 예를 들어 CVD 법으로, 예를 들어 100Å 정도의 막 두께를 갖는 규소 질화막 (제 3 절연막; 43a, 47a) 이 형성된다. 이 규소 질화막 (43a, 47a) 은, 후공정에 있어서, 제 1 다층막 (41) 의 전하 축적층 (43) 이나, 제 2 다층막 (45) 의 전하 축적층 (47) 으로 가공되는 막이다.
또한, 도 10(a) 에 나타내는 바와 같이, 규소 질화막 (43a, 47a) 의 위 전체에, 예를 들어 CVD 법으로, 예를 들어 50Å 정도의 막 두께를 갖는 규소 산화막 (44a, 48a) 이 형성된다. 이 규소 산화막 (44a, 48a) 는, 후공정에 있어서, 제 1 다층막 (41) 의 제 2 절연층 (44) 이나, 제 2 다층막 (45) 의 제 2 절연층 (48) 으로 가공되는 막이다.
그리고, 상기 서술한 바와 같이 형성한 규소 산화막 (44a, 48a) 과 규소 질화막 (43a, 47a) 과 규소 산화막 (42a, 46a) 이 순차적으로, 이방성 드라이 에칭됨으로써, 도 10(b) 에 나타내는 바와 같이, 게이트 전극 (31) 의 측면으로부터 반도체 기판 (10) 의 표면을 거리 500Å 정도 연장된 제 1 다층막 (41) 및 제 2 다층막 (45) 이 형성된다.
다음으로, 도 11 (a) 에 나타내는 바와 같이, 소자 분리 절연막 (19), 마스크 산화막 (35), 제 1 다층막 (41) 및 제 2 다층막 (45) 위에, 예를 들어 CVD 법에 의해, 예를 들어 500Å 정도의 막 두께를 갖는 보호막 (21) 을 형성한다. 이 보호막 (21) 은, 예를 들어 규소 산화막이고, 이후의 제 1 확산 영역 (11) 및 제 2 확산 영역 (12) 이 형성되는 공정 (도 11(b) 참조) 에 있어서의 이온 주입시의 채널링 및 활성화 열처리시의 아웃 디퓨전을 방지하기 위한 보호막으로서 기능한다.
또한, 소자 분리 절연막 (19), 게이트 전극 (31), 제 1 다층막 (41) 및 제 2 다층막 (45) 을 마스크로 하여 이온 주입이 행하여짐으로써, 제 1 다층막 (41) 과 소자 분리 절연막 (19) 사이 또는, 제 2 다층막 (45) 과 소자 분리 절연막 (19) 사이에 있어서, 제 1 확산 영역 (11) 및 제 2 확산 영역 (12) 이 형성된다. 이 이온 주입에서는, As, P 등의 n 형의 불순물 이온이, 예를 들어 1020cm-3 정도의 비교적 높은 도즈량이 되도록 도핑된다.
그 후, 보호막 (21) 위에, 층간 절연막 (도시 생략) 이 형성된다. 그리고, 기존의 포토리소그래피법 및 에칭법이 사용되고, 게이트 전극 (31), 제 1 확산 영역 (11) 및 제 2 확산 영역 (12) 과의 상면의 일부를 노출시키는 개구 (도시 생략) 가 층간 절연막에 형성되며, 이것에 텅스텐 (W) 등의 도전체가 충전되어, 컨택트 배선 (도시 생략) 이 형성된다. 다음으로, 층간 절연막 위에 알루미늄 (Al) 이나 구리 (Cu) 등을 함유하는 상층 배선 (도시 생략) 이 패터닝된 후, 패시베이션막 (도시 생략) 이 형성된다. 이것에 의해, 반도체 기억 장치 (1) 가 제조된다.
<본 발명의 제 1 실시 형태에 관련된 반도체 기억 장치의 구성 및 동작>
본 발명의 제 1 실시 형태에 관련된 반도체 기억 장치의 회로 구성도를 도 12 에 나타낸다. 이하, 본 발명의 전제가 되는 반도체 기억 장치 (1) 와 상이한 부분을 중심으로 설명하고, 본 발명의 전제가 되는 반도체 기억 장치 (1) 와 동일한 구성 요소는 동일한 부호를 사용하여 나타내고 설명을 생략한다.
(반도체 기억 장치의 개략 구성)
반도체 기억 장치 (100) 는, 주로, 복수의 메모리셀 (100n, 100o, 100p, …, 100r, 100s, 100v, …) 과, 제 1 전압 인가부 (160) 와, 제 2 전압 인가부 (150) 를 구비한다.
각 메모리셀 (100n, …) 은, 후술하는 바와 같이, 제 1 다층막 (141) 및 제 2 다층막 (145) 의 기능이, 본 발명의 전제가 되는 반도체 기억 장치 (1) 의 메모리셀 (1n, …) 과 상이하다.
제 1 전압 인가부 (160) 는, 워드 라인 (WLi, WLj, …) 를 통하여, 각 메모리셀 (100n, …) 의 게이트 전극 (31) 에 접속되어 있다. 이것에 의해, 제 1 전압 인가부 (160) 는, 각 메모리셀 (100n, …) 의 게이트 전극 (31) 에 게이트 전압 (VWi100, Vwj100, …) 을 인가할 수 있게 되어 있다.
제 2 전압 인가부 (150) 는, 비트 라인 (BLh, BLi, BLj, BLk, …) 을 통하여, 각 메모리셀 (100n, …) 의 제 1 확산 영역 (11) 이나 제 2 확산 영역 (12) 에 접속되어 있다. 이것에 의해, 제 2 전압 인가부 (150) 는, 각 메모리셀 (100n, …) 의 제 1 확산 영역 (11) 및 제 2 확산 영역 (12) 의 일방에 소스 전압 (VBh100, …) 을 인가할 수 있고, 타방에 드레인 전압 (VBi100, …) 을 인가할 수 있게 되어 있다.
(반도체 기억 장치의 개략 동작)
각 메모리셀 (100n, …) 은, 워드 라인 WLi, … 을 통하여, 제 1 전압 인가부 (160) 로부터 게이트 전압 (VWi100, …) 을 공급받는다. 게이트 전극 (31) 에 공급되는 게이트 전압 (VWi100, …) 이 H 레벨인 경우에, 메모리셀 (100n, …) 은, 채널 형성 영역 (17) 이 ON 상태가 되어, 제 1 확산 영역 (11) 과 제 2 확산 영역 (12) 사이에 전류를 흐르게 할 수 있는 상태가 된다. 또한, 게이트 전극 (31) 에 공급되는 게이트 전압 (VWi100, …) 이 L 레벨인 경우에, 메모리셀 (100n, …) 은, 채널 형성 영역 (17) 이 OFF 상태가 되어, 제 1 확산 영역 (11) 과 제 2 확산 영역 (12) 사이에 전류를 잘 흐르지 않게 하는 상태가 된다.
한편, 각 메모리셀 (100n, …) 은, 비트 라인 (BLh, BLi, BLj, …) 을 통하여, 제 2 전압 인가부 (150) 로부터 소스 전압 (VBh100, …) 및 드레인 전압 (VBi100, …) 을 공급받는다.
비트 라인 (BLh, …) 을 통하여 메모리셀 (100n, …) 의 제 1 확산 영역 (11) 에 소스 전압 (VBh100, …) 이 인가되고, 비트 라인 (BLi, …) 을 통하여 메모리셀 (100n, …) 의 제 2 확산 영역 (12) 에 드레인 전압 (VBi100, …) 이 인가되어 있는 경우를 상정한다. 소스 전압 (VBh100, …) 이 드레인 전압 (VBi100, …) 보다 크면, 게이트 전압 (VWi100, …) 이 H 레벨이고 채널 형성 영역 (17) 이 ON 상태로 되어 있는 메모리셀 (100n, …) 에 있어서, 제 1 확산 영역 (11) 으로부터 제 2 확산 영역 (12) 에 드레인 전류 Ids 가 흐른다. 또한, 소스 전압 (VBh100, …) 이 드레인 전압 (VBi100, …) 보다 작으면, 게이트 전압 (VWi100, …) 이 H 레벨이고 채널 형성 영역 (17) 이 ON 상태로 되어 있는 메모리셀 (100n, …) 에 있어서, 제 2 확산 영역 (12) 으로부터 제 1 확산 영역 (11) 에 드레인 전류 Ids 가 흐른다. 이렇게 하여, 워드 라인 (WLi, …) 과 비트 라인 (BLi, …) 을 통하여 제 1 전압 인가부 (160) 및 제 2 전압 인가부 (150) 에 의해 선택된 메모리셀 (100n, …) 이, 소거ㆍ기록ㆍ출력 등의 동작을 하도록 되어 있다.
또, 비트 라인 (BLh, …) 을 통하여 메모리셀 (100n, …) 의 제 1 확산 영역 (11) 에 드레인 전압 (VBh100, …) 이 인가되고, 비트 라인 (BLi, …) 을 통하여 메모리셀 (100n, …) 의 제 2 확산 영역 (12) 에 소스 전압 (VBi100, …) 이 인가되어 있는 경우도 마찬가지이다.
(메모리셀의 상세한 구성)
메모리셀의 단면도를 도 13 및 도 14 에 나타낸다.
메모리셀 100n 은, 제 1 다층막 (41) 대신에 제 1 다층막 (141) 을 구비하고, 제 2 다층막 (45) 대신에 제 2 다층막 (145) 을 구비한다.
제 1 확산 영역 (11) 은, 소스 전압 VBh100 또는 드레인 전압 VBh100 을 공급받을 수 있게 되어 있다. 또한, 게이트 전극 (31) 은, 게이트 전압 VWi100 을 공급받을 수 있게 되어 있다.
제 1 다층막 (141) 은, 제 1 확산 영역 (11) 과 게이트 절연막 (32) 사이에 있어서, 반도체 기판 (10) 위에 형성되어 있다. 제 1 다층막 (141) 은, 주로, 제 1 절연층 (142), 전하 축적층 (143) 및 제 2 절연층 (144) 를 갖고 있다. 제 1 절연층 (142) 은, 반도체 기판 (10) 과 전하 축적층 (143) 을 절연한다. 전하 축적층 (143) 은, 홀이나 전자 등의 전하를 축적한다. 제 2 절연층 (144) 은, 그 상층의 막과 전하 축적층 (143) 을 절연한다. 즉, 전하 축적층 (143) 은, 제 1 절연층 (142) 과 제 2 절연층 (144) 사이에 끼워져 있음으로써, 홀이나 전자 등의 전하를 안정적으로 유지할 수 있게 되어 있다. 또, 제 1 절연층 (142) 이나 제 2 절연층 (144) 은 규소 산화물을 주성분으로 하는 막으로서, 전하 축적층 (143) 은 규소 질화물을 주성분으로 하는 막이다.
제 2 확산 영역 (12) 은, 소스 전압 VBi100 또는 드레인 전압 VBi100 을 공급받을 수 있게 되어 있다.
제 2 다층막 (145) 은, 제 2 확산 영역 (12) 과 게이트 절연막 (32) 사이에 있어서, 반도체 기판 (10) 위에 형성되어 있다. 제 2 다층막 (145) 은, 주로, 제 1 절연층 (146), 전하 축적층 (147) 및 제 2 절연층 (148) 을 갖고 있다. 제 1 절연층 (146) 은, 반도체 기판 (10) 과 전하 축적층 (147) 을 절연한다. 전하 축적층 (147) 은, 홀이나 전자 등의 전하를 축적한다. 제 2 절연층 (148) 은, 그 상층의 막과 전하 축적층 (147) 을 절연한다. 즉, 전하 축적층 (147) 은, 제 1 절연층 (146) 과 제 2 절연층 (148) 사이에 끼워져 있음으로써, 홀이나 전자 등의 전하를 안정적으로 유지할 수 있게 되어 있다. 또, 제 1 절연층 (146)이나 제 2 절연층 (148) 은 규소 산화물을 주성분으로 하는 막이고, 전하 축적층 (147) 은 규소 질화물을 주성분으로 하는 막이다.
다른 점은, 본 발명의 전제가 되는 반도체 기억 장치 (1) 의 메모리셀 (1n, …) 과 동일하다.
또, 다른 메모리셀 (100o, …) 도 메모리셀 100n 과 동일하다.
(메모리셀의 상세한 동작)
메모리셀 100n 의 동작에 관해서 표 2 를 참조하면서 설명한다. 또한, 다른 메모리셀 (100o, …) 도 메모리셀 100n 과 동일하다.
| 드레인 전압 | 게이트 전압 | 소스 전압 | |
| 소거 동작 | +Vde100 | -Vge100 | Open |
| 기록 동작 | +Vdw100 | +Vgw100 | 0 |
| 출력 동작 | 0 | +Vgr100 | +Vsr100 |
((소거 동작))
제 1 다층막 (141) 의 소거 동작에서는, 게이트 전압 VWi100 = -Vge100 (예를 들어, -6V) 이 워드 라인 WLi 를 통하여 게이트 전극 (31) 에 인가된다. 또한, 제 1 확산 영역 (11) 에는 드레인 전압 VBh100 = +Vde100 (예를 들어, 5V) 이 인가되고, 제 2 확산 영역 (12) 은 소스 전압 VBi100 으로서 개방 상태가 된다. 이것에 의해, 게이트 전극 (31) 과 드레인 전극 (제 1 확산 영역 (11)) 사이에 고전계가 발생하기 때문에, 드레인 전극 (제 1 확산 영역 (11)) 의 단부에서 에너지 밴드가 많이 휘어져 밴드간 터널 전류가 발생된다. 이 밴드간 터널 전류는, 그랜드 레벨의 전위에 유지되어 있는 백 게이트 (15) 를 향하도록 P 웰 영역 (16) 을 흐름과 함께 핫 홀을 발생시킨다. 발생된 핫 홀은, 일점쇄선으로 나타내는 바와 같이, 게이트 전압 VWi1 = -Vge1 에 이끌리는 경우 (도 3 참조) 에 비하여, 게이트 전압 VWi100 = -Vge100 에 강하게 이끌려서 제 1 다층막 (141) 의 전하 축적층 (143) 에 중화량보다도 많은 양으로 주입된다. 여기서, 중화량은, 축적되어 있는 전자를 없애는 양이다. 이것에 의해, 주입된 핫 홀이 전하 축적층 (143) 에 축적되는 전자와 서로 없앤 후에 잔존하여, 전하 축적층 (143) 에 축적되는 전하가 플러스 전하가 되고, 제 1 다층막 (141) 의 전하 축적층 (143) 에 기록된 정보 "1" 이 소거된다.
제 2 다층막 (145) 의 소거 동작에서는, 게이트 전압 VWi100 = -Vge100 (예를 들어, -6V) 이 워드 라인 WLi 를 통하여 게이트 전극 (31) 에 인가된다. 또한, 제 1 확산 영역 (11) 은 소스 전압 VBh100 으로서 개방 상태가 되고, 제 2 확산 영역 (12) 에는 드레인 전압 VBi100 = +Vde100 (예를 들어, 5V) 이 인가된다. 이것에 의해, 게이트 전극 (31) 과 드레인 전극 (제 2 확산 영역 (12)) 사이에 고전계가 발생하기 때문에, 드레인 전극 (제 2 확산 영역 (12)) 의 단부에서 에너지 밴드가 많이 휘어져 밴드간 터널 전류가 발생된다. 이 밴드간 터널 전류는, 그랜드 레벨의 전위에 유지되어 있는 백 게이트 (15) 를 향하도록 P 웰 영역 (16) 을 흐름과 함께 핫 홀을 발생시킨다. 발생된 핫 홀은, 이점쇄선으로 나타내는 바와 같이, 게이트 전압 VWi1 = -Vge1 에 이끌리는 경우 (도 3 참조) 에 비하여, 게이트 전압 VWi100 = -Vge100 에 강하게 이끌려서 제 2 다층막 (145) 의 전하 축적층 (147) 에 중화량보다도 많은 양으로 주입된다. 여기서, 중화량은, 축적되어 있는 전자를 없애는 양이다. 이것에 의해, 주입된 핫 홀이 전하 축적층 (147) 에 축적되는 전자와 서로 없앤 후에 잔존하고, 전하 축적층 (147) 에 축적되는 전하가 플러스 전하가 되고, 제 2 다층막 (145) 의 전하 축적층 (147) 에 기록된 정보 "1" 이 소거된다.
또, 여기서는 제 1 다층막 (141) 및 제 2 다층막 (145) 에 기록이 행하여져 있는 상태 (즉, 전자가 축적되어 있는 상태) 로부터 소거 동작을 행하는 예를 나타내었지만, 기록이 행하여져 있지 않은 상태 (즉, 전자가 축적되어 있지 않은 상태) 로부터 이 소거 동작을 행하여도 된다. 이 경우에도, 소거 동작이 행하여짐으로써, 제 1 다층막 (141) 및 제 2 다층막 (145) 에 핫 홀이 잔존하고, 축적되는 전하가 플러스 전하가 된다.
((기록 동작))
제 1 다층막 (141) 의 기록 동작에서는, 게이트 전압 VWi100 = +Vgw100 (예를 들어, 8V) 이 워드 라인 WLi 를 통하여 게이트 전극 (31) 에 인가된다. 또한, 제 1 확산 영역 (11) 에는 드레인 전압 VBh100 = +Vdw100 (예를 들어, 5.5V) 이 인가되고, 제 2 확산 영역 (12) 에는 소스 전압 VBi100 = 0 이 인가된다. 이것에 의해, 소스 전극 (제 2 확산 영역 (12)) 으로부터 드레인 전극 (제 1 확산 영역 (11)) 으로 향하는 전자가, 드레인 전극 부근의 저항 변화 영역 (제 3 확산 영역 (113)) 에서 가속되어 핫 일렉트론을 발생시킨다. 발생된 핫 일렉트론은, 게이트 전압 VWi100 = +Vgw100 에 이끌려서 제 1 다층막 (141) 의 전하 축적층 (143) 에 주입된다. 여기서, 제 1 다층막 (141) 의 전하 축적층 (143) 에는 플러스 전하 (홀) 가 축적되어 있기 때문에, 제 1 다층막 (41) 의 전하 축적층 (43, 도 3 참조) 에 비하여, 핫 일렉트론이 주입되기 쉽게 되어 있다. 이것에 의해, 제 1 다층막 (141) 의 전하 축적층 (143) 에 효율적으로 정보 "1" 이 기록된다. 한편, 제 1 다층막 (141) 의 기록 동작시에, 게이트 전압 VWi100 = 0 이면, 핫 일렉트론이 제 1 다층막 (141) 의 전하 축적층 (143) 에 주입되지 않는다. 이것에 의해, 제 1 다층막 (141) 의 전하 축적층 (143) 에 정보 "1" 이 기록되지 않는다 (정보 "0" 이 기록된다).
제 2 다층막 (145) 의 기록 동작에서는, 게이트 전압 VWi100 = +Vgw100 (예를 들어, 8V) 이 워드 라인 WLi 를 통하여 게이트 전극 (31) 에 인가된다. 또한, 제 1 확산 영역 (11) 에는 소스 전압 VBh100 = 0 이 인가되고, 제 2 확산 영역 (12) 에는 드레인 전압 VBi100 = +Vdw100 (예를 들어, 5.5V) 이 인가된다. 이것에 의해, 소스 전극 (제 1 확산 영역 (11)) 으로부터 드레인 전극 (제 2 확산 영역 (12)) 으로 향하는 전자가, 드레인 전극 부근의 저항 변화 영역 (제 4 확산 영역 (114)) 에서 가속되어 핫 일렉트론을 발생시킨다. 발생된 핫 일렉트론은, 게이트 전압 VWi100 = +Vgw100 에 이끌려서 제 2 다층막 (145) 의 전하 축적층 (147) 에 주입된다. 여기서, 제 2 다층막 (145) 의 전하 축적층 (147) 에는 플러스 전하 (홀) 가 축적되어 있기 때문에, 제 2 다층막 (45) 의 전하 축적층 (47, 도 3 참조) 에 비하여, 핫 일렉트론이 주입되기 쉽게 되어 있다. 이것에 의해, 제 2 다층막 (145) 의 전하 축적층 (147) 에 효율적으로 정보가 기록된다. 한편, 제 2 다층막 (145) 의 기록 동작시에, 게이트 전압 VWi100 = 0 이면, 핫 일렉트론이 제 2 다층막 (145) 의 전하 축적층 (147) 에 주입되지 않는다. 이것에 의해, 제 2 다층막 (145) 의 전하 축적층 (147) 에 정보 "1" 이 기록되지 않는다 (정보 "0" 이 기록된다).
((소거 동작과 기록 동작과의 관계))
제 1 다층막 (141) 의 소거 동작에서는, 제 1 다층막 (141) 에 플러스 전하 (핫 홀) 가 주체로서 축적된다. 그리고, 제 1 다층막 (141) 의 기록 동작에서는, 소거 동작의 후에, 즉, 제 1 다층막 (141) 에 플러스 전하가 주체로서 축적된 후에, 제 1 다층막 (141) 에 마이너스 전하 (핫 일렉트론) 가 주입되어 기록된다.
즉, 제 1 다층막 (141) 의 전하 축적층 (143) 에 정보 "1" 이 기록되어 있는 경우, 전하 축적층 (143) 의 마이너스 전하 (전자) 에 의해 제 3 확산 영역 (113) 에서는 전류 (전자) 가 잘 흐르지 않게 되어 있고, 제 3 확산 영역 (113) 의 저항값은 높게 되어 있다. 이것에 의해, 출력 전류 Ids 는, 도 15 에 나타내는 바와 같이, 기록 시간 T1 (예를 들어, 10㎲) 인 경우에 I101 (예를 들어, 5㎂) 이 된다. 한편, 제 1 다층막 (141) 의 전하 축적층 (143) 에 정보 "1" 이 기록되어 있지 않은 (정보 "0" 이 기록되어 있는) 경우, 제 1 다층막 (41) 의 전하 축적층 (43) 에 정보 "1" 이 기록되어 있지 않은 (정보 "0" 이 기록되어 있는) 경우 (도 4 참조) 에 비하여, 전하 축적층 (143) 의 플러스 전하 (홀) 에 의해 제 3 확산 영역 (113) 에서는 전류가 더욱 흐르기 쉽게 되어 있고, 제 3 확산 영역 (113) 의 저항값은 더욱 낮게 되어 있다. 이것에 의해, 출력 전류 Ids 는, 도 15 에 나타내는 바와 같이, I100 (예를 들어, 35㎂, > I0 = 30㎂, 도 4 참조) 이 된다.
이 때문에, 제 1 다층막 (141) 에 기록되지 않은 경우 (정보 "0" 이 기록되어 있는 경우) 의 출력 전류 Ids = I100 (예를 들어, 35㎂) 과, 제 1 다층막 (141) 에 기록된 경우의 출력 전류 Ids = I101 (예를 들어, 5㎂) 과의 차 △Ids100 (예를 들어, 30㎂) 은, △Ids1 (예를 들어, 10㎂, 도 4 참조) 에 비하여 크게 되어 있다. 이것에 의해, 출력 전류 Ids 에 기초하여 정보 "1" 과 "0" 를 판별하는 것이 용이해지고, 정보 "1" 과 "0" 을 판별하는 시간도 단축화된다.
또한, 제 2 다층막 (145) 의 소거 동작에서는, 제 2 다층막 (145) 에 플러스 전하 (핫 홀) 가 주체로서 축적된다. 그리고, 제 2 다층막 (145) 의 기록 동작에서는, 소거 동작의 후에, 즉, 제 2 다층막 (145) 에 플러스 전하가 주체로서 축적된 후에, 제 2 다층막 (145) 에 마이너스 전하 (핫 일렉트론) 가 주입되어 기록된다.
즉, 제 2 다층막 (145) 의 전하 축적층 (147) 에 정보 "1" 이 기록되어 있는 경우, 전하 축적층 (147) 의 마이너스 전하 (전자) 에 의해 제 4 확산 영역 (114) 에서는 전류 (전자) 가 잘 흐르지 않게 되어 있고, 제 4 확산 영역 (114) 의 저항값은 높게 되어 있다. 이것에 의해, 출력 전류 Ids1 은, 도 15 에 나타내는 바와 같이, 기록 시간 T1 (예를 들어, 10㎲) 인 경우에 I101 (예를 들어, 5㎂) 이 된다. 한편, 제 2 다층막 (145) 의 전하 축적층 (147) 에 정보 "1" 이 기록되어 있지 않은 (정보 "0" 이 기록되어 있는) 경우, 제 2 다층막 (45) 의 전하 축적층 (47) 에 정보 "1" 이 기록되어 있지 않은 (정보 "0" 이 기록되어 있는) 경우 (도 4 참조) 에 비하여, 전하 축적층 (147) 의 플러스 전하 (홀) 에 의해 제 4 확산 영역 (114) 에서는 전류가 더욱 흐르기 쉽게 되어 있고, 제 4 확산 영역 (114) 의 저항값은 더욱 낮게 되어 있다. 이것에 의해, 출력 전류 Ids 는, 도 15 에 나타내는 바와 같이, I100 (예를 들어, 35㎂, > I0 = 30㎂, 도 4 참조) 이 된다.
이 때문에, 제 2 다층막 (145) 에 기록되지 않은 경우 (정보 "0" 이 기록되어 있는 경우) 의 출력 전류 Ids = I100 (예를 들어, 35㎂) 과, 제 2 다층막 (145) 에 기록된 경우의 출력 전류 Ids = I101 (예를 들어, 5㎂) 과의 차 △Ids100 (예를 들어, 30㎂) 은, 차 △Ids1 (예를 들어, 10㎂, 도 4 참조) 에 비하여 크게 되어 있다. 이것에 의해, 출력 전류 Ids 에 기초하여 정보 "1" 과 "0" 을 판별하는 것이 용이해지고, 정보 "1" 과 "0" 을 판별하는 시간도 단축화된다.
(반도체 기억 장치에 관한 특징)
(1)
여기서는, 제 1 다층막 (141) 에는, 플러스 전하가 주체로서 축적된다. 이것에 의해, 제 1 다층막 (141) 에 기록되지 않은 경우의 출력 전류 I100 (예를 들어, 35㎂) 이, 제 1 다층막 (41) 에 기록되지 않은 경우의 출력 전류 I0 (예를 들어, 30㎂) 에 비하여 커진다. 또한, 제 1 다층막 (141) 에는, 플러스 전하가 주체로서 축적된 후에, 마이너스 전하가 주체로서 축적되어 기록된다. 이것에 의해, 제 1 다층막 (141) 에 기록된 경우의 출력 전류 I101 (예를 들어, 5㎂) 이, 제 1 다층막 (41) 에 기록된 경우의 출력 전류 I1 (예를 들어, 20㎂) 에 비하여 작아진다.
이와 같이, 제 1 다층막 (141) 에 기록되지 않은 경우의 출력 전류 I100 (예를 들어, 35㎂) 이 출력 전류 I0 (예를 들어, 30㎂, 도 4 참조) 에 비하여 커지고, 제 1 다층막 (141) 에 기록된 경우의 출력 전류 I101 (예를 들어, 5㎂) 이 출력 전류 I1 (예를 들어, 20㎂, 도 4 참조) 에 비하여 작아진다. 이 때문에, 제 1 다층막 (141) 에 기록되지 않은 경우의 출력 전류 I100 (예를 들어, 35㎂) 과, 제 1 다층막 (141) 에 기록된 경우의 출력 전류 I101 (예를 들어, 5㎂) 과의 차 △Ids100 (예를 들어, 30㎂) 은, 차 △Ids1 (예를 들어, 10㎂, 도 4 참조) 에 비하여 커진다.
또, 제 2 다층막 (145) 도, 제 1 다층막 (141) 과 동일하다.
(2)
여기서는, 제 1 다층막 (141) 에는, 플러스 전하 (홀) 가 중화량보다도 많은 양으로 주입되어 소거된다. 이것에 의해, 소거 동작 후에, 남은 플러스 전하 (홀) 가 제 1 다층막 (141) 에 주체로서 축적되게 된다. 그리고, 제 1 다층막 (141) 에는, 마이너스 전하 (핫 일렉트론) 가 축적되어 기록된다.
이 때, 제 1 다층막 (141) 의 전하 축적층 (143) 에는 플러스 전하 (홀) 가 축적되어 있기 때문에, 제 1 다층막 (41) 의 전하 축적층 (43, 도 3 참조) 에 비하여, 핫 일렉트론이 주입되기 쉽게 되어 있다. 이것에 의해, 제 1 다층막 (141) 의 전하 축적층 (143) 에 효율적으로 정보 "1" 이 기록된다.
(3)
여기서는, 제 1 다층막 (141) 의 전하 축적층 (143) 은, 플러스 전하 (홀) 또는 마이너스 전하 (전자) 를 축적한다. 또한, 제 1 절연층 (142) 은, 반도체 기판 (10) 과 전하 축적층 (143) 을 절연한다. 제 2 절연층 (144) 은, 그 상층의 막과 전하 축적층 (143) 을 절연한다. 이것에 의해, 소거 동작이 행하여진 후에, 전하 축적층 (143) 에 플러스 전하 (홀) 가 주체로서 축적되게 된다. 또한, 기록 동작이 행하여진 후에, 전하 축적층 (143) 에 마이너스 전하 (전자) 가 유지되게 된다.
(4)
여기서는, 제 1 다층막 (141) 에는, 주로, 마이너스 전하 (전자) 가 축적되어 기록된다. 또한, 제 2 다층막 (145) 에도, 주로, 마이너스 전하 (전자) 가 축적되어 기록된다. 이것에 의해, 제 1 다층막 (141) 및 제 2 다층막 (145) 에서 1 셀당 2 값의 정보가 기록된다. 이것에 의해, 단위 기억 용량당 제조 비용이 저감된다.
(5)
여기서는, 제 1 전압 인가부 (160) 는, 소거가 행하여질 때, 게이트 전압 VWi100 으로서 마이너스 전압 -Vge100 (예를 들어, -6V) 을 게이트 전극 (31) 에 인가한다. 제 2 전압 인가부 (150) 는, 소거가 행하여질 때, 소스 전압 (VBi100, …) 으로서 소스 전극 (제 2 확산 영역 (12)) 을 개방 상태로 하고, 드레인 전압 VBh100 으로서 드레인 전극 (제 1 확산 영역 (11)) 에 +Vde100 (예를 들어, 5V) 을 인가한다. 이것에 의해, 드레인 전극 (제 1 확산 영역 (11)) 의 단부에 밴드간 터널 전류가 발생하여 P 웰 영역 (16) 을 흐르기 때문에, P 웰 영역 (16) 에서 핫 홀이 발생된다. 발생된 핫 홀은, 게이트 전압 VWi1 = -Vge1 에 이끌리는 경우 (도 3 참조) 에 비하여, 게이트 전압 VWi100 = -Vge100 에 강하게 이끌려서 제 1 다층막 (141) 쪽으로 이동한다. 이 때문에, 제 1 다층막 (141) 에 플러스 전하 (핫 홀) 를 주입하는 것이 용이하게 되어 있다.
(제 1 실시 형태의 변형예)
(A) 제 2 전압 인가부 (150) 는, 소거가 행하여질 때, 소스 전압 (VBi100, …) 으로서 소스 전극 (제 2 확산 영역 (12)) 을 개방 상태로 하는 대신에, 제로 전압을 소스 전극 (제 2 확산 영역 (12)) 에 인가해도 된다.
(B) 제 1 다층막 (141) 은, 마이너스 전하 (전자) 를 유지하고 있는 상태가 정보 "1" 이 기록된 상태인 대신에, 마이너스 전하 (전자) 를 유지하고 있는 상태가 정보 "0" 이 기록된 상태여도 된다. 마찬가지로, 제 2 다층막 (145) 은, 마이너스 전하 (전자) 를 유지하고 있는 상태가 정보 "1" 이 기록된 상태인 대신에, 마이너스 전하 (전자) 를 유지하고 있는 상태가 정보 "0" 이 기록된 상태여도 된다.
(C) 제 3 확산 영역 (113) 은, 제 1 확산 영역 (11) 보다도 불순물 농도가 낮으면, n 형인 대신에 p 형이어도 된다. 마찬가지로, 제 4 확산 영역 (114) 은, 제 2 확산 영역 (12) 보다도 불순물 농도가 낮으면, n 형인 대신에 p 형이어도 된다.
또한, 각 메모리셀 (1n, …) 은, 도 13ㆍ도 14 에 나타내는 바와 같은 NMOS 구조인 대신에, PMOS 구조여도 된다. 즉, 백 게이트 (15) 나 P 웰 영역 (16) 이 n 형임과 함께, 제 1 확산 영역 (11), 제 2 확산 영역 (12), 제 3 확산 영역 (113) 및 제 4 확산 영역 (114) 이 p 형이어도 된다.
(D) 제 1 다층막 (141) 의 소거 동작에서는, 핫 홀의 양이 전하 축적층 (143) 에 중화량보다도 많이 주입되는 것이, 한번의 동작이어도 되고, 복수회의 동작이어도 된다. 예를 들어, 핫 홀이 전하 축적층 (143) 에 중화량으로 주입된 후, 핫 홀이 전하 축적층 (143) 에 추가로 주입되어도 된다.
<본 발명의 제 2 실시 형태에 따른 반도체 기억 장치의 구성 및 동작>
본 발명의 제 2 실시 형태에 따른 반도체 기억 장치의 단면도를 도 16 및 도 17 에 나타낸다. 이하, 본 발명의 전제가 되는 반도체 기억 장치 (1) 와 상이한 부분을 중심으로 설명하고, 본 발명의 전제가 되는 반도체 기억 장치 (1) 와 동일한 구성 요소는 동일한 부호를 사용하여 나타내고 설명을 생략한다.
(반도체 기억 장치의 개략 구성)
반도체 기억 장치 (200) 는, 주로, 복수의 메모리셀 (200n, …) 과, 제 1 전압 인가부 (260) 와, 제 2 전압 인가부 (250) 를 구비한다.
각 메모리셀 (200n, …) 은, 후술하는 바와 같이, 제 1 다층막 (241) 및 제 2 다층막 (245) 의 기능이, 본 발명의 전제가 되는 반도체 기억 장치 (1) 의 메모리셀 (1n, …) 과 상이하다.
제 1 전압 인가부 (260) 는, 워드 라인 (WLi, WLj, …) 을 통하여, 각 메모리셀 (200n, …) 의 게이트 전극 (31) 에 접속되어 있다. 이것에 의해, 제 1 전압 인가부 (260) 는, 각 메모리셀 (200n, …) 의 게이트 전극 (31) 에 게이트 전압 (VWi200, VWj200, …) 을 인가할 수 있게 되어 있다.
제 2 전압 인가부 (250) 는, 비트 라인 (BLh, BLi, BLj, BLk, …) 을 통하여, 각 메모리셀 (200n, …) 의 제 1 확산 영역 (11) 이나 제 2 확산 영역 (12) 에 접속되어 있다. 이것에 의해, 제 2 전압 인가부 (250) 는, 각 메모리셀 (200n, …) 의 제 1 확산 영역 (11) 및 제 2 확산 영역 (12) 의 일방에 소스 전압 (VBh200, …) 을 인가할 수 있고, 타방에 드레인 전압 (VBi200, …) 을 인가할 수 있게 되어 있다.
(반도체 기억 장치의 개략 동작)
각 메모리셀 (200n, …) 은, 워드 라인 (WLi, …) 을 통하여, 제 1 전압 인가부 (260) 로부터 게이트 전압 (VWi200, …) 을 공급받는다. 게이트 전극 (31) 에 공급되는 게이트 전압 (VWi200, …) 이 H 레벨인 경우에, 메모리셀 (200n, …) 은 채널 형성 영역 (17) 이 ON 상태가 되어, 제 1 확산 영역 (11) 과 제 2 확산 영역 (12) 사이에 전류를 흐르게 할 수 있는 상태가 된다. 또한, 게이트 전극 (31) 에 공급되는 게이트 전압 (VWi200, …) 이 L 레벨인 경우에, 메모리셀 (200n, …) 은 채널 형성 영역 (17) 이 OFF 상태가 되어, 제 1 확산 영역 (11) 과 제 2 확산 영역 (12) 사이에 전류를 잘 흐르지 않게 하는 상태가 된다.
한편, 각 메모리셀 (200n, …) 은, 비트 라인 (BLh, BLi, BLj, …) 을 통하여, 제 2 전압 인가부 (250) 로부터 소스 전압 VBh200, … 및 드레인 전압 (VBi200, …) 을 공급받는다.
비트 라인 (BLh, …) 을 통하여 메모리셀 (200n, …) 의 제 1 확산 영역 (11) 에 소스 전압 (VBh200, …) 이 인가되고, 비트 라인 (BLi, …) 을 통하여 메모리셀 (200n, …) 의 제 2 확산 영역 (12) 에 드레인 전압 (VBi200, …) 이 인가되어 있는 경우를 상정한다. 소스 전압 (VBh200, …) 이 드레인 전압 (VBi200, …) 보다 크면, 게이트 전압 (VWi200, …) 이 H 레벨이고 채널 형성 영역 (17) 이 ON 상태로 되어 있는 메모리셀 (200n, …)에 있어서, 제 1 확산 영역 (11) 으로부터 제 2 확산 영역 (12) 에 드레인 전류 Ids 가 흐른다. 또한, 소스 전압 (VBh200, …) 이 드레인 전압 (VBi200, …) 보다 작으면, 게이트 전압 (VWi200, …) 이 H 레벨이고 채널 형성 영역 (17) 이 ON 상태로 되어 있는 메모리셀 (200n, …) 에 있어서, 제 2 확산 영역 (12) 으로부터 제 1 확산 영역 (11) 에 드레인 전류 Ids 가 흐른다. 이렇게 하여, 워드 라인 (WLi, …) 과 비트 라인 (BLi, …) 을 통하여 제 1 전압 인가부 (260) 및 제 2 전압 인가부 (250) 에 의해 선택된 메모리셀 (200n, …) 이, 소거ㆍ기록ㆍ출력 등의 동작을 행하도록 되어 있다.
또, 비트 라인 (BLh, …) 를 통하여 메모리셀 (200n, …) 의 제 1 확산 영역 (11) 에 드레인 전압 (VBh200, …) 이 인가되고, 비트 라인 (BLi, …) 을 통하여 메모리셀 (200n, …) 의 제 2 확산 영역 (12) 에 소스 전압 (VBi200, …) 이 인가되어 있는 경우도 마찬가지이다.
(메모리셀의 상세한 구성)
메모리셀 200n 은, 제 1 다층막 (41) 대신에 제 1 다층막 (241) 을 구비하고, 제 2 다층막 (45) 대신에 제 2 다층막 (245) 을 구비한다.
제 1 확산 영역 (11) 은, 소스 전압 VBh200 또는 드레인 전압 VBh200 을 공급받을 수 있게 되어 있다. 또한, 게이트 전극 (31) 은, 게이트 전압 VWi200 을 공급받을 수 있게 되어 있다.
제 1 다층막 (241) 은, 제 1 확산 영역 (11) 과 게이트 절연막 (32) 사이에 있어서, 반도체 기판 (10) 위에 형성되어 있다. 제 1 다층막 (241) 은, 주로, 제 1 절연층 (242), 전하 축적층 (243) 및 제 2 절연층 (244) 을 갖고 있다. 제 1 절연층 (242) 은, 반도체 기판 (10) 과 전하 축적층 (243) 을 절연한다. 전하 축적층 (243) 은, 홀이나 전자 등의 전하를 축적한다. 제 2 절연층 (244) 은, 그 상층의 막과 전하 축적층 (243) 을 절연한다. 즉, 전하 축적층 (243) 은, 제 1 절연층 (242) 과 제 2 절연층 (244) 사이에 끼워져 있음으로써, 홀이나 전자 등의 전하를 안정적으로 유지할 수 있게 되어 있다. 또, 제 1 절연층 (242) 이나 제 2 절연층 (244) 은 규소 산화물을 주성분으로 하는 막이고, 전하 축적층 (243) 은 규소 질화물을 주성분으로 하는 막이다.
제 2 확산 영역 (12) 은, 소스 전압 VBi200 또는 드레인 전압 VBi200 을 공급받을 수 있게 되어 있다.
제 2 다층막 (245) 은, 제 2 확산 영역 (12) 과 게이트 절연막 (32) 사이에서, 반도체 기판 (10) 위에 형성되어 있다. 제 2 다층막 (245) 은, 주로, 제 1 절연층 (246), 전하 축적층 (247) 및 제 2 절연층 (248) 을 갖고 있다. 제 1 절연층 (246) 은, 반도체 기판 (10) 과 전하 축적층 (247) 을 절연한다. 전하 축적층 (247) 은, 홀이나 전자 등의 전하를 축적한다. 제 2 절연층 (248) 은, 그 상층의 막과 전하 축적층 (247) 을 절연한다. 즉, 전하 축적층 (247) 은, 제 1 절연층 (246) 과 제 2 절연층 (248) 사이에 끼워져 있음으로써, 홀이나 전자 등의 전하를 안정적으로 유지할 수 있게 되어 있다. 또, 제 1 절연층 (246) 이나 제 2 절연층 (248) 은 규소 산화물을 주성분으로 하는 막이고, 전하 축적층 (247) 은 규소 질화물을 주성분으로 하는 막이다.
다른 점은, 본 발명의 전제가 되는 반도체 기억 장치 (1) 의 메모리셀 (1n, …) 과 동일하다.
또, 다른 메모리셀 (200o, …) 도 메모리셀 200n 과 동일하다.
(메모리셀의 상세한 동작)
메모리셀 200n 의 동작에 관해서 표 3 을 참조하면서 설명한다. 또, 다른 메모리셀 (200o, …) 도 메모리셀 200n 과 동일하다.
| 드레인 전압 | 게이트 전압 | 소스 전압 | |
| 소거 동작 | +Vde200 | -Vge200 | Open |
| 기록 동작 | +Vdw200 | +Vgw200 | 0 |
| 출력 동작 | 0 | +Vgr200 | +Vsr200 |
((소거 동작))
제 1 다층막 (241) 의 소거 동작에서는, 게이트 전압 VWi200 = +Vge200 (예를 들어, 1V) 이 워드 라인 WLi 를 통하여 게이트 전극 (31) 에 인가된다. 또한, 제 1 확산 영역 (11) 은 소스 전압 VBh200 으로서 제로 전압이 인가되고, 제 2 확산 영역 (12) 에는 드레인 전압 VBi200 = +Vde200 (예를 들어, 5V) 이 인가된다. 이것에 의해, 채널 형성 영역 (17) 에 있어서 게이트 전극 (31) 에 가까운 부분 (17a) 에 채널이 형성된다. 그리고, 소스 전극 (제 1 확산 영역 (11)) 으로부터 드레인 전극 (제 2 확산 영역 (12)) 으로 향하여 흐르는 전자가, 채널에서 핫 홀을 발생시킨다. 발생된 핫 홀은, 일점쇄선으로 나타내는 바와 같이, 게이트 전압 VWi1 = -Vge1 에 이끌리는 경우 (도 3 참조) 에 비하여, 소스 전극과 드레인 전극 사이의 전계에서 강하게 가속되어 제 1 다층막 (241) 의 전하 축적층 (243) 에 중화량보다도 많은 양으로 주입된다. 여기서, 중화량은 축적되어 있는 전자를 없애는 양이다. 이것에 의해, 주입된 핫 홀이 전하 축적층 (243) 에 축적되는 전자와 서로 없앤 후에 잔존하여, 전하 축적층 (243) 에 축적되는 전하가 플러스 전하가 되고, 제 1 다층막 (241) 의 전하 축적층 (243) 에 기록된 정보 "1" 이 소거된다.
제 2 다층막 (245) 의 소거 동작에서는, 게이트 전압 VWi200 = +Vge200 (예를 들어, 1V) 이 워드 라인 WLi 를 통하여 게이트 전극 (31) 에 인가된다. 또한, 제 1 확산 영역 (11) 에는 드레인 전압 VBh200 = +Vde200 (예를 들어, 5V) 이 인가되고, 제 2 확산 영역 (12) 은 소스 전압 VBi200 = 0 이 인가된다. 이것에 의해, 채널 형성 영역 (17) 에 있어서 게이트 전극 (31) 에 가까운 부분 (17a) 에 채널이 형성된다. 그리고, 소스 전극 (제 2 확산 영역 (12)) 으로부터 드레인 전극 (제 1 확산 영역 (11)) 으로 향하여 흐르는 전자가, 채널에서 핫 홀을 발생시킨다. 발생된 핫 홀은, 이점쇄선으로 나타내는 바와 같이, 게이트 전압 VWi1 = -Vge1 에 이끌리는 경우 (도 3 참조) 에 비하여, 소스 전극과 드레인 전극 사이의 전계에서 강하게 가속되어 제 2 다층막 (245) 의 전하 축적층 (247) 에 중화량보다도 많은 양으로 주입된다. 여기서, 중화량은, 축적되어 있는 전자를 없애는 양이다. 이것에 의해, 주입된 핫 홀이 전하 축적층 (247) 에 축적되는 전자와 서로 없앤 후에 잔존하여, 전하 축적층 (247) 에 축적되는 전하가 플러스 전하가 되고, 제 2 다층막 (245) 의 전하 축적층 (247) 에 기록된 정보 "1" 이 소거된다.
또, 여기서는 제 1 다층막 (241) 및 제 2 다층막 (245) 에 기록이 행하여져 있는 상태 (즉, 전자가 축적되어 있는 상태) 로부터 소거 동작을 행하는 예를 나타내었지만, 기록이 행하여져 있지 않은 상태 (즉, 전자가 축적되어 있지 않은 상태) 로부터 이 소거 동작을 행하여도 된다. 이 경우에도, 소거 동작이 행하여짐으로써, 제 1 다층막 (241) 및 제 2 다층막 (245) 에 핫 홀이 잔존하고, 축적되는 전하가 플러스 전하가 된다.
((기록 동작))
제 1 다층막 (241) 의 기록 동작에서는, 게이트 전압 VWi200 = +Vgw200 (예를 들어, 8V) 이 워드 라인 WLi 를 통하여 게이트 전극 (31) 에 인가된다. 또한, 제 1 확산 영역 (11) 에는 소스 전압 VBh200 = 0 이 인가되고, 제 2 확산 영역 (12) 에는 드레인 전압 VBi200 = +Vdw200 (예를 들어, 5.5V) 이 인가된다. 이것에 의해, 소스 전극 (제 1 확산 영역 (11)) 으로부터 드레인 전극 (제 2 확산 영역 (12)) 으로 향하는 전자가, 드레인 전극 부근의 저항 변화 영역 (제 4 확산 영역 (214)) 에서 가속되어 핫 일렉트론을 발생시킨다. 발생된 핫 일렉트론은, 게이트 전압 VWi200 = +Vgw200 에 이끌려서 제 1 다층막 (241) 의 전하 축적층 (243) 에 주입된다. 여기서, 제 1 다층막 (241) 의 전하 축적층 (243) 에는 플러스 전하 (홀) 가 축적되어 있기 때문에, 제 1 다층막 (41) 의 전하 축적층 (43, 도 3 참조) 에 비하여, 핫 일렉트론이 주입되기 쉽게 되어 있다. 이것에 의해, 제 1 다층막 (241) 의 전하 축적층 (243) 에 효율적으로 정보가 기록된다. 한편, 제 1 다층막 (243) 의 기록 동작시에, 게이트 전압 VWi200 = 0 이면, 핫 일렉트론이 제 1 다층막 (241) 의 전하 축적층 (243) 에 주입되지 않는다. 이것에 의해, 제 1 다층막 (241) 의 전하 축적층 (243) 에 정보 "1" 이 기록되지 않는다 (정보 "0" 이 기록된다).
제 2 다층막 (245) 의 기록 동작에서는, 게이트 전압 VWi200 = +Vgw200 (예를 들어, 8V) 이 워드 라인 WLi 를 통하여 게이트 전극 (31) 에 인가된다. 또한, 제 1 확산 영역 (11) 에는 드레인 전압 VBh200 = +Vdw200 (예를 들어, 5.5V) 이 인가되고, 제 2 확산 영역 (12) 에는 소스 전압 VBi200 = 0 이 인가된다. 이것에 의해, 소스 전극 (제 2 확산 영역 (12)) 으로부터 드레인 전극 (제 1 확산 영역 (11)) 으로 향하는 전자가, 드레인 전극 부근의 저항 변화 영역 (제 3 확산 영역 (213)) 에서 가속되어 핫 일렉트론을 발생시킨다. 발생된 핫 일렉트론은, 게이트 전압 VWi200 = +Vgw200 에 이끌려서 제 2 다층막 (245) 의 전하 축적층 (247) 에 주입된다. 여기서, 제 2 다층막 (245) 의 전하 축적층 (247) 에는 플러스 전하 (홀) 가 축적되어 있기 때문에, 제 2 다층막 (45) 의 전하 축적층 (47, 도 3 참조) 에 비하여, 핫 일렉트론이 주입되기 쉽게 되어 있다. 이것에 의해, 제 2 다층막 (245) 의 전하 축적층 (247) 에 효율적으로 정보 "1" 이 기록된다. 한편, 제 2 다층막 (245) 의 기록 동작시에, 게이트 전압 VWi200 = 0 이면, 핫 일렉트론이 제 2 다층막 (245) 의 전하 축적층 (247) 에 주입되지 않는다. 이것에 의해, 제 2 다층막 (245) 의 전하 축적층 (247) 에 정보 "1" 이 기록되지 않는다 (정보 "0" 이 기록된다).
((소거 동작과 기록 동작과의 관계))
제 1 다층막 (241) 의 소거 동작에서는, 제 1 다층막 (241) 에 플러스 전하 (핫 홀) 가 주체로서 축적된다. 그리고, 제 1 다층막 (241) 의 기록 동작에서는, 소거 동작의 후에, 즉, 제 1 다층막 (241) 에 플러스 전하가 주체로서 축적된 후에, 제 1 다층막 (241) 에 마이너스 전하 (핫 일렉트론) 가 주입되어 기록된다.
즉, 제 1 다층막 (241) 의 전하 축적층 (243) 에 정보 "1" 이 기록되어 있는 경우, 전하 축적층 (243) 의 마이너스 전하 (전자) 에 의해 제 3 확산 영역 (213) 에서는 전류 (전자) 가 잘 흐르지 않게 되어 있고, 제 3 확산 영역 (213) 의 저항값은 높게 되어 있다. 이것에 의해, 출력 전류 Ids 는, 도 15 에 나타내는 바와 같이, 기록 시간 T1 (예를 들어, 10㎲) 인 경우에 I101 (예를 들어, 5㎂) 이 된다. 한편, 제 2 다층막 (245) 의 전하 축적층 (247) 에 정보 "1" 이 기록되어 있지 않은 (정보 "0" 이 기록되어 있는) 경우, 제 2 다층막 (45) 의 전하 축적층 (47) 에 정보 "1" 이 기록되어 있지 않은 (정보 "0" 이 기록되어 있는) 경우 (도 4 참조) 에 비하여, 전하 축적층 (243) 의 플러스 전하 (홀) 에 의해 제 3 확산 영역 (213) 에서는 전류가 더욱 흐르기 쉽게 되어 있고, 제 3 확산 영역 (213) 의 저항값은 더욱 낮게 되어 있다. 이것에 의해, 출력 전류 Ids 는, 도 15 에 나타내는 바와 같이, I100 (예를 들어, 35㎂, > I0 = 30㎂, 도 4 참조) 이 된다.
이 때문에, 제 2 다층막 (245) 에 기록되지 않은 경우 (정보 "0" 이 기록되어 있는 경우) 의 출력 전류 Ids = I100 (예를 들어, 35㎂) 과, 제 2 다층막 (245) 에 기록된 경우의 출력 전류 Ids = I101 (예를 들어, 5㎂) 과의 차 △Ids100 (예를 들어, 30㎂) 은, 차 △Ids1 (예를 들어, 10㎂, 도 4 참조) 에 비하여 크게 되어 있다. 이것에 의해, 출력 전류 Ids 에 기초하여 정보 "1" 과 "0" 을 판별하는 것이 용이해지고, 정보 "1" 과 "0" 을 판별하는 시간도 단축화된다.
또한, 제 2 다층막 (245) 의 소거 동작에서는, 제 2 다층막 (245) 에 플러스 전하 (핫 홀) 가 주체로서 축적된다. 그리고, 제 2 다층막 (245) 의 기록 동작에서는, 소거 동작의 후에, 즉, 제 2 다층막 (245) 에 플러스 전하가 주체로서 축적된 후에, 제 2 다층막 (245) 에 마이너스 전하 (핫 일렉트론) 가 주입되어 기록된다.
즉, 제 2 다층막 (245) 의 전하 축적층 (247) 에 정보 "1" 이 기록되어 있는 경우, 전하 축적층 (247) 의 마이너스 전하 (전자) 에 의해 제 4 확산 영역 (214) 에서는 전류 (전자) 가 잘 흐르지 않게 되어 있고, 제 4 확산 영역 (214) 의 저항값은 높게 되어 있다. 이것에 의해, 출력 전류 Ids1 은, 도 15 에 나타내는 바와 같이, 기록 시간 T1 (예를 들어, 10㎲) 인 경우에 I101 (예를 들어, 5㎂) 이 된다. 한편, 제 2 다층막 (245) 의 전하 축적층 (247) 에 정보 "1" 이 기록되어 있지 않은 (정보 "0" 이 기록되어 있는) 경우, 제 2 다층막 (45) 의 전하 축적층 (247) 에 정보 "1" 이 기록되어 있지 않은 (정보 "0" 이 기록되어 있는) 경우 (도 4 참조) 에 비하여, 전하 축적층 (247) 의 플러스 전하 (홀) 에 의해 제 4 확산 영역 (214) 에서는 전류가 더욱 흐르기 쉽게 되어 있고, 제 4 확산 영역 (214) 의 저항값은 더욱 낮게 되어 있다. 이것에 의해, 출력 전류 Ids 는, 도 15 에 나타내는 바와 같이, I100 (예를 들어, 35㎂, > I0 = 30㎂, 도 4 참조) 이 된다.
이 때문에, 제 2 다층막 (245) 에 기록되지 않은 경우 (정보 "0" 이 기록되어 있는 경우) 의 출력 전류 Ids = I100 (예를 들어, 35㎂) 과, 제 2 다층막 (245) 에 기록된 경우의 출력 전류 Ids = I101 (예를 들어, 5㎂) 과의 차 △Ids100 (예를 들어, 30㎂) 은, △Ids1 (예를 들어, 10㎂, 도 4 참조) 에 비하여 크게 되어 있다. 이것에 의해, 출력 전류 Ids 에 기초하여 정보 "1" 과 "0" 을 판별하는 것이 용이해지고, 정보 "1" 과 "0" 을 판별하는 시간도 단축화된다.
(반도체 기억 장치에 관한 특징)
(1)
여기서는, 제 1 다층막 (241) 에는, 플러스 전하가 주체로서 축적된다. 이것에 의해, 제 1 다층막 (241) 에 기록되지 않은 경우의 출력 전류 I100 (예를 들어, 35㎂) 이, 제 1 다층막 (41) 에 기록되지 않은 경우의 출력 전류 I0 (예를 들어, 30㎂) 에 비하여 커진다. 또한, 제 1 다층막 (241) 에는, 플러스 전하가 주체로서 축적된 후에, 마이너스 전하가 주체로서 축적되어 기록된다. 이것에 의해, 제 1 다층막 (241) 에 기록된 경우의 출력 전류 I101 (예를 들어, 5㎂) 이, 제 1 다층막 (41) 에 기록된 경우의 출력 전류 I1 (예를 들어, 20㎂) 에 비하여 작아진다.
이와 같이, 제 1 다층막 (241) 에 기록되지 않은 경우의 출력 전류 I100 (예를 들어, 35㎂) 이 출력 전류 I0 (예를 들어, 30㎂, 도 4 참조) 에 비하여 커지고, 제 1 다층막 (241) 에 기록된 경우의 출력 전류 I101 (예를 들어, 5㎂) 이 출력 전류 I1 (예를 들어, 20㎂, 도 4 참조) 에 비하여 작아진다. 이 때문에, 제 1 다층막 (241) 에 기록되지 않은 경우의 출력 전류 I100 (예를 들어, 35㎂) 과, 제 1 다층막 (241) 에 기록된 경우의 출력 전류 I101 (예를 들어, 5㎂) 과의 차 △Ids100 (예를 들어, 30㎂) 은, 차 △Ids1 (예를 들어, 10㎂, 도 4 참조) 에 비하여 커진다.
또, 제 2 다층막 (245) 도, 제 1 다층막 (241) 과 동일하다.
(2)
여기서는, 제 1 다층막 (241) 에는, 플러스 전하 (홀) 가 중화량보다도 많은 양으로 주입되어 소거된다. 이것에 의해, 소거 동작 후에, 남은 플러스 전하 (홀) 가 제 1 다층막 (241) 에 주체로서 축적되게 된다. 그리고, 제 1 다층막 (241) 에는, 마이너스 전하 (핫 일렉트론) 가 축적되어 기록된다.
이 때, 제 1 다층막 (241) 의 전하 축적층 (243) 에는 플러스 전하 (홀) 가 축적되어 있기 때문에, 제 1 다층막 (41) 의 전하 축적층 (43, 도 3 참조) 에 비하여, 핫 일렉트론이 주입되기 쉽게 되어 있다. 이것에 의해, 제 1 다층막 (241) 의 전하 축적층 (243) 에 효율적으로 정보 "1" 이 기록된다.
(3)
여기서는, 제 1 다층막 (241) 의 전하 축적층 (243) 은, 플러스 전하 (홀) 또는 마이너스 전하 (전자) 를 축적한다. 또한, 제 1 절연층 (242) 은, 반도체 기판 (10) 과 전하 축적층 (243) 을 절연한다. 제 2 절연층 (244) 은, 그 상층의 막과 전하 축적층 (243) 을 절연한다. 이것에 의해, 소거 동작이 행하여진 후에, 전하 축적층 (243) 에 플러스 전하 (홀) 가 주체로서 축적되게 된다. 또한, 기록 동작이 행하여진 후에, 전하 축적층 (243) 에 마이너스 전하 (전자) 가 유지되게 된다.
(4)
여기서는, 제 1 다층막 (241) 에는, 주로, 마이너스 전하 (전자) 가 축적되어 기록된다. 또한, 제 2 다층막 (245) 에도, 주로, 마이너스 전하 (전자) 가 축적되어 기록된다. 이것에 의해, 제 1 다층막 (241) 및 제 2 다층막 (245) 에서 1 셀당 2 값의 정보가 기록된다. 이것에 의해, 단위 기억 용량당 제조 비용이 저감된다.
(5)
여기서는, 제 1 전압 인가부 (260) 는, 제 1 다층막 (241) 의 소거 동작에 있어서, 게이트 전압 VWi200 으로서 플러스 전압 +Vge200 (예를 들어, 1V) 을 게이트 전극 (31) 에 인가한다. 제 2 전압 인가부 (250) 는, 제 1 다층막 (241) 의 소거 동작에 있어서, 소스 전압 (VBi200, …) 으로서 소스 전극 (제 1 확산 영역 (11)) 으로서 제로 전압을 인가하고, 드레인 전압 VBh200 으로서 드레인 전극 (제 2 확산 영역 (12)) 에 +Vde200 (예를 들어, 5V) 을 인가한다. 이것에 의해, 채널 형성 영역 (17) 에 있어서 게이트 전극 (31) 에 가까운 부분 (17a) 에 채널이 형성된다. 그리고, 소스 전극 (제 1 확산 영역 (11)) 으로부터 드레인 전극 (제 2 확산 영역(12)) 으로 향하여 흐르는 전자에 의해, 채널에서 핫 홀이 발생된다. 발생된 핫 홀은, 게이트 전압 VWi1 = -Vge1 에 이끌리는 경우 (도 3 참조) 에 비하여, 소스 전극과 드레인 전극 사이의 전계에서 강하게 가속되어 제 1 다층막 (241) 쪽으로 이동한다. 이 때문에, 제 1 다층막 (241) 에 플러스 전하 (핫 홀) 를 주입하는 것이 용이해진다.
<본 발명의 제 3 실시 형태에 따른 반도체 기억 장치의 구성 및 동작>
본 발명의 제 3 실시 형태에 따른 반도체 기억 장치의 단면도를 도 18 및 도 19 에 나타낸다. 이하, 본 발명의 전제가 되는 반도체 기억 장치 (1) 와 상이한 부분을 중심으로 설명하고, 본 발명의 전제가 되는 반도체 기억 장치 (1) 와 동일한 구성 요소는 같은 부호를 사용하여 나타내고 설명을 생략한다.
(반도체 기억 장치의 개략 구성)
반도체 기억 장치 (300) 는, 주로, 복수의 메모리셀 (300n, …) 과, 제 1 전압 인가부 (360) 와, 제 2 전압 인가부 (350) 를 구비한다.
각 메모리셀 (300n, …) 은, 후술하는 바와 같이, 제 1 다층막 (341) 및 제 2 다층막 (345) 의 기능이, 본 발명의 전제가 되는 반도체 기억 장치 (1) 의 메모리셀 (1n, …) 과 상이하다.
제 1 전압 인가부 (360) 는, 워드 라인 (WLi, WLj, …) 을 통하여, 각 메모리셀 (300n, …) 의 게이트 전극 (31) 에 접속되어 있다. 이것에 의해, 제 1 전압 인가부 (360) 는, 각 메모리셀 (300n, …) 의 게이트 전극 (31) 에 게이트 전압 (VWi300, VWj300, …) 을 인가할 수 있게 되어 있다.
제 2 전압 인가부 (350) 는, 비트 라인 (BLh, BLi, BLj, BLk, …) 을 통하여, 각 메모리셀 (300n, …) 의 제 1 확산 영역 (11) 이나 제 2 확산 영역 (12) 에 접속되어 있다. 이것에 의해, 제 2 전압 인가부 (350) 는, 각 메모리셀 (300n, …) 의 제 1 확산 영역 (11) 및 제 2 확산 영역 (12) 의 일방에 소스 전압 (VBh300, …) 을 인가할 수 있고, 타방에 드레인 전압 (VBi300, …) 을 인가할 수 있게 되어 있다.
(반도체 기억 장치의 개략 동작)
각 메모리셀 (300n, …) 은, 워드 라인 (WLi, …) 을 통하여, 제 1 전압 인가부 (360) 로부터 게이트 전압 (VWi300, …) 을 공급받는다. 게이트 전극 (31) 에 공급되는 게이트 전압 (VWi300, …) 이 H 레벨인 경우에, 메모리셀 (300n, …) 은 채널 형성 영역 (17) 이 ON 상태가 되어, 제 1 확산 영역 (11) 와 제 2 확산 영역 (12) 사이에 전류를 흐르게 할 수 있는 상태가 된다. 또한, 게이트 전극 (31) 에 공급되는 게이트 전압 (VWi300, …) 이 L 레벨인 경우에, 메모리셀 (300n, …) 은, 채널 형성 영역 (17) 이 OFF 상태가 되어, 제 1 확산 영역 (11) 과 제 2 확산 영역 (12) 사이에 전류를 잘 흐르지 않게 하는 상태가 된다.
한편, 각 메모리셀 (300n, …) 은, 비트 라인 (BLh, BLi, BLj, …) 을 통하여 제 2 전압 인가부 (350) 로부터 소스 전압 (VBh300, …) 및 드레인 전압 (VBi300, …) 을 공급받는다.
비트 라인 (BLh, …) 을 통하여 메모리셀 (300n, …) 의 제 1 확산 영역 (11) 에 소스 전압 (VBh300, …) 이 인가되고, 비트 라인 (BLi, …) 을 통하여 메모리셀 (300n, …) 의 제 2 확산 영역 (12) 에 드레인 전압 (VBi300, …) 이 인가되어 있는 경우를 상정한다. 소스 전압 (VBh300, …) 이 드레인 전압 (VBi300, …) 보다 크면, 게이트 전압 (VWi300, …) 이 H 레벨이고 채널 형성 영역 (17) 이 ON 상태로 되어 있는 메모리셀 (300n, …) 에 있어서, 제 1 확산 영역 (11) 으로부터 제 2 확산 영역 (12) 에 드레인 전류 Ids 가 흐른다. 또한, 소스 전압 (VBh300, …) 이 드레인 전압 (VBi300, …) 보다 작으면, 게이트 전압 (VWi300, …) 이 H 레벨이고 채널 형성 영역 (17) 이 ON 상태로 되어 있는 메모리셀 (300n, …) 에 있어서, 제 2 확산 영역 (12)으로부터 제 1 확산 영역 (11) 에 드레인 전류 Ids 가 흐른다. 이렇게 하여, 워드 라인 (WLi, …) 과 비트 라인 (BLi, …) 을 통하여 제 1 전압 인가부 (360) 및 제 2 전압 인가부 (350) 에 의해 선택된 메모리셀 (300n, …) 이, 소거ㆍ기록ㆍ출력 등의 동작을 행하도록 되어 있다.
또, 비트 라인 (BLh, …) 을 통하여 메모리셀 (300n, …) 의 제 1 확산 영역 (11) 에 드레인 전압 (VBh300, …) 이 인가되고, 비트 라인 (BLi, …) 을 통하여 메모리셀 (300n, …) 의 제 2 확산 영역 (12) 에 소스 전압 (VBi300, …) 이 인가되어 있는 경우도 동일하다.
(메모리셀의 상세한 구성)
메모리셀 300n 은, 제 1 다층막 (41) 대신에 제 1 다층막 (341) 을 구비하고, 제 2 다층막 (45) 대신에 제 2 다층막 (345) 을 구비한다.
제 1 확산 영역 (11) 은, 소스 전압 VBh300 또는 드레인 전압 VBh300 을 공급받을 수 있게 되어 있다. 또한, 게이트 전극 (31) 은, 게이트 전압 VWi300 을 공급받을 수 있게 되어 있다.
제 1 다층막 (341) 은, 제 1 확산 영역 (11) 과 게이트 절연막 (32) 사이에 있어서, 반도체 기판 (10) 위에 형성되어 있다. 제 1 다층막 (341) 은, 주로, 제 1 절연층 (342), 전하 축적층 (343) 및 제 2 절연층 (344) 을 갖고 있다. 제 1 절연층 (342) 은, 반도체 기판 (10) 과 전하 축적층 (343) 을 절연한다. 전하 축적층 (343) 은, 홀이나 전자 등의 전하를 축적한다. 제 2 절연층 (344) 은, 그 상층의 막과 전하 축적층 (343) 을 절연한다. 즉, 전하 축적층 (343) 은, 제 1 절연층 (342) 과 제 2 절연층 (344) 사이에 끼워져 있음으로써, 홀이나 전자 등의 전하를 안정적으로 유지할 수 있게 되어 있다. 또, 제 1 절연층 (342) 이나 제 2 절연층 (344) 은 규소 산화물을 주성분으로 하는 막으로서, 전하 축적층 (343) 은 규소 질화물을 주성분으로 하는 막이다.
제 2 확산 영역 (12) 은, 소스 전압 VBi300 또는 드레인 전압 VBi300 을 공급받을 수 있게 되어 있다.
제 2 다층막 (345) 은, 제 2 확산 영역 (12) 과 게이트 절연막 (32) 사이에 있어서, 반도체 기판 (10) 위에 형성되어 있다. 제 2 다층막 (345) 은, 주로, 제 1 절연층 (346), 전하 축적층 (347) 및 제 2 절연층 (348) 을 갖고 있다. 제 1 절연층 (346) 은, 반도체 기판 (10) 과 전하 축적층 (347) 을 절연한다. 전하 축적층 (347) 은, 홀이나 전자 등의 전하를 축적한다. 제 2 절연층 (348) 은, 그 상층의 막과 전하 축적층 (347) 을 절연한다. 즉, 전하 축적층 (347) 은, 제 1 절연층 (346) 과 제 2 절연층 (348) 사이에 끼워져 있음으로써, 홀이나 전자 등의 전하를 안정적으로 유지할 수 있게 되어 있다. 또, 제 1 절연층 (346) 이나 제 2 절연층 (348) 은 규소 산화물을 주성분으로 하는 막이고, 전하 축적층 (347) 은 규소 질화물을 주성분으로 하는 막이다.
다른 점은, 본 발명의 전제가 되는 반도체 기억 장치 (1) 의 메모리셀 (1n, …) 과 동일하다.
또, 다른 메모리셀 (300o, …) 도 메모리셀 300n 과 동일하다.
(메모리셀의 상세한 동작)
메모리셀 300n 의 동작에 관해서 표 4 를 참조하면서 설명한다. 또, 다른 메모리셀 (300o, …) 도 메모리셀 300n 과 동일하다.
| 드레인 전압 | 게이트 전압 | 소스 전압 | |
| 소거 동작 | +Vde300 | 0 | -Vse300 |
| 기록 동작 | +Vdw300 | +Vgw300 | 0 |
| 출력 동작 | 0 | +Vgr300 | +Vsr300 |
((소거 동작))
제 1 다층막 (341) 의 소거 동작에서는, 게이트 전압 VWi300 = 0 이 워드 라인 WLi 를 통하여 게이트 전극 (31) 에 인가된다. 또한, 제 1 확산 영역 (11) 에는 드레인 전압 VBh300 = +Vde300 (예를 들어, 5V) 이 인가되고, 제 2 확산 영역 (12) 은 소스 전압 VBi300 = -Vse300 이 인가된다. 이것에 의해, 소스 전극 (제 2 확산 영역 (12)) 으로부터 P 웰 영역 (16) 으로 방출된 전자가, 드레인 전극 (제 1 확산 영역 (11)) 의 공핍층에 달하면 전계 가속되어 핫 홀을 발생시킨다. 발생된 핫 홀은, 일점쇄선으로 나타내는 바와 같이, 게이트 전압 VWi1 = -Vge1 에 이끌리는 경우 (도 3 참조) 에 비하여, 게이트 전극 (31) 과 드레인 전극 사이의 전계에서 강하게 가속되어 제 1 다층막 (341) 의 전하 축적층 (343) 에 중화량보다도 많은 양으로 주입된다. 여기서, 중화량은, 축적되어 있는 전자를 없애는 양이다. 이것에 의해, 주입된 핫 홀이 전하 축적층 (343) 에 축적되는 전자와 서로 없앤 후에 잔존하여, 전하 축적층 (343) 에 축적되는 전하가 플러스 전하가 되고, 제 1 다층막 (341) 의 전하 축적층 (343) 에 기록된 정보 "1" 이 소거된다.
제 2 다층막 (345) 의 소거 동작에서는, 게이트 전압 VWi300 = 0 이 워드 라인 WLi 를 통하여 게이트 전극 (31) 에 인가된다. 또한, 제 1 확산 영역 (11) 은 소스 전압 VBh300 = -Vse300 (예를 들어, -1V) 이 인가되고, 제 2 확산 영역 (12) 에는 드레인 전압 VBi300 = +Vde300 (예를 들어, 5V) 이 인가된다. 이것에 의해, 소스 전극 (제 1 확산 영역 (11)) 으로부터 P 웰 영역 (16) 으로 방출된 전자가, 드레인 전극 (제 2 확산 영역 (12)) 의 공핍층에 달하면 전계 가속되어 핫 홀을 발생시킨다. 발생된 핫 홀은, 이점쇄선으로 나타내는 바와 같이, 게이트 전압 VWi1 = -Vge1 에 이끌리는 경우 (도 3 참조) 에 비하여, 게이트 전극 (31) 과 드레인 전극 사이의 전계에서 강하게 가속되어 제 2 다층막 (345) 의 전하 축적층 (347) 에 중화량보다도 많은 양으로 주입된다. 여기서, 중화량은, 축적되어 있는 전자를 없애는 양이다. 이것에 의해, 주입된 핫 홀이 전하 축적층 (347) 에 축적되는 전자와 서로 없앤 후에 잔존하여, 전하 축적층 (347) 에 축적되는 전하가 플러스 전하가 되고, 제 2 다층막 (345) 의 전하 축적층 (347) 에 기록된 정보 "1" 이 소거된다.
또, 여기서는 제 1 다층막 (341) 및 제 2 다층막 (345) 에 기록이 행하여져 있는 상태 (즉, 전자가 축적되어 있는 상태) 로부터 소거 동작을 행하는 예를 나타내었지만, 기록이 행하여져 있지 않은 상태 (즉, 전자가 축적되어 있지 않은 상태) 로부터 이 소거 동작을 행하여도 된다. 이 경우에도, 소거 동작이 행하여짐으로써, 제 1 다층막 (341) 및 제 2 다층막 (345) 에 핫 홀이 잔존하고, 축적되는 전하가 플러스 전하가 된다.
((기록 동작))
제 1 다층막 (341) 의 기록 동작에서는, 게이트 전압 VWi300 = +Vgw300 (예를 들어, 8V) 이 워드 라인 WLi 를 통하여 게이트 전극 (31) 에 인가된다. 또한, 제 1 확산 영역 (11) 에는 드레인 전압 VBh300 = +Vdw300 (예를 들어, 5.5V) 이 인가되고, 제 2 확산 영역 (12) 에는 소스 전압 VBi300 = 0 이 인가된다. 이것에 의해, 소스 전극 (제 2 확산 영역 (12)) 으로부터 드레인 전극 (제 1 확산 영역 (11)) 으로 향하는 전자가, 드레인 전극 부근의 저항 변화 영역 (제 3 확산 영역 (313)) 에서 가속되어 핫 일렉트론을 발생시킨다. 발생된 핫 일렉트론은, 게이트 전압 VWi300 = +Vgw300 에 이끌려서 제 1 다층막 (341) 의 전하 축적층 (343) 에 주입된다. 여기서, 제 1 다층막 (341) 의 전하 축적층 (343) 에는 플러스 전하 (홀) 가 축적되어 있기 때문에, 제 1 다층막 (41) 의 전하 축적층 (43, 도 3 참조) 에 비하여, 핫 일렉트론이 주입되기 쉽게 되어 있다. 이것에 의해, 제 1 다층막 (341) 의 전하 축적층 (343) 에 효율적으로 정보 "1" 이 기록된다. 한편, 제 1 다층막 (341) 의 기록 동작시에, 게이트 전압 VWi300 = 0 이면, 핫 일렉트론이 제 1 다층막 (341) 의 전하 축적층 (343) 에 주입되지 않는다. 이것에 의해, 제 1 다층막 (341) 의 전하 축적층 (343) 에 정보 "1" 이 기록되지 않는다 (정보 "0" 이 기록된다).
제 2 다층막 (345) 의 기록 동작에서는, 게이트 전압 VWi300 = +Vgw300 (예를 들어, 8V) 이 워드 라인 WLi 를 통하여 게이트 전극 (31) 에 인가된다. 또한, 제 1 확산 영역 (11) 에는 소스 전압 VBh300 = 0 이 인가되고, 제 2 확산 영역 (12) 에는 드레인 전압 VBi300 = +Vdw300 (예를 들어, 5.5V) 이 인가된다. 이것에 의해, 소스 전극 (제 1 확산 영역 (11)) 으로부터 드레인 전극 (제 2 확산 영역 (12)) 으로 향하는 전자가, 드레인 전극 부근의 저항 변화 영역 (제 4 확산 영역 (314)) 에서 가속되어 핫 일렉트론을 발생시킨다. 발생된 핫 일렉트론은, 게이트 전압 VWi300 = +Vgw300 에 이끌려서 제 2 다층막 (345) 의 전하 축적층 (347) 에 주입된다. 여기서, 제 2 다층막 (345) 의 전하 축적층 (347) 에는 플러스 전하 (홀) 가 축적되어 있기 때문에, 제 2 다층막 (45) 의 전하 축적층 (47, 도 3 참조) 에 비하여, 핫 일렉트론이 주입되기 쉽게 되어 있다. 이것에 의해, 제 2 다층막 (345) 의 전하 축적층 (347) 에 효율적으로 정보가 기록된다. 한편, 제 2 다층막 (345) 의 기록 동작시에, 게이트 전압 VWi300 = 0 이면, 핫 일렉트론이 제 2 다층막 (345) 의 전하 축적층 (347) 에 주입되지 않는다. 이것에 의해, 제 2 다층막 (345) 의 전하 축적층 (347) 에 정보 "1" 이 기록되지 않는다 (정보 "0" 이 기록된다).
((소거 동작과 기록 동작과의 관계))
제 1 다층막 (341) 의 소거 동작에서는, 제 1 다층막 (341) 에 플러스 전하 (핫 홀) 가 주체로서 축적된다. 그리고, 제 1 다층막 (341) 의 기록 동작에서는, 소거 동작의 후에, 즉, 제 1 다층막 (341) 에 플러스 전하가 주체로서 축적된 후에, 제 1 다층막 (341) 에 마이너스 전하 (11, 핫 일렉트론) 가 주입되어 기록된다.
즉, 제 1 다층막 (341) 의 전하 축적층 (343) 에 정보 "1" 이 기록되어 있는 경우, 전하 축적층 (343) 의 마이너스 전하 (전자) 에 의해 제 3 확산 영역 (313) 에서는 전류 (전자) 가 잘 흐르지 않게 되어 있고, 제 3 확산 영역 (313) 의 저항값은 높게 되어 있다. 이것에 의해, 출력 전류 Ids 는, 도 15 에 나타내는 바와 같이, 기록 시간 T1 (예를 들어, 10㎲) 인 경우에 I101 (예를 들어, 5㎂) 이 된다. 한편, 제 1 다층막 (341) 의 전하 축적층 (343) 에 정보 "1" 이 기록되어 있지 않은 (정보 "0" 이 기록되어 있는) 경우, 제 1 다층막 (41) 의 전하 축적층 (43) 에 정보 "1" 이 기록되어 있지 않은 (정보 "0" 이 기록되어 있는) 경우 (도 4 참조) 에 비하여, 전하 축적층 (343) 의 플러스 전하 (홀) 에 의해 제 3 확산 영역 (313) 에서는 전류가 더욱 흐르기 쉽게 되어 있고, 제 3 확산 영역 (313) 의 저항값은 더욱 낮게 되어 있다. 이것에 의해, 출력 전류 Ids 는, 도 15 에 나타내는 바와 같이, I100 (예를 들어, 35㎂, >I0 = 30㎂, 도 4 참조) 이 된다.
이 때문에, 제 1 다층막 (341) 에 기록되지 않은 경우 (정보 "0" 이 기록되어 있는 경우) 의 출력 전류 Ids = I100 (예를 들어, 35㎂) 과, 제 1 다층막 (341) 에 기록된 경우의 출력 전류 Ids = I101 (예를 들어, 5㎂) 과의 △Ids100 (예를 들어, 30㎂) 은, △Ids1 (예를 들어, 10㎂, 도 4 참조) 에 비하여 크게 되어 있다. 이것에 의해, 출력 전류 Ids 에 기초하여 정보 "1" 과 "0" 을 판별하는 것이 용이해지고, 정보 "1" 과 "0" 을 판별하는 시간도 단축화된다.
또한, 제 2 다층막 (345) 의 소거 동작에서는, 제 2 다층막 (345) 에 플러스 전하 (핫 홀) 가 주체로서 축적된다. 그리고, 제 2 다층막 (345) 의 기록 동작에서는, 소거 동작의 후에, 즉, 제 2 다층막 (345) 에 플러스 전하가 주체로서 축적된 후에, 제 2 다층막 (345) 에 마이너스 전하 (핫 일렉트론) 가 주입되어 기록된다.
즉, 제 2 다층막 (345) 의 전하 축적층 (347) 에 정보 "1" 이 기록되어 있는 경우, 전하 축적층 (347) 의 마이너스 전하 (전자) 에 의해 제 4 확산 영역 (314) 에서는 전류 (전자) 가 잘 흐르지 않게 되어 있고, 제 4 확산 영역 (314) 의 저항값은 높게 되어 있다. 이것에 의해, 출력 전류 Ids 는, 도 15 에 나타내는 바와 같이, 기록 시간 T1 (예를 들어, 10㎲) 인 경우에 I101 (예를 들어, 5㎂) 이 된다. 한편, 제 2 다층막 (345) 의 전하 축적층 (347) 에 정보 "1" 이 기록되어 있지 않은 (정보 "0" 이 기록되어 있는) 경우, 제 2 다층막 (45) 의 전하 축적층 (47) 에 정보 "1" 이 기록되어 있지 않은 (정보 "0" 이 기록되어 있는) 경우 (도 4 참조) 에 비하여, 전하 축적층 (347) 의 플러스 전하 (홀) 에 의해 제 4 확산 영역 (314) 에서는 전류가 더욱 흐르기 쉽게 되어 있고, 제 4 확산 영역 (314) 의 저항값은 더욱 낮게 되어 있다. 이것에 의해, 출력 전류 Ids 는, 도 15 에 나타내는 바와 같이, I100 (예를 들어, 35㎂, >I0 = 30㎂, 도 4 참조) 이 된다.
이 때문에, 제 2 다층막 (345) 에 기록되지 않은 경우 (정보 "0" 이 기록되어 있는 경우) 의 출력 전류 Ids = I100 (예를 들어, 35㎂) 과, 제 2 다층막 (345) 에 기록된 경우의 출력 전류 Ids = I101 (예를 들어, 5㎂) 과의 차 △Ids100 (예를 들어, 30㎂) 은, 차 △Ids1 (예를 들어, 10㎂, 도 4 참조) 에 비하여 크게 되어 있다. 이것에 의해, 출력 전류 Ids 에 따라서 정보 "1" 과 "0" 을 판별하는 것이 용이해지고, 정보 "1" 과 "0" 을 판별하는 시간도 단축화된다.
(반도체 기억 장치에 관한 특징)
(1)
여기서는, 제 1 다층막 (341) 에는, 플러스 전하 (홀) 가 주체로서 축적된다. 이것에 의해, 제 1 다층막 (341) 에 기록되지 않은 경우의 출력 전류 I100 (예를 들어, 35㎂) 이, 제 1 다층막 (41) 에 기록되지 않은 경우의 출력 전류 I0 (예를 들어, 30㎂) 에 비하여 커진다. 또한, 제 1 다층막 (341) 에는, 플러스 전하 (홀) 가 주체로서 축적된 후에, 마이너스 전하 (전자) 가 주체로서 축적되어 기록된다. 이것에 의해, 제 1 다층막 (341) 에 기록된 경우의 출력 전류 I101 (예를 들어, 5㎂) 이, 제 1 다층막 (41) 에 기록된 경우의 출력 전류 I1 (예를 들어, 20㎂) 에 비하여 작아진다.
이와 같이, 제 1 다층막 (341) 에 기록되지 않은 경우의 출력 전류 I100 (예를 들어, 35㎂) 이 출력 전류 I0 (예를 들어, 30㎂, 도 4 참조) 에 비하여 커지고, 제 1 다층막 (341) 에 기록된 경우의 출력 전류 I101 (예를 들어, 5㎂) 이 출력 전류 I1 (예를 들어, 20㎂, 도 4 참조) 에 비하여 작아진다. 이 때문에, 제 1 다층막 (341) 에 기록되지 않은 경우의 출력 전류 I100 (예를 들어, 35㎂) 과, 제 1 다층막 (341) 에 기록된 경우의 출력 전류 I101 (예를 들어, 5㎂) 과의 차 △Ids100 (예를 들어, 30㎂) 은, △Ids1 (예를 들어, 10㎂, 도 4 참조) 에 비하여 커진다.
또, 제 2 다층막 (145)도, 제 1 다층막 (141) 과 동일하다.
(2)
여기서는, 제 1 다층막 (341) 에는, 플러스 전하 (홀) 가 중화량보다도 많은 양으로 주입되어 소거된다. 이것에 의해, 소거 동작 후에, 남은 플러스 전하 (홀) 가 제 1 다층막 (341) 에 주체로서 축적되게 된다. 그리고, 제 1 다층막 (341) 에는, 마이너스 전하 (핫 일렉트론) 가 축적되어 기록된다.
이 때, 제 1 다층막 (341) 의 전하 축적층 (343) 에는 플러스 전하 (홀) 가 축적되어 있기 때문에, 제 1 다층막 (41) 의 전하 축적층 (43, 도 3 참조) 에 비하여, 핫 일렉트론이 주입되기 쉽게 되어 있다. 이것에 의해, 제 1 다층막 (341) 의 전하 축적층 (343) 에 효율적으로 정보 "1" 이 기록된다.
(3)
여기서는, 제 1 다층막 (341) 의 전하 축적층 (343) 은, 플러스 전하 (홀) 또는 마이너스 전하 (전자) 를 축적한다. 또한, 제 1 절연층 (342) 은, 반도체 기판 (10) 과 전하 축적층 (343) 을 절연한다. 제 2 절연층 (344) 은, 그 상층의 막과 전하 축적층 (343) 을 절연한다. 이것에 의해, 소거 동작이 행하여진 후에, 전하 축적층 (343) 에 플러스 전하 (홀) 가 주체로서 축적되게 된다. 또한, 기록 동작이 행하여진 후에, 전하 축적층 (343) 에 마이너스 전하 (전자) 가 유지되게 된다.
(4)
여기서는, 제 1 다층막 (341) 에는, 주로, 마이너스 전하 (전자) 가 축적되어 기록된다. 또한, 제 2 다층막 (345) 에도, 주로, 마이너스 전하 (전자) 가 축적되어 기록된다. 이것에 의해, 제 1 다층막 (341) 및 제 2 다층막 (345) 에서 1 셀당 2 값의 정보가 기록된다. 이것에 의해, 단위 기억 용량당 제조 비용이 저감된다.
(5)
여기서는, 제 1 전압 인가부 (360) 는, 제 1 다층막 (341) 의 소거 동작에 있어서, 게이트 전압 VWi300 으로서 제로 전압을 게이트 전극 (31) 에 인가한다. 제 2 전압 인가부 (350) 는, 제 1 다층막 (341) 의 소거 동작에 있어서, 소스 전압 (VBi300, …) 에서 소스 전극 (제 2 확산 영역 (12)) 에 -Vse300 (예를 들어, -1V) 을 인가하고, 드레인 전압 VBh300 으로서 드레인 전극 (제 1 확산 영역 (11)) 에 +Vde300 (예를 들어, 5V) 을 인가한다. 이것에 의해, 소스 전극 (제 2 확산 영역 (12)) 으로부터 P 웰 영역 (16) 으로 방출된 전자가, 드레인 전극 (제 1 확산 영역 (11)) 의 공핍층에 달하면 전계 가속되어 핫 홀을 발생시킨다. 발생된 핫 홀은, 게이트 전압 VWi1 = -Vge1 에 이끌리는 경우 (도 3 참조) 에 비하여, 게이트 전극 (31) 과 드레인 전극 사이의 전계에서 강하게 가속되어 제 1 다층막 (341) 쪽으로 이동한다. 이 때문에, 제 1 다층막 (341) 에 플러스 전하 (핫 홀) 를 주입하는 것이 용이해진다.
<본 발명의 제 4 실시 형태에 따른 반도체 기억 장치의 구성 및 동작>
본 발명의 제 4 실시 형태에 따른 반도체 기억 장치의 단면도를 도 20 및 도 21 에 나타낸다. 이하, 본 발명의 전제가 되는 반도체 기억 장치 (1) 와 상이한 부분을 중심으로 설명하고, 본 발명의 전제가 되는 반도체 기억 장치 (1) 와 동일한 구성 요소는 같은 부호를 사용하여 나타내고 설명을 생략한다.
(반도체 기억 장치의 개략 구성)
반도체 기억 장치 (400) 는, 주로, 복수의 메모리셀 (400n, …) 과, 제 1 전압 인가부 (460) 와, 제 2 전압 인가부 (450) 를 구비한다.
각 메모리셀 (400n, …) 은, 후술하는 바와 같이, 제 1 다층막 (441) 및 제 2 다층막 (445) 의 기능이, 본 발명의 전제가 되는 반도체 기억 장치 (1) 의 메모리셀 (1n, …) 과 상이하다.
제 1 전압 인가부 (460) 는, 워드 라인 (WLi, WLj, …) 를 통하여, 각 메모리셀 (400n, …) 의 게이트 전극 (31) 에 접속되어 있다. 이것에 의해, 제 1 전압 인가부 (460) 는, 각 메모리셀 (400n, …) 의 게이트 전극 (31) 에 게이트 전압 (VWi400, VWj400, …) 을 인가할 수 있게 되어 있다. 여기서, 게이트 전압 (VWi400, …) 은, 채널 형성 영역 (17) 을 ON/OFF 상태로 하는 데 충분한 전압이다.
제 2 전압 인가부 (450) 는, 비트 라인 (BLh, BLi, BLj, BLk, …) 를 통하여, 각 메모리셀 (400n, …) 의 제 1 확산 영역 (11) 이나 제 2 확산 영역 (12) 에 접속되어 있다. 이것에 의해, 제 2 전압 인가부 (450) 는, 각 메모리셀 (400n, …) 의 제 1 확산 영역 (11) 및 제 2 확산 영역 (12) 의 일방에 소스 전압 (VBh400, …) 을 인가할 수 있고, 타방에 드레인 전압 (VBi400, …) 을 인가할 수 있게 되어 있다. 여기서, 소스 전압 (VBh400, …) 및 드레인 전압 (VBi400, …) 은, 각 메모리셀 (400n, …) 에 소거ㆍ기록ㆍ출력 등의 동작을 행하도록 하는 데 충분한 전압이다.
(반도체 기억 장치의 개략 동작)
각 메모리셀 (400n, …) 은, 워드 라인 (WLi, …) 를 통하여, 제 1 전압 인가부 (460) 로부터 게이트 전압 (VWi400, …) 을 공급받는다. 게이트 전극 (31) 에 공급되는 게이트 전압 (VWi400, …) 이 H 레벨인 경우에, 메모리셀 (400n, …) 은 채널 형성 영역 (17) 이 ON 상태가 되어, 제 1 확산 영역 (11) 과 제 2 확산 영역 (12) 사이에 전류를 흐르게 할 수 있는 상태가 된다. 또한, 게이트 전극 (31) 에 공급되는 게이트 전압 (VWi400, …) 이 L 레벨인 경우에, 메모리셀 (400n, …) 은 채널 형성 영역 (17) 이 OFF 상태가 되어, 제 1 확산 영역 (11) 과 제 2 확산 영역 (12) 사이에 전류를 잘 흐르지 않게 하는 상태가 된다.
한편, 각 메모리셀 (400n, …) 은, 비트 라인 (BLh, BLi, BLj, …) 을 통하여, 제 2 전압 인가부 (450) 로부터 소스 전압 (VBh400, …) 및 드레인 전압 (VBi400, …) 을 공급받는다.
비트 라인 (BLh, …) 을 통하여 메모리셀 (400n, …) 의 제 1 확산 영역 (11) 에 소스 전압 (VBh400, …) 이 인가되고, 비트 라인 (BLi, …) 을 통하여 메모리셀 (400n, …) 의 제 2 확산 영역 (12) 에 드레인 전압 (VBi400, …) 이 인가되어 있는 경우를 상정한다. 소스 전압 (VBh400, …) 이 드레인 전압 (VBi400, …) 보다 크면, 게이트 전압 (VWi400, …) 이 H 레벨이고 채널 형성 영역 (17) 이 ON 상태로 되어 있는 메모리셀 (400n, …) 에 있어서, 제 1 확산 영역 (11) 으로부터 제 2 확산 영역 (12) 에 드레인 전류 Ids 가 흐른다. 또한, 소스 전압 (VBh400, …) 이 드레인 전압 (VBi400, …) 보다 작으면, 게이트 전압 (VWi400, …) 이 H 레벨이고 채널 형성 영역 (17) 이 ON 상태로 되어 있는 메모리셀 (400n, …)에 있어서, 제 2 확산 영역 (12) 으로부터 제 1 확산 영역 (11) 에 드레인 전류 Ids 가 흐른다. 이렇게 하여, 워드 라인 (WLi, …) 와 비트 라인 (BLi, …) 을 통하여 제 1 전압 인가부 (460) 및 제 2 전압 인가부 (450) 에 의해 선택된 메모리셀 (400n, …) 이, 소거ㆍ기록ㆍ출력 등의 동작을 행하도록 되어 있다.
또, 비트 라인 (BLh, …) 을 통하여 메모리셀 (400n, …) 의 제 1 확산 영역 (11) 에. 드레인 전압 (VBh400, …) 이 인가되고, 비트 라인 (BLi, …) 을 통하여 메모리셀 (400n, …) 의 제 2 확산 영역 (12) 에 소스 전압 (VBi400, …) 이 인가되어 있는 경우도 마찬가지이다.
(메모리셀의 상세한 구성)
메모리셀 400n 은, 제 1 다층막 (41) 대신에 제 1 다층막 (441) 을 구비하고, 제 2 다층막 (45) 대신에 제 2 다층막 (445) 을 구비한다.
제 1 확산 영역 (11) 은, 소스 전압 VBh400, VBi400 또는 드레인 전압 VBi400, VBh400 을 공급받을 수 있게 되어 있다. 또한, 게이트 전극 (31) 은, 게이트 전압 VWi400 을 공급받을 수 있게 되어 있다.
제 1 다층막 (441) 은, 제 1 확산 영역 (11) 과 게이트 절연막 (32) 사이에 있어서, 반도체 기판 (10) 위에 형성되어 있다. 제 1 다층막 (441) 은, 주로, 제 1 절연층 (442), 전하 축적층 (443) 및 제 2 절연층 (444) 을 갖고 있다. 제 1 절연층 (442) 은, 반도체 기판 (10) 과 전하 축적층 (443) 을 절연한다. 전하 축적층 (443) 은, 홀이나 전자 등의 전하를 축적한다. 제 2 절연층 (444) 은, 그 상층의 막과 전하 축적층 (443) 을 절연한다. 즉, 전하 축적층 (443) 은, 제 1 절연층 (442) 과 제 2 절연층 (444) 사이에 끼워져 있음으로써, 홀이나 전자 등의 전하를 안정적으로 유지할 수 있게 되어 있다. 또, 제 1 절연층 (442) 이나 제 2 절연층 (444) 은 규소 산화물을 주성분으로 하는 막이고, 전하 축적층 (443) 은 규소 질화물을 주성분으로 하는 막이다.
제 2 확산 영역 (12) 은, 소스 전압 VBh400, VBi400 또는 드레인 전압 VBi400, VBh400 을 공급받을 수 있게 되어 있다.
제 2 다층막 (445) 은, 제 2 확산 영역 (12) 과 게이트 절연막 (32) 사이에 있어서, 반도체 기판 (10) 위에 형성되어 있다. 제 2 다층막 (445) 은, 주로, 제 1 절연층 (446), 전하 축적층 (447) 및 제 2 절연층 (448) 을 갖고 있다. 제 1 절연층 (446) 은, 반도체 기판 (10) 과 전하 축적층 (447) 을 절연한다. 전하 축적층 (447) 은, 홀이나 전자 등의 전하를 축적한다. 제 2 절연층 (448) 은, 그 상층의 막과 전하 축적층 (447) 을 절연한다. 즉, 전하 축적층 (447) 은, 제 1 절연층 (446) 과 제 2 절연층 (448) 사이에 끼워져 있음으로써, 홀이나 전자 등의 전하를 안정적으로 유지할 수 있게 되어 있다. 또, 제 1 절연층 (446) 이나 제 2 절연층 (448) 은 규소 산화물을 주성분으로 하는 막이고, 전하 축적층 (447) 은 규소 질화물을 주성분으로 하는 막이다.
다른 점은, 본 발명의 전제가 되는 반도체 기억 장치 (1) 의 메모리셀 (1n, …) 과 동일하다.
또, 다른 메모리셀 (400o, …) 도 메모리셀 400n 과 동일하다.
(메모리셀의 상세한 동작)
메모리셀 400n 의 동작에 관해서 표 5 를 참조하면서 설명한다. 또, 다른 메모리셀 (400o, …) 도 메모리셀 400n 과 동일하다.
| 드레인 전압 | 게이트 전압 | 소스 전압 | |
| 소거 동작 | +Vde400 | -Vge400 | +Vse400 |
| 기록 동작 | +Vdw400 | +Vgw400 | 0 |
| 출력 동작 | 0 | +Vgr400 | +Vsr400 |
((소거 동작))
제 1 다층막 (441) 의 소거 동작과 제 2 다층막 (445) 의 소거 동작이 동시에 행하여지는 점에서, 본 발명의 전제가 되는 메모리셀 1n 의 동작과 상이하다.
제 1 다층막 (441) 및 제 2 다층막 (445) 의 소거 동작에서는, 게이트 전압 VWi400 = -Vge400 (예를 들어, -6V) 이 워드 라인 WLi 를 통하여 게이트 전극 (31) 에 인가된다. 또한, 제 1 확산 영역 (11) 에는 드레인 전압 VBh400 = +Vde400 (예를 들어, 5V) 이 인가되고, 제 2 확산 영역 (12) 은 소스 전압 VBi400 = +Vse400 (예를 들어, 5V) 이 인가된다. 이것에 의해, 게이트 전극 (31) 과 드레인 전극 (제 1 확산 영역 (11)) 사이에 고전계가 발생하기 때문에, 드레인 전극 (제 1 확산 영역 (11)) 의 단부에서 에너지 밴드가 많이 휘어져 밴드간 터널 전류가 발생된다. 또한, 게이트 전극 (31) 과 소스 전극 (제 2 확산 영역 (12)) 사이에도 고전계가 발생하기 때문에, 소스 전극 (제 2 확산 영역 (12)) 의 단부에서 에너지 밴드가 많이 휘어져 밴드간 터널 전류가 발생된다. 이들 밴드간 터널 전류는, 그랜드 레벨의 전위에 유지되어 있는 백 게이트 (15) 를 향하도록 P 웰 영역 (16) 을 흐름과 함께 핫 홀을 발생시킨다. 발생된 핫 홀은, 일점쇄선으로 나타내는 바와 같이, 게이트 전압 VWi1 = -Vge1 에 이끌리는 경우 (도 3 참조) 에 비하여, 게이트 전압 VWi400 = -Vge400 에 강하게 이끌려서 제 1 다층막 (441) 의 전하 축적층 (443) 이나 제 2 다층막 (445) 의 전하 축적층 (447) 에 중화량보다도 많은 양으로 주입된다. 여기서, 중화량은, 축적되어 있는 전자를 없애는 양이다. 이것에 의해, 주입된 핫 홀이 전하 축적층 (443) 이나 전하 축적층 (447) 에 축적되는 전자와 서로 없앤 후에 잔존하여, 전하 축적층 (443) 이나 전하 축적층 (447) 에 축적되는 전하가 플러스 전하가 되고, 제 1 다층막 (441) 의 전하 축적층 (443) 에 기록된 정보 "1" 이 소거됨과 함께, 제 2 다층막 (445) 의 전하 축적층 (447) 에 기록된 정보 "1" 이 소거된다.
또, 여기서는 제 1 다층막 (441) 및 제 2 다층막 (445) 에 기록이 행하여져 있는 상태 (즉, 전자가 축적되어 있는 상태) 로부터 소거 동작을 행하는 예를 나타내었지만, 기록이 행하여져 있지 않은 상태 (즉, 전자가 축적되어 있지 않은 상태) 로부터 이 소거 동작을 행하여도 된다. 이 경우에도, 소거 동작이 행하여짐으로써, 제 1 다층막 (441) 및 제 2 다층막 (445) 에 핫 홀이 잔존하고, 축적되는 전하가 플러스 전하가 된다.
(기록 동작))
제 1 다층막 (441) 의 기록 동작에서는, 게이트 전압 VWi400 = +Vgw400 (예를 들어, 8V) 이 워드 라인 WLi 를 통하여 게이트 전극 (31) 에 인가된다. 또한, 제 1 확산 영역 (11) 에는 드레인 전압 VBh400 = +Vdw400 (예를 들어, 5.5V) 이 인가되고, 제 2 확산 영역 (12) 에는 소스 전압 VBi400 = 0 이 인가된다. 이것에 의해, 소스 전극 (제 2 확산 영역 (12)) 으로부터 드레인 전극 (제 1 확산 영역 (11)) 으로 향하는 전자가, 드레인 전극 부근의 저항 변화 영역 (제 3 확산 영역 (413)) 에서 가속되어 핫 일렉트론을 발생시킨다. 발생된 핫 일렉트론은, 게이트 전압 VWi400 = +Vgw400 에 이끌려서 제 1 다층막 (441) 의 전하 축적층 (443) 에 주입된다. 여기서, 제 1 다층막 (441) 의 전하 축적층 (443) 에는 플러스 전하 (홀) 가 축적되어 있기 때문에, 제 1 다층막 (41) 의 전하 축적층 (43, 도 3 참조) 에 비하여, 핫 일렉트론이 주입되기 쉽게 되어 있다. 이것에 의해, 제 1 다층막 (441) 의 전하 축적층 (443) 에 효율적으로 정보 "1" 이 기록된다. 한편, 제 1 다층막 (441) 의 기록 동작시에, 게이트 전압 VWi400 = 0 이면, 핫 일렉트론이 제 1 다층막 (441) 의 전하 축적층 (443) 에 주입되지 않는다. 이것에 의해, 제 1 다층막 (441) 의 전하 축적층 (443) 에 정보 "1" 이 기록되지 않는다 (정보 "0" 이 기록된다).
제 2 다층막 (445) 의 기록 동작에서는, 게이트 전압 VWi400 = +Vgw400 (예를 들어, 8V) 이 워드 라인 WLi 를 통하여 게이트 전극 (31) 에 인가된다. 또한, 제 1 확산 영역 (11) 에는 소스 전압 VBh400 = 0 이 인가되고, 제 2 확산 영역 (12) 에는 드레인 전압 VBi400 = +Vdw400 (예를 들어, 5.5V) 이 인가된다. 이것에 의해, 소스 전극 (제 1 확산 영역 (11)) 으로부터 드레인 전극 (제 2 확산 영역 (12)) 을 향하는 전자가, 드레인 전극 부근의 저항 변화 영역 (제 4 확산 영역 (414)) 에서 가속되어 핫 일렉트론을 발생시킨다. 발생된 핫 일렉트론은, 게이트 전압 VWi400 = +Vgw400 에 이끌려서 제 2 다층막 (445) 의 전하 축적층 (447) 에 주입된다. 여기서, 제 2 다층막 (445) 의 전하 축적층 (447) 에는 플러스 전하 (홀) 가 축적되어 있기 때문에, 제 2 다층막 (45) 의 전하 축적층 (47, 도 3 참조) 에 비하여, 핫 일렉트론이 주입되기 쉽게 되어 있다. 이것에 의해, 제 2 다층막 (445) 의 전하 축적층 (447) 에 효율적으로 정보가 기록된다. 한편, 제 2 다층막 (445) 의 기록 동작시에, 게이트 전압 VWi400 = 0 이면, 핫 일렉트론이 제 2 다층막 (445) 의 전하 축적층 (447) 에 주입되지 않는다. 이것에 의해, 제 2 다층막 (445) 의 전하 축적층 (447) 에 정보 "1" 이 기록되지 않는다 (정보 "0" 이 기록된다).
((소거 동작과 기록 동작과의 관계))
제 1 다층막 (441) 의 소거 동작에서는, 제 1 다층막 (441) 에 플러스 전하 (핫 홀) 가 주체로서 축적된다. 그리고, 제 1 다층막 (441) 의 기록 동작에서는, 소거 동작의 후에, 즉, 제 1 다층막 (441) 에 플러스 전하가 주체로서 축적된 후에, 제 1 다층막 (441) 에 마이너스 전하 (핫 일렉트론) 가 주입되어 기록된다.
즉, 제 1 다층막 (441) 의 전하 축적층 (443) 에 정보 "1" 이 기록되어 있는 경우, 전하 축적층 (443) 의 마이너스 전하 (전자) 에 의해 제 3 확산 영역 (413) 에서는 전류 (전자) 가 잘 흐르지 않게 되어 있고, 제 3 확산 영역 (413) 의 저항값은 높게 되어 있다. 이것에 의해, 출력 전류 Ids 는, 도 15 에 나타내는 바와 같이, 기록 시간 T1 (예를 들어, 10㎲) 인 경우에 I101 (예를 들어, 5㎂) 이 된다. 한편, 제 1 다층막 (441) 의 전하 축적층 (443) 에 정보 "1" 이 기록되어 있지 않은 (정보 "0" 이 기록되어 있는) 경우, 제 1 다층막 (41) 의 전하 축적층 (43) 에 정보 "1" 이 기록되어 있지 않은 (정보 "0" 이 기록되어 있는) 경우 (도 4 참조) 에 비하여, 전하 축적층 (443) 의 플러스 전하 (홀) 에 의해 제 3 확산 영역 (413) 에서는 전류가 더욱 흐르기 쉽게 되어 있고, 제 3 확산 영역 (413)의 저항값은 더욱 낮게 되어 있다. 이것에 의해, 출력 전류 Ids 는, 도 15 에 나타내는 바와 같이, I100 (예를 들어, 35㎂, > I0 = 30㎂, 도 4 참조) 가 된다.
이 때문에, 제 1 다층막 (441) 에 기록되지 않은 경우 (정보 "0" 이 기록되어 있는 경우) 의 출력 전류 Ids = I100 (예를 들어, 35㎂) 과, 제 1 다층막 (441) 에 기록된 경우의 출력 전류 Ids = I101 (예를 들어, 5㎂) 과의 △Ids100 (예를 들어, 30㎂) 은, △Ids1 (예를 들어, 10㎂, 도 4 참조) 에 비해 크게 되어 있다. 이것에 의해, 출력 전류 Ids 에 기초하여 정보 "1" 과 "0" 을 판별하는 것이 용이해지고, 정보 "1" 과 "0" 을 판별하는 시간도 단축화된다.
또한, 제 2 다층막 (445) 의 소거 동작에서는, 제 2 다층막 (445) 에 플러스 전하 (핫 홀) 가 주체로서 축적된다. 그리고, 제 2 다층막 (445) 의 기록 동작에서는, 소거 동작의 후에, 즉, 제 2 다층막 (445) 에 플러스 전하가 주체로서 축적된 후에, 제 2 다층막 (445) 에 마이너스 전하 (핫 일렉트론) 가 주입되어 기록된다.
즉, 제 2 다층막 (445) 의 전하 축적층 (447) 에 정보 "1" 이 기록되어 있는 경우, 전하 축적층 (447) 의 마이너스 전하 (전자) 에 의해 제 4 확산 영역 (414) 에서는 전류 (전자) 가 잘 흐르지 않게 되어 있고, 제 4 확산 영역 (414) 의 저항값은 높게 되어 있다. 이것에 의해, 출력 전류 Ids 는, 도 15 에 나타내는 바와 같이, 기록 시간 T1 (예를 들어, 10㎲) 인 경우에 I101 (예를 들어, 5㎂) 이 된다. 한편, 제 2 다층막 (445) 의 전하 축적층 (447) 에 정보 "1" 이 기록되어 있지 않은 (정보 "0" 이 기록되어 있는) 경우, 제 2 다층막 (45) 의 전하 축적층 (47) 에 정보 "1" 이 기록되어 있지 않은 (정보 "0" 이 기록되어 있는) 경우 (도 4 참조) 에 비하여, 전하 축적층 (447) 의 플러스 전하 (홀) 에 의해 제 4 확산 영역 (414) 에서는 전류가 더욱 흐르기 쉽게 되어 있고, 제 4 확산 영역 (414) 의 저항값은 더욱 낮게 되어 있다. 이것에 의해, 출력 전류 Ids 는, 도 15 에 나타내는 바와 같이, I100 (예를 들어, 35㎂, > I0 = 30㎂, 도 4 참조) 이 된다.
이 때문에, 제 2 다층막 (445) 에 기록되지 않은 경우 (정보 "0" 이 기록되어 있는 경우) 의 출력 전류 Ids= I100 (예를 들어, 35㎂) 과, 제 2 다층막 (445) 에 기록된 경우의 출력 전류 Ids = I101 (예를 들어, 5㎂) 과의 차 △Ids100 (예를 들어, 30㎂) 은, 차 △Ids1 (예를 들어, 10㎂, 도 4 참조) 에 비하여 커져 있다. 이것에 의해, 출력 전류 Ids 에 기초하여 정보 "1" 과 "0" 을 판별하는 것이 용이해지고, 정보 "1" 과 "0" 을 판별하는 시간도 단축화된다.
(반도체 기억 장치에 관한 특징)
(1)
여기서는, 제 1 다층막 (441) 에는, 플러스 전하 (홀) 가 주체로서 축적된다. 이것에 의해, 제 1 다층막 (441) 에 기록되지 않은 경우의 출력 전류 I100 (예를 들어, 35㎂) 이, 제 1 다층막 (41) 에 기록되지 않은 경우의 출력 전류 I0 (예를 들어, 30㎂) 에 비하여 커진다. 또한, 제 1 다층막 (441) 에는, 플러스 전하 (홀) 가 주체로서 축적된 후에, 마이너스 전하 (전자) 가 주체로서 축적되어 기록된다. 이것에 의해, 제 1 다층막 (441) 에 기록된 경우의 출력 전류 I101 (예를 들어, 5㎂) 이, 제 1 다층막 (41) 에 기록된 경우의 출력 전류 I1 (예를 들어, 20㎂) 에 비하여 작아진다.
이와 같이, 제 1 다층막 (441) 에 기록되지 않은 경우의 출력 전류 I100 (예를 들어, 35㎂) 이 출력 전류 I0 (예를 들어, 30㎂, 도 4 참조) 에 비하여 커지고, 제 1 다층막 (441) 에 기록된 경우의 출력 전류 I101 (예를 들어, 5㎂) 이 출력 전류 I1 (예를 들어, 20㎂, 도 4 참조) 에 비하여 작아진다. 이 때문에, 제 1 다층막 (441) 에 기록되지 않은 경우의 출력 전류 I100 (예를 들어, = 35㎂) 과, 제 1 다층막 (441) 에 기록된 경우의 출력 전류 I101 (예를 들어, 5㎂) 과의 △Ids100 (예를 들어, 30㎂) 은, 차 △Ids1 (예를 들어, 10㎂, 도 4 참조) 에 비하여 커진다.
또, 제 2 다층막 (145) 도, 제 1 다층막 (141) 과 동일하다.
(2)
여기서는, 제 1 다층막 (441) 에는, 플러스 전하 (홀) 가 중화량보다도 많은 양으로 주입되어 소거된다. 이것에 의해, 소거 동작 후에, 남은 플러스 전하 (홀) 가 제 1 다층막 (441) 에 주체로서 축적되게 된다. 그리고, 제 1 다층막 (441) 에는, 마이너스 전하 (핫 일렉트론) 가 축적되어 기록된다.
이 때, 제 1 다층막 (441) 의 전하 축적층 (443) 에는 플러스 전하 (홀) 가 축적되어 있기 때문에, 제 1 다층막 (41) 의 전하 축적층 (43, 도 3 참조) 에 비하여, 핫 일렉트론이 주입되기 쉽게 되어 있다. 이것에 의해, 제 1 다층막 (441) 의 전하 축적층 (443) 에 효율적으로 정보 "1" 이 기록된다.
(3)
여기서는, 제 1 다층막 (441) 의 전하 축적층 (443) 은, 플러스 전하 (홀) 또는 마이너스 전하 (전자) 를 축적한다. 또한, 제 1 절연층 (442) 은, 반도체 기판 (10) 과 전하 축적층 (443) 을 절연한다. 제 2 절연층 (444) 은, 그 상층의 막과 전하 축적층 (443) 을 절연한다. 이것에 의해, 소거 동작이 행하여진 후에, 전하 축적층 (443) 에 플러스 전하 (홀) 가 주체로서 축적되게 된다. 또한, 기록 동작이 행하여진 후에, 전하 축적층 (443) 에 마이너스 전하 (전자) 가 유지되게 된다.
(4)
여기서는, 제 1 다층막 (441) 에는, 주로, 마이너스 전하 (전자) 가 축적되어 기록된다. 또한, 제 2 다층막 (445) 에도, 주로, 마이너스 전하 (전자) 가 축적되어 기록된다. 이것에 의해, 제 1 다층막 (441) 및 제 2 다층막 (445) 에서 1 셀당 2 값의 정보가 기록된다. 이것에 의해, 단위 기억 용량당 제조 비용이 저감된다.
(5)
여기서는, 제 1 전압 인가부 (460) 는, 제 1 다층막 (441) 의 소거 동작에 있어서, 게이트 전압 VWi400 에서 제로 전압을 게이트 전극 (31) 에 인가한다. 제 2 전압 인가부 (450) 는, 제 1 다층막 (441) 의 소거 동작에 있어서, 소스 전압 (VBi400, …) 에서 소스 전극 (제 2 확산 영역 (12)) 에 -Vse400 (예를 들어, -1V) 을 인가하고, 드레인 전압 VBh400 에서 드레인 전극 (제 1 확산 영역 (11)) 에 +Vde400 (예를 들어, 5V) 을 인가한다. 이것에 의해, 소스 전극 (제 2 확산 영역 (12)) 으로부터 P 웰영역 (16) 으로 방출된 전자가, 드레인 전극 (제 1 확산 영역 (11)) 의 공핍층에 달하면 전계 가속되어 핫 홀을 발생시킨다. 이 때문에, 제 1 다층막 (441) 에 플러스 전하 (핫 홀) 를 주입하는 것이 용이해진다.
(제 4 실시 형태의 변형예)
제 4 실시 형태에서는, 각 메모리셀 (400n, …) 에 있어서 2 비트의 정보가 동시에 소거되는 경우가 나타나 있지만, 추가로 복수의 메모리셀 (400n, …) 을 갖는 블록 단위에서 소거되어도 된다. 이 경우, 다 비트에 관해서 동시에 소거가 행하여지고 나서 각 메모리셀 (400n, …) 의 기록 동작이 행해지기 때문에, 반도체 기억 장치 (400) 의 기록 특성은 향상된다.
본 발명의 반도체 기억 장치에서는, 제 1 다층막에 기록되지 않은 경우의 출력 전류와, 제 1 다층막에 기록된 경우의 출력 전류의 차를 크게 할 수 있다.
본 발명의 반도체 기억 장치의 제조 방법에서는, 제 1 다층막에 기록되지 않은 경우의 출력 전류와, 제 1 다층막에 기록된 경우의 출력 전류의 차를 크게 할 수 있다.
반도체 기억 장치의 정보 재기록 방법에서는, 제 1 다층막에 기록되지 않은 경우의 출력 전류와, 제 1 다층막에 기록된 경우의 출력 전류의 차를 크게 할 수 있다.
Claims (11)
- 반도체 기판에 있어서 형성되어 있는 제 1 확산 영역,상기 제 1 확산 영역으로부터 떨어진 위치에서, 상기 반도체 기판 위에 형성된 게이트 절연막,상기 게이트 절연막 위에 형성된 게이트 전극,상기 제 1 확산 영역과 상기 게이트 절연막 사이에 있어서, 상기 반도체 기판 위에 형성된 제 1 다층막, 및상기 반도체 기판에 있어서 상기 제 1 다층막 부근에 형성되며, 불순물 농도가 상기 제 1 확산 영역보다도 낮은 제 3 확산 영역을 구비하고,상기 제 1 다층막에는, 제 1 전하가 주체로서 축적된 후에, 제 1 전하와 역극성인 제 2 전하가 주체로서 축적되어 기록이 행하여지는, 반도체 기억 장치.
- 제 1 항에 있어서,상기 반도체 기판은 P 형이고,상기 제 1 확산 영역은 N 형이며,상기 제 3 확산 영역은 N 형 및 P 형 중의 어느 하나이고,상기 제 1 전하는 마이너스 전하이며,상기 제 2 전하는 플러스 전하인, 반도체 기억 장치.
- 제 1 항 또는 제 2 항에 있어서,상기 제 1 다층막은,제 1 전하를 축적하는 전하 축적층, 및상기 반도체 기판과 상기 전하 축적층을 절연하는 절연층을 갖는, 반도체 기억 장치.
- 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,상기 반도체 기판에 있어서 상기 게이트 전극에 대하여 상기 제 1 확산 영역과 반대측에 형성되어 있는 제 2 확산 영역,상기 제 2 확산 영역과 상기 게이트 절연막 사이에 있어서, 상기 반도체 기판 위에 형성된 제 2 다층막, 및상기 반도체 기판에 있어서 상기 제 2 다층막 부근에 형성되며, 불순물 농도가 상기 제 2 확산 영역보다도 낮은 제 4 확산 영역을 추가로 구비하고,상기 제 2 다층막에는, 제 1 전하가 주체로서 축적된 후에, 제 1 전하와 역극성인 제 2 전하가 주체로서 축적되어 기록이 행하여지는, 반도체 기억 장치.
- 제 4 항에 있어서,상기 게이트 전극에 게이트 전압을 인가하는 제 1 전압 인가부, 및상기 제 1 확산 영역 및 상기 제 2 확산 영역의 일방에 소스 전압을 인가하고, 타방에 드레인 전압을 인가하는 제 2 전압 인가부를 추가로 구비한, 반도체 기 억 장치.
- 제 5 항에 있어서,상기 제 1 전압 인가부는, 소거가 행하여질 때, 상기 게이트 전압으로서 플러스 전압을 인가하고,상기 제 2 전압 인가부는, 소거가 행하여질 때, 상기 소스 전압으로서 제로 전압을 인가하며, 상기 드레인 전압으로서 플러스 전압을 인가하는, 반도체 기억 장치.
- 제 5 항에 있어서,상기 제 1 전압 인가부는, 소거가 행하여질 때, 상기 게이트 전압으로서 제로 전압을 인가하고,상기 제 2 전압 인가부는, 소거가 행하여질 때, 상기 소스 전압으로서 마이너스 전압를 인가하며, 상기 드레인 전압으로서 플러스 전압을 인가하는, 반도체 기억 장치.
- 제 5 항에 있어서,상기 제 1 전압 인가부는, 소거가 행하여질 때, 상기 게이트 전압으로서 제로 전압 및 마이너스 전압 중의 어느 하나를 인가하고,상기 제 2 전압 인가부는, 소거가 행하여질 때, 상기 소스 전압으로서 제로 전압을 인가하며, 상기 드레인 전압으로서 플러스 전압을 인가하는, 또는, 상기 소스 전압으로서 개방 상태로 하고, 상기 드레인 전압으로서 플러스 전압을 인가하는, 반도체 기억 장치.
- 제 5 항에 있어서,상기 제 1 전압 인가부는, 소거가 행하여질 때, 상기 게이트 전압으로서 제로 전압 및 마이너스 전압 중의 어느 하나를 인가하고,상기 제 2 전압 인가부는, 소거가 행하여질 때, 상기 소스 전압으로서 플러스 전압을 인가하며, 상기 드레인 전압으로서 플러스 전압을 인가하는, 반도체 기억 장치.
- 반도체 기판이 준비되는 제 1 단계,상기 반도체 기판 위에 제 1 절연막이 형성되는 제 2 단계,상기 제 1 절연막 위에 제 1 도전성 막이 형성되는 제 3 단계,상기 제 1 도전성 막이 에칭되어 게이트 전극이 형성되는 제 4 단계,상기 제 1 절연막이 에칭되어 게이트 절연막이 형성되는 제 5 단계,상기 게이트 전극의 측면과 상기 반도체 기판의 표면을 덮도록, 제 2 절연막이 형성되는 제 6 단계,상기 반도체 기판에 있어서, 상기 게이트 전극 부근에 제 3 확산 영역과 제 4 확산 영역이 형성되는 제 7 단계,상기 제 2 절연막 위에 적어도 제 3 절연막이 형성되는 제 8 단계,적어도 상기 제 2 절연막 및 상기 제 3 절연막이 에칭되어 제 1 다층막 및 제 2 다층막이 형성되는 제 9 단계, 및상기 반도체 기판에 있어서, 상기 제 3 확산 영역보다 상기 게이트 절연막으로부터 먼 위치에 제 1 확산 영역이 형성되고, 상기 제 4 확산 영역보다 상기 게이트 절연막으로부터 먼 위치에 제 2 확산 영역이 형성되는 제 10 단계를 포함하고,상기 제 1 다층막에는, 제 1 전하가 주체로서 축적된 상태에서, 제 1 전하와 역극성인 제 2 전하가 주체로서 축적되어 기록이 행하여지는, 반도체 기억 장치의 제조 방법.
- 반도체 기판에 있어서 형성되어 있는 제 1 확산 영역과, 상기 제 1 확산 영역으로부터 떨어진 위치에 있어서 상기 반도체 기판 위에 형성된 게이트 절연막과, 상기 게이트 절연막 위에 형성된 게이트 전극과, 상기 제 1 확산 영역과 상기 게이트 절연막 사이에 있어서 상기 반도체 기판 위에 형성된 제 1 다층막과, 상기 반도체 기판에 있어서 상기 제 1 다층막 부근에 형성되어 불순물 농도가 상기 제 1 확산 영역보다도 낮은 제 3 확산 영역을 갖는 반도체 기억 장치의 정보 재기록 방법으로서,상기 제 1 다층막에 제 1 전하가 주체로서 축적되는 축적 단계, 및상기 축적 단계 후에, 상기 제 1 다층막에 상기 제 1 전하와 역극성인 제 2 전하가 주체로서 축적되어 기록이 행하여지는 기록 단계를 포함하는, 반도체 기억 장치의 정보 재기록 방법.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2005246824A JP2007059847A (ja) | 2005-08-26 | 2005-08-26 | 半導体記憶装置、半導体記憶装置の製造方法及び半導体記憶装置の情報書き換え方法 |
| JPJP-P-2005-00246824 | 2005-08-26 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20070024337A true KR20070024337A (ko) | 2007-03-02 |
Family
ID=37778780
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020060040651A KR20070024337A (ko) | 2005-08-26 | 2006-05-04 | 반도체 기억 장치, 반도체 기억 장치의 제조 방법 및반도체 기억 장치의 정보 재기록 방법 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US20070045713A1 (ko) |
| JP (1) | JP2007059847A (ko) |
| KR (1) | KR20070024337A (ko) |
| CN (1) | CN1921123A (ko) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4800746B2 (ja) * | 2005-11-01 | 2011-10-26 | Ｏｋｉセミコンダクタ株式会社 | 半導体記憶装置の製造方法 |
| JP4354498B2 (ja) * | 2007-03-30 | 2009-10-28 | Ｏｋｉセミコンダクタ株式会社 | 半導体メモリ装置の製造方法及び半導体メモリ装置の再生方法及び半導体メモリ装置の再出荷方法 |
| WO2018182700A1 (en) * | 2017-03-31 | 2018-10-04 | Intel Corporation | Dielectric lining layers for semiconductor devices |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5408115A (en) * | 1994-04-04 | 1995-04-18 | Motorola Inc. | Self-aligned, split-gate EEPROM device |
| US6255166B1 (en) * | 1999-08-05 | 2001-07-03 | Aalo Lsi Design & Device Technology, Inc. | Nonvolatile memory cell, method of programming the same and nonvolatile memory array |
-
2005
- 2005-08-26 JP JP2005246824A patent/JP2007059847A/ja active Pending
-
2006
- 2006-04-29 CN CNA2006100773753A patent/CN1921123A/zh active Pending
- 2006-05-04 KR KR1020060040651A patent/KR20070024337A/ko not_active Application Discontinuation
- 2006-06-22 US US11/425,710 patent/US20070045713A1/en not_active Abandoned
Also Published As
| Publication number | Publication date |
|---|---|
| CN1921123A (zh) | 2007-02-28 |
| JP2007059847A (ja) | 2007-03-08 |
| US20070045713A1 (en) | 2007-03-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6531732B2 (en) | Nonvolatile semiconductor memory device, process of manufacturing the same and method of operating the same | |
| US9252290B2 (en) | Nonvolatile semiconductor memory element, nonvolatile semiconductor memory, and method for operating nonvolatile semiconductor memory element | |
| US7371631B2 (en) | Method of manufacturing a nonvolatile semiconductor memory device, and a nonvolatile semiconductor memory device | |
| JP3733595B2 (ja) | Ｍｏｓ素子を含む半導体装置の製造方法 | |
| US7973356B2 (en) | Nonvolatile semiconductor memory and method of manufacturing the same | |
| JPH0690004A (ja) | 半導体記憶装置およびその記憶情報読出方法 | |
| JP3630491B2 (ja) | 半導体装置 | |
| JP2011060997A (ja) | 不揮発性半導体記憶装置、及びその製造方法 | |
| US6914826B2 (en) | Flash memory structure and operating method thereof | |
| JP2004134799A (ja) | 単一ビット不揮発性メモリーセル、および、その書き込み方法および消去方法 | |
| KR20070024337A (ko) | 반도체 기억 장치, 반도체 기억 장치의 제조 방법 및반도체 기억 장치의 정보 재기록 방법 | |
| US20080093643A1 (en) | Non-volatile memory device and fabrication method | |
| JP2016032005A (ja) | 半導体装置の製造方法 | |
| JP2004158614A (ja) | 不揮発性半導体メモリ装置およびそのデータ書き込み方法 | |
| JP4974880B2 (ja) | 半導体装置及びその製造方法 | |
| JPH07153858A (ja) | 半導体メモリ装置及びその製造方法 | |
| JPH0450754B2 (ko) | ||
| JP2008153424A (ja) | 半導体記憶装置及びこの半導体記憶装置への情報の記録方法 | |
| JPH04364075A (ja) | 半導体記憶装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E601 | Decision to refuse application |