JP4800746B2 - 半導体記憶装置の製造方法 - Google Patents
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Description
半導体基板を準備する工程と、
前記半導体基板上に第1絶縁膜を形成する工程と、
前記第1絶縁膜上に導電性膜を形成する工程と、
前記導電性膜をエッチングすることでゲート電極を形成すると共に前記第1絶縁膜を露出させる工程と、
前記半導体基板における前記ゲート電極下を挟む一対の領域に第1拡散領域を形成する工程であって、前記導電性膜をエッチングすることで露出された前記第1絶縁膜を介して前記半導体基板に所定のイオンを注入することで、前記第1拡散領域を形成する工程と、
前記露出された第1絶縁膜を除去することで前記半導体基板を露出させる工程と、
前記露出された半導体基板表面と前記ゲート電極側面とを覆う第2絶縁膜を形成する工程と、
前記半導体基板上の一部および前記ゲート電極側面に、前記第2絶縁膜の一部と、前記第2絶縁膜の一部上に形成された第3絶縁膜と、前記第3絶縁膜上に形成された第4絶縁膜とを含む積層構造を有する電荷蓄積部を形成する工程と
を有する。
図1は、本実施例による不揮発性半導体記憶装置1の構造を示す断面図である。なお、本説明では、ゲート幅方向と垂直な面で不揮発性半導体記憶装置1を切断した際の断面構造を用いる。
次に、本実施例による不揮発性半導体記憶装置1の製造方法を図面と共に詳細に説明する。図2(a)〜図8(b)は、本実施例による不揮発性半導体記憶装置1の製造方法を示すプロセス図である。なお、以下では、n型のトランジスタを形成する場合を例に挙げて説明する。
以上のように、本実施例による不揮発性半導体記憶装置1の製造方法は、半導体基板11を準備し、半導体基板11上にシリコン酸化膜14Aを形成し、シリコン酸化膜14A上にポリシリコン膜15Aとシリサイド膜15Bとからなる導電性膜を形成し、導電性膜をエッチングすることでゲート電極15を形成すると共にシリコン酸化膜14A’を露出させ、露出されたシリコン酸化膜14A’を除去することで半導体基板11を露出させ、露出された半導体基板11表面とゲート電極15側面とを覆うシリコン酸化膜17Aを形成し、半導体基板11におけるゲート電極15下を挟む一対の領域にLDD領域を形成し、半導体基板11上の一部およびゲート電極15側面に、シリコン酸化膜17Aの一部(第1保護膜17a)と、シリコン酸化膜17Aの一部(第1保護膜17a)上に形成された電荷蓄積絶縁膜17b(シリコン窒化膜)と、電荷蓄積絶縁膜17b上に形成されたサイドウォール17c(シリコン酸化膜)とを含むONO積層構造を有する電荷蓄積膜を形成する。
本実施例では、実施例1による不揮発性半導体記憶装置1の他の製造方法を例に挙げて説明する。したがって、本実施例による不揮発性半導体記憶装置の断面構造は、実施例1による不揮発性半導体記憶装置1と同様であるため、本説明では不揮発性半導体記憶装置1を引用することで、その詳細な説明を省略する。
次に、本実施例による不揮発性半導体記憶装置1の製造方法を図面と共に詳細に説明する。なお、実施例1による不揮発性半導体記憶装置1の製造方法と同様のプロセスは、同一の説明および図面を引用することで、その詳細な説明を省略する。
以上のように、本実施例による不揮発性半導体記憶装置1の製造方法は、半導体基板11を準備し、半導体基板11上にシリコン酸化膜14Aを形成し、シリコン酸化膜14A上にポリシリコン膜15Aとシリサイド膜15Bとからなる導電性膜を形成し、導電性膜をエッチングすることでゲート電極15を形成すると共にシリコン酸化膜14A’を露出させ、半導体基板11におけるゲート電極15下を挟む一対の領域にLDD領域を形成し、露出されたシリコン酸化膜14A’を除去することで半導体基板11を露出させ、露出された半導体基板11表面とゲート電極15側面とを覆うシリコン酸化膜17Aを形成し、半導体基板11上の一部およびゲート電極15側面に、シリコン酸化膜17Aの一部(第1保護膜17a)と、シリコン酸化膜17Aの一部(第1保護膜17a)上に形成された電荷蓄積絶縁膜17b(シリコン窒化膜)と、電荷蓄積絶縁膜17b上に形成されたサイドウォール17c(シリコン酸化膜)とを含むONO積層構造を有する電荷蓄積膜を形成する。
11 半導体基板
12 ウェル領域
13 素子分離絶縁膜
13a シリコン酸化膜
13b シリコン窒化膜
14 ゲート絶縁膜
14A、14A’ シリコン酸化膜
15 ゲート電極
15A、15a ポリシリコン膜
15B、15b シリサイド膜
16 マスク酸化膜
16Aシリコン酸化膜
17 電荷蓄積部
17A、17C、17D シリコン酸化膜
17B シリコン窒化膜
17a 第1保護膜
17b 電荷蓄積絶縁膜
17c サイドウォール
17d 第2保護膜
18 LDD領域
19 ソース・ドレイン電極
20 層間絶縁膜
21 コンタクト内配線
22 上層配線
AR アクティブ領域
FR フィールド領域
Claims (5)
- 半導体基板を準備する工程と、
前記半導体基板上に第1絶縁膜を形成する工程と、
前記第1絶縁膜上に導電性膜を形成する工程と、
前記導電性膜をエッチングすることでゲート電極を形成すると共に前記第1絶縁膜を露出させる工程と、
前記半導体基板における前記ゲート電極下を挟む一対の領域に第1拡散領域を形成する工程であって、前記導電性膜をエッチングすることで露出された前記第1絶縁膜を介して前記半導体基板に所定のイオンを注入することで、前記第1拡散領域を形成する工程と、
前記露出された第1絶縁膜を除去することで前記半導体基板を露出させる工程と、
前記露出された半導体基板表面と前記ゲート電極側面とを覆う第2絶縁膜を形成する工程と、
前記半導体基板上の一部および前記ゲート電極側面に、前記第2絶縁膜の一部と、前記第2絶縁膜の一部上に形成された第3絶縁膜と、前記第3絶縁膜上に形成された第4絶縁膜とを含む積層構造を有する電荷蓄積部を形成する工程と
を有することを特徴とする半導体記憶装置の製造方法。 - 前記露出された半導体基板と前記第2絶縁膜と前記ゲート電極とを覆う第5絶縁膜を形成する工程と、
前記第5絶縁膜を覆う第6絶縁膜を形成する工程と
をさらに有し、
前記第3絶縁膜はパターニングされた前記第5絶縁膜であり、
前記第4絶縁膜はパターニングされた前記第6絶縁膜であり、
前記電荷蓄積部は、前記第6絶縁膜と前記第5絶縁膜と前記第2絶縁膜とを異方性エッチングにてパターニングすることで形成されることを特徴とする請求項1記載の半導体記憶装置の製造方法。 - 前記第2絶縁膜と前記第4絶縁膜とは酸化膜であり、
前記第3絶縁膜は窒化膜であることを特徴とする請求項1から2のいずれか1項に記載の半導体記憶装置の製造方法。 - 前記第1絶縁膜はシリコン酸化膜であり、
前記導電性膜をエッチングすることで露出された前記第1絶縁膜はフッ酸を用いたウェットエッチングにより除去されることを特徴とする請求項1から3のいずれか1項に記載の半導体記憶装置の製造方法。 - 前記半導体基板と前記電荷蓄積部と前記ゲート電極とを覆う第8絶縁膜を形成する工程と、
前記第8絶縁膜を介して前記半導体基板にイオン注入することで第2拡散領域を形成する工程と
をさらに有することを特徴とする請求項1から4のいずれか1項に記載の半導体記憶装置の製造方法。
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