CN1921123A - 半导体存储器件及其制造方法和信息改写方法 - Google Patents

半导体存储器件及其制造方法和信息改写方法 Download PDF

Info

Publication number
CN1921123A
CN1921123A CNA2006100773753A CN200610077375A CN1921123A CN 1921123 A CN1921123 A CN 1921123A CN A2006100773753 A CNA2006100773753 A CN A2006100773753A CN 200610077375 A CN200610077375 A CN 200610077375A CN 1921123 A CN1921123 A CN 1921123A
Authority
CN
China
Prior art keywords
mentioned
multilayer film
diffusion region
voltage
storage unit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CNA2006100773753A
Other languages
English (en)
Inventor
小野隆
藤井成久
汤田崇
大贯健司
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Oki Electric Industry Co Ltd
Original Assignee
Oki Electric Industry Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Oki Electric Industry Co Ltd filed Critical Oki Electric Industry Co Ltd
Publication of CN1921123A publication Critical patent/CN1921123A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
    • H01L29/7923—Programmable transistors with more than two possible different levels of programmation
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0466—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells with charge storage in an insulating layer, e.g. metal-nitride-oxide-silicon [MNOS], silicon-oxide-nitride-oxide-silicon [SONOS]
    • G11C16/0475—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells with charge storage in an insulating layer, e.g. metal-nitride-oxide-silicon [MNOS], silicon-oxide-nitride-oxide-silicon [SONOS] comprising two or more independent storage sites which store independent data
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66833—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a charge trapping gate insulator, e.g. MNOS transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

提供一种半导体存储器件及其制造方法和信息改写方法，可以增大向ONO膜进行写入前和进行写入后的读出电流的差。该半导体存储器件包括第1扩散区、栅绝缘膜、栅电极、第1多层膜和第3扩散区。第1扩散区在半导体衬底中形成。栅绝缘膜在从第1扩散区分离的位置处，在半导体衬底上形成。栅电极在栅绝缘膜上形成。第1多层膜在第1扩散区和栅绝缘膜之间，在半导体衬底上形成。第3扩散区在半导体衬底中在第1多层膜的附近形成。第3扩散区的杂质浓度比第1扩散区低。在第1多层膜中，正电荷(空穴)作为主体被蓄积后，负电荷(电子)作为主体被蓄积而进行写入。负电荷与正电荷极性相反。

Description

半导体存储器件及其制造方法和信息改写方法
技术领域
本发明涉及半导体存储器件、半导体存储器件的制造方法和半导体存储器件的信息改写方法。
背景技术
迄今，已提出了MONOS(金属-氧化物-氮化物-氧化物-半导体)型的非易失性存储单元(例如，参照专利文献1～4)。在专利文献1、2、4中公开了在ONO(氧化物-氮化物-氧化物)膜上形成电极的结构。在专利文献3中公开了在ONO膜上没有电极的结构。
<专利文献1>美国专利第5408115号(第1～12页、图1～6)
<专利文献2>美国专利第6255166号(第1～20页、图1～18)
<专利文献3>日本专利申请特开2005-64295(第1～22页、图1～17)
<专利文献4>日本专利申请特开平6-309881(第1～4页、图1～4)
发明内容
在ONO膜上没有电极的结构，与在ONO膜上形成电极的结构相比，在容易控制和成本方面是有利的。
但是，在专利文献3的技术中，由于在ONO膜上没有电极，存在向ONO膜进行写入之前的读出电流和向ONO膜进行写入之后的读出电流的差不够充分的倾向。
本发明的目的就在于提供可以增大向ONO膜进行写入之前的读出电流和向ONO膜进行写入之后的读出电流的差的半导体存储器件、半导体存储器件的制造方法和半导体存储器件的信息改写方法。
根据本发明的半导体存储器件，包括：第1扩散区、栅绝缘膜、栅电极、第1多层膜和第3扩散区。第1扩散区在半导体衬底中形成。栅绝缘膜在从第1扩散区分离的位置处，在半导体衬底上形成。栅电极在栅绝缘膜上形成。第1多层膜在第1扩散区和栅绝缘膜之间，在半导体衬底上形成。第3扩散区在半导体衬底中在第1多层膜的附近形成。第3扩散区的杂质浓度比第1扩散区低。在第1多层膜中，第1电荷作为主体被蓄积后，第2电荷作为主体被蓄积而进行写入。第2电荷与第1电荷极性相反。
在该半导体存储器件中，第1电荷作为主体被蓄积在第1多层膜中。由此，可以增大不向第1多层膜进行写入时的读出电流。而且，在第1电荷作为主体被蓄积在第1多层膜中之后，第2电荷作为主体被蓄积而进行写入。由此，可以减小向第1多层膜进行写入时的读出电流。
这样，可以增大不向第1多层膜进行写入时的读出电流，且可以减小向第1多层膜进行写入时的读出电流。因此，可以增大不向第1多层膜进行写入时的读出电流和向第1多层膜进行写入时的读出电流的差。
根据本发明的半导体存储器件的制造方法，包括：第1步骤、第2步骤、第3步骤、第4步骤、第5步骤、第6步骤、第7步骤、第8步骤、第9步骤和第10步骤。在第1步骤中，准备半导体衬底。在第2步骤中，在半导体衬底上形成第1绝缘膜。在第3步骤中，在第1绝缘膜上形成第1导电性膜。在第4步骤中，蚀刻第1导电性膜形成栅电极。在第5步骤中，蚀刻第1绝缘膜形成栅绝缘膜。在第6步骤中，以覆盖栅电极的侧面和半导体衬底的表面的方式形成第2绝缘膜。在第7步骤中，在半导体衬底中，在栅电极附近形成第3扩散区和第4扩散区。在第8步骤中，在第2绝缘膜上至少形成第3绝缘膜。在第9步骤中，至少蚀刻第2绝缘膜和第3绝缘膜而形成第1多层膜和第2多层膜。在第10步骤中，在半导体衬底中，在离栅绝缘膜比第3扩散区远的位置上形成第1扩散区，在离栅绝缘膜比第4扩散区远的位置上形成第2扩散区。在第1多层膜中，第1电荷作为主体被蓄积后，第2电荷作为主体被蓄积而进行写入。第2电荷与第1电荷极性相反。
在该半导体存储器件的制造方法中，第1电荷作为主体被蓄积在第1多层膜中。由此，可以增大不向第1多层膜进行写入时的读出电流。而且，在第1电荷作为主体被蓄积在第1多层膜中之后，第2电荷作为主体被蓄积而进行写入。由此，可以减小向第1多层膜进行写入时的读出电流。
这样，可以增大不向第1多层膜进行写入时的读出电流，且可以减小向第1多层膜进行写入时的读出电流。因此，可以增大不向第1多层膜进行写入时的读出电流和向第1多层膜进行写入时的读出电流的差。
根据本发明的半导体存储器件的信息改写方法是包括第1扩散区、栅绝缘膜、栅电极、第1多层膜和第3扩散区的半导体存储器件的信息改写方法，包括：蓄积步骤和写入步骤。第1扩散区在半导体衬底中形成。栅绝缘膜在从第1扩散区分离的位置处，在半导体衬底上形成。栅电极在栅绝缘膜上形成。第1多层膜在第1扩散区和栅绝缘膜之间，在半导体衬底上形成。第3扩散区在半导体衬底中在第1多层膜的附近形成。第3扩散区的杂质浓度比第1扩散区低。在蓄积步骤中，在第1多层膜中，第1电荷作为主体被蓄积。在写入步骤中，在蓄积步骤后，在第1多层膜中，第2电荷作为主体被蓄积而进行写入。第2电荷与第1电荷极性相反。
在该半导体存储器件的信息改写方法中，在蓄积步骤中，第1电荷作为主体被蓄积在第1多层膜中。由此，可以增大不向第1多层膜进行写入时的读出电流。而且，在写入步骤中，在第1电荷作为主体被蓄积在第1多层膜中之后，第2电荷作为主体被蓄积而进行写入。由此，可以减小向第1多层膜进行写入时的读出电流。
这样，可以增大不向第1多层膜进行写入时的读出电流，且可以减小向第1多层膜进行写入时的读出电流。因此，可以增大不向第1多层膜进行写入时的读出电流和向第1多层膜进行写入时的读出电流的差。
在本发明的半导体存储器件中，可以增大不向第1多层膜进行写入时的读出电流和向第1多层膜进行写入时的读出电流的差。
在本发明的半导体存储器件的制造方法中，可以增大不向第1多层膜进行写入时的读出电流和向第1多层膜进行写入时的读出电流的差。
在本发明的半导体存储器件的信息改写方法中，可以增大不向第1多层膜进行写入时的读出电流和向第1多层膜进行写入时的读出电流的差。
附图说明
图1是作为本发明的前提的半导体存储器件的电路结构图；
图2是存储单元的电路结构；
图3是存储单元的剖面图；
图4是展示存储单元的读出电流的特性的图；
图5是半导体存储器件的工序剖面图；
图6是半导体存储器件的工序剖面图；
图7是半导体存储器件的工序剖面图；
图8是半导体存储器件的工序剖面图；
图9是半导体存储器件的工序剖面图；
图10是半导体存储器件的工序剖面图；
图11是半导体存储器件的工序剖面图；
图12是根据本发明的实施方式1的半导体存储器件的电路结构图；
图13是存储单元的剖面图；
图14是存储单元的剖面图；
图15是展示存储单元的读出电流的特性的图；
图16是存储单元的剖面图；
图17是存储单元的剖面图；
图18是存储单元的剖面图；
图19是存储单元的剖面图；
图20是存储单元的剖面图；
图21是存储单元的剖面图。
(附图标记说明)
1、100、200、300、400：半导体存储器件
10：半导体衬底
11：第1扩散区
12：第2扩散区
13、113、213、313、413：第3扩散区
14、114、214、314、414：第4扩散区
31：栅电极
32：栅绝缘膜
41、141、241、341、441：第1多层膜
42、142、242、342、442：第1绝缘层
43、143、243、343、443：电荷蓄积层
44、144、244、344、444：第2绝缘层
45、145、245、345、445：第2多层膜
46、146、246、346、446：第1绝缘层
47、147、247、347、447：电荷蓄积层
48、148、248、348、448：第1绝缘层
50、150、250、350、450：第2电压施加部
60、160、260、360、460：第1电压施加部
具体实施方式
<作为本发明的前提的半导体存储器件的结构和动作>
图1展示了作为本发明的前提的半导体存储器件的电路结构图。
(半导体存储器件的概略结构)
半导体存储器件1主要包括：多个存储单元1n、1o、1p、…、1r、1s、1v、…；第1电压施加部60以及第2电压施加部50。
各存储单元1n、…排列成格子状，具有栅电极31、第1扩散区11、第2扩散区12、沟道形成区17等。各存储单元1n、…的栅电极31与字线WLi、WLj、…连接。各存储单元1n、…的第1扩散区11和第2扩散区12与位线BLh、BLi、BLj、BLk、…连接。各存储单元1n、…的沟道形成区17与第1扩散区11和第2扩散区12连接，第1扩散区11和第2扩散区12中的一个作为源电极起作用，另一个作为漏电极起作用。
第1电压施加部60通过字线WLi、WLj、…与各存储单元1n、…的栅电极31连接。由此，第1电压施加部60可以向各存储单元1n、…的栅电极31施加栅电压VWi1、VWj1、…。
第2电压施加部50通过位线BLh、BLi、BLj、BLk、…与各存储单元1n、…的第1扩散区11和第2扩散区12连接。由此，第2电压施加部50可以向各存储单元1n、…的第1扩散区11和第2扩散区12中的一个施加源电压VBh1、…，向另一个施加漏电压VBi1、…。
(半导体存储器件的概略动作)
各存储单元1n、…通过字线WLi接收来自第1电压施加部60的栅电压VWi1、…的供给。在供给到栅电极31的栅电压VWi1、…为H(高)电平时，存储单元1n、…成为沟道形成区17是ON状态、可以在第1扩散区11和第2扩散区12之间流动电流的状态。而在供给到栅电极31的栅电压VWi1、…为L(低)电平时，存储单元1n、…成为沟道形成区17是OFF状态、难以在第1扩散区11和第2扩散区12之间流动电流的状态。
另一方面，各存储单元1n、…通过位线BLh、BLi、BLj、…接收来自第2电压施加部50的源电压VBh1、…和漏电压VBi1、…的供给。
考虑通过位线BLh、…向存储单元1n、…的第1扩散区11施加源电压VBh1、…，通过位线BLi、…向存储单元1n、…的第2扩散区12施加漏电压VBi1、…的场合。如果源电压VBh1、…比漏电压VBi1、…大，则在栅电压VWi1、…为H电平的沟道形成区17成为ON状态的存储单元1n、…中，从第1扩散区11向第2扩散区12流动漏电流Ids。而如果源电压VBh1、…比漏电压VBi1、…小，则在栅电压VWi1、…为H电平的沟道形成区17成为ON状态的存储单元1n、…中，从第2扩散区12向第1扩散区11流动漏电流Ids。这样，利用第1电压施加部60和第2电压施加部50通过字线WLi、…和位线BLi、…选择的存储单元1n、…进行擦除、写入、读出等的动作。另外，通过位线BLh、…向存储单元1n、…的第1扩散区11施加漏电压VBh1、…，通过位线BLi、…向存储单元1n、…的第2扩散区12施加源电压VBi1的场合也是同样的。
(存储单元的详细结构)
图2展示了存储单元的电路结构，图3展示了存储单元的剖面图。
存储单元1n主要包括：第1扩散区11、栅绝缘膜32、栅电极31、第1多层膜41、第3扩散区13、第2扩散区12、第2多层膜45、第4扩散区14、P阱区16和沟道形成区17。
第1扩散区11在半导体衬底10中形成。第1扩散区11是以高浓度(例如，1020cm-3的浓度)掺杂了As和P等的n型杂质的区域，作为源电极或漏电极起作用。由此，第1扩散区11可以接受源电压VBh1或漏电压VBh1的供给。
在从第1扩散区11分离的位置上，在半导体衬底10上形成栅绝缘膜32。栅绝缘膜32是用来使栅电极31和半导体衬底10相绝缘的膜。
栅电极31形成在栅绝缘膜32上。栅电极31是具有多晶硅膜33和硅化物膜34的层叠结构的导电性膜(参照图15(a)、(b))。由此，栅电极31可以接受栅电压VWi1的供给。
在第1扩散区11和栅绝缘膜32之间，第1多层膜41形成在半导体衬底10上。第1多层膜41主要包括第1绝缘层42、电荷蓄积层43和第2绝缘层44。第1绝缘层42把半导体衬底10和电荷蓄积层43相绝缘。电荷蓄积层43蓄积空穴和电子等的电荷。第2绝缘层44把其上层的膜和电荷蓄积层43相绝缘。即，通过把电荷蓄积层43夹在第1绝缘层42和第2绝缘层44之间，可以稳定地保持空穴和电子等的电荷。第1绝缘层42和第2绝缘层44是以硅氧化物为主要成分的膜，电荷蓄积层43是以硅氮化物为主要成分的膜。
第3扩散区13在半导体衬底10中在第1多层膜41的附近形成。第3扩散区13的杂质浓度比第1扩散区11低(例如，1017cm-3的浓度)。该第3扩散区13是作为电阻值变化的可变电阻器起作用的电阻变化区。
第2扩散区12在半导体衬底10中在相对于栅电极31与第1扩散区11相反的一侧形成。第2扩散区12，与第1扩散区11同样地，是以高浓度(例如，1020cm-3的浓度)掺杂了As和P等的n型杂质的区域，作为源电极或漏电极起作用。由此，第2扩散区12可以接受源电压VBi1或漏电压VBi1的供给。
在第2扩散区12和栅绝缘膜32之间，第2多层膜45形成在半导体衬底10上。第2多层膜45主要包括第1绝缘层46、电荷蓄积层47和第2绝缘层48。第1绝缘层46把半导体衬底10和电荷蓄积层47相绝缘。电荷蓄积层47蓄积空穴和电子等的电荷。第2绝缘层48把其上层的膜和电荷蓄积层47相绝缘。即，通过把电荷蓄积层47夹在第1绝缘层46和第2绝缘层48之间，可以稳定地保持空穴和电子等的电荷。第1绝缘层46和第2绝缘层48是以硅氧化物为主要成分的膜，电荷蓄积层47是以硅氮化物为主要成分的膜。
第4扩散区14在半导体衬底10中在第2多层膜45的附近形成。第4扩散区14的杂质浓度比第2扩散区12低(例如，1017cm-3的浓度)。该第4扩散区14是作为电阻值变化的可变电阻器起作用的电阻变化区。
P阱区16是在半导体衬底10中以比背栅15更高的浓度掺杂了B等的p型杂质的区域。在P阱区16中，位于第1扩散区11和第2扩散区12之间的区域成为沟道形成区17。即，沟道形成区17中靠近栅电极31的部分，在向栅电极31供给正电压时，极性反转而成为n型沟道。
其它的存储单元1o、…也与存储单元1n相同。
(存储单元的详细动作)
一边参照表1，一边说明存储单元1n的动作。其它的存储单元1o、…也与存储单元1n相同。
[表1]
  漏电压   栅电压   源电压
  擦除动作   +Vde1   -Vge1   开放
  写入动作   +Vdw1   +Vgw1   0
  读出动作   0   +Vgr1   +Vsr1
((擦除动作))
在第1多层膜41的擦除动作中，通过字线WLi向栅电极31施加栅电压VWi1＝-Vge1(例如，-3V)。向第1扩散区11上施加漏电压VBh1＝+Vde1(例如，7V)，第2扩散区12为源电压VBi1而成为开放状态。由此，由于在栅电极31和漏电极(第1扩散区11)之间产生高电场，在漏电极(第1扩散区11)的端部能带深深弯曲而产生带间隧道电流。该带间隧道电流以朝向保持在接地电平的电位的背栅15流动的方式流过P阱区16，并产生热空穴。产生的热空穴，如单点划线所示，被栅电压VWi1＝-Vge1引出而以中和量向第1多层膜41的电荷蓄积层43注入。在此，中和量是抵消蓄积的电子的量。由此，被注入的热空穴与在电荷蓄积层43中蓄积的电子相抵消，在电荷蓄积层43中蓄积的电荷约为零，在第1多层膜41的电荷蓄积层43中写入的信息“1”被擦除。
在第2多层膜45的擦除动作中，通过字线WLi向栅电极31施加栅电压VWi1＝-Vge1(例如，-3V)。第1扩散区11为源电压VBh1而成为开放状态，向第2扩散区12上施加漏电压VBi1＝+Vde1(例如，7V)。由此，由于在栅电极31和漏电极(第2扩散区12)之间产生高电场，在漏电极(第2扩散区12)的端部能带深深弯曲而产生带间隧道电流。该带间隧道电流以朝向保持在接地电平的电位的背栅15流动的方式流过P阱区16，并产生热空穴。产生的热空穴，如双点划线所示，被栅电压VWi1＝-Vge1引出而以中和量向第2多层膜45的电荷蓄积层47注入。在此，中和量是抵消蓄积的电子的量。由此，被注入的热空穴与在电荷蓄积层47中蓄积的电子相抵消，在电荷蓄积层47中蓄积的电荷约为零，在第2多层膜45的电荷蓄积层47中写入的信息“1”被擦除。
((写入动作))
在第1多层膜41的写入动作中，通过字线WLi向栅电极31施加栅电压VWi1＝+Vgw1(例如，8V)。向第1扩散区11上施加漏电压VBh1＝+Vdw1(例如，7V)，向第2扩散区12上施加源电压VBi1＝0。由此，从源电极(第2扩散区12)流向漏电极(第1扩散区11)的电子被漏电极附近的电阻变化区(第3扩散区13)加速而产生热电子。产生的热电子被栅电压VWi1＝+Vgw1引出而注入第1多层膜41的电荷蓄积层43。由此，向第1多层膜41的电荷蓄积层43有效写入信息“1”。另一方面，在第1多层膜41的写入动作时，如果栅电压VWi1＝0，热电子就不会向第1多层膜41的电荷蓄积层43注入。由此，在第1多层膜41的电荷蓄积层43中不写入信息“1”(写入信息“0”)。
在第2多层膜45的写入动作中，通过字线WLi向栅电极31施加栅电压VWi1＝+Vgw1(例如，8V)。向第1扩散区11上施加源电压VBh1＝0，向第2扩散区12上施加漏电压VBi1＝+Vdw1(例如，7V)。由此，从源电极(第1扩散区11)流向漏电极(第2扩散区12)的电子被漏电极附近的电阻变化区(第4扩散区14)加速而产生热电子。产生的热电子被栅电压VWi1＝+Vgw1引出而注入第1多层膜41的电荷蓄积层43。由此，向第1多层膜41的电荷蓄积层43写入信息。另一方面，在第2多层膜45的写入动作时，如果栅电压VWi1＝0，热电子就不会向第2多层膜45的电荷蓄积层47注入。由此，在第2多层膜45的电荷蓄积层47中不写入信息“1”(写入信息“0”)。
((擦除动作与写入动作的关系))
在第1多层膜41的擦除动作中，在电荷蓄积层43中蓄积的电荷约为零。而在第1多层膜41的写入动作中，在擦除动作后即在电荷蓄积层43中蓄积的电荷约为零后，向电荷蓄积层43注入热电子，进行写入。
即，在向第1多层膜41的电荷蓄积层43写入有信息“1”时，由于电荷蓄积层43的负电荷(电子)使得在第3扩散区13中电流(电子)难以流动，第3扩散区13的电阻值提高。由此，如图4所示，在读出电流Ids在写入时间T1(例如，10μs)时成为I1(例如，20μA)。另一方面，在第1多层膜41的电荷蓄积层43中没有写入信息“1”(写入有信息“0”)时，由于电荷蓄积层43的零电荷(没有电荷)使得第3扩散区13中电流稍微容易流动，第3扩散区13的电阻值稍微降低。由此，如图4所示，读出电流Ids成为I0(例如，30μA)。
因此，在不向第1多层膜41进行写入时(写入有信息“0”时)的读出电流Ids＝I0(例如，30μA)和向第1多层膜41进行写入时的读出电流Ids＝I1(例如，20μA)的差ΔIds1(例如，10μA)，存在大小不充分的倾向。由此，难以基于读出电流Ids判断信息“1”和“0”，即使能够判断信息“1”和“0”判断时间也太长。
另外，在第2多层膜45的擦除动作中，在电荷蓄积层47中蓄积的电荷约为零。而在第2多层膜45的写入动作中，在擦除动作后即在电荷蓄积层47中蓄积的电荷约为零后，向电荷蓄积层47注入热电子，进行写入。
即，在向第2多层膜45的电荷蓄积层47写入有信息“1”时，由于电荷蓄积层47的负电荷(电子)使得在第4扩散区14中电流(电子)难以流动，第4扩散区14的电阻值提高。由此，如图4所示，在读出电流Ids在写入时间T1(例如，10μs)时成为I1(例如，20μA)。另一方面，在第2多层膜45的电荷蓄积层47中没有写入信息“1”(写入有信息“0”)时，由于电荷蓄积层47的零电荷(没有电荷)使得第4扩散区14中电流稍微容易流动，第4扩散区14的电阻值稍微降低。由此，如图4所示，读出电流Ids成为I0(例如，30μA)。
因此，在不向第2多层膜45进行写入时(写入有信息“0”时)的读出电流Ids＝I0(例如，30μA)和向第2多层膜45进行写入时的读出电流Ids＝I1(例如，20μA)的差ΔIds1(例如，10μA)，存在大小不充分的倾向。由此，难以基于读出电流Ids判断信息“1”和“0”，即使能够判断信息“1”和“0”判断时间也太长。
(半导体存储器件的制造方法)
用图5～11所示的工序剖面图说明半导体存储器件的制造方法。
首先，准备以低浓度掺杂了B等的p型杂质的半导体衬底10。在半导体衬底10的一个面上以比半导体衬底10高的浓度注入B等的p型杂质离子，形成P阱区16。具有半导体衬底10的另一面的区域为背栅15。在形成了P阱区16的一侧的半导体衬底的表面上进行热氧化，形成例如膜厚100左右的硅氧化膜。然后，通过使用例如现有的CVD法在硅氧化膜上形成例如膜厚200左右的硅氮化膜。
然后，在硅氮化膜上旋涂预定的光刻胶液，对其实施现有的曝光处理和显影处理，在后面的工序中将要形成元件分离绝缘膜19的区域上形成具有开口的光刻胶膜(未图示)。然后，以形成的光刻胶膜为掩模，对硅氧化膜和硅氮化膜进行构图，用构图后的硅氧化膜19a和硅氮化膜19b覆盖不形成元件分离绝缘膜19的区域，同时在将要形成元件分离绝缘膜19的区域中使半导体衬底10露出。此时，也可以在要形成元件分离绝缘膜19的区域上残留硅氧化膜。另外，构图后的硅氮化膜19b，在形成元件分离绝缘膜19时的热氧化处理中，作为用来保护半导体衬底10中的不形成元件分离绝缘膜19的区域(即有源区域AR)的保护膜起作用。而构图后的硅氧化膜19a作为保持半导体衬底10和构图后的硅氮化膜19b的粘接性的粘接层而起作用。而且，在硅氮化膜19b的构图中，使用例如现有的干蚀刻或湿蚀刻。接着，在硅氮化膜19b和硅氧化膜19a被构图后，除去光刻胶膜。
以这样形成的硅氮化膜19b作为掩模，使露出的半导体衬底10的表面热氧化，如图5(a)所示，在半导体衬底10的表面上形成元件分离绝缘膜19。由此，半导体衬底10的表面被划分成有源区域AR和场区域FR。
然后，在除去硅氮化膜19b后，使露出的半导体衬底10的表面湿氧化，如图5(b)所示，形成例如膜厚100左右的硅氧化膜(第1绝缘膜)32a。该硅氧化膜32a是在后面的工序中要被加工成栅绝缘膜32的绝缘膜。在该工序中，也可以在完全除去硅氧化膜19a后形成硅氧化膜32a。
然后，如图5(c)所示，在元件分离绝缘膜19和硅氧化膜32a上利用例如CVD法或溅射法形成具有例如4500左右的膜厚的多晶硅膜33a。通过掺杂n型杂质(例如，P)而对该多晶硅膜33a赋予导电性。
然后，如图6(a)所示，利用例如CVD法或溅射法形成具有例如500左右的膜厚的硅化物膜34a。该硅化物膜34a使用例如钨硅化物膜即WSix膜。多晶硅膜33a和硅化物膜34a是在后面的工序中要被加工成栅电极31的导电性膜。
然后，如图6(b)所示，利用例如CVD法形成具有例如1000左右的膜厚的硅氧化膜35a。该硅氧化膜35a是在后面的工序中要被加工成作为对多晶硅膜33a和硅化物膜34a构图时的硬掩模的掩模氧化膜35的膜，是NSG(未掺杂的硅酸盐玻璃)膜。
然后，通过在硅氧化膜35a上旋涂预定的光刻胶液，对其实施现有的曝光处理和显影处理，在后面的工序中将要形成栅电极31的区域上形成光刻胶膜R1。然后，以形成的光刻胶膜R1为掩模，利用现有的蚀刻技术对硅氧化膜35a进行构图，如图7(a)所示，形成掩模氧化膜35。在对硅氧化膜35a进行构图后，除去光刻胶膜R1。
然后，以构图后的掩模氧化膜35为硬掩模，利用现有的蚀刻技术对硅化物膜34a和多晶硅膜33a进行构图，如图7(b)所示，形成多晶硅膜33和硅化物膜34。即，形成合计膜厚为3000左右的栅电极31。
在如上所述，通过构图形成栅电极31时(参照图7(b))，为了防止膜残留导致的短路，进行过蚀刻，把硅氧化膜32a蚀刻到半导体衬底10不露出的程度。但是，在以上那样的干蚀刻的场合，由于多晶硅膜33a和硅氧化膜32a的选择比大致为10～150左右，多晶硅膜33a下的硅氧化膜32a也被部分地蚀刻，露出的部分被薄膜化(参照图7(b)的硅氧化膜32a1)。
然后，如图8(a)所示，除去硅氧化膜32a1中的被薄膜化了的部分，露出该部分的半导体衬底10的表面。在除去薄膜化了的部分的硅氧化膜32a1时，为了防止对半导体衬底10的损伤而只除去露出的硅氧化膜32a1，采用湿蚀刻。该湿蚀刻使用例如浓度为5％左右、温度为25℃左右的氟酸水溶液。使用了该方法时，由于硅氧化膜32a1对硅衬底(半导体衬底10)的选择比非常大，所以在对半导体衬底10的损伤很小的状态下除去露出部分的硅氧化膜32a1。
然后，如图8(b)所示，在元件分离绝缘膜19和栅电极31之间，利用例如热氧化，以覆盖栅电极31的侧面和半导体衬底10的表面的方式，形成具有例如70左右的膜厚的硅氧化膜(第2绝缘膜)42a、46a。该硅氧化膜42a、46a在以后的工序(参照图10(b))中被加工成第1多层膜41的第1绝缘层42和第2多层膜45的第1绝缘层46。而且，在后面的形成第3扩散区13和第4扩散区14的工序(参照图9(a))中，硅氧化膜42a、46a作为用来防止离子注入时的隧穿和活性化热处理时的外扩散的保护膜而起作用。
这样，在除去因对栅电极31构图时的等离子体蚀刻而使绝缘特性劣化了的硅氧化膜32a1之后，硅氧化膜42a、46a作为新的绝缘膜形成。由此，第1多层膜41的第1绝缘层42和第2多层膜45的第1绝缘层46使用绝缘特性没有劣化的绝缘膜。因此，可以维持作为第1绝缘层42、46的上层的电荷蓄积层43、47的电荷保持特性。另外，在除去薄膜化了的硅氧化膜32a1时，采用对半导体衬底10的损伤小的条件(例如，使用了氟酸水溶液的湿蚀刻)。因此，防止了半导体存储器件1的特性劣化。
然后，如图9(a)所示，通过以元件分离绝缘膜19和栅电极31作为掩模进行离子注入，在元件分离绝缘膜19和栅电极31之间形成扩散区13a、14a。在该离子注入中，B等的p型杂质离子以例如1017cm-3左右的比较低的剂量掺杂。
然后，如图9(b)所示，以覆盖在元件分离绝缘膜19、掩模氧化膜35和硅氧化膜42a、46a上的方式，利用例如CVD法形成具有例如100左右的膜厚的硅氮化膜(第3绝缘膜)43a、47a。该硅氮化膜43a、47a是在后面的工序中被加工成第1多层膜41的电荷蓄积层43和第2多层膜45的电荷蓄积层47的膜。
然后，如图10(a)所示，在硅氮化膜43a、47a的全部上，利用例如CVD法形成具有例如50左右的膜厚的硅氧化膜44a、48a。该硅氮化膜44a、48a是在后面的工序中被加工成第1多层膜41的第2绝缘层44和第2多层膜45的第2绝缘层48的膜。
然后，通过对如上所述地形成的硅氧化膜44a、48a和硅氮化膜43a、47a和硅氧化膜42a、46a依次进行各向异性干蚀刻，如图10(b)所示，形成从栅电极31的侧面在半导体衬底10的表面上延伸500左右的第1多层膜41和第2多层膜45。
然后，如图11(a)所示，在元件分离绝缘膜19、掩模氧化膜35、第1多层膜41和第2多层膜45上，利用例如CVD法形成具有例如500左右的膜厚的保护膜21。该保护膜21是例如硅氧化膜，在后面的形成第1扩散区11和第2扩散区12的工序(参照图11(b))中，作为用来防止离子注入时的隧穿和活性化热处理时的外扩散的保护膜而起作用。
而且，通过以元件分离绝缘膜19、栅电极31、第1多层膜41和第2多层膜45作为掩模进行离子注入，在第1多层膜41和元件分离绝缘膜19之间、第2多层膜45和元件分离绝缘膜19之间形成第1扩散区11和第2扩散区12。在该离子注入中，As、P等的n型杂质离子以例如1020cm-3左右的比较高的剂量掺杂。
然后，在保护膜21上形成层间绝缘膜(未图示)。然后用现有的光刻法和蚀刻法在层间绝缘膜上形成使栅电极31、第1扩散区11和第2扩散区12的上表面的一部分露出的开口(未图示)，在其中填充钨(W)等的导电体，形成接触布线(未图示)。然后，在层间绝缘膜上对包含铝(Al)和铜(Cu)等的上层布线(未图示)进行构图后，形成钝化膜(未图示)。由此制成半导体存储器件1。
<根据本发明的实施方式1的半导体存储器件的结构和动作>
图12展示了根据本发明的实施方式1的半导体存储器件的电路结构图。下面，以与作为本发明的前提的半导体存储器件1不同的部分为中心进行说明，对与作为本发明的前提的半导体存储器件1相同的构成要素采用相同的附图标记，并省略说明。
(半导体存储器件的概略结构)
半导体存储器件100主要包括：多个存储单元100n、100o、100p、…、100r、100s、100v、…；第1电压施加部160以及第2电压施加部150。
如后所述，各存储单元100n…的第1多层膜141和第2多层膜145的功能与作为本发明的前提的半导体存储器件1的存储单元1n、…不同。
第1电压施加部160通过字线WLi、WLj、…与各存储单元100n、…的栅电极31连接。由此，第1电压施加部160可以向各存储单元100n、…的栅电极31施加栅电压VWi100、VWj100、…。
第2电压施加部150通过位线BLh、BLi、BLj、BLk、…与各存储单元100n、…的第1扩散区11和第2扩散区12连接。由此，第2电压施加部150可以向各存储单元100n、…的第1扩散区11和第2扩散区12中的一个施加源电压VBh100、…，向另一个施加漏电压VBi100、…。
(半导体存储器件的概略动作)
各存储单元100n、…通过字线WLi、…接收来自第1电压施加部160的栅电压VWi100、…的供给。在供给到栅电极31的栅电压VWi100、…为H电平时，存储单元100n、…成为沟道形成区17是ON状态、可以在第1扩散区11和第2扩散区12之间流动电流的状态。而在供给到栅电极31的栅电压VWi100、…为L电平时，存储单元100n、…成为沟道形成区17是OFF状态、难以在第1扩散区11和第2扩散区12之间流动电流的状态。
另一方面，各存储单元100n、…通过位线BLh、BLi、BLj、…接收来自第2电压施加部150的源电压VBh100、…和漏电压VBi100、…的供给。
考虑通过位线BLh、…向存储单元100n、…的第1扩散区11施加源电压VBh100、…，通过位线BLi、…向存储单元100n、…的第2扩散区12施加漏电压VBi100、…的场合。如果源电压VBh100、…比漏电压VBi100、…大，则在栅电压VWi100、…为H电平的沟道形成区17成为ON状态的存储单元100n、…中，从第1扩散区11向第2扩散区12流动漏电流Ids。而如果源电压VBh100、…比漏电压VBi100、…小，则在栅电压VWi100、…为H电平的沟道形成区17成为ON状态的存储单元100n、…中，从第2扩散区12向第1扩散区11流动漏电流Ids。这样，利用第1电压施加部160和第2电压施加部150通过字线WLi、…和位线BLi、…选择的存储单元100n、…进行擦除、写入、读出等的动作。
另外，通过位线BLh、…向存储单元100n、…的第1扩散区11施加漏电压VBh100、…，通过位线BLi、…向存储单元100n、…的第2扩散区12施加源电压VBi100、…的场合也是同样的。
(存储单元的详细结构)
图13和图14展示了存储单元的剖面图。
存储单元100n具有第1多层膜141以取代第1多层膜41，具有第2多层膜145以取代第2多层膜45。
第1扩散区11可以接受源电压VBh100或漏电压VBh100的供给。栅电极31可以接受栅电压VWi100的供给。
在第1扩散区11和栅绝缘膜32之间，第1多层膜141形成在半导体衬底10上。第1多层膜141主要包括第1绝缘层142、电荷蓄积层143和第2绝缘层144。第1绝缘层142把半导体衬底10和电荷蓄积层143相绝缘。电荷蓄积层143蓄积空穴和电子等的电荷。第2绝缘层144把其上层的膜和电荷蓄积层143相绝缘。即，通过把电荷蓄积层143夹在第1绝缘层142和第2绝缘层144之间，可以稳定地保持空穴和电子等的电荷。第1绝缘层142和第2绝缘层144是以硅氧化物为主要成分的膜，电荷蓄积层143是以硅氮化物为主要成分的膜。
第2扩散区12可以接受源电压VBi100或漏电压VBi100的供给。
在第2扩散区12和栅绝缘膜32之间，第2多层膜145形成在半导体衬底10上。第2多层膜145主要包括第1绝缘层146、电荷蓄积层147和第2绝缘层148。第1绝缘层146把半导体衬底10和电荷蓄积层147相绝缘。电荷蓄积层147蓄积空穴和电子等的电荷。第2绝缘层148把其上层的膜和电荷蓄积层147相绝缘。即，通过把电荷蓄积层147夹在第1绝缘层146和第2绝缘层148之间，可以稳定地保持空穴和电子等的电荷。第1绝缘层146和第2绝缘层148是以硅氧化物为主要成分的膜，电荷蓄积层147是以硅氮化物为主要成分的膜。
其它点与作为本发明的前提的半导体存储器件1的存储单元1n、…相同。
其它的存储单元100o、…也与存储单元100n相同。
(存储单元的详细动作)
一边参照表2，一边说明存储单元100n的动作。其它的存储单元100o、…也与存储单元100n相同。
[表2]
  漏电压   栅电压   源电压
  擦除动作   +Vde100   -Vge100   开放
  写入动作   +Vdw100   +Vgw100   0
  读出动作   0   +Vgr100   +Vsr100
((擦除动作))
在第1多层膜141的擦除动作中，通过字线WLi向栅电极31施加栅电压VWi100＝-Vge100(例如，-6V)。向第1扩散区11上施加漏电压VBh100＝+Vde100(例如，5V)，第2扩散区12为源电压VBi100而成为开放状态。由此，由于在栅电极31和漏电极(第1扩散区11)之间产生高电场，在漏电极(第1扩散区11)的端部能带深深弯曲而产生带间隧道电流。该带间隧道电流以朝向保持在接地电平的电位的背栅15流动的方式流过P阱区16，并产生热空穴。产生的热空穴，如单点划线所示，与被栅电压VWi1＝-Vge1引出的场合(参照图3)相比，被栅电压VWi100＝-Vge100有力地引出而以比中和量多的量向第1多层膜141的电荷蓄积层143注入。在此，中和量是抵消蓄积的电子的量。由此，被注入的热空穴与在电荷蓄积层143中蓄积的电子相抵消后有残留，在电荷蓄积层143中蓄积的电荷成为正电荷，在第1多层膜141的电荷蓄积层143中写入的信息“1”被擦除。
在第2多层膜145的擦除动作中，通过字线WLi向栅电极31施加栅电压VWi100＝-Vge100(例如，-6V)。第1扩散区11为源电压VBh100而成为开放状态，向第2扩散区12上施加漏电压VBi100＝+Vde100(例如，5V)。由此，由于在栅电极31和漏电极(第2扩散区12)之间产生高电场，在漏电极(第2扩散区12)的端部能带深深弯曲而产生带间隧道电流。该带间隧道电流以朝向保持在接地电平的电位的背栅15流动的方式流过P阱区16，并产生热空穴。产生的热空穴，如双点划线所示，与被栅电压VWi1＝-Vge1引出的场合(参照图3)相比，被栅电压VWi100＝-Vge100有力地引出而以比中和量多的量向第2多层膜145的电荷蓄积层147注入。在此，中和量是抵消蓄积的电子的量。由此，被注入的热空穴与在电荷蓄积层147中蓄积的电子相抵消后有残留，在电荷蓄积层147中蓄积的电荷成为正电荷，在第2多层膜145的电荷蓄积层147中写入的信息“1”被擦除。
在此，展示了从向第1多层膜141和第2多层膜145进行写入的状态(即电子被蓄积的状态)进行擦除动作的例子，但也可以从不进行写入的状态(即电子未被蓄积的状态)进行该擦除动作。即使在该场合，也是通过进行擦除动作，在第1多层膜141和第2多层膜145中残留热空穴，蓄积的电荷成为正电荷。
((写入动作))
在第1多层膜141的写入动作中，通过字线WLi向栅电极31施加栅电压VWi100＝+Vgw100(例如，8V)。向第1扩散区11上施加漏电压VBh100＝+Vdw100(例如，5.5V)，向第2扩散区12上施加源电压VBi100＝0。由此，从源电极(第2扩散区12)流向漏电极(第1扩散区11)的电子在漏电极附近的电阻变化区(第3扩散区113)被加速而产生热电子。产生的热电子被栅电压VWi100＝+Vgw100引出而注入第1多层膜141的电荷蓄积层143。在此，由于在第1多层膜141的电荷蓄积层143中蓄积正电荷(空穴)，所以与第1多层膜41的电荷蓄积层43(参照图3)相比，热电子容易注入。由此，向第1多层膜141的电荷蓄积层143有效写入信息“1”。另一方面，在第1多层膜141的写入动作时，如果栅电压VWi100＝0，热电子就不会向第1多层膜141的电荷蓄积层143注入。由此，在第1多层膜141的电荷蓄积层143中不写入信息“1”(写入信息“0”)。
在第2多层膜145的写入动作中，通过字线WLi向栅电极31施加栅电压VWi100＝+Vgw100(例如，8V)。向第1扩散区11上施加源电压VBh100＝0，向第2扩散区12上施加漏电压VBi100＝+Vdw100(例如，5.5V)。由此，从源电极(第1扩散区11)流向漏电极(第2扩散区12)的电子在漏电极附近的电阻变化区(第4扩散区114)被加速而产生热电子。产生的热电子被栅电压VWi100＝+Vgw100引出而注入第2多层膜145的电荷蓄积层147。在此，由于在第2多层膜145的电荷蓄积层147中蓄积正电荷(空穴)，所以与第2多层膜45的电荷蓄积层47(参照图3)相比，热电子容易注入。由此，向第2多层膜145的电荷蓄积层147有效写入信息。另一方面，在第2多层膜145的写入动作时，如果栅电压VWi100＝0，热电子就不会向第2多层膜145的电荷蓄积层147注入。由此，在第2多层膜145的电荷蓄积层147中不写入信息“1”(写入信息“0”)。
((擦除动作与写入动作的关系))
在第1多层膜141的擦除动作中，在第1多层膜141中以正电荷(热空穴)为主体进行蓄积。而在第1多层膜141的写入动作中，在擦除动作后即在第1多层膜141中以正电荷为主体进行蓄积后，向第1多层膜141注入负电荷(热电子)进行写入。
即，在向第1多层膜141的电荷蓄积层143写入有信息“1”时，由于电荷蓄积层143的负电荷(电子)使得在第3扩散区113中电流(电子)难以流动，第3扩散区113的电阻值提高。由此，如图15所示，在读出电流Ids在写入时间T1(例如，10μs)时成为I101(例如，5μA)。另一方面，在第1多层膜141的电荷蓄积层143中没有写入信息“1”(写入有信息“0”)时，与不向第1多层膜41的电荷蓄积层43写入信息“1”(写入有信息“0”)的场合(参照图4)相比，由于电荷蓄积层143的正电荷(空穴)，使得第3扩散区113中电流更加容易流动，第3扩散区113的电阻值更加降低。由此，如图15所示，读出电流Ids成为I100(例如，35μA，＞I0＝30μA，参照图4)。
因此，在不向第1多层膜141进行写入时(写入有信息“0”时)的读出电流Ids＝I100(例如，35μA)和向第1多层膜141进行写入时的读出电流Ids＝I101(例如，5μA)的差ΔIds100(例如，30μA)，比差ΔIds1(例如，10μA，参照图4)大。由此，基于读出电流Ids判断信息“1”和“0”变得容易，判断信息“1”和“0”的时间也可以缩短。
另外，在第2多层膜145的擦除动作中，在第2多层膜145中以正电荷(热空穴)为主体进行蓄积。而在第2多层膜145的写入动作中，在擦除动作后即在第2多层膜145中以正电荷为主体进行蓄积后，向第2多层膜145注入负电荷(热电子)进行写入。
即，在向第2多层膜145的电荷蓄积层147写入有信息“1”时，由于电荷蓄积层147的负电荷(电子)使得在第4扩散区114中电流(电子)难以流动，第4扩散区114的电阻值提高。由此，如图15所示，在读出电流Ids在写入时间TI(例如，10μs)时成为I101(例如，5μA)。另一方面，在第2多层膜145的电荷蓄积层147中没有写入信息“1”(写入有信息“0”)时，与不向第2多层膜45的电荷蓄积层47写入信息“1”(写入有信息“0”)的场合(参照图4)相比，由于电荷蓄积层147的正电荷(空穴)，使得第4扩散区114中电流更加容易流动，第4扩散区114的电阻值更加降低。由此，如图15所示，读出电流Ids成为I100(例如，35μA，＞I0＝30μA，参照图4)。
因此，在不向第2多层膜145进行写入时(写入有信息“0”时)的读出电流Ids＝I100(例如，35μA)和向第2多层膜145进行写入时的读出电流Ids＝I101(例如，5μA)的差ΔIds100(例如，30μA)，比差ΔIds1(例如，10μA，参照图4)大。由此，基于读出电流Ids判断信息“1”和“0”变得容易，判断信息“1”和“0”的时间也可以缩短。
(与半导体存储器件有关的特征)
(1)
在此，在第1多层膜141中，正电荷作为主体被蓄积。由此，不向第1多层膜141进行写入时的读出电流I100(例如，35μA)，比不向第1多层膜41进行写入时的读出电流I0(例如，30μA)大。而且，在第1多层膜141中，在正电荷作为主体被蓄积之后，负电荷作为主体被蓄积而进行写入。由此，向第1多层膜141进行写入时的读出电流I101(例如，5μA)，比向第1多层膜41进行写入时的读出电流I1(例如，20μA)小。
这样，不向第1多层膜141进行写入时的读出电流I100(例如，35μA)，比读出电流I0(例如，30μA，参照图4)大；向第1多层膜141进行写入时的读出电流I101(例如，5μA)，比读出电流I1(例如，20μA，参照图4)小。因此，不向第1多层膜141进行写入时的读出电流I100(例如，35μA)和向第1多层膜141进行写入时的读出电流I101(例如，5μA)的差ΔIds＝I100(例如，30μA)，比差ΔIds1(例如，10μA，参照图4)大。
另外，第2多层膜145的情况也与第1多层膜141相同。
(2)
在此，以比中和量多的量向第1多层膜141注入正电荷(空穴)进行擦除。由此，在擦除动作后，剩余的正电荷(空穴)作为主体蓄积在第1多层膜141中。然后，在第1多层膜141中蓄积负电荷(热电子)进行写入。
这时，由于第1多层膜141的电荷蓄积层143中蓄积了正电荷(空穴)，与第1多层膜41的电荷蓄积层43(参照图3)相比，热电子容易注入。由此，有效地向第1多层膜141的电荷蓄积层143写入信息“1”。
(3)
在此，第1多层膜141的电荷蓄积层143蓄积正电荷(空穴)或负电荷(电子)。第1绝缘层142把半导体衬底10和电荷蓄积层143相绝缘。第2绝缘层144把其上层的膜和电荷蓄积层143相绝缘。由此，在进行了擦除动作后，成为以正电荷(空穴)为主体蓄积在电荷蓄积层143上。另外，在进行了写入动作后，成为负电荷(电子)保持在电荷蓄积层143上。
(4)
在此，在第1多层膜141上主要是蓄积负电荷(电子)进行写入。在第2多层膜145上也是主要蓄积负电荷(电子)进行写入。由此，在第1多层膜141和第1多层膜145中每个单元写入二值信息。由此，降低每单位存储容量的制造成本。
(5)
在此，在进行擦除时，第1电压施加部160向栅电极31施加负电压-Vge100(例如，-6V)作为栅电压VWi100。在进行擦除时，第2电压施加部150，使源电极(第2扩散区12)成为开放状态作为源电压VBi100、…，向漏电极(第1扩散区11)施加+Vde100(例如，5V)作为漏电压VBh100。由此，在漏电极(第1扩散区11)的端部产生带间隧道电流，流过P阱区16，所以在P阱区16中产生热空穴。与产生的热空穴被栅电压VWi1＝-Vge1引出的场合(参照图3)相比，更强地被栅电压VWi100＝-Vge100引出，向第1多层膜141移动。因此，向第1多层膜141注入正电荷(热空穴)更容易。
(实施方式1的变形例)
(A)第2电压施加部150，在进行擦除时，也可以不是使源电极(第2扩散区12)成为开放状态作为源电压VBi100、…，而是向源电极(第2扩散区12)施加零电压。
(B)第1多层膜141，也可以不是以保持负电荷(电子)的状态作为写入了信息“1”的状态，而是以保持负电荷(电子)的状态作为写入了信息“0”的状态。同样地，第2多层膜145，也可以不是以保持负电荷(电子)的状态作为写入了信息“1”的状态，而是以保持负电荷(电子)的状态作为写入了信息“0”的状态。
(C)第3扩散区113只要杂质浓度比第1扩散区11低即可，也可以不是n型而是p型。同样地，第4扩散区114只要杂质浓度比第2扩散区12低即可，也可以不是n型而是p型。
另外，各存储单元1n、…也可以不是图13和图14所示的NMOS结构，而是PMOS结构。即，也可以是背栅15和P阱区16是n型，且第1扩散区11、第2扩散区12、第3扩散区113和第4扩散区114是p型。
(D)在第1多层膜141的擦除动作中，热空穴以比中和量多的量注入电荷蓄积层143，可以是一次动作，还可以是多次动作。例如，也可以在以中和量向电荷蓄积层143注入热空穴后，向电荷蓄积层143继续注入热空穴。
<根据本发明的实施方式2的半导体存储器件的结构和动作>
图16和图17展示了根据本发明的实施方式2的半导体存储器件的剖面图。下面，以与作为本发明的前提的半导体存储器件1不同的部分为中心进行说明，对与作为本发明的前提的半导体存储器件1相同的构成要素采用相同的附图标记，并省略说明。
(半导体存储器件的概略结构)
半导体存储器件200主要包括：多个存储单元200n、…；第1电压施加部260以及第2电压施加部250。
如后所述，各存储单元200n、…的第1多层膜241和第2多层膜245的功能与作为本发明的前提的半导体存储器件1的存储单元1n、…不同。
第1电压施加部260通过字线WLi、WLj、…与各存储单元200n、…的栅电极31连接。由此，第1电压施加部260可以向各存储单元200n、…的栅电极31施加栅电压VWi200、VWj200、…。
第2电压施加部250通过位线BLh、BLi、BLj、BLk、…与各存储单元200n、…的第1扩散区11和第2扩散区12连接。由此，第2电压施加部250可以向各存储单元200n、…的第1扩散区11和第2扩散区12中的一个施加源电压VBh200、…，向另一个施加漏电压VBi200、…。
(半导体存储器件的概略动作)
各存储单元200n、…通过字线WLi、…接收来自第1电压施加部260的栅电压VWi200、…的供给。在供给到栅电极31的栅电压VWi200、…为H电平时，存储单元200n、…成为沟道形成区17是ON状态、可以在第1扩散区11和第2扩散区12之间流动电流的状态。而在供给到栅电极31的栅电压VWi200、…为L电平时，存储单元200n、…成为沟道形成区17是OFF状态、难以在第1扩散区11和第2扩散区12之间流动电流的状态。
另一方面，各存储单元200n、…通过位线BLh、BLi、BLj、…接收来自第2电压施加部250的源电压VBh200、…和漏电压VBi200、…的供给。
考虑通过位线BLh、…向存储单元200n、…的第1扩散区11施加源电压VBh200、…，通过位线BLi、…向存储单元200n的第2扩散区12施加漏电压VBi200、…的场合。如果源电压VBh200、…比漏电压VBi200、…大，则在栅电压VWi200、…为H电平的沟道形成区17成为ON状态的存储单元200n、…中，从第1扩散区11向第2扩散区12流动漏电流Ids。而如果源电压VBh200、…比漏电压VBi200、…小，则在栅电VWi200、…为H电平的沟道形成区17成为ON状态的存储单元200n、…中，从第2扩散区12向第1扩散区11流动漏电流Ids。这样，利用第1电压施加部260和第2电压施加部250通过字线WLi、…和位线BLi、…选择的存储单元200n、…进行擦除、写入、读出等的动作。
另外，通过位线BLh、…向存储单元200n、…的第1扩散区11施加漏电压VBh200、…，通过位线BLi、…向存储单元200n、…的第2扩散区12施加源电压VBi200、…的场合也是同样的。
(存储单元的详细结构)
存储单元200n具有第1多层膜241以取代第1多层膜41，具有第2多层膜245以取代第2多层膜45。
第1扩散区11可以接受源电压VBh200或漏电压VBh200的供给。栅电极31可以接受栅电压VWi200的供给。
在第1扩散区11和栅绝缘膜32之间，第1多层膜241形成在半导体衬底10上。第1多层膜241主要包括第1绝缘层242、电荷蓄积层243和第2绝缘层244。第1绝缘层242把半导体衬底10和电荷蓄积层243相绝缘。电荷蓄积层243蓄积空穴和电子等的电荷。第2绝缘层244把其上层的膜和电荷蓄积层243相绝缘。即，通过把电荷蓄积层243夹在第1绝缘层242和第2绝缘层244之间，可以稳定地保持空穴和电子等的电荷。第1绝缘层242和第2绝缘层244是以硅氧化物为主要成分的膜，电荷蓄积层243是以硅氮化物为主要成分的膜。
第2扩散区12可以接受源电压VBi200或漏电压VBi200的供给。
在第2扩散区12和栅绝缘膜32之间，第2多层膜245形成在半导体衬底10上。第2多层膜245主要包括第1绝缘层246、电荷蓄积层247和第2绝缘层248。第1绝缘层246把半导体衬底10和电荷蓄积层247相绝缘。电荷蓄积层247蓄积空穴和电子等的电荷。第2绝缘层248把其上层的膜和电荷蓄积层247相绝缘。即，通过把电荷蓄积层247夹在第1绝缘层246和第2绝缘层248之间，可以稳定地保持空穴和电子等的电荷。第1绝缘层246和第2绝缘层248是以硅氧化物为主要成分的膜，电荷蓄积层247是以硅氮化物为主要成分的膜。
其它点与作为本发明的前提的半导体存储器件1的存储单元1n、…相同。
其它的存储单元200o、…也与存储单元200n相同。
(存储单元的详细动作)
一边参照表3，一边说明存储单元200n的动作。其它的存储单元200o、…也与存储单元200n相同。
[表3]
  漏电压   栅电压   源电压
  擦除动作   +Vde200   +Vge200   0
  写入动作   +Vdw200   +Vgw200   0
  读出动作   0   +Vgr200   +Vsr200
((擦除动作))
在第1多层膜241的擦除动作中，通过字线WLi向栅电极31施加栅电压VWi200＝+Vge200(例如，1V)。在第1扩散区11上施加零电压作为源电压VBh200，在第2扩散区12上施加漏电压VBi200＝+Vde200(例如，5V)。由此，在沟道形成区17中的靠近栅电极31的部分17a中形成沟道。然后从源电极(第1扩散区11)向漏电极(第2扩散区12)流动的电子在沟道处产生热空穴。产生的热空穴，如单点划线所示，与被栅电压VWi1＝-Vge1引出的场合(参照图3)相比，被源电极和漏电极之间的电场更强地加速而以比中和量多的量向第1多层膜241的电荷蓄积层243注入。在此，中和量是抵消蓄积的电子的量。由此，被注入的热空穴与在电荷蓄积层243中蓄积的电子相抵消后有残留，在电荷蓄积层243中蓄积的电荷成为正电荷，在第1多层膜241的电荷蓄积层243中写入的信息“1”被擦除。
在第2多层膜245的擦除动作中，通过字线WLi向栅电极31施加栅电压VWi200＝+Vge200(例如，1V)。在第1扩散区11上施加漏电压VBh200＝+Vde200(例如，5V)，在第2扩散区12上施加源电压VBi200＝0。由此，在沟道形成区17中的靠近栅电极31的部分17a中形成沟道。然后从源电极(第2扩散区12)向漏电极(第1扩散区11)流动的电子在沟道处产生热空穴。产生的热空穴，如双点划线所示，与被栅电压VWi1＝-Vge1引出的场合(参照图3)相比，被源电极和漏电极之间的电场更强地加速而以比中和量多的量向第2多层膜245的电荷蓄积层247注入。在此，中和量是抵消蓄积的电子的量。由此，被注入的热空穴与在电荷蓄积层247中蓄积的电子相抵消后有残留，在电荷蓄积层247中蓄积的电荷成为正电荷，在第2多层膜245的电荷蓄积层247中写入的信息“1”被擦除。
在此，展示了从向第1多层膜241和第2多层膜245进行写入的状态(即电子被蓄积的状态)进行擦除动作的例子，但也可以从不进行写入的状态(即电子未被蓄积的状态)进行该擦除动作。即使在该场合，也是通过进行擦除动作，在第1多层膜241和第2多层膜245中残留热空穴，蓄积的电荷成为正电荷。
((写入动作))
在第1多层膜241的写入动作中，通过字线WLi向栅电极31施加栅电压VWi200＝+Vgw200(例如，8V)。向第1扩散区11上施加源电压VBh200＝0，向第2扩散区12上施加漏电压VBi200＝+Vdw200(例如，5.5V)。由此，从源电极(第1扩散区11)流向漏电极(第2扩散区12)的电子在漏电极附近的电阻变化区(第4扩散区214)被加速而产生热电子。产生的热电子被栅电压VWi200＝+Vgw200引出而注入第1多层膜241的电荷蓄积层243。在此，由于在第1多层膜241的电荷蓄积层243中蓄积正电荷(空穴)，所以与第1多层膜41的电荷蓄积层43(参照图3)相比，热电子容易注入。由此，向第1多层膜241的电荷蓄积层243有效写入信息。另一方面，在第1多层膜241的写入动作时，如果栅电压VWi200＝0，热电子就不会向第1多层膜241的电荷蓄积层243注入。由此，在第1多层膜241的电荷蓄积层243中不写入信息“1”(写入信息“0”)。
在第2多层膜245的写入动作中，通过字线WLi向栅电极31施加栅电压VWi200＝+Vgw200(例如，8V)。向第1扩散区11上施加漏电压VBh200＝+Vdw200(例如，5.5V)，向第2扩散区12上施加源电压VBi200＝0。由此，从源电极(第2扩散区12)流向漏电极(第1扩散区11)的电子在漏电极附近的电阻变化区(第3扩散区213)被加速而产生热电子。产生的热电子被栅电压VWi200＝+Vgw200引出而注入第2多层膜245的电荷蓄积层247。在此，由于在第2多层膜245的电荷蓄积层247中蓄积正电荷(空穴)，所以与第2多层膜45的电荷蓄积层47(参照图3)相比，热电子容易注入。由此，向第2多层膜245的电荷蓄积层247有效写入信息“1”。另一方面，在第2多层膜245的写入动作时，如果栅电压VWi200＝0，热电子就不会向第2多层膜245的电荷蓄积层247注入。由此，在第2多层膜245的电荷蓄积层247中不写入信息“1”(写入信息“0”)。
((擦除动作与写入动作的关系))
在第1多层膜241的擦除动作中，在第1多层膜241中以正电荷(热空穴)为主体进行蓄积。而在第1多层膜241的写入动作中，在擦除动作后即在第1多层膜241中以正电荷为主体进行蓄积后，向第1多层膜241注入负电荷(热电子)进行写入。
即，在向第1多层膜241的电荷蓄积层243写入有信息“1”时，由于电荷蓄积层243的负电荷(电子)使得在第3扩散区213中电流(电子)难以流动，第3扩散区213的电阻值提高。由此，如图15所示，在读出电流Ids在写入时间T1(例如，10μs)时成为I101(例如，5μA)。另一方面，在第1多层膜241的电荷蓄积层243中没有写入信息“1”(写入有信息“0”)时，与不向第1多层膜41的电荷蓄积层43写入信息“1”(写入有信息“0”)的场合(参照图4)相比，由于电荷蓄积层243的正电荷(空穴)，使得第3扩散区213中电流更加容易流动，第3扩散区213的电阻值更加降低。由此，如图15所示，读出电流Ids成为I100(例如，35μA，＞I0＝30μA，参照图4)。
因此，在不向第1多层膜241进行写入时(写入有信息“0”时)的读出电流Ids＝I100(例如，35μA)和向第1多层膜241进行写入时的读出电流Ids＝I101(例如，5μA)的差ΔIds100(例如，30μA)，比差ΔIds1(例如，10μA，参照图4)大。由此，基于读出电流Ids判断信息“1”和“0”变得容易，判断信息“1”和“0”的时间也可以缩短。
另外，在第2多层膜245的擦除动作中，在第2多层膜245中以正电荷(热空穴)为主体进行蓄积。而在第2多层膜245的写入动作中，在擦除动作后即在第2多层膜245中以正电荷为主体进行蓄积后，向第2多层膜245注入负电荷(热电子)进行写入。
即，在向第2多层膜245的电荷蓄积层247写入有信息“1”时，由于电荷蓄积层247的负电荷(电子)使得在第4扩散区214中电流(电子)难以流动，第4扩散区214的电阻值提高。由此，如图15所示，在读出电流Ids在写入时间T1(例如，10μs)时成为I101(例如，5μA)。另一方面，在第2多层膜245的电荷蓄积层247中没有写入信息“1”(写入有信息“0”)时，与不向第2多层膜45的电荷蓄积层47写入信息“1”(写入有信息“0”)的场合(参照图4)相比，由于电荷蓄积层245的正电荷(空穴)，使得第4扩散区214中电流更加容易流动，第4扩散区214的电阻值更加降低。由此，如图15所示，读出电流Ids成为I200(例如，35μA，＞I0＝30μA，参照图4)。
因此，在不向第2多层膜245进行写入时(写入有信息“0”时)的读出电流Ids＝I100(例如，35μA)和向第2多层膜245进行写入时的读出电流Ids＝I101(例如，5μA)的差ΔIds100(例如，30μA)，比差ΔIds1(例如，10μA，参照图4)大。由此，基于读出电流Ids判断信息“1”和“0”变得容易，判断信息“1”和“0”的时间也可以缩短。
(与半导体存储器件有关的特征)
(1)
在此，在第1多层膜241中，正电荷作为主体被蓄积。由此，不向第1多层膜241进行写入时的读出电流I100(例如，35μA)，比不向第1多层膜41进行写入时的读出电流I0(例如，30μA)大。而且，在第1多层膜241中，在正电荷作为主体被蓄积之后，负电荷作为主体被蓄积而进行写入。由此，向第1多层膜241进行写入时的读出电流I101(例如，5μA)，比向第1多层膜41进行写入时的读出电流I1(例如，20μA)小。
这样，不向第1多层膜241进行写入时的读出电流I100(例如，35μA)，比读出电流I0(例如，30μA，参照图4)大；向第1多层膜241进行写入时的读出电流I101(例如，5μA)，比读出电流I1(例如，20μA，参照图4)小。因此，不向第1多层膜241进行写入时的读出电流I100(例如，35μA)和向第1多层膜241进行写入时的读出电流I101(例如，5μA)的差ΔIds100(例如，30μA)，比差ΔIds1(例如，10μA，参照图4)大。
另外，第2多层膜245的情况也与第1多层膜241相同。
(2)
在此，以比中和量多的量向第1多层膜241注入正电荷(空穴)进行擦除。由此，在擦除动作后，剩余的正电荷(空穴)作为主体蓄积在第1多层膜241中。然后，在第1多层膜241中蓄积负电荷(热电子)进行写入。
这时，由于第1多层膜241的电荷蓄积层243中蓄积了正电荷(空穴)，与第1多层膜41的电荷蓄积层43(参照图3)相比，热电子容易注入。由此，有效地向第1多层膜241的电荷蓄积层243写入信息“1”。
(3)
在此，第1多层膜241的电荷蓄积层243蓄积正电荷(空穴)或负电荷(电子)。第1绝缘层242把半导体衬底10和电荷蓄积层243相绝缘。第2绝缘层244把其上层的膜和电荷蓄积层243相绝缘。由此，在进行了擦除动作后，成为以正电荷(空穴)为主体蓄积在电荷蓄积层243上。另外，在进行了写入动作后，成为负电荷(电子)保持在电荷蓄积层243上。
(4)
在此，在第1多层膜241上主要是蓄积负电荷(电子)进行写入。在第2多层膜245上也是主要蓄积负电荷(电子)进行写入。由此，在第1多层膜241和第1多层膜245中每个单元分别写入二值信息。由此，降低每单位存储容量的制造成本。
(5)
在此，在第1多层膜241的擦除动作中，第1电压施加部260向栅电极31施加正电压+Vge200(例如，1V)作为栅电压VWi200。在第1多层膜241的擦除动作中，第2电压施加部250，向源电极(第1扩散区11)施加零电压作为源电压VBi200、…，向漏电极(第2扩散区12)施加+Vde200(例如，5V)作为漏电压VBh200。由此，在沟道形成区17中的靠近栅电极31的部分17a中形成沟道。然后从源电极(第1扩散区11)向漏电极(第2扩散区12)流动的电子在沟道处产生热空穴。产生的热空穴，与被栅电压VWi1＝-Vge1引出的场合(参照图3)相比，被源电极和漏电极之间的电场更强地加速而向第1多层膜241移动。因此，向第1多层膜241注入正电荷(热空穴)更容易。
<根据本发明的实施方式3的半导体存储器件的结构和动作>
图18和图19展示了根据本发明的实施方式3的半导体存储器件的剖面图。下面，以与作为本发明的前提的半导体存储器件1不同的部分为中心进行说明，对与作为本发明的前提的半导体存储器件1相同的构成要素采用相同的附图标记，并省略说明。
(半导体存储器件的概略结构)
半导体存储器件300主要包括：多个存储单元300n、…；第1电压施加部360以及第2电压施加部350。
如后所述，各存储单元300n、…的第1多层膜341和第2多层膜345的功能与作为本发明的前提的半导体存储器件1的存储单元1n、…不同。
第1电压施加部360通过字线WLi、WLj、…与各存储单元300n、…的栅电极31连接。由此，第1电压施加部360可以向各存储单元300n、…的栅电极31施加栅电压VWi300、VWj300、…。
第2电压施加部350通过位线BLh、BLi、BLj、BLk、…与各存储单元300n、…的第1扩散区11和第2扩散区12连接。由此，第2电压施加部350可以向各存储单元300n、…的第1扩散区11和第2扩散区12中的一个施加源电压VBh300、…，向另一个施加漏电压VBi300、…。
(半导体存储器件的概略动作)
各存储单元300n、…通过字线WLi、…接收来自第1电压施加部360的栅电压VWi300、…的供给。在供给到栅电极31的栅电压VWi300、…为H电平时，存储单元300n、…成为沟道形成区17是ON状态、可以在第1扩散区11和第2扩散区12之间流动电流的状态。而在供给到栅电极31的栅电压VWi300、…为L电平时，存储单元300n、…成为沟道形成区17是OFF状态、难以在第1扩散区11和第2扩散区12之间流动电流的状态。
另一方面，各存储单元300n、…通过位线BLh、BLi、BLj、…接收来自第2电压施加部350的源电压VBh300、…和漏电压VBi300、…的供给。
考虑通过位线BLh、…向存储单元300n、…的第1扩散区11施加源电压VBh300、…，通过位线BLi、…向存储单元300n、…的第2扩散区12施加漏电压VBi300、…的场合。如果源电压VBh300、…比漏电压VBi300、…大，则在栅电压VWi300、…为H电平的沟道形成区17成为ON状态的存储单元300n、…中，从第1扩散区11向第2扩散区12流动漏电流Ids。而如果源电压VBh300、…比漏电压VBi300、…小，则在栅电压VWi300、…为H电平的沟道形成区17成为ON状态的存储单元300n、…中，从第2扩散区12向第1扩散区11流动漏电流Ids。这样，利用第1电压施加部360和第2电压施加部350通过字线WLi、…和位线BLi、…选择的存储单元300n、…进行擦除、写入、读出等的动作。
另外，通过位线BLh、…向存储单元300n、…的第1扩散区11施加漏电压VBh300、…，通过位线BLi、…向存储单元300n、…的第2扩散区12施加源电压VBi300、…的场合也是同样的。
(存储单元的详细结构)
存储单元300n具有第1多层膜341以取代第1多层膜41，具有第2多层膜345以取代第2多层膜45。
第1扩散区11可以接受源电压VBh300或漏电压VBh300的供给。栅电极31可以接受栅电压VWi300的供给。
在第1扩散区11和栅绝缘膜32之间，第1多层膜341形成在半导体衬底10上。第1多层膜341主要包括第1绝缘层342、电荷蓄积层343和第2绝缘层344。第1绝缘层342把半导体衬底10和电荷蓄积层343相绝缘。电荷蓄积层343蓄积空穴和电子等的电荷。第2绝缘层344把其上层的膜和电荷蓄积层343相绝缘。即，通过把电荷蓄积层343夹在第1绝缘层342和第2绝缘层344之间，可以稳定地保持空穴和电子等的电荷。第1绝缘层342和第2绝缘层344是以硅氧化物为主要成分的膜，电荷蓄积层343是以硅氮化物为主要成分的膜。
第2扩散区12可以接受源电压VBi300或漏电压VBi300的供给。
在第2扩散区12和栅绝缘膜32之间，第2多层膜345形成在半导体衬底10上。第2多层膜345主要包括第1绝缘层346、电荷蓄积层347和第2绝缘层348。第1绝缘层346把半导体衬底10和电荷蓄积层347相绝缘。电荷蓄积层347蓄积空穴和电子等的电荷。第2绝缘层348把其上层的膜和电荷蓄积层347相绝缘。即，通过把电荷蓄积层347夹在第1绝缘层346和第2绝缘层348之间，可以稳定地保持空穴和电子等的电荷。第1绝缘层346和第2绝缘层348是以硅氧化物为主要成分的膜，电荷蓄积层347是以硅氮化物为主要成分的膜。
其它点与作为本发明的前提的半导体存储器件1的存储单元1n、…相同。
其它的存储单元3000、…也与存储单元300n相同。
(存储单元的详细动作)
一边参照表4，一边说明存储单元300n的动作。其它的存储单元3000、…也与存储单元300n相同。
[表4]
  漏电压   栅电压   源电压
  擦除动作   +Vde300   0   -Vse300
  写入动作   +Vdw300   +Vgw300   0
  读出动作   0   +Vgr300   +Vsr300
((擦除动作))
在第1多层膜341的擦除动作中，通过字线WLi向栅电极31施加栅电压VWi300＝0。在第1扩散区11上施加漏电压VBh300＝+Vde300(例如，5V)，在第2扩散区12上施加源电压VBi300＝-Vse300。由此，从源电极(第2扩散区12)向P阱区16发射的电子一旦到达漏电极(第1扩散区11)的耗尽层则被电场加速而产生热空穴。产生的热空穴，如单点划线所示，与被栅电压VWi1＝Vge1引出的场合(参照图3)相比，被栅电极31和漏电极之间的电场更强地加速而以比中和量多的量向第1多层膜341的电荷蓄积层343注入。在此，中和量是抵消蓄积的电子的量。由此，被注入的热空穴与在电荷蓄积层343中蓄积的电子相抵消后有残留，在电荷蓄积层343中蓄积的电荷成为正电荷，在第1多层膜341的电荷蓄积层343中写入的信息“1”被擦除。
在第2多层膜345的擦除动作中，通过字线WLi向栅电极31施加栅电压VWi300＝0。在第1扩散区11上施加源电压VBh300＝-Vse300(例如，-1V)，在第2扩散区12上施加漏电压VBi300＝+Vde300(例如，5V)。由此，从源电极(第1扩散区11)向P阱区16发射的电子一旦到达漏电极(第2扩散区12)的耗尽层则被电场加速而产生热空穴。产生的热空穴，如双点划线所示，与被栅电压VWi1＝-Vge1引出的场合(参照图3)相比，被栅电极31和漏电极之间的电场更强地加速而以比中和量多的量向第2多层膜345的电荷蓄积层347注入。在此，中和量是抵消蓄积的电子的量。由此，被注入的热空穴与在电荷蓄积层347中蓄积的电子相抵消后有残留，在电荷蓄积层347中蓄积的电荷成为正电荷，在第2多层膜345的电荷蓄积层347中写入的信息“1”被擦除。
在此，展示了从向第1多层膜341和第2多层膜345进行写入的状态(即电子被蓄积的状态)进行擦除动作的例子，但也可以从不进行写入的状态(即电子未被蓄积的状态)进行该擦除动作。即使在该场合，也是通过进行擦除动作，在第1多层膜341和第2多层膜345中残留热空穴，蓄积的电荷成为正电荷。
((写入动作))
在第1多层膜341的写入动作中，通过字线WLi向栅电极31施加栅电压VWi300＝+Vgw300(例如，8V)。向第1扩散区11上施加漏电压VBh300＝+Vdw300(例如，5.5V)，向第2扩散区12上施加源电压VBi300＝0。由此，从源电极(第2扩散区12)流向漏电极(第1扩散区11)的电子在漏电极附近的电阻变化区(第3扩散区313)被加速而产生热电子。产生的热电子被栅电压VWi300＝+Vgw300引出而注入第1多层膜341的电荷蓄积层343。在此，由于在第1多层膜341的电荷蓄积层343中蓄积正电荷(空穴)，所以与第1多层膜41的电荷蓄积层43(参照图3)相比，热电子容易注入。由此，向第1多层膜341的电荷蓄积层343有效写入信息“1”。另一方面，在第1多层膜341的写入动作时，如果栅电压VWi300＝0，热电子就不会向第1多层膜341的电荷蓄积层343注入。由此，在第1多层膜341的电荷蓄积层343中不写入信息“1”(写入信息“0”)。
在第2多层膜345的写入动作中，通过字线WLi向栅电极31施加栅电压VWi300＝+Vgw300(例如，8V)。向第1扩散区11上施加源电压VBh300＝0，向第2扩散区12上施加漏电压VBi300＝+Vdw300(例如，5.5V)。由此，从源电极(第1扩散区11)流向漏电极(第2扩散区12)的电子在漏电极附近的电阻变化区(第4扩散区314)被加速而产生热电子。产生的热电子被栅电压VWi300＝+Vgw300引出而注入第2多层膜345的电荷蓄积层347。在此，由于在第2多层膜345的电荷蓄积层347中蓄积正电荷(空穴)，所以与第2多层膜45的电荷蓄积层47(参照图3)相比，热电子容易注入。由此，向第2多层膜345的电荷蓄积层347有效写入信息。另一方面，在第2多层膜345的写入动作时，如果栅电压VWi300＝0，热电子就不会向第2多层膜345的电荷蓄积层347注入。由此，在第2多层膜345的电荷蓄积层347中不写入信息“1”(写入信息“0”)。
((擦除动作与写入动作的关系))
在第1多层膜341的擦除动作中，在第1多层膜341中以正电荷(热空穴)为主体进行蓄积。而在第1多层膜341的写入动作中，在擦除动作后即在第1多层膜341中以正电荷为主体进行蓄积后，向第1多层膜341注入负电荷(热电子)进行写入。
即，在向第1多层膜341的电荷蓄积层343写入有信息“1”时，由于电荷蓄积层343的负电荷(电子)使得在第3扩散区313中电流(电子)难以流动，第3扩散区313的电阻值提高。由此，如图15所示，在读出电流Ids在写入时间T1(例如，10μs)时成为I101(例如，5μA)。另一方面，在第1多层膜341的电荷蓄积层343中没有写入信息“1”(写入有信息“0”)时，与不向第1多层膜41的电荷蓄积层43写入信息“1”(写入有信息“0”)的场合(参照图4)相比，由于电荷蓄积层343的正电荷(空穴)，使得第3扩散区313中电流更加容易流动，第3扩散区313的电阻值更加降低。由此，如图15所示，读出电流Ids成为I100(例如，35μA，＞I0＝30μA，参照图4)。
因此，在不向第1多层膜341进行写入时(写入有信息“0”时)的读出电流Ids＝I100(例如，35μA)和向第1多层膜341进行写入时的读出电流Ids＝I101(例如，5μA)的差ΔIds100(例如，30μA)，比差ΔIds1(例如，10μA，参照图4)大。由此，基于读出电流Ids判断信息“1”和“0”变得容易，判断信息“1”和“0”的时间也可以缩短。
另外，在第2多层膜345的擦除动作中，在第2多层膜345中以正电荷(热空穴)为主体进行蓄积。而在第2多层膜345的写入动作中，在擦除动作后即在第2多层膜345中以正电荷为主体进行蓄积后，向第2多层膜345注入负电荷(热电子)进行写入。
即，在向第2多层膜345的电荷蓄积层347写入有信息“1”时，由于电荷蓄积层347的负电荷(电子)使得在第4扩散区314中电流(电子)难以流动，第4扩散区314的电阻值提高。由此，如图15所示，在读出电流Ids在写入时间T1(例如，10μs)时成为I101(例如，5μA)。另一方面，在第2多层膜345的电荷蓄积层347中没有写入信息“1”(写入有信息“0”)时，与不向第2多层膜45的电荷蓄积层47中写入信息“1”(写入有信息“0”)的场合(参照图4)相比，由于电荷蓄积层347的正电荷(空穴)，使得第4扩散区314中电流更加容易流动，第4扩散区314的电阻值更加降低。由此，如图15所示，读出电流Ids成为I100(例如，35μA，＞I0＝30μA，参照图4)。
因此，在不向第2多层膜345进行写入时(写入有信息“0”时)的读出电流Ids＝I100(例如，35μA)和向第2多层膜345进行写入时的读出电流Ids＝I101(例如，5μA)的差ΔIds100(例如，30μA)，比差ΔIds1(例如，10μA，参照图4)大。由此，基于读出电流Ids判断信息“1”和“0”变得容易，判断信息“1”和“0”的时间也可以缩短。
(与半导体存储器件有关的特征)
(1)
在此，在第1多层膜341中，正电荷(空穴)作为主体被蓄积。由此，不向第1多层膜341进行写入时的读出电流I100(例如，35μA)，比不向第1多层膜41进行写入时的读出电流I0(例如，30μA)大。而且，在第1多层膜341中，在正电荷(空穴)作为主体被蓄积之后，负电荷(电子)作为主体被蓄积而进行写入。由此，向第1多层膜341进行写入时的读出电流I101(例如，5μA)，比向第1多层膜41进行写入时的读出电流I1(例如，20μA)小。
这样，不向第1多层膜341进行写入时的读出电流I100(例如，35μA)，比读出电流I0(例如，30μA，参照图4)大；向第1多层膜341进行写入时的读出电流I101(例如，5μA)，比读出电流I1(例如，20μA，参照图4)小。因此，不向第1多层膜341进行写入时的读出电流I100(例如，35μA)和向第1多层膜341进行写入时的读出电流I101(例如，5μA)的差ΔIds100(例如，30μA)，比差ΔIds1(例如，10μA，参照图4)大。
另外，第2多层膜345的情况也与第1多层膜341相同。
(2)
在此，以比中和量多的量向第1多层膜341注入正电荷(空穴)进行擦除。由此，在擦除动作后，剩余的正电荷(空穴)作为主体蓄积在第1多层膜341中。然后，在第1多层膜341中蓄积负电荷(热电子)进行写入。
这时，由于第1多层膜341的电荷蓄积层343中蓄积了正电荷(空穴)，与第1多层膜41的电荷蓄积层43(参照图3)相比，热电子容易注入。由此，有效地向第1多层膜341的电荷蓄积层343写入信息“1”。
(3)
在此，第1多层膜341的电荷蓄积层343蓄积正电荷(空穴)或负电荷(电子)。第1绝缘层342把半导体衬底10和电荷蓄积层343相绝缘。第2绝缘层344把其上层的膜和电荷蓄积层343相绝缘。由此，在进行了擦除动作后，成为以正电荷(空穴)为主体蓄积在电荷蓄积层343上。另外，在进行了写入动作后，成为负电荷(电子)保持在电荷蓄积层343上。
(4)
在此，在第1多层膜341上主要是蓄积负电荷(电子)进行写入。在第2多层膜345上也是主要蓄积负电荷(电子)进行写入。由此，在第1多层膜341和第1多层膜345中每个单元写入二值信息。由此，降低每单位存储容量的制造成本。
(5)
在此，在第1多层膜341的擦除动作中，第1电压施加部360向栅电极31施加零电压作为栅电压VWi300。在第1多层膜341的擦除动作中，第2电压施加部350，向源电极(第2扩散区12)施加-Vse300(例如，-1V)作为源电压VBi300、…，向漏电极(第1扩散区11)施加+Vde300(例如，5V)作为漏电压VBh300。由此，从源电极(第2扩散区12)向P阱区16发射的电子一旦到达漏电极(第1扩散区11)的耗尽层则被电场加速而产生热空穴。产生的热空穴，与被栅电压VWi1＝-Vge1引出的场合(参照图3)相比，被栅电极31和漏电极之间的电场更强地加速而向第1多层膜341移动。因此，向第1多层膜341注入正电荷(热空穴)更容易。
<根据本发明的实施方式4半导体存储器件的结构和动作>
图20和图21展示了根据本发明的实施方式4的半导体存储器件的剖面图。下面，以与作为本发明的前提的半导体存储器件1不同的部分为中心进行说明，对与作为本发明的前提的半导体存储器件1相同的构成要素采用相同的附图标记，并省略说明。
(半导体存储器件的概略结构)
半导体存储器件400主要包括：多个存储单元400n、…；第1电压施加部460以及第2电压施加部450。
如后所述，各存储单元400n…的第1多层膜441和第2多层膜445的功能与作为本发明的前提的半导体存储器件1的存储单元1n、…不同。
第1电压施加部460通过字线WLi、WLj、…与各存储单元400n、…的栅电极31连接。由此，第1电压施加部460可以向各存储单元400n、…的栅电极31施加栅电压VWi400、VWj400、…。在此，栅电压Vwi400、…是为了使沟道形成区17成为ON/OFF状态所需的充分的电压。
第2电压施加部450通过位线BLh、BLi、BLj、BLk、…与各存储单元400n、…的第1扩散区11和第2扩散区12连接。由此，第2电压施加部450可以向各存储单元400n、…的第1扩散区11和第2扩散区12中的一个施加源电压VBh400、…，向另一个施加漏电压VBi400、…。在此，源电压VBh400、…和漏电压VBi400、…是为了对各存储单元400n、…进行擦除、写入和读出等动作所需的充分的电压。
(半导体存储器件的概略动作)
各存储单元400n、…通过字线WLi接收来自第1电压施加部160的栅电压VWi400、…的供给。在供给到栅电极31的栅电压VWi400、…为H电平时，存储单元400n、…成为沟道形成区17是ON状态、可以在第1扩散区11和第2扩散区12之间流动电流的状态。而在供给到栅电极31的栅电压VWi400、…为L电平时，存储单元400n、…成为沟道形成区17是OFF状态、难以在第1扩散区11和第2扩散区12之间流动电流的状态。
另一方面，各存储单元400n、…通过位线BLh、BLi、BLj、…接收来自第2电压施加部450的源电压VBh400、…和漏电压VBi400、…的供给。
考虑通过位线BLh、…向存储单元400n、…的第1扩散区11施加源电压VBh400、…，通过位线BLi、…向存储单元400n的第2扩散区12施加漏电压VBi400、…的场合。如果源电压VBh400、…比漏电压VBi400、…大，则在栅电压VWi400、…为H电平的沟道形成区17成为ON状态的存储单元400n、…中，从第1扩散区11向第2扩散区12流动漏电流Ids。而如果源电压VBh400、…比漏电压VBi400、…小，则在栅电压VWi400、…为H电平的沟道形成区17成为ON状态的存储单元400n、…中，从第2扩散区12向第1扩散区11流动漏电流Ids。这样，利用第1电压施加部460和第2电压施加部450通过字线WLi、…和位线BLi、…选择的存储单元400n、…进行擦除、写入、读出等的动作。
另外，通过位线BLh、…向存储单元400n、…的第1扩散区11施加漏电压VBh400、…，通过位线BLi、…向存储单元400n、…的第2扩散区12施加源电压VBi400、…的场合也是同样的。
(存储单元的详细结构)
存储单元400n具有第1多层膜441以取代第1多层膜41，具有第2多层膜445以取代第2多层膜45。
第1扩散区11可以接受源电压VBh400、VBi400或漏电压VBi400、VBh400的供给。栅电极31可以接受栅电压VWi400的供给。
在第1扩散区11和栅绝缘膜32之间，第1多层膜441形成在半导体衬底10上。第1多层膜441主要包括第1绝缘层442、电荷蓄积层443和第2绝缘层444。第1绝缘层442把半导体衬底10和电荷蓄积层443相绝缘。电荷蓄积层443蓄积空穴和电子等的电荷。第2绝缘层444把其上层的膜和电荷蓄积层443相绝缘。即，通过把电荷蓄积层443夹在第1绝缘层442和第2绝缘层444之间，可以稳定地保持空穴和电子等的电荷。第1绝缘层442和第2绝缘层444是以硅氧化物为主要成分的膜，电荷蓄积层443是以硅氮化物为主要成分的膜。
第2扩散区12可以接受源电压VBh400、VBi400或漏电压VBi400、VBh400的供给。
在第2扩散区12和栅绝缘膜32之间，第2多层膜445形成在半导体衬底10上。第2多层膜445主要包括第1绝缘层446、电荷蓄积层447和第2绝缘层448。第1绝缘层446把半导体衬底10和电荷蓄积层447相绝缘。电荷蓄积层447蓄积空穴和电子等的电荷。第2绝缘层448把其上层的膜和电荷蓄积层447相绝缘。即，通过把电荷蓄积层447夹在第1绝缘层446和第2绝缘层448之间，可以稳定地保持空穴和电子等的电荷。第1绝缘层446和第2绝缘层448是以硅氧化物为主要成分的膜，电荷蓄积层447是以硅氮化物为主要成分的膜。
其它点与作为本发明的前提的半导体存储器件1的存储单元1n、…相同。
其它的存储单元400o、…也与存储单元400n相同。
(存储单元的详细动作)
一边参照表5，一边说明存储单元400n的动作。其它的存储单元400o、…也与存储单元400n相同。
[表5]
  漏电压   栅电压   源电压
  擦除动作   +Vde400   -Vge400   +Vse400
  写入动作   +Vdw400   +Vgw400   0
  读出动作   0   +Vgr400   +Vsr400
((擦除动作))
在第1多层膜441的擦除动作和第2多层膜445的擦除动作同时进行这一点上，与作为本发明的前提的存储单元1n的动作不同。
在第1多层膜441和第2多层膜445的擦除动作中，通过字线WLi向栅电极31施加栅电压VWi400＝-Vge400(例如，-6V)。向第1扩散区11上施加漏电压VBh400＝+Vde400(例如，5V)，向第2扩散区12上施加源电压VBi400＝+Vse400(例如，5V)。由此，由于在栅电极31和漏电极(第1扩散区11)之间产生高电场，在漏电极(第1扩散区11)的端部能带深深弯曲而产生带间隧道电流。另外，由于在栅电极31和源电极(第2扩散区12)之间也产生高电场，在源电极(第2扩散区12)的端部能带深深弯曲而产生带间隧道电流。这些带间隧道电流以朝向保持在接地电平的电位的背栅15流动的方式流过P阱区16，并产生热空穴。产生的热空穴，如单点划线所示，与被栅电压VWi1＝-Vge1引出的场合(参照图3)相比，被栅电压VWi400＝-Vge400有力地引出而以比中和量多的量向第1多层膜441的电荷蓄积层443和第2多层膜445的电荷蓄积层447注入。在此，中和量是抵消蓄积的电子的量。由此，被注入的热空穴与在电荷蓄积层443和电荷蓄积层447中蓄积的电子相抵消后有残留，在电荷蓄积层443和电荷蓄积层447中蓄积的电荷成为正电荷，在第1多层膜441的电荷蓄积层443中写入的信息“1”被擦除的同时，在第2多层膜445的电荷蓄积层447中写入的信息“1”被擦除。
在此，展示了从向第1多层膜441和第2多层膜445进行写入的状态(即电子被蓄积的状态)进行擦除动作的例子，但也可以从不进行写入的状态(即电子未被蓄积的状态)进行该擦除动作。即使在该场合，也是通过进行擦除动作，在第1多层膜441和第2多层膜445中残留热空穴，蓄积的电荷成为正电荷。
((写入动作))
在第1多层膜441的写入动作中，通过字线WLi向栅电极31施加栅电压VWi400＝+Vgw400(例如，8V)。向第1扩散区11上施加漏电压VBh400＝+Vdw400(例如，5.5V)，向第2扩散区12上施加源电压VBi400＝0。由此，从源电极(第2扩散区12)流向漏电极(第1扩散区11)的电子在漏电极附近的电阻变化区(第3扩散区413)被加速而产生热电子。产生的热电子被栅电压VWi400＝+Vgw400引出而注入第1多层膜441的电荷蓄积层443。在此，由于在第1多层膜441的电荷蓄积层443中蓄积正电荷(空穴)，所以与第1多层膜41的电荷蓄积层43(参照图3)相比，热电子容易注入。由此，向第1多层膜441的电荷蓄积层443有效写入信息“1”。另一方面，在第1多层膜441的写入动作时，如果栅电压VWi400＝0，热电子就不会向第1多层膜441的电荷蓄积层443注入。由此，在第1多层膜441的电荷蓄积层443中不写入信息“1”(写入信息“0”)。
在第2多层膜445的写入动作中，通过字线WLi向栅电极31施加栅电压VWi400＝+Vgw400(例如，8V)。向第1扩散区11上施加源电压VBh400＝0，向第2扩散区12上施加漏电压VBi400＝+Vdw400(例如，5.5V)。由此，从源电极(第1扩散区11)流向漏电极(第2扩散区12)的电子在漏电极附近的电阻变化区(第4扩散区414)被加速而产生热电子。产生的热电子被栅电压VWi400＝+Vgw400引出而注入第2多层膜445的电荷蓄积层447。在此，由于在第2多层膜445的电荷蓄积层447中蓄积正电荷(空穴)，所以与第2多层膜45的电荷蓄积层47(参照图3)相比，热电子容易注入。由此，向第2多层膜445的电荷蓄积层447有效写入信息。另一方面，在第2多层膜445的写入动作时，如果栅电压VWi400＝0，热电子就不会向第2多层膜445的电荷蓄积层447注入。由此，在第2多层膜445的电荷蓄积层447中不写入信息“1”(写入信息“0”)。
((擦除动作与写入动作的关系))
在第1多层膜441的擦除动作中，在第1多层膜441中以正电荷(热空穴)为主体进行蓄积。而在第1多层膜441的写入动作中，在擦除动作后即在第1多层膜441中以正电荷为主体进行蓄积后，向第1多层膜441注入负电荷(热电子)进行写入。
即，在向第1多层膜441的电荷蓄积层443写入有信息“1”时，由于电荷蓄积层443的负电荷(电子)使得在第3扩散区413中电流(电子)难以流动，第3扩散区413的电阻值提高。由此，如图15所示，在读出电流Ids在写入时间T1(例如，10μs)时成为I101(例如，5μA)。另一方面，在第1多层膜441的电荷蓄积层443中没有写入信息“1”(写入有信息“0”)时，与不向第1多层膜41的电荷蓄积层43写入信息“1”(写入有信息“0”)的场合(参照图4)相比，由于电荷蓄积层443的正电荷(空穴)，使得第3扩散区413中电流更加容易流动，第3扩散区413的电阻值更加降低。由此，如图15所示，读出电流Ids成为I100(例如，35μA，＞I0＝30μA，参照图4)。
因此，在不向第1多层膜441进行写入时(写入有信息“0”时)的读出电流Ids＝I100(例如，35μA)和向第1多层膜441进行写入时的读出电流Ids＝I101(例如，5μA)的差ΔIds100(例如，30μA)，比差ΔIds1(例如，10μA，参照图4)大。由此，基于读出电流Ids判断信息“1”和“0”变得容易，判断信息“1”和“0”的时间也可以缩短。
另外，在第2多层膜445的擦除动作中，在第2多层膜445中以正电荷(热空穴)为主体进行蓄积。而在第2多层膜445的写入动作中，在擦除动作后即在第2多层膜445中以正电荷为主体进行蓄积后，向第2多层膜445注入负电荷(热电子)进行写入。
即，在向第2多层膜445的电荷蓄积层447写入有信息“1”时，由于电荷蓄积层447的负电荷(电子)使得在第4扩散区414中电流(电子)难以流动，第4扩散区414的电阻值提高。由此，如图15所示，在读出电流Ids在写入时间T1(例如，10μs)时成为I101(例如，5μA)。另一方面，在第2多层膜445的电荷蓄积层447中没有写入信息“1”(写入有信息“0”)时，与不向第2多层膜45的电荷蓄积层47写入信息“1”(写入有信息“0”)的场合(参照图4)相比，由于电荷蓄积层447的正电荷(空穴)，使得第4扩散区414中电流更加容易流动，第4扩散区414的电阻值更加降低。由此，如图15所示，读出电流Ids成为I100(例如，35μA，＞I0＝30μA，参照图4)。
因此，在不向第2多层膜445进行写入时(写入有信息“0”时)的读出电流Ids＝I100(例如，35μA)和向第2多层膜445进行写入时的读出电流Ids＝I101(例如，5μA)的差ΔIds100(例如，30μA)，比差ΔIds1(例如，10μA，参照图4)大。由此，基于读出电流Ids判断信息“1”和“0”变得容易，判断信息“1”和“0”的时间也可以缩短。
(与半导体存储器件有关的特征)
(1)
在此，在第1多层膜441中，正电荷(空穴)作为主体被蓄积。由此，不向第1多层膜441进行写入时的读出电流I100(例如，35μA)，比不向第1多层膜41进行写入时的读出电流I0(例如，30μA)大。而且，在第1多层膜441中，在正电荷(空穴)作为主体被蓄积之后，负电荷(电子)作为主体被蓄积而进行写入。由此，向第1多层膜441进行写入时的读出电流I101(例如，5μA)，比向第1多层膜41进行写入时的读出电流I1(例如，20μA)小。
这样，不向第1多层膜441进行写入时的读出电流I100(例如，35μA)，比读出电流I0(例如，30μA，参照图4)大；向第1多层膜441进行写入时的读出电流I101(例如，5μA)，比读出电流I1(例如，20μA，参照图4)小。因此，不向第1多层膜441进行写入时的读出电流I100(例如，35μA)和向第1多层膜441进行写入时的读出电流I101(例如，5μA)的差ΔIds100(例如，30μA)，比差ΔIds1(例如，10μA，参照图4)大。
另外，第2多层膜445的情况也与第1多层膜441相同。
(2)
在此，以比中和量多的量向第1多层膜441注入正电荷(空穴)进行擦除。由此，在擦除动作后，剩余的正电荷(空穴)作为主体蓄积在第1多层膜441中。然后，在第1多层膜441中蓄积负电荷(热电子)进行写入。
这时，由于第1多层膜441的电荷蓄积层443中蓄积了正电荷(空穴)，与第1多层膜41的电荷蓄积层43(参照图3)相比，热电子容易注入。由此，有效地向第1多层膜441的电荷蓄积层443写入信息“1”。
(3)
在此，第1多层膜441的电荷蓄积层443蓄积正电荷(空穴)或负电荷(电子)。第1绝缘层442把半导体衬底10和电荷蓄积层443相绝缘。第2绝缘层444把其上层的膜和电荷蓄积层443相绝缘。由此，在进行了擦除动作后，成为以正电荷(空穴)为主体蓄积在电荷蓄积层443上。另外，在进行了写入动作后，成为负电荷(电子)保持在电荷蓄积层443上。
(4)
在此，在第1多层膜441上主要是蓄积负电荷(电子)进行写入。在第2多层膜445上也是主要蓄积负电荷(电子)进行写入。由此，在第1多层膜441和第1多层膜445中每个单元分别写入二值信息。由此，降低每单位存储容量的制造成本。
(5)
在此，在第1多层膜441的擦除动作中，第1电压施加部460向栅电极31施加零电压作为栅电压VWi400。在第1多层膜441的擦除动作中，第2电压施加部450，向源电极(第2扩散区12)施加-Vse400(例如，-1V)作为源电压VBi400、…，向漏电极(第1扩散区11)施加+Vde400(例如，5V)作为漏电压VBh400。由此，从源电极(第2扩散区12)向P阱区16发射的电子一旦到达漏电极(第1扩散区11)的耗尽层则被电场加速而产生热空穴。因此，向第1多层膜441注入正电荷(热空穴)更容易。
(实施方式4的变形例)
在实施方式4中，展示了在各存储单元400n、…中同时擦除两位信息的场合，但是也可以以具有多个存储单元400n、…的块为单位进行擦除。此时，由于对多位同时进行擦除后进行各存储单元400n、…的写入动作，所以半导体存储器件400的写入特性提高。

Claims (11)

1.一种半导体存储器件，包括：
在半导体衬底中形成的第1扩散区；
在从上述第1扩散区分离的位置处，在上述半导体衬底上形成的栅绝缘膜；
在上述栅绝缘膜上形成的栅电极；
在上述第1扩散区和上述栅绝缘膜之间，在上述半导体衬底上形成的第1多层膜；以及
在上述半导体衬底中在上述第1多层膜的附近形成的、杂质浓度比上述第1扩散区低的第3扩散区，且
在上述第1多层膜中，第1电荷作为主体被蓄积后，与第1电荷极性相反的第2电荷作为主体被蓄积而进行写入。
2.如权利要求1所述的半导体存储器件，其特征在于：
上述半导体衬底是P型；
上述第1扩散区是N型；
上述第3扩散区是N型和P型中的任一种；
上述第1电荷是负电荷；
上述第2电荷是正电荷。
3.如权利要求1或2所述的半导体存储器件，其特征在于：
上述第1多层膜具有蓄积第1电荷的电荷蓄积层、以及把上述半导体衬底和上述电荷蓄积层相绝缘的绝缘层。
4.如权利要求1～3中任一项所述的半导体存储器件，其特征在于，还包括：
在上述半导体衬底中在相对于上述栅电极与上述第1扩散区相反的一侧形成的第2扩散区；
在上述第2扩散区和上述栅绝缘膜之间，在上述半导体衬底上形成的第2多层膜；以及
在上述半导体衬底中在上述第2多层膜附近形成的、杂质浓度比上述第2扩散区低的第4扩散区，且
在上述第2多层膜中，第1电荷作为主体被蓄积后，与第1电荷极性相反的第2电荷作为主体被蓄积而进行写入。
5.如权利要求4所述的半导体存储器件，其特征在于，还包括：
向上述栅电极施加栅电压的第1电压施加部；以及
向上述第1扩散区和上述第2扩散区中的一个施加源电压、向另一个施加漏电压的第2电压施加部。
6.如权利要求5所述的半导体存储器件，其特征在于：
上述第1电压施加部，在进行擦除时，施加正电压作为上述栅电压；
上述第2电压施加部，在进行擦除时，施加零电压作为上述源电压，施加正电压作为上述漏电压。
7.如权利要求5所述的半导体存储器件，其特征在于：
上述第1电压施加部，在进行擦除时，施加零电压作为上述栅电压；
上述第2电压施加部，在进行擦除时，施加负电压作为上述源电压，施加正电压作为上述漏电压。
8.如权利要求5所述的半导体存储器件，其特征在于：
上述第1电压施加部，在进行擦除时，施加零电压和负电压中的任一个作为上述栅电压；
上述第2电压施加部，在进行擦除时，施加零电压作为上述源电压，施加正电压作为上述漏电压；或者，用开放状态作为上述源电压，施加正电压作为上述漏电压。
9.如权利要求5所述的半导体存储器件，其特征在于：
上述第1电压施加部，在进行擦除时，施加零电压和负电压中的任一个作为上述栅电压；
上述第2电压施加部，在进行擦除时，施加正电压作为上述源电压，施加正电压作为上述漏电压。
10.一种半导体存储器件的制造方法，包括：
准备半导体衬底的第1步骤；
在上述半导体衬底上形成第1绝缘膜的第2步骤；
在上述第1绝缘膜上形成第1导电性膜的第3步骤；
蚀刻上述第1导电性膜形成栅电极的第4步骤；
蚀刻上述第1绝缘膜形成栅绝缘膜的第5步骤；
以覆盖上述栅电极的侧面和上述半导体衬底的表面的方式形成第2绝缘膜的第6步骤；
在上述半导体衬底中，在上述栅电极附近形成第3扩散区和第4扩散区的第7步骤；
在上述第2绝缘膜上至少形成第3绝缘膜的第8步骤；
至少蚀刻上述第2绝缘膜和上述第3绝缘膜而形成第1多层膜和第2多层膜的第9步骤；以及
在上述半导体衬底中，在离上述栅绝缘膜比上述第3扩散区远的位置上形成第1扩散区，在离上述栅绝缘膜比上述第4扩散区远的位置上形成第2扩散区的第10步骤，且
在上述第1多层膜中，在第1电荷作为主体被蓄积了的状态下，与第1电荷极性相反的第2电荷作为主体被蓄积而进行写入。
11.一种半导体存储器件的信息改写方法，该半导体存储器件包括：
在半导体衬底中形成的第1扩散区；
在从上述第1扩散区分离的位置处，在上述半导体衬底上形成的栅绝缘膜；
在上述栅绝缘膜上形成的栅电极；
在上述第1扩散区和上述栅绝缘膜之间，在上述半导体衬底上形成的第1多层膜；以及
在上述半导体衬底中在上述第1多层膜的附近形成的、杂质浓度比上述第1扩散区低的第3扩散区，
该信息改写方法包括：
在上述第1多层膜中，第1电荷作为主体被蓄积的蓄积步骤；以及
在上述蓄积步骤后，在上述第1多层膜中，与上述第1电荷极性相反的第2电荷作为主体被蓄积而进行写入的写入步骤。
CNA2006100773753A 2005-08-26 2006-04-29 半导体存储器件及其制造方法和信息改写方法 Pending CN1921123A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2005246824A JP2007059847A (ja) 2005-08-26 2005-08-26 半導体記憶装置、半導体記憶装置の製造方法及び半導体記憶装置の情報書き換え方法
JP2005246824 2005-08-26

Publications (1)

Publication Number Publication Date
CN1921123A true CN1921123A (zh) 2007-02-28

Family

ID=37778780

Family Applications (1)

Application Number Title Priority Date Filing Date
CNA2006100773753A Pending CN1921123A (zh) 2005-08-26 2006-04-29 半导体存储器件及其制造方法和信息改写方法

Country Status (4)

Country Link
US (1) US20070045713A1 (zh)
JP (1) JP2007059847A (zh)
KR (1) KR20070024337A (zh)
CN (1) CN1921123A (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101276644B (zh) * 2007-03-30 2013-03-27 冲电气工业株式会社 半导体存储装置的制造方法、再生方法、及再出货方法

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4800746B2 (ja) * 2005-11-01 2011-10-26 Ｏｋｉセミコンダクタ株式会社 半導体記憶装置の製造方法
WO2018182700A1 (en) * 2017-03-31 2018-10-04 Intel Corporation Dielectric lining layers for semiconductor devices

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5408115A (en) * 1994-04-04 1995-04-18 Motorola Inc. Self-aligned, split-gate EEPROM device
US6255166B1 (en) * 1999-08-05 2001-07-03 Aalo Lsi Design & Device Technology, Inc. Nonvolatile memory cell, method of programming the same and nonvolatile memory array

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101276644B (zh) * 2007-03-30 2013-03-27 冲电气工业株式会社 半导体存储装置的制造方法、再生方法、及再出货方法

Also Published As

Publication number Publication date
JP2007059847A (ja) 2007-03-08
KR20070024337A (ko) 2007-03-02
US20070045713A1 (en) 2007-03-01

Similar Documents

Publication Publication Date Title
CN1230888C (zh) 半导体元件及其制造方法
CN1199281C (zh) 半导体装置
CN1135626C (zh) 半导体器件及其制造方法
CN1183601C (zh) 非易失性半导体存储器及其制造方法
CN1303697C (zh) 半导体装置和“绝缘体上的半导体”衬底
CN1052342C (zh) 半导体器件及其制造方法
CN1445838A (zh) 半导体器件及其制造方法
CN1728401A (zh) 半导体器件及其制造方法
CN1221220A (zh) 具备电容器的半导体装置及其制造方法
CN1589500A (zh) 半导体存储器件及其制造和操作方法及便携式电子装置
CN1828902A (zh) 半导体器件和用于制造该半导体器件的方法
CN1790743A (zh) 晶体管及其制造方法
CN1293645C (zh) 半导体器件
CN1073550A (zh) 半导体基体材料的制作方法
CN1508846A (zh) 半导体器件及其制作方法
CN101030585A (zh) 半导体存储器件以及其制造方法
CN1574366A (zh) 半导体存储器件、半导体器件及其制造方法
CN1153302C (zh) 薄膜晶体管
CN1613153A (zh) 半导体存储装置及其制造方法
CN1402356A (zh) 纵向结构的半导体器件
CN1306615C (zh) 半导体器件及其制造方法
CN1691355A (zh) 半导体器件
CN1256775C (zh) 半导体器件及其制造方法
CN1359156A (zh) Cmos半导体器件及其制造方法
CN1921123A (zh) 半导体存储器件及其制造方法和信息改写方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C02 Deemed withdrawal of patent application after publication (patent law 2001)
WD01 Invention patent application deemed withdrawn after publication