KR20070078809A - 복수개의 메모리 매트를 포함하는 반도체 기억 장치 - Google Patents

복수개의 메모리 매트를 포함하는 반도체 기억 장치 Download PDF

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KR20070078809A
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Abstract

반도체 기억 장치는, 각각이, 데이터를 기억하는 메모리 셀을 포함하는 복수개의 메모리 매트(M_L, M_R)와, 메모리 셀이 기억하는 데이터의 검출을 행하는 센스 래치부(SLU)와, 센스 래치부(SLU)가 검출한 판독 데이터를 외부에 출력하는 버퍼 회로(BF)를 구비하고, 센스 래치부(SLU) 및 버퍼 회로(BF)는, 복수개의 메모리 매트(M_L, M_R) 사이에서 공유되고, 복수개의 메모리 매트(M_L, M_R)에 끼워진 상태로 배치된다.
메모리 매트, 버퍼, 센스 래치

Description

복수개의 메모리 매트를 포함하는 반도체 기억 장치{SEMICONDUCTOR MEMORY DEVICE INCLUDING PLURALITY OF MEMORY MATS}
도 1은 본 발명의 제1 실시예에 따른 반도체 기억 장치의 구성을 개략적으로 나타내는 도면.
도 2는 본 발명의 제1 실시예에 따른 반도체 기억 장치에서의 센스 래치부 및 메모리 매트의 구성을 나타내는 도면.
도 3은 센스 래치 및 버퍼 회로 사이의 배선을 나타내는 도면.
도 4는 센스 래치 및 버퍼 회로 사이의 배선의 다른 예를 나타내는 도면.
도 5는 본 발명의 제1 실시예에 따른 반도체 기억 장치에서의 프리차지/디스차지 MOS 트랜지스터의 레이아웃을 나타내는 도면.
도 6은 본 발명의 제1 실시예에 따른 반도체 기억 장치에서의 프리차지/디스차지 MOS 트랜지스터의 레이아웃의 변형예를 나타내는 도면.
도 7은 본 발명의 제2 실시예에 따른 반도체 기억 장치의 구성을 개략적으로 나타내는 도면.
도 8은 본 발명의 제2 실시예에 따른 반도체 기억 장치에서의 센스 래치부 및 메모리 매트의 구성을 나타내는 도면.
<도면의 주요 부분에 대한 부호의 설명>
M0_L~M3_L, M0_R~M3_R, M_L, M_R : 메모리 매트
SLU0~SLU3, SLU : 센스 래치부
BF0~BF3, BF : 버퍼 회로(입출력 회로)
PS : 전압 발생 회로
CNTL0~CNTL3 : 제어 회로
MT1~MT6 : 트랜스퍼 MOS 트랜지스터(제2 트랜지스터)
MT51~MT56 : 트랜스퍼 MOS 트랜지스터(제3 트랜지스터)
MPC1~MPC6, MPC_L, MPC_R, MPC 프리차지/디스프리차지 MOS 트랜지스터(제1 트랜지스터)
SL1~SL3, SL : 센스 래치
MC1~MC12, MC : 메모리 셀
TR_L, FPC_L, PC_L, TR_R, FPC_R, PC_R : 전압 공급선
GBL_L<1>~GBL_L<3>, GBL_R<1>~GBL_R<3>, GBL_L, GBL_R, GBL : 글로벌 비트선(전류선)
A, B : 단자
WL<1>~WL<3> : 워드선
[특허 문헌 1] 일본 특개평06-103789호 공보
[특허 문헌 2] 일본 특개평08-235878호 공보
[특허 문헌 3] 일본 특개2004-318941호 공보
[특허 문헌 4] 일본 특개평08-147990호 공보
본 발명은, 반도체 기억 장치에 관한 것으로, 특히 복수개의 메모리 셀이 복수개의 메모리 매트로 분할하여 배치되는 반도체 기억 장치에 관한 것이다.
부유 게이트(FG)에 전자를 주입하거나 또는 전자를 빼냄으로써 정보를 기억시킬 수 있는 반도체 기억 장치, 예를 들면 플래시 메모리가 개발되어 있다. 플래시 메모리는 부유 게이트, 제어 게이트(CG), 소스, 드레인 및 웰(기판)을 갖는 메모리 셀을 포함한다. 메모리 셀은, 부유 게이트에 전자가 주입되면 임계 전압이 상승하고, 또한 부유 게이트로부터 전자를 빼내면 임계 전압이 저하한다. 일반적으로, 임계값 전압이 가장 낮은 분포를 메모리 셀의 소거 상태라고 하고, 또한 소거 상태보다 높은 임계값 전압의 분포를 메모리 셀의 기입 상태라고 한다. 예를 들면, 메모리 셀이 2비트의 데이터를 기억하는 경우에서, 전압이 가장 낮은 임계값 전압의 분포가 논리 레벨 "11"에 대응하고, 이 상태가 소거 상태라고 불린다. 그리고, 메모리 셀에 대하여 기입 동작을 행하여 임계값 전압을 소거 상태보다 높게 함으로써, 논리 레벨 "10", "01" 및 "00"에 대응하는 임계값 전압이 얻어져, 이 상태가 기입 상태라고 불린다. 또한, 반도체 기억 장치에서는, 예를 들면 메모리 셀에 접속되는 비트선 등의 전압 공급선에 전하를 충방전함으로써 메모리 셀에 대하여 데이터 기입 및 데이터 판독을 행한다.
여기서, 최근, 메모리 용량의 증가에 수반하여 메모리 셀이 배치되는 메모리 매트의 면적이 커지고, 메모리 셀에 접속되는 비트선 길이가 증대하고 있다. 비트선 길이가 증대하면 배선 용량이 증대하고, 비트선의 충방전에 장시간을 요하기 때문에, 메모리 셀에 대한 데이터 판독 시간 및 데이터 기입 시간이 증대한다.
이러한 문제점을 해결하기 위해서, 예를 들면, 특허 문헌 1에는 이하와 같은 반도체 기억 장치가 개시되어 있다. 즉, 메모리 어레이를 2분할하고, 각 메모리 어레이 사이에 센스 앰프를 배치한다. 이러한 구성에 의해, 비트선 길이가 증대하여 배선 용량이 증대하는 것을 방지할 수 있다.
그런데, 메모리 셀에 기억된 데이터를 검출하는 센스 앰프는, 통상, 판독 데이터의 외부에의 출력, 및 기입 데이터의 외부로부터의 입력을 행하는 입출력 회로에 접속된다. 여기에서, 센스 앰프 및 입출력 회로 사이의 배선이 긴 경우에는, 배선 용량이 크기 때문에 데이터 판독 시간이 증대한다. 특히, 메모리 셀이 복수 비트의 데이터를 기억하는 반도체 기억 장치에서는, 센스 앰프 및 입출력 회로 사이의 데이터 전송 횟수가 많아지므로, 데이터 판독 시간의 증대가 현저하게 된다.
그러나, 특허 문헌 1 및 특허 문헌 2~4에 기재된 반도체 기억 장치에서는, 센스 앰프 및 입출력 회로 사이의 데이터 전송에 기인하는 데이터 판독 시간의 증대에 대해서는 대책이 강구되어 있지 않다.
그러므로, 본 발명의 목적은, 데이터 판독 등, 반도체 기억 장치에 대한 액 세스 시간의 증대를 방지하는 것이 가능한 반도체 기억 장치를 제공하는 것이다.
본 발명의 임의의 국면에 따른 반도체 기억 장치는, 각각이, 데이터를 기억하는 메모리 셀을 포함하는 복수개의 메모리 매트와, 메모리 셀이 기억하는 데이터의 검출을 행하는 센스 앰프와, 센스 앰프가 검출한 판독 데이터를 외부에 출력하는 버퍼 회로를 구비하고, 센스 앰프 및 버퍼 회로는, 복수개의 메모리 매트 사이에서 공유되고, 복수개의 메모리 매트에 끼워진 상태로 배치된다.
또한 본 발명의 또다른 국면에 따른 반도체 기억 장치는, 각각이, 데이터를 기억하는 메모리 셀을 포함하는 제1 메모리 매트 및 제2 메모리 매트와, 메모리 매트마다 적어도 1개씩 배치되고, 메모리 셀의 한 쪽의 도통 전극에 접속되는 제1 전류선과, 각 메모리 매트 사이에서 공유되고, 메모리 셀에 대한 기입 데이터에 대응하는 전하를 제1 전류선에 저장하고, 또한 제1 전류선의 전압값 또는 전류값에 기초하여 메모리 셀이 기억하는 데이터를 검출하는 센스 래치와, 메모리 매트마다 적어도 1개씩 배치되는 제2 전류선과, 제1 전류선에 대응하여 배치되고, 제1 전류선과 제2 전류선과의 접속 및 비접속을 절환하는 복수개의 제1 트랜지스터와, 제1 전류선에 대응하여 배치되고, 제1 전류선과 센스 래치와의 접속 및 비접속을 절환하는 복수개의 제2 트랜지스터와, 메모리 매트마다 적어도 1개씩 배치되는 제3 전류선과, 제1 전류선에 대응하여 배치되고, 메모리 셀의 다른 쪽의 도통 전극과 제3 전류선과의 접속 및 비접속을 절환하는 복수개의 제3 트랜지스터를 구비한다.
본 발명의 상기 및 다른 목적, 특징 국면 및 이점은, 첨부의 도면과 관련하 여 이해되는 본 발명에 관한 다음의 상세한 설명으로부터 분명해질 것이다.
이하, 본 발명의 실시예에 대하여 도면을 이용하여 설명한다. 또한, 도면 중, 동일하거나 또는 상당 부분에는 동일 부호를 병기하고 그 설명은 반복하지 않는다.
<제1 실시예>
도 1은, 본 발명의 제1 실시예에 따른 반도체 기억 장치의 구성을 개략적으로 나타내는 도면이다.
도 1을 참조하면, 반도체 기억 장치는, 데이터를 기억하는 복수개의 메모리 셀과, 메모리 매트 M0_L~M3_L과, 메모리 매트 M0_R~M3_R과, 센스 래치부 SLU0~SLU3과, 버퍼 회로(입출력 회로) BF0~BF3과, 전압 발생 회로 PS와, 제어 회로 CNTL0~CNTL3을 구비한다.
메모리 매트 M0_L~M3_L 및 메모리 매트 M0_R~M3_R에는, 반도체 기억 장치에서의 복수개의 메모리 셀이 분할되어 배치된다.
메모리 매트 M0_L~M3_L은, 센스 래치부 SLU0~SLU3의 좌측에 배치된다. 메모리 매트 M0_R~M3_R은, 센스 래치부 SLU0~SLU3의 우측에 배치된다. 즉, 센스 래치부 SLU0~SLU3은, 메모리 매트에 끼워진 상태에서 배치된다.
버퍼 회로는, 예를 들면 SRAM(Static Random Access Memory)이며, 판독 데이터의 반도체 기억 장치 외부에의 출력, 및 기입 데이터의 반도체 기억 장치 외부로부터의 입력을 행한다.
센스 래치부 SLU0~SLU3은, 글로벌 비트선(전류선) GBL에 대응하여 배치되는 센스 래치 SL을 포함한다. 글로벌 비트선 GBL은, 메모리 매트에서의 메모리 셀에 접속된다. 센스 래치 SL은, 도시하지 않은 래치 회로 및 센스 앰프를 포함하고, 판독 데이터의 검출 및 기입 데이터 및 판독 데이터의 일시 보존을 행한다.
보다 상세하게는, 센스 래치 SL에서의 래치 회로는, 버퍼 회로 BF로부터 받은 기입 데이터를 일시 보존한다. 그리고, 센스 래치 SL은, 래치 회로에 일시 보존하고 있는 기입 데이터의 논리 레벨에 따른 전하를 글로벌 비트선 GBL에 저장한다.
또한, 센스 래치 SL에서의 센스 앰프는, 글로벌 비트선 GBL에서의 전압값을 검출함으로써 메모리 셀에 기억된 데이터의 검출을 행한다. 센스 래치 SL에서의 래치 회로는, 검출된 데이터를 일시 보존하고, 또한 일시 보존한 데이터를 버퍼 회로 BF에 출력한다. 이러한 구성에 의해, 각 센스 앰프가 검출한 판독 데이터를 버퍼 회로 BF가 외부에 일시적으로 출력할 수 없는 경우에도, 버퍼 회로 BF가 각 래치 회로로부터 판독 데이터를 순차적으로 취출하여 외부에 출력할 수 있다.
또한, 센스 래치 SL에서의 센스 앰프는, 글로벌 비트선 GBL에 흐르는 전류를 검출함으로써 메모리 셀에 기억된 데이터의 검출을 행하는 구성이어도 된다.
전압 발생 회로 PS는, 후술하는 각 전압 공급선을 통하여 각 메모리 매트 및 각 센스 래치부에 전압을 공급한다.
제어 회로 CNTL0~CNTL3은, 전압 발생 회로 PS를 제어하여, 각각 대응하는 메모리 매트 및 센스 래치부에 전압을 공급한다.
도 2는, 본 발명의 제1 실시예에 따른 반도체 기억 장치에서의 센스 래치부 및 메모리 매트의 구성을 나타내는 도면이다.
도 2를 참조하면, 센스 래치부 SLU는, 프리차지/디스차지 MOS(Metal Oxide Semiconductor) 트랜지스터(제1 트랜지스터) MPC1~MPC6과, 트랜스퍼 MOS 트랜지스터(제2 트랜지스터) MT1~MT6과, 센스 래치 SL1~SL3을 포함한다. 메모리 매트 M_L은, 메모리 셀 MC1~MC6과, 트랜스퍼 MOS 트랜지스터(제3 트랜지스터) MT51~MT53을 포함한다. 메모리 매트 M_R은, 메모리 셀 MC7~MC12와, 트랜스퍼 MOS 트랜지스터(제3 트랜지스터) MT54~MT56을 포함한다.
센스 래치 SL1~SL3의 좌측에 배치되는 각 트랜지스터의 접속 관계에 대하여 설명한다. 트랜스퍼 MOS 트랜지스터 MT1~MT3의 소스가 센스 래치 SL1~SL3에 접속되고, 게이트가 전압 공급선 TR_L에 접속되고, 드레인이 글로벌 비트선 GBL_L<1>~GBL_L<3>에 접속된다. 프리차지/디스차지 MOS 트랜지스터 MPC1~MPC3의 소스가 전압 공급선 FPC_L에 접속되고, 게이트가 전압 공급선 PC_L에 접속되고, 드레인이 글로벌 비트선 GBL_L<1>~GBL_L<3>에 접속된다.
다음으로, 센스 래치 SL1~SL3의 우측에 배치되는 각 트랜지스터의 접속 관계에 대하여 설명한다. 트랜스퍼 MOS 트랜지스터 MT4~MT6의 소스가 센스 래치 SL1~SL3에 접속되고, 게이트가 전압 공급선 TR_R에 접속되고, 드레인이 글로벌 비트선 GBL_R<1>~GBL_R<3>에 접속된다. 프리차지/디스차지 MOS 트랜지스터 MPC4~MPC6의 소스가 전압 공급선 FPC_R에 접속되고, 게이트가 전압 공급선 PC_R에 접속되고, 드레인이 글로벌 비트선 GBL_R<1>~GBL_R<3>에 접속된다.
다음으로, 메모리 매트 M_L에서의 접속 관계에 대하여 설명한다. 메모리 셀 MC1~MC3의 단자(도통 전극) A가 글로벌 비트선 GBL_L<1>~GBL_L<3>에 접속되고, 게이트가 워드선(전압 공급선) WL<1>에 접속되고, 단자(도통 전극) B가 트랜스퍼 MOS 트랜지스터 MT51~MT53의 드레인에 접속된다. 메모리 셀 MC4~MC6의 단자 A가 글로벌 비트선 GBL_L<1>~GBL_L<3>에 접속되고, 게이트가 워드선 WL<2>에 접속되고, 단자 B가 트랜스퍼 MOS 트랜지스터 MT51~MT53의 드레인에 접속된다. 트랜스퍼 MOS 트랜지스터 MT51~MT53의 게이트가 전압 공급선 ST에 접속되고, 소스가 전압 공급선 VWD에 접속된다. 메모리 매트 M_R에서의 접속 관계는 메모리 매트 M_L과 마찬가지이므로, 여기서는 상세한 설명을 반복하지 않는다.
도 3은, 센스 래치 및 버퍼 회로 사이의 배선을 나타내는 도면이다. 도 3을 참조하면, 센스 래치 SL 및 버퍼 회로 BF 사이의 배선 IO의 양측에 접지 전압 VSS의 실드 배선이 거의 평행하게 연장하고 있다. 다시 말하면, 배선 IO 및 접지 전압 VSS의 실드 배선이 교대로 연장하고 있다. 이러한 구성에 의해, 배선 사이의 간섭을 방지할 수 있다.
도 4는, 센스 래치 및 버퍼 회로 사이의 배선의 다른 예를 나타내는 도면이다. 도 4를 참조하면, 센스 래치 SL 및 버퍼 회로 BF 사이의 배선 IO를 트위스트 배선으로 함으로써, 배선 사이의 간섭을 방지할 수 있다.
또한, 센스 래치 SL 및 버퍼 회로 BF 사이의 배선은, 접지 전압의 실드 배선 및 트위스트 배선을 적당히 조합하는 것도 가능하다.
[데이터 판독 동작]
다음으로, 본 발명의 제1 실시예에 따른 반도체 기억 장치가 메모리 셀에 대 하여 데이터 판독 및 데이터 기입을 행할 때의 동작에 대하여 설명한다.
여기에서는, 메모리 매트 M_L의 워드선 WL<1>에 대응하는 메모리 셀 MC1~M C3에 데이터 판독 및 데이터 기입을 행하는 경우에 대하여 설명한다.
데이터 판독 시, 판독 데이터에 대응하는 전압이 워드선 WL<1>에 인가되고, 메모리 셀 MC4~MC6에서의 리크 전류를 억제하기 위한 저전압, 예를 들면 ―2V가 워드선 WL<2>에 인가된다. 또한, 예를 들면 3.5V의 전압이 전압 공급선 TR_L에 인가되고, 접지 전압이 전압 공급선 PC_L에 인가되고, 1.8V의 전압이 전압 공급선 FPC_L에 인가되고, 접지 전압이 전압 공급선 ST 및 전압 공급선 VWD에 인가된다. 이 때, 트랜스퍼 MOS 트랜지스터 MT1~MT3이 온 상태로 되고, 프리차지/디스차지 MOS 트랜지스터 MPC1~MPC3이 오프 상태로 되고, 메모리 셀 MC1~MC3 중 워드선 WL<1>에 인가된 전압보다 낮은 임계값 전압을 갖는 메모리 셀이 온 상태로 되고, 메모리 셀 MC4~MC6이 오프 상태로 되고, 트랜스퍼 MOS 트랜지스터 MT51~MT53이 오프 상태로 된다.
그리고, 예를 들면 2V의 전압이 전압 공급선 PC_L에 인가되고, 프리차지/디스차지 MOS 트랜지스터 MPC1~MPC3이 온 상태로 된다. 그렇게 하면, 2V인 프리차지/디스차지 MOS 트랜지스터 MPC1~MPC3의 게이트 전압으로부터 임계 전압만큼 작은 전압으로 글로벌 비트선 GBL_L<1>~GBL_L<3>이 프리차지되는, 즉 글로벌 비트선 GBL_L<1>~GBL_L<3>에 전하가 축적된다.
그리고, 예를 들면 8V의 전압이 전압 공급선 ST에 인가되어, 트랜스퍼 MOS 트랜지스터 MT51~MT53이 온 상태로 된다. 그렇게 하면, 글로벌 비트선 GBL_L<1>~GBL_L<3> 중, 온 상태의 메모리 셀 MC에 접속되는 글로벌 비트선 GBL_L에 축적된 전하가 디스차지, 즉 온 상태의 메모리 셀 MC의 단자 A 및 단자 B 사이를 흘러 전압 공급선 VWD에 흐른다. 글로벌 비트선 GBL_L<1>~GBL_L<3>에 프리차지된 전하가 디스차지되면, 글로벌 비트선 GBL_L<1>~GBL_L<3>에서의 전압이 변한다. 그리고, 센스 래치 SL1~SL3은, 글로벌 비트선 GBL_L<1>~GBL_L<3>의 전압 변동에 기초하여 메모리 셀 MC1~MC3에 기억된 데이터의 논리 레벨을 검출하여, 버퍼 회로 BF에 출력한다.
또한, 프리차지/디스차지 MOS는, 메모리 셀이 복수 비트의 데이터를 기억하는 경우, 데이터 판독 시, 글로벌 비트선 GBL을 프리차지하여 전압 변동의 검출이 행해진 후, 전압 공급선 FPC_L에 접지 전압을 공급하여 글로벌 비트선 GBL을 디스차지하고 나서 다시 프리차지한다. 이러한 구성에 의해, 메모리 셀로부터 복수 비트의 데이터를 판독하므로 복수개의 전압을 연속해서 워드선 WL에 인가해도, 메모리 셀의 임계 전압에 따른 글로벌 비트선 GBL의 전압 변동을 정확하게 검출할 수 있다.
[데이터 기입 동작]
데이터 기입 시, 버퍼 회로 BF는, 반도체 기억 장치 외부로부터 받은 기입 데이터를 센스 래치 SL에 출력한다. 그리고, 예를 들면 3.5V의 전압이 전압 공급선 TR_L에 인가된다. 기입 대상의 메모리 셀 MC에 대응하는 글로벌 비트선 GBL_L에는, 센스 래치 SL로부터 예를 들면 접지 전압의 전압이 인가되고, 기입 대상이 아닌 메모리 셀 MC에 대응하는 글로벌 비트선 GBL_L에는, 센스 래치 SL로부터 예를 들면 4.5V의 전압이 인가된다.
그리고, 예를 들면 8V의 전압이 전압 공급선 ST에 인가되고, 4.5V의 전압이 전압 공급선 VWD에 인가되어, 트랜스퍼 MOS 트랜지스터 MT51~MT53이 온 상태로 된다. 그렇게 하면, 메모리 셀 MC1~MC6의 단자 B의 전압이 4.5V로 된다. 또한, 메모리 셀 MC의 임계값 전압보다 큰 전압이 워드선 WL<1>에 인가되고, 메모리 셀 MC4~MC6에서의 리크 전류를 억제하기 위한 저전압, 예를 들면 -2V가 워드선 WL<2>에 인가된다. 여기에서, 워드선 WL<1>에서, 기입 대상의 메모리 셀 MC의 단자 A의 전압은 0V이며, 기입 대상이 아닌 메모리 셀 MC의 단자 A의 전압은 4.5V이므로, 기입 대상의 메모리 셀 MC의 단자 A 및 단자 B 사이에 전하가 흘러 데이터 기입이 행해진다.
따라서, 본 발명의 제1 실시예에 따른 반도체 기억 장치에서는, 데이터 판독 또는 데이터 기입의 대상으로 되는 메모리 셀에 대응하는 메모리 매트 및 트랜지스터마다 독립하여 전압 공급 등의 제어를 행할 수 있으므로, 글로벌 비트선을 충방전하는 전하량을 저감할 수 있어, 반도체 기억 장치의 소비 전력을 저감할 수 있다.
다음으로, 패러렐 데이터 판독 및 패러렐 데이터 기입, 즉 메모리 매트 M_L 및 메모리 매트 M_R의 양방에서의 메모리 셀에 대하여 데이터 판독 및 데이터 기입을 행하는 경우에 대하여 설명한다. 메모리 셀에 대한 데이터 판독 및 데이터 기입 동작의 상세에 대해서는 상술한 내용과 마찬가지이므로, 여기서는 상세 설명을 반복하지 않는다.
[패러렐 데이터 판독 동작]
패러렐 데이터 판독 시, 제어 회로 CNTL은, 전압 발생 회로 PS를 제어하여, 프리차지/디스차지 MOS 트랜지스터 MPC1~MPC6을 온 상태로 하여 글로벌 비트선 GBL_L<1>~GBL_L<3> 및 GBL_R<1>~GBL_R<3>을 프리차지한다. 그리고, 제어 회로 CNTL은, 트랜스퍼 MOS 트랜지스터 MT51~MT56을 온 상태로 하여 글로벌 비트선 GBL_L<1>~GBL_L<3> 및 GBL_R<1>~GBL_R<3>을 디스차지한다.
그리고, 제어 회로 CNTL은, 메모리 매트 M_L에 대응하는 트랜스퍼 MOS 트랜지스터 MT1~MT3을 온 상태로 하고, 메모리 매트 M_R에 대응하는 트랜스퍼 MOS 트랜지스터 MT4~MT6을 오프 상태로 하여, 메모리 매트 M_L의 메모리 셀 MC에 접속되는 글로벌 비트선 GBL의 전압 변동에 기초하여 메모리 셀 MC에 기억된 데이터를 검출한다. 그리고, 제어 회로 CNTL은, 메모리 매트 M_L에 대응하는 트랜스퍼 MOS 트랜지스터 MT1~MT3을 오프 상태로 하고, 메모리 매트 M_R에 대응하는 트랜스퍼 MOS 트랜지스터 MT4~MT6을 온 상태로 하여, 메모리 매트 M_R의 메모리 셀 MC에 접속되는 글로벌 비트선 GBL의 전압 변동에 기초하여 메모리 셀 MC에 기억된 데이터를 검출한다.
[패러렐 데이터 기입]
패러렐 데이터 기입 시, 버퍼 회로 BF는, 반도체 기억 장치 외부로부터 받은, 메모리 매트 M_L의 메모리 셀 MC에 대한 기입 데이터를 센스 래치 SL에 출력한다. 그리고, 제어 회로 CNTL은, 전압 발생 회로 PS를 제어하여, 트랜스퍼 MOS 트랜지스터 MT1~MT3을 온 상태로 하고, 트랜스퍼 MOS 트랜지스터 MT4~MT6을 오프 상 태로 하고, 프리차지/디스차지 MOS 트랜지스터 MPC1~MPC3을 온 상태로 한다. 센스 래치 SL은, 트랜스퍼 MOS 트랜지스터 MT1~MT3을 통하여 글로벌 비트선 GBL_L<1>~GBL_L<3>에 기입 데이터에 대응하는 전하를 차지한다.
그리고, 버퍼 회로 BF는, 반도체 기억 장치 외부로부터 받은, 메모리 매트 M_R의 메모리 셀 MC에 대한 기입 데이터를 센스 래치 SL에 출력한다. 그리고, 제어 회로 CNTL은, 트랜스퍼 MOS 트랜지스터 MT1~MT3을 오프 상태로 하고, 트랜스퍼 MOS 트랜지스터 MT4~MT6을 온 상태로 하고, 프리차지/디스차지 MOS 트랜지스터 MPC4~MPC6을 온 상태로 한다. 센스 래치 SL은, 트랜스퍼 MOS 트랜지스터 MT4~MT6을 통하여 글로벌 비트선 GBL_R<1>~GBL R<3>에 기입 데이터에 대응하는 전하를 차지한다. 그리고, 제어 회로 CNTL은, 메모리 매트 M_L 및 메모리 매트 M_R에 대응하는 트랜스퍼 MOS 트랜지스터 MT51~MT56을 온 상태로 하여 메모리 매트 M_L 및 메모리 매트 M_R의 메모리 셀 MC의 단자 A 및 단자 B 사이에 전하를 흘린다.
따라서, 본 발명의 제1 실시예에 따른 반도체 기억 장치에서는, 메모리 매트 M_L 및 메모리 매트 M_R의 양방에서의 메모리 셀 MC에 대하여 데이터 판독 및 데이터 기입을 효율적으로 행할 수 있으며, 반도체 기억 장치에 대한 액세스 시간의 증대를 방지할 수 있다.
또한, 패러렐 데이터 판독 및 패러렐 데이터 기입 시에, 메모리 매트 M_L 및 메모리 매트 M_R에 대한 데이터 판독 및 데이터 기입의 순서를 교체하는 것도 가능하다.
[레이아웃]
도 5는, 본 발명의 제1 실시예에 따른 반도체 기억 장치에서의 프리차지/디스차지 MOS 트랜지스터의 레이아웃을 나타내는 도면이다.
도 5를 참조하면, 프리차지/디스차지 MOS 트랜지스터 MPC_L은 프리차지/디스차지 MOS 트랜지스터 MPC1~MPC3에 대응하고, 프리차지/디스차지 MOS 트랜지스터 MPC_R은 프리차지/디스차지 MOS 트랜지스터 MPC4~MPC6에 대응한다.
프리차지/디스차지 MOS 트랜지스터 MPC_L 및 MPC_R은, 글로벌 비트선 GBL의 연장 방향으로 순차적으로 드레인(도통 전극) 영역, 게이트(제어 전극) 영역 및 소스(도통 전극) 영역이 형성된다. 드레인 영역 및 소스 영역은 반도체 기억 장치의 기판의 확산층 P에 형성되고, 게이트 영역은 확산층 P 위에 형성된다.
프리차지/디스차지 MOS 트랜지스터 MPC_L에서, 드레인 영역 D_L, 게이트 영역 G_L 및 소스 영역 S_L에 각각 컨택트 TD_L, TG_L 및 TS_L이 형성된다. 드레인 영역 D_L이 컨택트 TD_L을 통하여 글로벌 비트선 GBL_L에 접속되고, 게이트 영역 G_L이 컨택트 TG_L을 통하여 전압 공급선 PC_L에 접속되고, 소스 영역 S_L이 컨택트 TS_L을 통하여 전압 공급선 FPC_L에 접속된다. 프리차지/디스차지 MOS 트랜지스터 MPC_R의 각 영역 및 컨택트의 접속 관계는 프리차지/디스차지 MOS 트랜지스터 MPC_L과 마찬가지이므로, 여기에서는 상세한 설명을 반복하지 않는다.
프리차지/디스차지 MOS 트랜지스터 MPC_L의 드레인 영역 D_L이 메모리 매트 M_L측에 배치되고, 프리차지/디스차지 MOS 트랜지스터 MPC_R의 소스 영역 S_R이 메모리 매트 M_R측에 배치된다.
즉, 글로벌 비트선 GBL의 연장 방향으로 순차적으로, 메모리 매트 M_L, 프리 차지/디스차지 MOS 트랜지스터 MPC_L의 드레인 영역 D_L, 게이트 영역 G_L, 소스 영역 S_L, 센스 래치 SL, 프리차지/디스차지 MOS 트랜지스터 MPC_R의 드레인 영역 D_R, 게이트 영역 G_R, 소스 영역 S_R 및 메모리 매트 M_R이 배치된다.
여기서, 얼라인먼트 어긋남에 의해 게이트 영역 G_L 및 게이트 영역 G_R이 도 5에서 우측 상행 사선으로 나타내는 영역에 어긋나, 확산층 및 게이트 영역의 위치 관계가 원하는 레이아웃과 서로 달라지는 경우가 있다. 이 경우, 예를 들면 프리차지/디스차지 MOS 트랜지스터 MPC_L의 드레인 영역 D_L의 면적이 커지고, 프리차지하는 영역의 면적, 즉 드레인 영역 및 글로벌 비트선 GBL의 면적이 커진다. 그렇게 하면, 메모리 매트 M_L에서의 메모리 셀 MC의 임계값 등의 특성이 변한다.
그러나, 본 발명의 제1 실시예에 따른 반도체 기억 장치에서는, 도 5에 도시한 바와 같이 얼라인먼트 어긋남이 발생해도 프리차지/디스차지 MOS 트랜지스터 MPC_R의 드레인 영역 D_R의 면적이 드레인 영역 D_L과 마찬가지로 커지므로, 메모리 매트 M_L 및 메모리 매트 M_R에서 메모리 셀 MC의 임계값 등의 특성 어긋남이 발생하는 것을 방지할 수 있다.
[레이아웃의 변형예]
도 6은, 본 발명의 제1 실시예에 따른 반도체 기억 장치에서의 프리차지/디스차지 MOS 트랜지스터의 레이아웃의 변형예를 나타내는 도면이다.
도 6을 참조하면, 센스 래치 SL 및 메모리 매트 M_L 사이에서 글로벌 비트선 GBL의 연장 방향으로 MOS 트랜지스터(제4 트랜지스터) T1 및 MOS 트랜지스터(제5 트랜지스터) T2가 배치된다. 또한, 센스 래치 SL 및 메모리 매트 M_R 사이에서 글 로벌 비트선 GBR의 연장 방향으로 MOS 트랜지스터(제6 트랜지스터) T3 및 MOS 트랜지스터(제7 트랜지스터) T4가 배치된다. MOS 트랜지스터 T1 및 MOS 트랜지스터 T2의 소스 영역 S가 확산층 P에서 공통으로 형성된다. MOS 트랜지스터 T3 및 T4의 소스 영역 S가 확산층 P에서 공통으로 형성된다.
즉, 글로벌 비트선 GBL의 연장 방향으로 순차적으로, 메모리 매트 M_L, MOS 트랜지스터 T1의 드레인 영역 D1, 게이트 영역 G1, MOS 트랜지스터 T1 및 MOS 트랜지스터 T2의 소스 영역 S, MOS 트랜지스터 T2의 게이트 영역 G2, 드레인 영역 D2, 센스 래치 SL, MOS 트랜지스터 T3의 드레인 영역 D2, 게이트 영역 G2, MOS 트랜지스터 T3 및 MOS 트랜지스터 T4의 소스 영역 S, MOS 트랜지스터 T4의 게이트 영역 G1, 드레인 영역 D1 및 메모리 매트 M_R이 배치된다.
센스 래치 SL 및 메모리 매트 M_L 사이에서 배치되는 MOS 트랜지스터 T1 및 MOS 트랜지스터 T2 중, 메모리 매트 M_L에 대하여 가까운 MOS 트랜지스터 T1의 드레인 영역 D1에 글로벌 비트선 GBL_L이 접속되고, 또한 게이트 영역 G1에 전압 공급선 PC_L이 접속된다. 즉, 메모리 매트 M_L에 대하여 가까운 MOS 트랜지스터 T1이 프리차지/디스차지 MOS 트랜지스터로서 사용된다.
센스 래치 SL 및 메모리 매트 M_R 사이에서 배치되는 MOS 트랜지스터 T3 및 T4 중, 메모리 매트 M_R에 대하여 먼 MOS 트랜지스터 T3의 드레인 영역 D2에 글로벌 비트선 GBL_R이 접속되고, 또한 게이트 영역 G2에 전압 공급선 PC_R이 접속된다. 즉, 메모리 매트 M_R에 대하여 먼 MOS 트랜지스터 T3이 프리차지/디스차지 MOS 트랜지스터로서 사용된다.
따라서, 도 6에 도시한 구성에서는, 도 5에 도시한 구성과 마찬가지로, 얼라인먼트 어긋남이 발생해도 드레인 영역 D_L 및 드레인 영역 D_R의 면적이 마찬가지로 커지므로, 메모리 매트 M_L 및 메모리 매트 M_R에서 메모리 셀 MC의 임계값 등의 특성 차이가 발생하는 것을 방지할 수 있다.
또한, 본 발명의 제1 실시예에 따른 반도체 기억 장치와 같이, 센스 래치 SL의 양측에 프리차지/디스차지 MOS 트랜지스터 MPC가 배치되는 구성에서는, 각 프리차지/디스차지 MOS 트랜지스터 MPC가 센스 래치에 대하여 대칭의 배치인 것이 반도체 기억 장치의 레이아웃 설계를 간이하게 행하기 때문에 바람직하다.
여기서, 프리차지/디스차지 MOS 트랜지스터 MPC에서의 드레인 영역 및 소스 영역의 구조가 상이한 경우, 예를 들면 드레인 영역 또는 소스 영역에 고전압을 공급하기 위해서 게이트 영역 및 소스 영역 사이의 거리와 게이트 영역 및 드레인 영역 사이의 거리가 서로 다른 구성으로 하는 경우가 있다. 또한, 프리차지/디스차지 MOS 트랜지스터 MPC에서, 드레인 영역과 주변 영역과의 접속 관계, 및 소스 영역과 주변부와의 접속 관계가 상이하고, 드레인 영역 및 소스 영역에서 컨택트 등의 수가 상이한 경우가 있다.
도 5에 도시한 구성에서는, 프리차지/디스차지 MOS 트랜지스터 MPC_L 및 MPC_R을 센스 래치에 대하여 대칭의 배치로 하면, 프리차지/디스차지 MOS 트랜지스터 MPC_L에서는 드레인 영역으로서 사용하고 있었던 영역을 프리차지/디스차지 MOS 트랜지스터 MPC_R에서는 소스 영역으로서 사용하는 것이므로, 드레인 영역 및 소스 영역의 구조가 상이한 경우에 대응할 수 없다.
그러나, 도 6에 도시한 구성에서는, 프리차지/디스차지 MOS 트랜지스터 MPC_L 및 MPC_R을 센스 래치에 대하여 대칭의 배치로 해도, 프리차지/디스차지 MOS 트랜지스터 MPC_L에서 소스 영역으로서 사용하고 있었던 영역을 프리차지/디스차지 MOS 트랜지스터 MPC_R에서도 소스 영역으로서 사용하고, 또한 프리차지/디스차지 MOS 트랜지스터 MPC_L에서는 사용하지 않고 있는 드레인 영역 D2를 프리차지/디스차지 MOS 트랜지스터 MPC_R에서 사용하므로, 드레인 영역 및 소스 영역의 구조가 상이한 경우에 대응할 수 있다. 따라서, 도 6에 도시한 구성에서는, 도 5에 도시한 구성에 대하여, 반도체 기억 장치의 레이아웃 설계의 간이화를 도모할 수 있다.
또한, 본 발명의 제1 실시예에 따른 반도체 기억 장치에서는, 센스 래치 SL이 메모리 매트 M_L 및 메모리 매트 M_R 사이에서 공유되고, 또한 메모리 매트 M_L 및 메모리 매트 M_R에 끼워진 상태에서 배치된다. 이러한 구성에 의해, 글로벌 비트선 길이를 짧게 할 수 있으며, 메모리 셀에 대한 데이터 판독 시간 및 데이터 기입 시간의 증대를 방지할 수 있다. 또한, 글로벌 비트선 길이를 짧게 할 수 있으므로, 글로벌 비트선을 충방전하는 전하량을 저감할 수 있으며, 데이터 기입 시에서의 메모리 셀의 임계 전압의 변동을 방지할 수 있다.
다음으로, 본 발명의 다른 실시예에 대해서 도면을 이용하여 설명한다. 또한, 도면 중, 동일하거나 또는 상당 부분에는 동일 부호를 병기하고 그 설명은 반복하지 않는다.
<제2 실시예>
본 실시예는, 버퍼 회로의 배치를 변경한 반도체 기억 장치에 관한 것이다. 이하에서 설명하는 내용 이외의 구성 및 동작은 제1 실시예에 따른 반도체 기억 장치와 마찬가지이다.
도 7은, 본 발명의 제2 실시예에 따른 반도체 기억 장치의 구성을 개략적으로 나타내는 도면이다. 도 8은, 본 발명의 제2 실시예에 따른 반도체 기억 장치에서의 센스 래치부 및 메모리 매트의 구성을 나타내는 도면이다.
도 7 및 도 8을 참조하면, 메모리 매트 M0_L~M3_L의 우측에 센스 래치부 SLU0~SLU3이 배치되고, 센스 래치부 SLU0~SLU3의 우측에 버퍼 회로 BF0~BF3이 배치되고, 버퍼 회로 BF0~BF3의 우측에 메모리 매트 M0R~M3R이 배치된다. 즉, 센스 래치부 SLU 및 버퍼 회로 BF는, 메모리 매트 M_R 및 M_L에 끼워진 상태에서 배치된다.
그런데, 센스 앰프 및 입출력 회로 사이의 배선이 긴 경우에는, 배선 용량이 크기 때문에 데이터 판독 시간이 증대하지만, 특허 문헌 1~4에 기재된 반도체 기억 장치에서는, 센스 앰프 및 입출력 회로 사이의 데이터 전송에 기인하는 데이터 판독 시간의 증대를 방지할 수 없다고 하는 문제점이 있었다.
특히, 메모리 셀이 복수 비트의 데이터를 기억하는 반도체 기억 장치에서는, 데이터 판독 시, 워드선에 복수 종류의 전압이 인가되고, 각 전압에 따른 글로벌 비트선의 전압 변동을 센스 앰프가 검출하고, 검출 결과를 나타내는 2치의 데이터를 버퍼 회로에 출력한다. 그리고, 버퍼 회로는, 센스 앰프로부터 받은 2치의 데이터를 다치의 데이터로 변환하여 외부에 출력한다. 따라서, 메모리 셀이 복수 비트의 데이터를 기억하는 경우에는, 버퍼 회로와 외부와의 데이터 전송 횟수에 대하 여 센스 앰프 및 버퍼 회로 사이에서의 데이터 전송 횟수가 많아지므로, 데이터 판독 시간의 증대가 현저하게 된다.
그러나, 본 발명의 제2 실시예에 따른 반도체 기억 장치에서는, 센스 앰프를 포함하는 센스 래치 SL 및 버퍼 회로 BF가, 메모리 매트 M_L 및 메모리 매트 M_R 사이에서 공유되고, 또한 메모리 매트 M_L 및 메모리 매트 M_R에 끼워진 상태에서 배치된다. 이러한 구성에 의해, 버퍼 회로 및 반도체 기억 장치 외부 사이의 데이터 전송과 비교하여 데이터 판독 시간에 대한 영향이 큰 센스 앰프 및 버퍼 회로 사이에서의 데이터 전송 시간의 증대를 방지할 수 있다. 따라서, 본 발명의 제2 실시예에 따른 반도체 기억 장치에서는, 데이터 판독 등, 반도체 기억 장치에 대한 액세스 시간의 증대를 방지할 수 있다.
또한, 본 발명의 제1 및 제2 실시예에 따른 반도체 기억 장치는, 예를 들면 메모리 셀 배치가 NAND형, NOR형 및 AG-AND형의 메모리 등, 다양한 종류의 메모리에 적용하는 것이 가능하다. 또한, 고속 동작이 요구되는 SRAM 등의 메모리에 적용하는 경우에는, 특히 효과가 크다.
본 발명을 상세하게 설명하여 나타냈지만, 이는 예시만을 위한 것으로, 한정되어서는 안되고, 발명의 정신과 범위는 첨부한 청구의 범위에 의해서만 한정되는 것이 분명히 이해될 것이다.
본 발명에 따르면, 반도체 기억 장치에 대한 액세스 시간의 증대를 방지할 수 있다.

Claims (7)

  1. 각각이, 데이터를 기억하는 메모리 셀을 포함하는 복수개의 메모리 매트와,
    상기 각 메모리 셀이 기억하는 데이터의 검출을 행하는 센스 앰프와,
    상기 센스 앰프가 검출한 판독 데이터를 외부에 출력하는 버퍼 회로
    를 포함하고,
    상기 센스 앰프 및 상기 버퍼 회로는, 상기 복수개의 메모리 매트 사이에서 공유되고, 상기 복수개의 메모리 매트에 끼워진 상태로 배치되는 반도체 기억 장치.
  2. 제1항에 있어서,
    상기 버퍼 회로는, 또한 상기 각 메모리 셀에 대한 기입 데이터를 외부로부터 받고,
    상기 반도체 기억 장치는,
    상기 외부로부터 받은 각 메모리 셀에 대한 기입 데이터 및 상기 검출된 판독 데이터의 일시 보존을 행하는 래치 회로를 더 포함하고,
    상기 센스 앰프, 상기 버퍼 회로 및 상기 래치 회로는, 상기 복수개의 메모리 매트 사이에서 공유되고, 상기 복수개의 메모리 매트에 끼워진 상태로 배치되는 반도체 기억 장치.
  3. 각각이, 데이터를 기억하는 메모리 셀을 포함하는 제1 메모리 매트 및 제2 메모리 매트와,
    상기 메모리 매트마다 적어도 1개씩 배치되고, 상기 메모리 셀의 한 쪽의 도통 전극에 접속되는 제1 전류선과,
    상기 각 메모리 매트 사이에서 공유되고, 상기 메모리 셀에 대한 기입 데이터에 대응하는 전하를 상기 제1 전류선에 저장하고, 또한 상기 제1 전류선의 전압값 또는 전류값에 기초하여 상기 메모리 셀이 기억하는 데이터를 검출하는 센스 래치와,
    상기 메모리 매트마다 적어도 1개씩 배치되는 제2 전류선과,
    상기 제1 전류선에 대응하여 배치되고, 상기 제1 전류선과 상기 제2 전류선과의 접속 및 비접속을 절환하는 복수개의 제1 트랜지스터와,
    상기 제1 전류선에 대응하여 배치되고, 상기 제1 전류선과 상기 센스 래치와의 접속 및 비접속을 절환하는 복수개의 제2 트랜지스터와,
    상기 메모리 매트마다 적어도 1개씩 배치되는 제3 전류선과,
    상기 제1 전류선에 대응하여 배치되고, 상기 메모리 셀의 다른 쪽의 도통 전극과 상기 제3 전류선과의 접속 및 비접속을 절환하는 복수개의 제3 트랜지스터
    를 포함하는 반도체 기억 장치.
  4. 제3항에 있어서,
    상기 반도체 기억 장치는,
    상기 각 트랜지스터에 전압을 공급하는 전압 발생 회로와,
    상기 센스 래치 및 상기 전압 발생 회로를 제어하는 제어 회로를 더 포함하고,
    상기 제어 회로는, 상기 센스 래치 및 상기 전압 발생 회로를 제어하여,
    상기 각 메모리 매트의 상기 메모리 셀에 대한 데이터 판독 시, 상기 각 메모리 매트에 대응하는 상기 제1 트랜지스터를 활성화시켜서 상기 제1 전류선 및 상기 제2 전류선을 접속한 후, 상기 각 메모리 매트에 대응하는 상기 제3 트랜지스터를 활성화시켜서 상기 메모리 셀의 다른 쪽의 도통 전극 및 상기 제3 전류선을 접속하고, 그 후,
    상기 각 메모리 매트의 어느 하나에 대응하는 상기 제2 트랜지스터를 순차적으로 활성화시킴과 함께 다른 상기 메모리 매트의 상기 제2 트랜지스터를 비활성화시켜서, 상기 활성화시킨 제2 트랜지스터에 대응하는 상기 제1 전류선의 전압값 또는 전류값에 기초하여, 상기 활성화시킨 제2 트랜지스터에 대응하는 상기 제1 전류선에 접속되는 상기 메모리 셀의 기억 데이터를 순차적으로 검출하는 반도체 기억 장치.
  5. 제3항에 있어서,
    상기 반도체 기억 장치는,
    상기 각 트랜지스터에 전압을 공급하는 전압 발생 회로와,
    상기 센스 래치 및 상기 전압 발생 회로를 제어하는 제어 회로를 더 포함하 고,
    상기 제어 회로는, 상기 센스 래치 및 상기 전압 발생 회로를 제어하여,
    상기 각 메모리 매트의 상기 메모리 셀에 대한 데이터 기입 시, 상기 각 메모리 매트의 어느 하나에 대응하는 상기 제2 트랜지스터를 순차적으로 활성화시키고, 다른 상기 메모리 매트의 상기 제2 트랜지스터를 비활성화시킴과 함께 상기 활성화시킨 제2 트랜지스터에 접속되는 상기 제1 전류선에 상기 기입 데이터에 대응하는 전하를 저장하고, 그 후, 상기 각 메모리 매트에 대응하는 상기 제3 트랜지스터를 활성화시켜서 상기 메모리 셀의 다른 쪽의 도통 전극 및 상기 제3 전류선을 접속하는 반도체 기억 장치.
  6. 제3항에 있어서,
    상기 제1 전류선의 연장 방향으로 순차적으로, 상기 제1 메모리 매트, 상기 제1 메모리 매트에 대응하는 상기 제1 트랜지스터의 드레인 영역, 게이트 영역, 소스 영역, 상기 센스 래치, 상기 제2 메모리 매트에 대응하는 상기 제1 트랜지스터의 드레인 영역, 게이트 영역, 소스 영역 및 상기 제2 메모리 매트가 배치되는 반도체 기억 장치.
  7. 제3항에 있어서,
    상기 센스 래치 및 상기 제1 메모리 매트 사이에 제4 트랜지스터 및 제5 트랜지스터가 배치되고, 상기 제4 트랜지스터 및 상기 제5 트랜지스터의 소스 영역이 공통으로 형성되고,
    상기 센스 래치 및 상기 제2 메모리 매트 사이에 제6 트랜지스터 및 제7 트랜지스터가 배치되고, 상기 제6 트랜지스터 및 상기 제7 트랜지스터의 소스 영역이 공통으로 형성되고,
    상기 제1 전류선의 연장 방향으로 순차적으로, 상기 제1 메모리 매트, 상기 제4 트랜지스터의 드레인 영역, 게이트 영역, 상기 제4 트랜지스터 및 상기 제5 트랜지스터의 소스 영역, 상기 제5 트랜지스터의 게이트 영역, 드레인 영역, 상기 센스 래치, 상기 제6 트랜지스터의 드레인 영역, 게이트 영역, 상기 제6 트랜지스터 및 상기 제7 트랜지스터의 소스 영역, 상기 제7 트랜지스터의 게이트 영역, 드레인 영역 및 상기 제2 메모리 매트가 배치되고,
    상기 제4 트랜지스터가 상기 제1 메모리 매트에 대응하는 상기 제1 트랜지스터로서 사용되고, 상기 제6 트랜지스터가 상기 제2 메모리 매트에 대응하는 상기 제1 트랜지스터로서 사용되는 반도체 기억 장치.
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