JP2002190579A - 磁気抵抗効果を用いた不揮発固体メモリおよびその記録再生方法 - Google Patents

Abstract

(57)【要約】 【課題】 書き込み線の本数を減らして簡素化したデバ
イス構造を実現し、同時に集積度を向上することを目的
とする。 【解決手段】 磁気抵抗素子とビット線と、書き込み線
と電界効果トランジスタからなるセルがマトリックス状
に基板上に形成されており、隣接のメモリ素子に接続さ
れているビット線を用いて記録再生を行なうことを特徴
とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、磁気抵抗膜を用い
た不揮発の固体メモリに関するものである。

【０００２】

【従来の技術】磁性薄膜メモリ（ＭＲＡＭ）は半導体メ
モリと同じく稼働部のない固体メモリであるが、電源が
断たれても情報を失わない、繰り返し書換回数が無限
回、放射線が入射しても記録内容が消失する危険性がな
い等、半導体メモリと比較して有利な点がある。特に近
年、スピントンネル効果（ＴＭＲ）を利用した磁性薄膜
メモリは、従来から提案されている異方性磁気抵抗効
果、スピン散乱型の巨大磁気抵抗効果（ＧＭＲ）を用い
た磁性薄膜メモリと比較して大きな出力が得られるため
注目されている。

【０００３】たとえば、アメリカ合衆国特許、番号５９
４０３１９では、図１１に示したような、半導体基板１
上に、ソース領域２、ドレイン領域３、ゲート電極４が
形成されたトランジスタと膜面内方向に磁化した磁気抵
抗素子９、書きこみ線１０からなるメモリセルからなる
デバイスの構造が開示されている。このメモリセルで
は、半導体基板１に形成されたドレイン領域３上に、プ
ラグ電極５、下部電極１４を介して、スピントンネル効
果をもつ磁気抵抗膜９が接続され、さらにビット線６が
接続されている。

【０００４】このメモリセルにおいては、磁気抵抗膜９
に記録する際には、その下部の書きこみ線１０とビット
線６に電流を流して合成磁界を印加し、多数のメモリセ
ルのうち、特定のメモリセルを選択して行う。ここで用
いられている磁気抵抗膜は、磁性膜に面内磁化膜を用い
ているため、メモリセルの面積を小さくするに伴って、
磁性層内部で生じる反磁界（自己減磁界）が無視できな
くなり、記録保持する磁性層の磁化方向が一方向に定ま
らず不安定となってしまう。従って、上記構成の磁性薄
膜メモリは、ビットセルを微細化するとともに安定に情
報の保存ができない。このため、メモリ素子を小さくす
ることが難しい。これは、メモリ素子を１μｍ以下のサ
イズにするときに特に顕著になる。このため、面内磁化
膜においては、磁化容易軸方向の長さが幅の少なくとも
２倍以上、実際には４倍程度に設定することが必要とな
る。図１２は、図１１の構成のメモリセルを上面から見
た場合の構造を示したものである。このため、図１２に
示したように、セルの大きさが最低でも横幅３Ｆ（Ｆは
最小加工寸法）、書き込み線方向が３Ｆ〜５Ｆ必要とな
り、位置あわせマージンなどを全く無視した場合でもセ
ル面積が９×（Ｆの自乗）〜１５×（Ｆの自乗）と大き
くなる。図２４ではソース電極が隣接セル間で共有化さ
れている場合であるが、共有化しない場合にはセルの横
幅は４Ｆとなりセル面積は１２×（Ｆの自乗）以上と、
さらにセル面積は大きくなる。したがって、高集積化が
不可能であるといった欠点を有していた。

【０００５】そこで、本発明者は、特開平１１−２１３
６５０において、図１３に示すような、垂直方向に磁化
した磁性膜を用いた磁気抵抗素子（磁性薄膜素子）と電
界効果トランジスタからなるメモリセルを開示した。垂
直磁化膜は、サイズを小さくしても、上記のような問題
が生じないため、高集積化が達成できる。図１３では、
磁気抵抗素子の両側に書き込み線を設けて、互いに逆向
きの電流を流して、２本の書き込み線からの垂直方向の
合成磁界を印加して、磁気抵抗膜の磁化状態を変化さ
せ、記録を行う。書き込み線は、１本でも原理的に動作
するが、１本の書きこみ線に流せる電流は限られている
ため、垂直方向に磁界を印加できる書き込み線の本数が
多いほど、大きな磁界を磁気抵抗素子の印加することが
できるため、磁性膜に保磁力の大きな物質を用いること
が可能となり記録保存性の高いメモリを実現することが
できる。

【０００６】

【発明が解決しようとする課題】しかしながら、この図
１３の構成では、これらの書き込み線を配置するため
に、作成プロセスが複雑化する、また導電線の本数が多
くなるなどの理由によってメモリセル面積が増大すると
いう問題点があった。

【０００７】

【課題を解決するための手段】本発明者は、上記課題に
鑑み、磁気抵抗素子の抵抗値を検出するために磁気抵抗
素子の上部に設けたビット線のうち、隣接のメモリ素子
に接続されているビット線が、垂直磁化の磁気抵抗膜に
おいては、磁化方向を決定する書き込み線として機能で
きることに着目した。本発明はこの隣接ビット線を記録
時に使用することにより、書き込み線の本数を増やすこ
となく、より大きな垂直方向の磁界を磁気抵抗素子に印
加できることが可能となり、一定の磁界を印加するため
に必要な書き込み線の本数を減らすことで、デバイス構
造を簡素化し、同時に高い集積度のＭＲＡＭを実現する
ことを目的とする。

【０００８】そして上記目的は以下の構成により達成さ
れる。 （１）基板上に磁化容易軸が膜面垂直方向である第１磁
性層と第２磁性層が積層され該磁性層間に非磁性層が積
層された磁気抵抗膜を有するメモリ素子と、該磁気抵抗
素子の前記基板に対向する側に設けられたビット線と、
前記第１磁性層または前記第２磁性層の磁化方向を電流
によって発生する磁界により変化させる書き込み線とを
有するメモリにおいて、前記メモリ素子が前記基板上に
マトリックス状に形成され、隣接するメモリ素子に接続
されている前記ビット線と前記書き込み線からの磁界に
よって前記磁気抵抗素子の磁化状態を変化させることを
特徴とするメモリ。 （２）前記非磁性層が絶縁体であることを特徴とする上
記（１）に記載のメモリ。 （３）前記隣接する２つのメモリ素子に接続されている
ビット線と前記書き込み線に電流を流して、それらより
発生する磁界によって前記磁気抵抗素子の磁化状態を変
化させることを特徴とする上記（１）に記載のメモリ。 （４）前記書き込み線が、前記ビット線を兼用すること
を特徴とする上記（３）に記載のメモリ。 （５）前記磁気抵抗素子と電界効果トランジスタのドレ
イン領域が電気的に接続されて構成されることを特徴と
する上記（１）に記載のメモリ。 （６）前記電界効果トランジスタのソース領域に接地電
極が接続されており、前記隣接する２つのメモリ素子に
おいて前記接地電極が共有されていることを特徴とする
上記（５）に記載のメモリ。 （７）前記書き込み線が隣接するメモリ素子において共
有されていることを特徴とする上記（５）に記載のメモ
リ。 （８）前記電界効果トランジスタのソース領域に接続さ
れた前記接地電極が、前記書き込み線を兼ねることを特
徴とする上記（５）に記載のメモリ。 （９）前記電界効果トランジスタのドレイン領域上に自
己整合的に形成されたドレイン電極の上に、前記磁気抵
抗素子が配置され、該ドレイン領域の面積のうち、該ド
レイン電極が占める面積が５０％以上であることを特徴
とする上記（５）に記載のメモリ。 （１０）前記第１磁性層及び／または前記第２磁性層
が、希土類鉄族合金からなることを特徴とする上記
（１）に記載のメモリ。 （１１）前記希土類鉄族合金のうち、希土類元素が、Ｇ
ｄ、Ｔｂ、Ｄｙのうち、少なくとも一種の元素を含み、
鉄族元素がＦｅ、Ｃｏのうち、少なくとも一種の元素を
含むことを特徴とする上記（１０）に記載のメモリ。 （１２）前記第１磁性層と前記絶縁体からなる非磁性層
との間と、前記第２磁性層と前記絶縁体からなる非磁性
層との間の少なくともどちらか一方にＦｅ、Ｃｏのう
ち、少なくとも一つの元素を含む磁性層が設けられてい
ることを特徴とする上記（１０）に記載のメモリ。 （１３）基板上に磁化容易軸が膜面垂直方向である第１
磁性層と第２磁性層が積層され該磁性層間に非磁性層が
積層された磁気抵抗素子を有するメモリ素子と、該磁気
抵抗素子の前記基板に対向する側に設けられたビット線
と、前記磁気抵抗素子の磁化方向を電流によって発生す
る磁界により変化させる書き込み線と、電界効果トラン
ジスタとからなり、前記基板上に前記メモリ素子がマト
リックス状に配置され、前記電界効果トランジスタのド
レイン領域の直上に前記メモリ素子が形成されており、
前記電界効果トランジスタのソース領域に接地電極が接
続され、該設置電極と前記書き込み線が隣接するメモリ
素子において共有され、隣接のメモリ素子に接続されて
いる前記ビット線に電流を流して発生する磁界によって
前記磁気抵抗素子の磁化状態を変化させることを特徴と
するメモリ。 （１４）上記（１３）に記載されているメモリを用い
て、前記磁気抵抗素子の抵抗の絶対値を検出して記録さ
れた情報を再生することを特徴とするメモリの記録再生
方法。 （１５）上記（１３）に記載されているメモリを用い
て、前記隣接のメモリ素子のビット線に電流を流すこと
によって、前記磁気抵抗素子の第１磁性層の磁化方向を
決定して情報を記録し、前記書き込み線および前記隣接
のメモリ素子のビット線に電流を流すことによって、前
記磁気抵抗素子の第２磁性層の磁化方向を反転させて、
そのときに生じる抵抗変化を検出して、記録された情報
を再生することを特徴とするメモリの記録再生方法。

【０００９】

【発明の実施の形態】以下、図面を用いて本発明の実施
形態について詳細に説明する。

【００１０】図１は、本発明のメモリの構造を示したも
のである。記号の無い部分は、基本的に絶縁体である。
基板１０００上に、第１磁性層、非磁性層、第２磁性層
からなる磁気抵抗膜Ｒ１１〜Ｒ３２があり、それらの上
部には、ビット線６１〜６３が設けられている。この磁
気抵抗膜によってメモリ素子が形成されている。下部に
はプラグ電極６が設けられている。プラグ電極の先に
は、図示していないが電界効果トランジスタのドレイン
電極に接続して、アクティブマトリックス構造とする
か、もしくは、図３のように、上部のビット線と直交す
る様に下部ビット線を設けて単純マトリックス構造にし
てもよい。またプラグ電極は必ずしも設ける必要は無
い。

【００１１】磁気抵抗膜の近傍には、絶縁膜を介して、
書き込み線１０１、１０２がビット線と直交するように
設けられており、磁気抵抗膜を構成する第１磁性層、第
２磁性層は、膜面垂直方向に磁化している。

【００１２】本発明のメモリに用いる磁気抵抗膜は、第
１磁性層と第２磁性層が非磁性層を挟んで積層された構
成のものであり、ここでは非磁性層として絶縁体を用い
たスピントンネル膜構成を呈するものを例にとって説明
するが、これに限られるものではない。第１磁性層と第
２磁性層は、膜面垂直方向に主たる磁化方向を有する。
このような磁性層としては、希土類元素と鉄族元素の合
金（ＲＥ−ＴＭ）が適しており、具体的には、ＧｄＦ
ｅ、ＧｄＦｅＣｏ、ＴｂＦｅ、ＴｂＦｅＣｏ、ＤｙＦ
ｅ、ＤｙＦｅＣｏなどが良い。また、これら以外に、Ｐ
ｔＣｏ、ＰｄＣｏやＣｏＣｒなどを用いても良く、膜面
垂直方向に主たる磁化方向をもつものであればこれらに
限られるものではない。しかし、希土類鉄族合金が、室
温で非晶質を呈し、これにより結晶体を用いた場合にみ
られるような、粒界ノイズ等が無く電気ノイズが低減で
きるため、より望ましい。

【００１３】また、第１磁性層と絶縁層、第２磁性層と
絶縁層の間には、抵抗変化率が大きく、第１磁性層もし
くは第２磁性層と磁気的に結合するような磁性層を挟む
とより望ましい。このような磁性層の例としては、Ｆ
ｅ、Ｃｏ、ＦｅＣｏなどが挙げられる。磁気的な結合と
しては、交換結合と静磁結合が考えられ、このどちらを
用いても良いが、交換結合を利用するのがより望まし
い。

【００１４】再生は電流を膜面に対して垂直に流し、ト
ンネル現象によって第１磁性層から第２磁性層へ電子が
移動することを利用して行なう。磁性膜中の伝導電子は
そのスピンを保ったままトンネルするため、両磁性層の
磁化状態によってトンネル確率が変化し、それが電気抵
抗の変化となって現れる。したがって、磁気抵抗膜の積
層方向の抵抗は、第１磁性層と該第２磁性層の磁化の相
対角度によって異なる。より具体的には、平行の場合は
抵抗が小さく、反平行の場合は抵抗が大きくなる。ま
た、上向きスピンと下向きスピンの状態密度の差が大き
い方がこの抵抗値は大きくなり、より大きな再生信号が
得られるため、絶縁膜の上下の磁性層はスピン分極率の
高い磁性材料を用いることが望ましい。例えば、フェル
ミ面における上下スピンの偏極量が大きいＦｅ、Ｃｏな
どを主成分として選定してなる。

【００１５】第１磁性層及び第２磁性層の膜厚は、２ｎ
ｍ以上で５０ｎｍ以下であることが望ましい。これは磁
性層の膜厚が２ｎｍ以下となると、サブミクロンにメモ
リ素子を微細化した際に第１磁性層、第２磁性層の体積
が小さくなりそれに応じて各層の垂直磁気異方性エネル
ギーが低下し、各層の磁化の保持機能が低下してしまう
ためである。また、より望ましくは５ｎｍ以上が良い。
また磁性層の膜厚が５０ｎｍ以上となるとセルの抵抗値
が大きくなりすぎる等の問題があるため、５０ｎｍ以下
が望ましい。

【００１６】非磁性層は、スピントンネル構造の磁気抵
抗膜に場合においては電子がスピンを保持してトンネル
するために、絶縁層でなければならない。非磁性膜の全
部が絶縁層であっても、その一部が絶縁層であってもよ
い。絶縁層の例としては非磁性金属膜を酸化させた酸化
膜がよく利用される。例えばＡｌ膜の一部を空気中もし
くは真空中でプラズマ酸化によって生成されたＡｌ２Ｏ
３層などが例として挙げられる。他に、窒化アルミニウ
ムＡｌＮｘ、酸化シリコンＳｉＯｘ、窒化シリコンＳｉ
Ｎｘ、ＮｉＯｘが例として挙げられる。好ましくは、酸
化アルミニウムＡｌＯｘがよい。それは、スピントンネ
ル構造においては第１磁性層と第２磁性層の伝導電子の
エネルギーに、適切なポテンシャルバリアーが存在する
ことが必要であり、ＡｌＯｘはこのバリアーを得ること
が容易で、製造プロセスも簡易なためである。

【００１７】また、前記非磁性層は数ｎｍ程度の均一な
層であって、その絶縁部分の膜厚は０．５ｎｍ以上３ｎ
ｍ以下であることが望ましい。これは、０．５ｎｍ未満
である場合、第１磁性層と第２磁性層が電気的にショー
トしてしまう可能性があるからであり、３ｎｍを超える
場合、電子のトンネル現象が起きにくくなるからであ
る。さらに、望ましくは、１ｎｍ以上２．５ｎｍ以下で
あることが望ましい。

【００１８】記録は、第１、２磁性層の近傍に置かれた
書き込み線に電流を流し、それによって発生する磁界に
よって第１磁性層もしくは第２磁性層の磁化を反転させ
て行う。電流の方向によって、上向きもしくは下向きの
磁界が発生しスピンの向きを上向きもしくは下向きにす
ることができる。

【００１９】書き込み線は、磁気抵抗膜に垂直に磁界が
かかるように、電流を流すことができるようにする。こ
のためには、書き込み線は、膜面と平行に電流が流れる
ように配置する。書き込み線と磁気抵抗膜が電気的に接
続され、再生時に磁性薄膜素子に流す電流が書き込み線
に洩れて再生信号が劣化することを防ぐために書き込み
線と磁気抵抗膜との間には絶縁膜が設けられる。書き込
み線と磁気抵抗膜の間隔は、長い場合には十分な磁界を
印加することができず、短い場合には、書き込み線と磁
気抵抗膜の間で絶縁破壊が生じたりトンネル電流が流れ
る恐れがあるため少なくとも１ｎｍ以上５００ｎｍ以下
で、望ましくは、５ｎｍ以上１００ｎｍ以下とするのが
よい。

【００２０】また、メモリ素子をマトリックス状に配置
すると、書き込み線近傍の磁気抵抗膜に同様に磁界がか
かる。このため、上述したように、ビット線にも電流を
流して、交差する磁気抵抗膜のみに大きな合成磁界がか
かるようにして、特定のメモリセルを選択する。

【００２１】ここで記録方法に関して図１を用いて更に
詳細に説明する。例えば図１において磁気抵抗素子Ｒ３
１の磁化状態を変化させるとすると、まず書き込み線１
０１に矢印の方向に電流を流す。すると、書き込み線近
傍にある磁気抵抗素子Ｒ１１、Ｒ２１、Ｒ３１には、上
向きの磁界が印加される。磁気抵抗素子Ｒ１２、Ｒ２
２、Ｒ３２には、書き込み線１０１からの距離が離れて
いるため、十分な磁界が印加されない。次にビット線６
２に矢印の方向に電流を流す。すると、磁気抵抗素子Ｒ
３１、Ｒ３２には上向きの磁界が印加される。また、磁
気抵抗素子Ｒ１１、Ｒ１２には、下向きの磁界が印加さ
れる。よって、磁気抵抗素子Ｒ３１にのみ、強い上向き
の磁界が印加され、その他の磁気抵抗素子には、充分な
磁界が印加されないことになる。よって、磁性層の持つ
磁化反転磁界を、書き込み線からの磁界と隣接するビッ
ト線からの合成磁界との間に設定しておけば、マトリッ
クス状に配置された多数の磁気抵抗素子の中から、特定
の素子のみの磁化状態を変化させることが可能となる。

【００２２】なお、書き込み線とビット線に電流を流す
順番は、逆でもよく、また書き込み線とビット線に同時
に電流を流しても良い。また、上述では、書き込み線１
０１と磁気抵抗素子の距離が、磁気抵抗素子Ｒ１１に近
く、Ｒ１２に遠い場合について示したが、同じ距離にあ
っても、例えば、書き込み線１０１と磁気抵抗素子Ｒ１
２、Ｒ２２、Ｒ３２間との間に、磁界を遮断するような
物体、例えば、パーマロイなどの軟磁性膜を置いて、書
き込み線１０１から発生する磁界の強さを制御すること
によって、磁気抵抗素子Ｒ１２、Ｒ２２、Ｒ３２には、
十分な磁界が印加されないようにしてもよい。

【００２３】また、図４に示すように書き込み線と、隣
接する１本のビット線と、記録を行なうメモリ素子の上
部に接続されたビット線と、に電流を流してメモリ素子
の特定を行ない記録を行なってもよい。

【００２４】従来、書き込み線１０１を磁気抵抗素子Ｒ
３１の左側にもう一本設けなければ、２本の合成磁界を
印加することはできなかったが、本発明においてはデバ
イス構造を複雑化することなく、２本の導電線による垂
直方向の合成磁界を磁気抵抗素子に印加することが可能
になる。

【００２５】また、本発明の垂直磁化膜を用いた磁気抵
抗素子では、１μｍ以下に微細化しても、スピンカーリ
ングが生じることが無い。このため、本発明の磁気抵抗
膜は、幅と長さの比を１とすることができ、幅（＝長
さ）を０．５μｍ、０．２μｍ、０．１μｍ、０．０５
μｍと、小さくしても、磁化の保存性が失われることが
無い。このため、従来の面内磁化膜を用いた磁気抵抗膜
を使ったＭＲＡＭと比較して、セル面積を小さくするこ
とが可能となり、集積度を高めることができる。

【００２６】次に本発明のメモリ素子の再生方法に関し
て詳細に説明する。ここでは特にスピントンネル効果
（ＴＭＲ）を利用した磁気抵抗膜を例にあげて説明する
が磁気抵抗効果を発現するものであればこれに限られる
ものではない。ＴＭＲとは、トンネル絶縁膜をソフト層
（保磁力が小さい強磁性層）とハード層（保磁力が大き
い強磁性層）によって挟み、両層の磁化方向が平行な場
合と、反平行の場合で、貫通電流を流した際の抵抗値が
異なるという現象を発現する。

【００２７】一般にＭＲＡＭにおいて、情報を読み出す
方法としては絶対検出法と差動検出法の２種類がある。
まず絶対検出法について説明する。絶対検出法を行う際
に用いられる磁気抵抗膜の構成は「メモリ層（第１磁性
層）／非磁性層／ピン層（第２磁性層）」であり、第１
磁性層を磁化情報が保存されるメモリ層、第２磁性層を
保存時、記録時、再生時のいずれの状態でも常に決めら
れた一定の方向に磁化が配向したピン層とする。例え
ば、“０”、“１”のデータを、第１磁性層の磁化の上
向き、下向きにそれぞれ対応させる。情報の記録は書き
込み線に流す電流による発生磁界によって第１磁性層の
磁化を反転させて行う。こうすれば、“０”のときは抵
抗値が小さく、“１”の場合は抵抗値が大きくなるの
で、再生時は磁性層の磁化反転は行わずに抵抗の絶対値
で情報の検出を行うことができる。このため、再生時に
抵抗値の変化を検出するための磁化反転を行う必要がな
く、高速で、かつ、小さい消費電流で再生を行うことが
できる。上述の説明では第２磁性層のスピンの向きを上
向きとしたが、下向きでもよく、また、“０”、“１”
のデータを第１磁性層の磁化の向きを下向き、上向きに
対応させてももちろん良い。

【００２８】また、第１磁性層、第２磁性層ともに磁性
材料としては、前述のＲＥ−ＴＭ材料を用いることがで
きるが、ピン層である第２磁性層は、特に保磁力が高い
ＴｂＦｅ、ＴｂＦｅＣｏ、ＤｙＦｅ、ＤｙＦｅＣｏなど
が望ましい。

【００２９】第１磁性層の保磁力は低すぎると、メモリ
性能が劣化し、高すぎると記録電流を大きくする必要が
あるので、５Ｏｅ以上で５０Ｏｅ以下が望ましい。第２
磁性層の保磁力は低すぎると記録再生時に磁化反転する
恐れが生じ、高すぎるとスピンを一方向に配向させる初
期化作業が困難であるため、２０Ｏｅ以上で２０ｋＯｅ
以下にすることが望ましい。また、第１磁性層の保磁力
は第２磁性層の保磁力の半分程度にすることが望まし
い。

【００３０】次に差動検出法について説明する。差動検
出法に用いられるメモリ素子の構成は「検出層（第１磁
性層）／非磁性層／メモリ層（第２磁性層）」であり、
第２磁性層は情報が保存されるメモリ層として、第１磁
性層は、第２磁性層に保存された情報を、磁気抵抗効果
を利用して読み出すために設けられている。“０”、
“１”のデータを、第２磁性層の磁化の上向き、下向き
にそれぞれ対応させる。記録は記録電流による発生磁界
によって第２磁性層の磁化を反転させて行う。

【００３１】読み出しは、書き込み線に記録時よりも弱
い電流、もしくは書き込み線を２本設けて１本の書き込
み線にのみ電流を流すなどして、記録時よりも小さい磁
界を発生させて、メモリ層の磁化は反転させずに検出層
の磁化のみを反転させる。これによって、抵抗値が
“０”の場合は小から大へ、“１”の場合は大から小に
変化するので、抵抗値変化により記録情報を検出するこ
とができる。

【００３２】差動検出法は、微分検出法等を用いて微少
な信号変化でも検出できるため、検出感度のよい再生を
行うことができる。

【００３３】第１磁性層、第２磁性層ともに磁性材料と
しては、希土類−鉄族合金（ＲＥ−ＴＭ）材料を用いる
ことができるが、どちらの層も記録再生時に磁化反転さ
せるため、より保磁力の低いＧｄＦｅ、ＧｄＦｅＣｏな
どが望ましい。第１磁性層の保磁力は低すぎると、再生
信号が劣化し、高すぎると再生電流が大きくなるので、
２Ｏｅ以上で２０Ｏｅ以下が望ましい。第２磁性層の保
磁力は低すぎるとメモリ性能が劣化し、高すぎると記録
電流が高くなるので、５Ｏｅ以上で５０Ｏｅ以下にする
ことが望ましい。また、第１磁性層の保磁力は第２磁性
層の保磁力の半分程度にすることが望ましい。

【００３４】

【実施例】以下、本発明の実施例について具体的に説明
する。

【００３５】（実施例１）図２に本実施例に用いた本発
明のメモリの構造を示す。本実施例においては隣接ビッ
ト線のうち、両側のビット線と書き込み線とを用いる。
例えば、図２において、磁気抵抗素子Ｒ２２の磁化状態
を変化させる場合について説明する。隣接のビット線６
１と６３の各々に、矢印で示したように逆方向に電流を
流す。すると、ビット線６２の下部に位置する磁気抵抗
素子には、上向きの合成磁界が印加される。さらに、書
き込み線１０２にも、矢印で示した向きに電流を流す
と、ビット線６２の下部に位置する磁気抵抗素子のう
ち、Ｒ２２には他の磁気抵抗素子よりも大きな上向きの
磁界が印加される。

【００３６】これらの電流の向きを逆にすれば、下向き
の磁界を印加することができる。本実施例の磁気抵抗素
子には、垂直方向に磁化した磁性膜を用いているため、
マトリックス状に配置した多数のメモリ素子のうち、特
定のメモリ素子のみの磁化状態を変化させることが可能
となる。

【００３７】なお、書き込み線とビット線に電流を流す
順番は、逆でもよく、また書き込み線とビット線に同時
に電流を流しても良い。

【００３８】また本実施例においては、書き込み線が隣
接する磁気抵抗素子の中間にあり、ビット線間隔が一様
であっても、例えば書き込み線１０２−磁気抵抗素子Ｒ
２２間と書き込み線１０２−磁気抵抗素子Ｒ２３間の距
離が同じで、ビット線６１と６２、６２と６３の間隔が
同じであっても、マトリックス状に配置されたメモリセ
ル中の特定の磁気抵抗素子の磁化状態を変化させること
ができる。よって集積度の高いメモリを実現することが
できる。

【００３９】以下述べたように本実施例によれば、デバ
イス構造を複雑化することなく、３本の導電線による垂
直方向の合成磁界を磁気抵抗素子に印加することが可能
となる。

【００４０】（実施例２）図５に本実施例に用いた本発
明のメモリの構造例を示す。図５はメモリ素子の下部に
電界効果トランジスタを付与した構造の断面図を示した
ものである。図１、２、３と同様に、記号の記載の無い
部分は、基本的に絶縁体部分を示す。半導体基板１に
は、ドレイン領域３、ソース領域２、ゲート電極４から
なるＭＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎ
ｄｕｃｔｏｒ）−ＦＥＴ（ＦｉｅｌｄＥｆｆｅｃｔ Ｔ
ｒａｎｓｉｓｔｏｒ；電界効果型トランジスタ）が形成
されている。そして、磁気抵抗素子９は、プラグ電極５
を介して、前記電界効果トランジスタのドレイン電極１
３に接続されている。

【００４１】本実施例によれば、デバイス構造を複雑化
することなく、２本もしくは３本の導電線による垂直方
向の合成磁界を磁気抵抗素子に印加することが可能にな
る。多数のメモリセルをマトリックス状に配置して、書
き換え速度が速い大容量のャｃ鰍するためには、本実施
例に示したような、電界効果トランジスタを付与する構
造が望ましい。これは、単純マトリックス型では、各磁
気抵抗素子にダイオードを設けることが実質的に必要で
あるが、このダイオードはキャパシタンスの容量成分を
持つため、情報再生時に信号の立ち上がりが遅くなるた
めである。但し、この速度の遅れが許容できる範囲内で
の使用形態であれば、単純マトリックス型においてもメ
モリセルの占有面積を小さくすることができ高集積度が
達成できる。

【００４２】（実施例３）図６に本実施例において用い
た本発明のメモリの構造例を示す。図６はメモリ素子の
下部に電界効果トランジスタを付与した構造において隣
接するメモリセル間においてソース領域を共有化した構
造の断面図である。本実施例においては磁気抵抗素子の
抵抗値を検出する際に、ビット線の端部に一定電位を印
加し、電界効果トランジスタのソースを接地電位とする
ことによって、磁気抵抗素子の抵抗値に対応した電位
が、ビット線のもう片方の端部に出力され、この電位を
参照電位と比較することで、検出を行なう。本実施例の
ようにソース電極を隣接セルとで共有化することによっ
て、ソース電極の本数を減らすことができ構造を簡略化
することが可能となる。つまり、本実施例によれば、デ
バイス構造を複雑化することなく、２本もしくは３本の
導電線による垂直方向の合成磁界を磁気抵抗素子に印加
することが可能となり、さらに、メモリ素子の下部に電
界効果トランジスタを設けた場合においても、ソース電
極の本数を少なくすることが可能となる。

【００４３】（実施例４）図７に本実施例に用いた本発
明のメモリの構造例を示す。本実施例はメモリ素子の下
部に電界効果トランジスタを付与し、隣接するメモリセ
ル間において書き込み線を共有化した構造となってい
る。半導体基板１には、ドレイン領域３、ソース領域
２、ゲート電極４からなるＭＯＳ−ＦＥＴが形成されて
おり、ソース領域２は、隣接の電界効果トランジスタ間
で共有化されている。共有化されていない電界効果トラ
ンジスタどうしは、シャロートレンチアイソレーション
１１によって、電気的に分離されている。

【００４４】電界効果トランジスタのドレイン領域３に
は、プラグ電極５を介して、ドレイン領域３の直上の位
置に、膜面垂直方向に磁化した磁気抵抗膜９が接続さ
れ、さらにビット線６に接続されている。ソース電極１
２には、図示していないが接地配線が設けられている。
また、磁気抵抗膜９の側部に、絶縁体を介して書き込み
線１０が設けられている。書き込み線１０、ゲート線
４、ソース電極に接続された接地配線は、紙面の垂直方
向に伸びている。ビット線は紙面の平面方向に伸びてい
る。図８に、図７のメモリ構造を平面図で示す。磁気抵
抗膜Ｒ１１〜Ｒ１６がビット線６１に接続されており、
同様にＲ２１〜Ｒ２６がビット線６２に、Ｒ３１〜Ｒ３
６がビット線６３に、Ｒ４１〜Ｒ４６がビット線６４
に、Ｒ５１〜Ｒ５６がビット線６５に、Ｒ６１〜Ｒ６６
がビット線６６に、接続されている。ビット線、書き込
み線はそれぞれ、図２に記載されているものと対応して
いる。また、シャロートレンチアイソレーション領域１
１１、１１２は図２における書き込み線１０１、１０
２、１０３、と平行に配されている。また、ビット線６
１とビット線６２間にもシャロートレンチアイソレーシ
ョン領域が設けられており、他のビット線間も同様であ
る。

【００４５】本実施例の記録方法を図８を参照して説明
する。例えば図８の点線で囲まれた部分のＲ３３を含む
メモリセルに記録を行なうとする。書き込み線１０２に
矢印の方向に電流を流すと、Ｒ１３〜Ｒ６３に上向きの
磁界が、Ｒ１４〜Ｒ６４には下向きの磁界が印加され
る。同時に、隣接のビット線６２と６４に矢印で示すよ
うに、互いに逆方向に電流を流す。こうすると、磁気抵
抗膜Ｒ３１〜Ｒ３６には、それぞれのビット線からの上
向きの合成磁界が印加される。このため、磁気抵抗膜Ｒ
３３のみに、強い上向きの磁界が印加されることにな
る。磁界の方向は、電流の方向によって上もしくは下に
変更することができ、電流を流す書き込み線を選ぶこと
によって特定のメモリセルのみに、情報の記録を行うこ
とができる。

【００４６】再生方法に関して図８を参照して更に詳細
に説明する。例えば図８において磁気抵抗膜Ｒ３３を含
むメモリセルの読み出しを行うとすると、まず記録時と
同様に書き込み線１０２と隣接のビット線６２と６４に
矢印の方向に電流を流す。そうするとＲ３３には、上向
きの磁界が印加される。記録時よりも電流値を小さくす
れば、メモリ層の磁化方向はそのままで、検出層の磁化
のみを反転させることができる。また、印加磁界の方向
は、電流の方向によって上もしくは下に変更することが
できるので、正負の電流パルスを流せば、検出層の磁化
を反転させ、そのときに生じる抵抗の変化をビット線６
３で検出すれば良い。なお、“０”、“１”のデータを
第２磁性層の磁化を下向き、上向きに対応させても良
い。メモリ素子に印加される磁界の大きさは０．２μｍ
の設計ルールの半導体加工設備を用いて、幅０．３μ
ｍ、厚み０．４μｍの書き込み線に、電流２．４ｍＡ
（電流密度２０ｍＡ／μｍ２）を流し、幅０．２μｍ、
厚み０．４μｍのビット線に、電流０．８ｍＡ（電流密
度１０ｍＡ／μｍ２）を流した場合に、厚み方向に配線
の中心から０．２μｍ離れた地点では、磁性膜に約１５
Ｏｅの磁界が印加される。このとき、隣接のメモリセル
には、１０Ｏｅ以下の磁界しか印加されない。

【００４７】また０．２μｍの設計ルールの半導体加工
設備を用いて、０．４μｍ、厚み０．３μｍの書き込み
線に、電流２．４ｍＡ（電流密度２０ｍＡ／μｍ２）を
流し、幅０．２μｍ、厚み０．２μｍのビット線に、電
流０．８ｍＡ（電流密度２０ｍＡ／μｍ２）を流すと、
磁界発生点までの距離が書き込み線の中心から０．３５
μｍ、ビット線の中心からの距離が０．１０μｍの地点
では、１３ Ｏｅ印加される、周囲のメモリセルでは、
平均８ Ｏｅ以下の磁界しか印加されない。

【００４８】本実施例の構造においては、書き込み線を
隣接する左右のメモリセルで共有化して簡略化した構造
にしても、その他の書き込み線を新たに設ける必要が無
いので、デバイス構造を簡単にすることができる。ま
た、３本の導電線を用いて、メモリ素子に垂直方向の磁
界を印加するので、大きな磁界を印加することができる
ので、情報の保存性を向上させるためにメモリ素子に保
磁力の大きなものを選択する際にも情報の書き込みを行
なうことができる。

【００４９】（実施例５）図９に、本実施例に用いた本
発明のメモリの構造例を示す。本実施例は電界効果トラ
ンジスタを付与した本発明のメモリにおいて書き込み線
が接地電極と一体化している構造となっている。書き込
み線１０は、電界効果トランジスタのソース領域に接続
された接地電極１２と接続されて一体化されている。書
き込み線１０は、紙面垂直方向に伸びており、端部には
電界効果トランジスタなどのスイッチング素子が接続さ
れており、接地電位もしくは電流源のどちらかに接続さ
れるようになっている。このうち電流源は、書き込みに
必要な電流を流すことが可能な電流源である。そして、
読み出し動作を行う場合は、接地電位として、書き込み
動作を行う場合は、電流源に接続する。

【００５０】この構造では、書き込み線を接地配線と共
通化しているため、書き込み線を新たに配置する必要が
無い。このため、デバイス構造が簡略化できる。

【００５１】（実施例６）図１０に本実施例に用いた本
発明のメモリの構造例を示す。本実施例においてはメモ
リ素子の下部に電界効果トランジスタを付与した構造に
おいてドレイン電極を自己整合的に形成した構造を示し
ている。図１のデバイス構造においては、ドレイン領域
３にプラグ電極５を立てるときに、位置合わせ時のずれ
がＦ（最小加工寸法）あるとすると、３Ｆの幅を取る必
要があり、ドレイン領域３の面積は、９×（Ｆの自乗）
が必要となる。これに対して、本実施例のデバイス構造
においては、ドレイン電極１３が自己整合的に形成され
ているため位置合わせマージンが不要で、ドレイン領域
３とドレイン電極１３との位置あわせマージンを、原理
的に０にでき、ドレイン領域３の面積を１×（Ｆの自
乗）にすることができる。したがって、本実施例のメモ
リにおいては、ドレイン領域の面積中、ドレイン電極が
閉める面積の割合を少なくとも５０％以上となり、メモ
リ素子の面積を小さくすることができ、よりセル面積を
小さくすることが可能となる。更にメモリの小型化する
ためには面積比は、６０％以上が望ましく、さらに望ま
しくは８０〜９０％以上にするとよい。

【００５２】

【発明の効果】本発明のメモリおよび記録再生方法を用
いれば、簡素化されたデバイス構造で高集積なメモリを
実現することができる。

【図面の簡単な説明】

【図１】本発明のメモリのデバイス構造の一例を示す図

【図２】本発明のメモリのデバイス構造の一例を示す図

【図３】本発明のメモリのデバイス構造の一例を示す図

【図４】本発明のメモリのデバイス構造の一例を示す図

【図５】本発明のメモリの一例の断面図

【図６】本発明のメモリの一例の断面図

【図７】本発明のメモリの一例の断面図

【図８】本発明のメモリの一例の平面図

【図９】本発明のメモリ素子の一例の断面図

【図１０】本発明のメモリ素子の一例の断面図

【図１１】従来のメモリ素子の断面図

【図１２】従来のメモリ素子の平面図

【図１３】従来の垂直磁化膜を用いたメモリの図

【符号の説明】

１ 半導体基板 ２ ソース ３ ドレイン ４ ゲート電極 ５ プラグ ６ ビット線 ７ プラグ ８ ワード線 ９ 磁気抵抗素子 １０ 書き込み線 １１ シャロートレンチアイソレーション領域 １２ ソース電極 １３ ドレイン電極 Ｒ１１〜Ｒ６６ 磁気抵抗素子 １０１、１０２、１０３ 書き込み線 １１１、１１２ シャロートレンチアイソレーション領
域 ６１〜６６ ビット線 １０００ 基板

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 43/08 Ｈ０１Ｌ 27/10 ４４７

Claims (15)

【特許請求の範囲】
1. 【請求項１】 基板上に磁化容易軸が膜面垂直方向であ
   る第１磁性層と第２磁性層が積層され該磁性層間に非磁
   性層が積層された磁気抵抗膜を有するメモリ素子と、 該磁気抵抗素子の前記基板に対向する側に設けられたビ
   ット線と、 前記第１磁性層または前記第２磁性層の磁化方向を電流
   によって発生する磁界により変化させる書き込み線とを
   有するメモリにおいて、 前記メモリ素子が前記基板上にマトリックス状に形成さ
   れ、隣接するメモリ素子に接続されている前記ビット線
   と前記書き込み線からの磁界によって前記磁気抵抗素子
   の磁化状態を変化させることを特徴とするメモリ。
2. 【請求項２】 前記非磁性層が絶縁体であることを特徴
   とする請求項１に記載のメモリ。
3. 【請求項３】 前記隣接する２つのメモリ素子に接続さ
   れているビット線と前記書き込み線に電流を流して、そ
   れらより発生する磁界によって前記磁気抵抗素子の磁化
   状態を変化させることを特徴とする請求項１に記載のメ
   モリ。
4. 【請求項４】 前記書き込み線が、前記ビット線を兼用
   することを特徴とする請求項３に記載のメモリ。
5. 【請求項５】 前記磁気抵抗素子と電界効果トランジス
   タのドレイン領域が電気的に接続されて構成されること
   を特徴とする請求項１に記載のメモリ。
6. 【請求項６】 前記電界効果トランジスタのソース領域
   に接地電極が接続されており、前記隣接する２つのメモ
   リ素子において前記接地電極が共有されていることを特
   徴とする請求項５に記載のメモリ。
7. 【請求項７】 前記書き込み線が隣接するメモリ素子に
   おいて共有されていることを特徴とする請求項５に記載
   のメモリ。
8. 【請求項８】 前記電界効果トランジスタのソース領域
   に接続された前記接地電極が、前記書き込み線を兼ねる
   ことを特徴とする請求項５に記載のメモリ。
9. 【請求項９】 前記電界効果トランジスタのドレイン領
   域上に自己整合的に形成されたドレイン電極の上に、前
   記磁気抵抗素子が配置され、該ドレイン領域の面積のう
   ち、該ドレイン電極が占める面積が５０％以上であるこ
   とを特徴とする請求項５に記載のメモリ。
10. 【請求項１０】 前記第１磁性層及び／または前記第２
    磁性層が、希土類鉄族合金からなることを特徴とする請
    求項１に記載のメモリ。
11. 【請求項１１】 前記希土類鉄族合金のうち、希土類元
    素が、Ｇｄ、Ｔｂ、Ｄｙのうち、少なくとも一種の元素
    を含み、鉄族元素がＦｅ、Ｃｏのうち、少なくとも一種
    の元素を含むことを特徴とする請求項１０に記載のメモ
    リ。
12. 【請求項１２】 前記第１磁性層と前記絶縁体からなる
    非磁性層との間と、前記第２磁性層と前記絶縁体からな
    る非磁性層との間の少なくともどちらか一方にＦｅ、Ｃ
    ｏのうち、少なくとも一つの元素を含む磁性層が設けら
    れていることを特徴とする請求項１０に記載のメモリ。
13. 【請求項１３】 基板上に磁化容易軸が膜面垂直方向で
    ある第１磁性層と第２磁性層が積層され該磁性層間に非
    磁性層が積層された磁気抵抗素子を有するメモリ素子
    と、 該磁気抵抗素子の前記基板に対向する側に設けられたビ
    ット線と、 前記磁気抵抗素子の磁化方向を電流によって発生する磁
    界により変化させる書き込み線と、 電界効果トランジスタとからなり、 前記基板上に前記メモリ素子がマトリックス状に配置さ
    れ、前記電界効果トランジスタのドレイン領域の直上に
    前記メモリ素子が形成されて、前記電界効果トランジス
    タのソース領域に接地電極が接続され、該設置電極と前
    記書き込み線が隣接するメモリ素子において共有され、
    隣接のメモリ素子に接続されている前記ビット線に電流
    を流して発生する磁界によって前記磁気抵抗素子の磁化
    状態を変化させることを特徴とするメモリ。
14. 【請求項１４】 請求項１３に記載されているメモリを
    用いて、前記磁気抵抗素子の抵抗の絶対値を検出して記
    録された情報を再生することを特徴とするメモリの記録
    再生方法。
15. 【請求項１５】 請求項１３に記載されているメモリを
    用いて、前記隣接のメモリ素子のビット線に電流を流す
    ことによって、前記磁気抵抗素子の第１磁性層の磁化方
    向を決定して情報を記録し、前記書き込み線および前記
    隣接のメモリ素子のビット線に電流を流すことによっ
    て、前記磁気抵抗素子の第２磁性層の磁化方向を反転さ
    せて、そのときに生じる抵抗変化を検出して、記録され
    た情報を再生することを特徴とするメモリの記録再生方
    法。