TW202343801A - 多堆疊半導體裝置及其製造方法 - Google Patents

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channel structure
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白在職
洪炳鶴
黃寅燦
康一 徐
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南韓商三星電子股份有限公司
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Abstract

提供一種多堆疊半導體裝置，多堆疊半導體裝置包括：基板；下部奈米片材電晶體，包括下部通道結構、環繞下部通道結構且包括閘極介電層的下部閘極結構、位於下部通道結構的兩個端部處的下部源極/汲極區、以及將下部源極/汲極區與下部閘極結構隔離開的至少一個下部內部間隔件；上部奈米片材電晶體，位於下部奈米片材電晶體上，包括上部通道結構、環繞上部通道結構且包括閘極介電層的上部閘極結構、位於上部通道結構的兩個端部處的上部源極/汲極區、以及將上部源極/汲極區與上部閘極結構隔離開的至少一個上部內部間隔件；以及隔離結構，位於下部通道結構與上部通道結構之間，其中在隔離結構的側邊處形成有間隔件結構，間隔件結構包含與形成下部內部間隔件或上部內部間隔件相同的材料。

Description

包括使用包括薄矽層的溝道隔離結構形成的源極/汲極內部間隔的3D堆疊半導體裝置
與本揭露相關的設備及方法是有關於一種包括使用隔離結構形成的源極/汲極區內部間隔件的多堆疊半導體裝置，所述隔離結構包括位於上部通道結構與下部通道結構之間的薄氧化物層。
對半導體裝置的小型化及效能改善的日益增長的需求已引入奈米片材電晶體。奈米片材電晶體的特性是具有由一或多個垂直堆疊奈米片材層形成的通道結構及環繞奈米片材層的閘極結構，所述一或多個垂直堆疊奈米片材層在通道長度方向上對形成於通道結構的兩個端部處的源極/汲極區（電極）進行橋接。該些奈米片材層用作用於奈米片材電晶體的源極/汲極區之間的電流流動的通道。奈米片材電晶體亦被指具有各種不同的名稱，例如多橋通道場效電晶體（field effect transistor，FET）（multi-bridge channel FET，MBCFET）、奈米梁、奈米帶、疊加（superimposed）通道裝置等。
最近，三維堆疊（3D堆疊）半導體裝置開始吸引行業關注以達成進一步的裝置密度。可藉由自基板在垂直方向上堆疊二或更多個奈米片堆疊以及在包括下部通道結構的下部奈米片材電晶體結構與包括上部通道結構的上部奈米片材電晶體結構之間形成隔離（或分離）結構來形成此多堆疊半導體裝置。下部通道結構及上部通道結構中的每一者可包括由矽鍺（silicon-germanium，SiGe）層及矽（Si）層形成的多個奈米片材層，所述多個奈米片材層藉由例如基於基板以交替方式磊晶地生長SiGe層與Si層而交替地位於基板上。在製造多堆疊半導體裝置的稍後的步驟中，被稱為犧牲層的該些SiGe層將被替換金屬閘極（replacement metal gate，RMG）結構替換。
提供隔離結構以在多堆疊半導體裝置中將下部通道結構與上部通道結構彼此隔離開。對於此種隔離結構，可使用單個SiGe層或具有不同Ge濃度的多個SiGe層。然而，本申請案的發明人已認識到，當單個SiGe層或具有不同Ge濃度的多個層被形成為所述兩個通道結構之間的隔離結構時，很難自其側表面對每一通道結構的犧牲SiGe層及隔離結構的SiGe層進行蝕刻以獲得用於在其中形成內部間隔件的空腔（或凹槽）。形成內部間隔件以將RMG結構與連接至每一通道結構的Si層的源極/汲極區隔離開。
當將單個SiGe層用作隔離結構時，此SiGe層與每一通道結構的SiGe層之間的厚度差使得很難在藉由對該些SiGe層的側表面進行蝕刻而獲得的空腔上沈積內部間隔件材料。為解決此問題，已將具有不同Ge濃度的多個SiGe層用作隔離結構，以減小厚度差且對SiGe層的側表面處的蝕刻程度進行調整。然而，在此種情形中，在移除具有高Ge濃度（例如50%）的SiGe層期間，對於具有低Ge濃度（例如25%）的SiGe層，很難得到令人滿意的蝕刻選擇性。舉例而言，在包括交替堆疊的具有50% Ge的高SiGe濃度層與具有25% Ge的低SiGe濃度層的隔離結構中，當高Ge濃度SiGe層在其側表面處被蝕刻以用於內部間隔件形成時，低Ge濃度SiGe層亦可在不承受對SiGe層的蝕刻選擇性的情況下被蝕刻。因此，在SiGe隔離結構中，可充分接收內部間隔件形成的適當的結構輪廓可能塌陷。
因此，需要一種包括基於改善的通道隔離結構形成的源極/汲極區內部間隔件的多堆疊半導體裝置。
本背景技術部分中揭露的資訊在達成本申請案的實施例的製程之前或期間已為發明人所知或由發明人導出，或者是在達成實施例的製程中獲取的技術資訊。因此，所述資訊可能包含不形成公眾已知的先前技術的資訊。
本揭露提供一種多堆疊半導體裝置及一種製造多堆疊半導體裝置的方法，所述多堆疊半導體裝置具有位於下部通道結構與上部通道結構之間的改善的隔離結構以及基於隔離結構形成的內部間隔件。
根據實施例，提供一種多堆疊半導體裝置，所述多堆疊半導體裝置可包括：基板；下部奈米片材電晶體，包括下部通道結構、環繞下部通道結構且包括閘極介電層的下部閘極結構、位於下部通道結構的兩個端部處的下部源極/汲極區、以及將下部源極/汲極區與下部閘極結構隔離開的至少一個下部內部間隔件；上部奈米片材電晶體，位於下部奈米片材電晶體上，包括上部通道結構、環繞上部通道結構且包括閘極介電層的上部閘極結構、位於上部通道結構的兩個端部處的上部源極/汲極區、以及將上部源極/汲極區與上部閘極結構隔離開的至少一個上部內部間隔件；以及隔離結構，位於下部通道結構與上部通道結構之間，其中在隔離結構的側邊處形成有間隔件結構，間隔件結構包含與形成下部內部間隔件或上部內部間隔件相同的材料。
根據實施例，提供一種多堆疊半導體裝置，所述多堆疊半導體裝置可包括：基板；下部奈米片材電晶體，包括下部通道結構、環繞下部通道結構的下部閘極結構、位於下部通道結構的兩個端部處的下部源極/汲極區、以及將下部源極/汲極區與下部閘極結構隔離開的至少一個下部內部間隔件；上部奈米片材電晶體，位於下部奈米片材電晶體上，包括上部通道結構、環繞上部通道結構的上部閘極結構、位於上部通道結構的兩個端部處的上部源極/汲極區、以及將上部源極/汲極區與上部閘極結構隔離開的至少一個上部內部間隔件；以及隔離結構，位於下部通道結構與上部通道結構之間，其中隔離結構包括包含於下部閘極結構及上部閘極結構中的閘極介電層的至少一部分。
根據實施例，提供一種製造多堆疊半導體裝置的方法。所述方法可包括：（a）在基板上提供奈米片材堆疊，奈米片材堆疊包括下部通道結構、隔離結構以及上部通道結構，下部通道結構包括至少一個下部犧牲層及至少一個下部通道層，隔離結構位於下部奈米片材堆疊上，包括至少一個犧牲隔離層及至少一個通道隔離層，上部通道結構位於隔離結構上，包括至少一個上部犧牲層及至少一個上部通道層；（b）在奈米片材堆疊上形成虛設閘極結構；（c）在下部犧牲層的側表面、犧牲隔離層的側表面及上部犧牲層的側表面處形成空腔；（d）在空腔處形成內部間隔件；（e）形成分別連接至下部通道層及上部通道層的下部源極/汲極區及上部源極/汲極區；以及（f）使用閘極結構替換虛設閘極結構、下部犧牲層及上部犧牲層以及犧牲隔離層的至少一部分，其中在操作（d）中，在隔離結構的側邊處形成包含與形成內部間隔件相同的材料的間隔件結構。
本文中闡述的實施例為全部實例性實施例，且因此本揭露並不限於此且可以各種其他形式達成。以下說明中提供的實施例中的每一者並不排除與另一實例或另一實施例的一或多個特徵相關聯，所述另一實例或另一實施例亦在本文中提供或未在本文中提供，但與本揭露一致。舉例而言，即使在特定實例或實施例中闡述的事項未在與其不同的實例或實施例中闡述，然而所述事項仍可被理解為與不同的實例或實施例相關或相結合，除非在其說明中另外提及。另外，應理解，本揭露的原理、態樣、實例及實施例的全部說明旨在囊括其結構等效物及功能等效物。另外，該些等效物應被理解為不僅包括當前眾所習知的等效物，亦包括將來開發的等效物，即，被發明來實行相同功能的全部裝置，而不管其結構如何。舉例而言，本文中闡述通道層、犧牲層、犧牲隔離層及通道隔離層可採取不同的類型或形式，只要本揭露可應用於此即可。
應理解，當稱半導體裝置的元件、組件、層、圖案、結構、區等（在下文中被統稱為「元件」）位於半導體裝置的另一元件「之上」、「上方」、「上」、「下方」、「之下」、「下面」、「連接至」或「耦合至」所述另一元件時，所述元件可直接位於所述另一元件之上、上方、上、下方、之下、下面、連接至或耦合至所述另一元件，或者可存在中間元件。相比之下，當稱半導體裝置的元件「直接」位於半導體裝置的另一元件「之上」、「直接」位於所述另一元件「上方」、「直接」位於所述另一元件「上」、「直接」位於所述另一元件「下方」、「直接」位於所述另一元件「之下」、「直接」位於所述另一元件「下面」、「直接連接至」或「直接耦合至」所述另一元件時，不存在中間元件。在本揭露通篇中，相同的編號指代相同的元件。
為易於說明，本文中可能使用例如「位於…之上（over）」、「位於…上方（above）」、「位於…上（on）」、「上部的（upper）」、「位於…下方（below）」、「位於…之下（under）」、「位於…下面（beneath）」、「下部的（lower）」及類似用語等空間相對性用語來闡述圖中所示的一個元件與另一（其他）元件的關係。應理解，所述空間相對性用語旨在除圖中所繪示的定向外亦囊括半導體裝置在使用或操作中的不同定向。舉例而言，若圖中的半導體裝置被翻轉，則被闡述為位於其他元件「下方」或「下面」的元件將被定向為位於所述其他元件「上方」。因此，用語「下方」可囊括上方及下方兩種定向。半導體裝置可具有其他定向（旋轉90度或處於其他定向），且本文中所使用的空間相對性描述語可相應地進行解釋。
如本文中所使用的例如「…中的至少一者」等表達在位於一系列元件之後時修飾整個系列的元件而並非修飾所述一系列元件中的個別元件。舉例而言，應將表達「a、b及c中的至少一者」理解成包括僅a、僅b、僅c、a與b二者、a與c二者、b與c二者以及a、b及c全部。在本文中，當用語「相同（same）」用於對二或更多個元件的尺寸進行比較時，所述用語可涵蓋「實質上相同」的尺寸。
應理解，儘管可在本文中使用用語第一、第二、第三、第四等來闡述各種元件，然而該些元件不應受該些用語限制。該些用語僅用於區分一個元件與另一元件。因此，在不背離本揭露的教示的情況下，以下論述的第一元件可被稱為第二元件。
亦應理解，儘管製造設備或結構的特定步驟或操作晚於另一步驟或操作進行闡述，所述步驟或操作仍可晚於所述另一步驟或操作實行，除非所述另一步驟或操作被闡述為在所述步驟或操作之後實行。
在本文中參照作為實施例（及中間結構）的示意性圖示的剖視圖來闡述許多實施例。如此一來，預期會因例如製造技術及/或容差而相對於各圖示的形狀有所變化。因此，實施例不應被解釋為限於本文中所示的特定區形狀，而是欲包括例如因製造所導致的形狀偏差。舉例而言，被示出為矩形的經植入區通常將具有修圓特徵或彎曲特徵，及/或在其邊緣處具有植入濃度梯度而非自植入區至非植入區具有二元改變（binary change）。同樣，藉由植入而形成的隱埋區可能會在所述隱埋區與進行植入所經由的表面之間的區中引起某種程度的植入。因此，圖中所示出的區本質上是示意性的，且其形狀並非旨在示出裝置的區的實際形狀且並非旨在限制本發明概念的範圍。此外，在圖式中，可能為清晰起見而誇大層及區的大小及相對大小。
為簡潔起見，包括奈米片材電晶體的半導體裝置的傳統元件、結構或層在本文中可能詳細闡述，或者可能未詳細闡述。舉例而言，本文中可省略在半導體裝置的層或結構上或者在半導體裝置的層或結構中形成的蝕刻停止層或障壁金屬圖案。
在下文中，應理解，用語「電晶體」可指在基板上包括閘極結構及源極/汲極區的半導體裝置，且「電晶體結構」可指在形成閘極結構及源極/汲極區中的至少一者以完成作為電晶體的半導體裝置結構之前的中間半導體裝置結構。
圖1A及圖1B至圖11A及圖11B示出根據實施例的用於製造多堆疊半導體裝置的方法，所述多堆疊半導體裝置具有位於下部通道結構與上部通道結構之間的改善的隔離結構以及基於隔離結構形成的內部間隔件。
圖1A示出根據實施例的包括形成於基板上的多個奈米片材層的奈米片材堆疊的通道長度橫截面視圖。圖1B示出根據實施例的沿著圖1A中所示的線I-I’截取的圖1A所示奈米片材堆疊的通道寬度橫截面視圖。
參照圖1A及圖1B，奈米片材堆疊10可在基板105上按此次序包括下部通道結構10L、隔離結構10I及上部通道結構10U，且該些堆疊中的每一者包括多個半導體奈米片材層（下文中為「奈米片材層」），所述多個半導體奈米片材層包括如下所述的多個犧牲層、通道層、犧牲隔離層及通道隔離層。
在本文中呈現的實施例中，如此稱呼通道結構是由於該些結構將變成包括將源極/汲極區連接至彼此的通道層以用於在製造多堆疊半導體裝置的稍後的步驟中奈米片材電晶體之間的電流流動的通道。此外，如此稱呼犧牲層及犧牲隔離層是由於：與通道層及通道隔離層不同，該些層將在本實施例中的製造多堆疊半導體裝置的稍後的步驟中被移除。
下部通道結構10L可包括交替地層疊（或堆疊）於基板105上的多個下部犧牲層110S與下部通道層110C。在所述兩個通道結構之間將下部通道結構10L與上部通道結構10U隔離開的隔離結構10I可包括同樣交替地層疊於下部通道結構10L上的二或更多個犧牲隔離層115S與一或多個通道隔離層（或隔離層）115C。此外，上部通道結構10U可包括同樣交替地層疊於下部通道結構10L上的多個上部犧牲層120S與上部通道層120C。
根據實施例，圖1A及圖1B中所示的奈米片材堆疊10可藉由按照以下次序一層接一層地磊晶地生長奈米片材層而形成：犧牲層、通道層、犧牲層、通道層、犧牲隔離層、通道隔離層、犧牲隔離層、通道隔離層、犧牲隔離層、通道層、犧牲層、通道層、犧牲層、通道層及犧牲層。然而，該些層的以上實例性數目並不限制本揭露的實施例。
如稍後將闡述，提供下部通道層110C以形成下部通道結構的用於將由下部通道結構10L形成的下部奈米片材電晶體的源極/汲極區之間的電流流動的下部通道。同樣，提供上部通道層120C以形成上部通道結構的用於將由上部通道結構10U形成的上部堆疊奈米片材電晶體的源極/汲極區之間的電流流動的上部通道。
通道層110C及120C各自可具有介於8奈米至13奈米的範圍內的厚度TH1，但並不限於此，且犧牲層110S及120S各自可具有介於8奈米至13奈米的範圍內的厚度TH2，但並不限於此。然而，根據實施例，通道層110C與120C可具有相同的厚度。此外，根據實施例，犧牲層110S與120S亦可具有相同的厚度。根據實施例，通道層110C或120C與犧牲層110S或120S可具有相同的厚度或不同的厚度。
圖1A及圖1B示出下部通道層110C的數目是兩（2）個，而上部通道層120C的數目是三（3）個。即，上部通道層120C的數目大於下部通道層110C的數目。相反，下部通道層110C中的每一者在D2方向上所具有的寬度（此將是下部奈米片材電晶體的通道寬度）大於上部通道層120C中的每一者，而下部通道層110C中的每一者與上部通道層120C中的每一者在D1方向上具有相同的長度。即，下部通道結構10L在D2方向上相較於上部通道結構10U具有更大的寬度。提供奈米片材堆疊10的此種結構，以容許存在以下空間：所述空間用於在不增大在本實施例中將形成的多堆疊半導體裝置的側向覆蓋區域的情況下將源極/汲極區接觸結構連接至下部奈米片材電晶體的源極/汲極區的上表面，如圖11A及圖11B中所示。然而，通道層及犧牲層的上述實例性數目並不限制本揭露的實施例。
由於上部通道結構10U的寬度小於下部通道結構10L的寬度，而上部通道結構10U的長度與下部通道結構10L的長度彼此相等，因此形成更大數目的通道層，使得當下部奈米片材電晶體及上部奈米片材電晶體是在製造多堆疊半導體裝置的稍後的步驟中完成時下部奈米片材電晶體的有效通道寬度（W eff）可等於上部奈米片材電晶體的有效通道寬度。因此，出於前述目的，根據實施例，可在下部通道結構10L與上部通道結構10U中形成不同數目的通道層。同時，為跨越下部奈米片材電晶體與上部奈米片材電晶體提供相同的有效通道寬度，亦可與圖1A及圖1B中所示的通道層110C及120C的厚度不同地控制通道層110C及120C的厚度。
儘管未示出，但可藉由在相同通道寬度的奈米片材堆疊上施加微影及非等向性蝕刻操作來形成圖1A及圖1B中所示的不同通道寬度的奈米片材堆疊10。
在圖1A及圖1B中所示的奈米片材堆疊10中，提供下部犧牲層110S及上部犧牲層120S作為用於形成下部通道層110C及上部通道層120C的虛設結構，且將在稍後的步驟中藉由下部替換金屬閘極（RMG）結構的一些部分及上部RMG結構的一些部分來替換下部犧牲層110S及上部犧牲層120S。
基板105可為矽（silicon，Si）基板，但基板105可包含其他材料，例如矽鍺（SiGe）、碳化矽（silicon carbide，SiC），但並不限於此。犧牲層110S及120S中的每一者可包含矽鍺（SiGe），且通道層110C及120C中的每一者可包含矽（Si）。犧牲SiGe層中的每一者的Ge濃度可被設定為25%至50%，但並不限於此。然而，根據實施例，犧牲層110S及120S中的每一者可能並不限於單個SiGe層，而是可包括一或多個相同材料層或者一或多個不同材料層。同樣，通道層110C及120C中的每一者可能並不限於單個Si層，而是可包括一或多個相同材料層或者一或多個不同材料層。根據實施例，具有與犧牲SiGe層110S、120S及115S的Ge濃度不同的Ge濃度的另一SiGe層可包括於通道層110C及120C中，只要此通道SiGe層可承受在稍後的步驟中使用相對於Ge的蝕刻選擇性來形成內部間隔件的蝕刻操作。
根據實施例，犧牲隔離層115S中的每一者可包含與通道結構10L及10U的犧牲層110S及120S中所包含相同的材料。舉例而言，犧牲隔離層115S可由具有25%至50% Ge濃度的SiGe形成，但並不限於此。根據實施例，與犧牲層110S及120S相似，出於將通道結構10L與10U彼此隔離開的目的，隔離結構10I的犧牲隔離層115S亦可由與犧牲層110S及120S的材料等同或不同的材料形成。
根據實施例，除了具有形成犧牲層110S及120S的相同材料之外，犧牲隔離層115S各自可具有與犧牲層110S及120S中的每一者的介於8奈米至13奈米的範圍內的厚度TH2類似或相等的厚度，但並不限於此。
根據實施例，通道隔離層115C中的每一者可包含與通道結構10L及10U的通道層110C及120C中所包含相同的材料。舉例而言，通道層115C可由Si形成。根據實施例，與通道層110C及120C相似，通道隔離層115C亦可由與通道層110C及120C的材料等同或不同的材料形成。舉例而言，通道隔離層115C可由與形成通道層110C及120C的材料（例如，Si）不同的材料形成，且具有與犧牲層110S、120S及/或犧牲隔離層115S不同的蝕刻選擇性，使得通道隔離層115C可能不會在稍後的步驟中藉由對犧牲層110S、120S及犧牲隔離層115S進行選擇性蝕刻而被移除。此處，根據實施例，形成通道隔離層115C的不同材料的蝕刻選擇性或蝕刻速率可與通道層110C及120C的材料的蝕刻選擇性或蝕刻速率相同或類似。
根據實施例，包含Si的通道隔離層115C中的每一者的厚度TH3可為2奈米或小於2奈米，但並不限於此。可提供該些通道隔離層115C來解決在具有不同Ge濃度的多個SiGe層中具有較低Ge濃度的SiGe層的問題，如早先在先前技術部分中所論述。由於通道隔離層115C中的每一者可由與通道層110C及120C的材料相同的材料（例如，Si）形成，因此通道隔離層115C可充分地承受基於相對於犧牲層110S、120S及犧牲隔離層115S（例如，其中包含的Ge）的蝕刻選擇性的蝕刻操作，以用於稍後的步驟中的內部間隔件形成。因此，與由具有不同Ge濃度的多個SiGe層形成的隔離結構不同，犧牲隔離層115S不會失去用於內部間隔件形成的適當結構輪廓。
因此，本實施例的可獨立的或者與上述犧牲隔離層115S的特性（材料及厚度）一起的通道隔離層115C可能夠為內部間隔件形成提供改善的隔離結構輪廓。
此外，由於隔離結構10I可包含與如本實施例中的通道層110C、120C及犧牲層110S、120S中所包含相同的材料，因此磊晶地生長奈米片材堆疊10可能相較於生長包含不同材料的隔離結構更容易且更簡單。
在圖1A及圖1B中，隔離結構10I僅由三（3）個犧牲隔離層115S及兩（2）個通道隔離層115C形成。然而，根據實施例，隔離層的該些數目並不限於此。舉例而言，可將多於或少於三個犧牲隔離層115S與多於或少於兩個通道隔離層交替地形成為隔離結構10I。
圖2A示出根據實施例的奈米片材堆疊及上面形成的多個虛設閘極結構的通道長度橫截面視圖。圖2B示出根據實施例的沿著圖2A中所示的線I-I’截取的圖2A所示奈米片材堆疊的通道寬度橫截面視圖。
參照圖2A及圖2B，虛設閘極結構130被形成為跨越作為通道寬度方向的D2方向環繞圖1A及圖1B所示奈米片材堆疊10。另外，在虛設閘極結構130的頂表面上形成硬罩幕140，且在虛設閘極結構130的側表面上形成閘極間隔件150。
圖2A及圖2B亦示出在奈米片材堆疊10上在虛設閘極結構130的側邊處形成兩個附加的虛設閘極結構。所述兩個虛設閘極結構僅以局部結構的形式示出，以指示可形成期望數目的虛設閘極結構，以在D2方向上環繞奈米片材堆疊10且可在其下方形成對應的通道結構。
虛設閘極結構130、硬罩幕140及閘極間隔件150將用作罩幕結構，以將奈米片材堆疊10劃分成多個奈米片材堆疊，且在後續步驟中形成多堆疊半導體裝置的下部奈米片材電晶體的內部間隔件及上部奈米片材電晶體的內部間隔件。
硬罩幕圖案140用於自沈積於圖1A及圖1B所示奈米片材堆疊10的整個頂表面上的虛設閘極材料（未示出）獲得如圖2A及圖2B中所示的虛設閘極結構130。虛設閘極結構130可包含非晶矽或非晶碳，但並不限於此，且硬罩幕圖案140可包含氮化矽（silicon nitride，SiN）、二氧化矽（silicon dioxide，SiO 2）或碳化矽（SiC），但並不限於此。基於硬罩幕圖案140，可藉由例如微影與非等向性蝕刻的組合來形成虛設閘極結構130，但並不限於此。閘極間隔件150可包含例如SiN、碳氮化矽（silicon carobonitride，SiCN）或碳氧氮化矽（silicon oxycarbonitride，SiOCN）等材料，但並不限於此，且可藉由例如側壁影像轉移（sidewall image transfer，SIT）製程以及例如反應性離子蝕刻（reactive ion etching，RIE）等乾式蝕刻形成於虛設閘極結構130的側表面上，但並不限於此。
圖3示出根據實施例的奈米片材堆疊的通道長度橫截面視圖，所述奈米片材堆疊基於在其側表面及頂表面上具有閘極間隔件及硬罩幕圖案的虛設閘極結構而被分成多個奈米片材堆疊。
參照圖3，在基板105上將圖2A及圖2B所示奈米片材堆疊10劃分成多個奈米片材堆疊30A至30C。可藉由自奈米片材堆疊10的暴露於虛設閘極結構130之間的頂表面TS對奈米片材堆疊10進行蝕刻來獲得該些奈米片材堆疊，在虛設閘極結構130的側表面及頂表面上具有相應的硬罩幕圖案140及閘極間隔件150。舉例而言，可使用上面具有相應的硬罩幕圖案140及閘極間隔件150的虛設閘極結構130作為用於蝕刻操作的罩幕結構而自奈米片材堆疊10的被暴露出的頂表面TS向下至基板105實行反應性離子蝕刻（RIE）。
藉由此蝕刻操作，可獲得向上暴露出基板105的頂表面的兩個溝渠T1及T2。儘管未示出，但當在形成圖1A及圖1B所示奈米片材堆疊10時在基板105的頂表面上形成隔離層時，可藉由溝渠T1及T2暴露出隔離層的頂表面而非基板105的頂表面。
在溝渠T1及T2中，奈米片材堆疊30A至30C中的每一者可暴露出自如圖2A及圖2B所示奈米片材堆疊10中所包括的下部通道結構10L及上部通道結構10U以及下部通道結構10L與上部通道結構10U之間的隔離結構10I獲得的對應的下部通道結構的側表面及對應的上部通道結構的側表面以及下部通道結構10L與上部通道結構10U之間的隔離結構的側表面。換言之，溝渠T1及T2可暴露出每一下部通道結構10L中的下部通道層110C的側表面及下部犧牲層110S的側表面、每一隔離結構10I中的犧牲隔離層115S的側表面及通道隔離層115C的側表面、以及每一上部通道結構10U中的上部通道層120C的側表面及上部犧牲層120S的側表面。
圖4示出根據實施例的多個奈米片材堆疊的通道長度橫截面視圖，自所述多個奈米片材堆疊中的每一者移除犧牲層及犧牲隔離層的位於閘極間隔件下方的側部部分以形成內部間隔件。
參照圖4，對奈米片材堆疊30A至30C的側表面實行選擇性蝕刻操作。此蝕刻操作可選擇性地拉回或蝕刻掉犧牲層110S、120S及犧牲隔離層115S的位於奈米片材堆疊30A至30C中的每一者的閘極間隔件150下方的一些部分。舉例而言，可使用例如氯化氫氣體施加等向性蝕刻，氯化氫氣體在不侵蝕通道層110C、120C及通道隔離層115C中的Si組分的情況下對犧牲層110S、120S及犧牲隔離層115S中的SiGe或Ge組分進行蝕刻。作為另一實例，可將濕式化學蝕刻及/或乾式電漿蝕刻用於此選擇性蝕刻操作。
由於選擇性蝕刻操作可能僅侵蝕SiGe或Ge組分，因此可移除犧牲層110S、120S及犧牲隔離層115S中的每一者的位於閘極間隔件150下方的至少一部分，且因此，可在溝渠T1及T2中在犧牲層110S、120S及犧牲隔離層115S的側邊處形成相應的空腔（或凹槽）160，如圖4中所示。如在後續步驟中所闡述，該些空腔被提供用於內部間隔件形成。
由於在形成空腔160的此步驟中的選擇性蝕刻操作，因此犧牲層110S、120S及犧牲隔離層115S中的每一者的長度可被減小達閘極間隔件140在D1方向（即，通道長度方向）上的寬度。
圖5A及圖5B示出根據實施例的多個奈米片材堆疊的通道長度橫截面視圖，在所述多個奈米片材堆疊中的每一者中形成有內部間隔件。
參照圖5A及圖5B，可使用內部間隔件材料對在圖4所示奈米片材堆疊30A至30C中形成的空腔160進行填充，以在空腔160中形成內部間隔件165。內部間隔件材料可包括一或多種材料，所述一或多種材料包括SiN、氧化矽（silicon oxide，SiO）、氮氧化矽（SiON）、碳氧化矽（silicon oxycarbide，SiOC）、碳氮化矽硼（silicon boron carbonitride，SiBCN）、碳氧氮化矽（SiOCN）及/或碳化矽（SiC），但並不限於此。可藉由例如原子層沈積（atomic layer deposition，ALD）、電漿增強型原子層沈積（plasma enhanced atomic layer deposition，PEALD）、化學氣相沈積（chemical vapor deposition，CVD）、電漿增強型化學氣相沈積（plasma enhanced chemical vapor deposition，PECVD）或其組合而在空腔160上共形地沈積內部間隔件材料，之後進行等向性濕式化學蝕刻或乾式蝕刻（但並不限於此），以移除不在垂直方向上位於閘極間隔件150、通道層110C、120C及通道隔離犧牲層115C下方的內部間隔件材料，進而形成內部間隔件165。
內部間隔件165中的每一者可具有與對應的犧牲層110S、120S或犧牲隔離層115S的厚度實質上相等的厚度。
根據實施例，由於此沈積及隨後的蝕刻操作，內部間隔件165、通道層110C、120C及通道隔離層115C的暴露於溝渠T1及T2中的側表面可全部在垂直方向上共面，如圖5A中所示。
然而，如圖5B中所示，根據實施例，在於如上所述的共形沈積之後應用蝕刻操作之後，內部間隔件材料可保留於通道隔離層115C的位於溝渠T1及T2中的側表面上。此乃因在先前步驟中對犧牲層110S、120S及犧牲隔離層115S進行選擇性蝕刻期間，可能已移除通道隔離層115C的位於溝渠T1及T2中的至少一些側部部分。由於相較於通道層110C及120C，通道隔離層115C是非常薄的層，因此通道隔離層115C可能已受到選擇性蝕刻的影響。此外，例如藉由使用薄膜沈積技術的原子層沈積（ALD）而共形地沈積內部間隔件材料及即使在選擇性蝕刻之後通道隔離層115C的小的厚度的特性可能使得內部間隔件材料可保留於通道隔離層115C的側表面上。
因此，在圖5B中所示的奈米片材堆疊結構30A至30C中，在內部間隔件165之中在隔離結構10I的側表面處形成的中間內部間隔件可在垂直方向上連接至彼此。然而，形成於下部通道結構10L處的下部內部間隔件可不連接至彼此，且同樣，被形成為上部通道結構10U的上部內部間隔件亦可不連接至彼此。
此處，應理解，以下製造多堆疊半導體裝置的步驟是基於圖5A與5B之間的圖5A中所示的奈米片材堆疊的結構。然而，亦應理解，該些步驟亦可應用於圖5B中所示的奈米片材堆疊30A至30C的替換結構。
圖6示出根據實施例的其中在下部通道結構的兩個端部處及上部通道結構的兩個端部處形成源極/汲極區的多個奈米片材堆疊的通道長度橫截面視圖。
如圖6中所示，在圖5A及圖5B所示奈米片材堆疊30A至30C的下部通道結構10L的兩個端部處及上部通道結構10U的兩個端部處形成下部源極/汲極區170S、170D及上部源極/汲極區180A、180D。此處，通道結構10L及10U的兩個端部是指每一通道結構在通道長度方向（即，D1方向）上的兩個相對的端部。
舉例而言，可自圖5A所示奈米片材堆疊30A及30B的下部通道層110C及基板105磊晶地生長下部源極/汲極區170S，且可自圖5A所示奈米片材堆疊30B及30C的下部通道層110C及基板105磊晶地生長下部源極/汲極區170D。以類似的方式，可自圖5A所示奈米片材堆疊30A及30B的上部通道層120C磊晶地生長上部源極/汲極區180S，且可自圖5A所示奈米片材堆疊30B及30C的上部通道層120C磊晶地生長上部源極/汲極區180D。因此，下部源極/汲極區170S、170D及上部源極/汲極區180S、180D可包含與通道層110C及120C中所包含的材料類似的材料。舉例而言，該些源極/汲極區的材料可為Si或SiGe，但並不限於此。
此外，可使用p型摻雜劑或n型摻雜劑對下部源極/汲極區170S、170D及上部源極/汲極區180S、180D進行摻雜。舉例而言，可藉由例如砷或磷等n型摻雜劑對下部源極/汲極區170S、170D進行摻雜或植入，但並不限於此，可藉由例如硼等p型摻雜劑對上部源極/汲極區180S、180D進行摻雜或植入，但並不限於此。作為另一實例，可使用相同的p型摻雜劑或n型摻雜劑對下部源極/汲極區170S、170D及上部源極/汲極區180S及180D中的兩者進行摻雜。
儘管圖式中未示出，但當自下部通道層110C磊晶地生長下部源極/汲極區170S及170D時，亦可自薄通道隔離層115C生長最小磊晶層（若存在）。可在自上部通道層120C形成上部源極/汲極區180S及180D之前移除此最小磊晶層。此外，在其中最小磊晶層被移除的空間中，可形成保護層（例如包含氧化矽（SiO 2）的旋塗玻璃（spin-on-glass，SOG）），以防止在上部源極/汲極區180S及180D的形成期間自通道隔離層115C的進一步磊晶生長。可在形成上部源極/汲極區180S及180D之後的下一步驟中藉由層間介電（interlayer dielectric，ILD）結構替換此保護層。然而，在其中如圖5B中所示用於內部間隔件165的內部間隔件材料保留於通道隔離層115C的側表面上的情形中，可防止自通道隔離層115C的上述磊晶生長。
由於源極/汲極區170S、170D、180S及180D由通道層110C及120C形成，因此該些源極/汲極區分別連接至通道層110C及120C。然而，該些源極/汲極區藉由內部間隔件165而與犧牲層110S及120S隔離開。
圖7示出由其中形成有源極/汲極區及層間介電（ILD）結構的多個奈米片材堆疊形成的多堆疊半導體裝置的通道長度橫截面視圖。
可在其中形成有源極/汲極區170S、170D、180S及180D的奈米片材堆疊30A至30C上沈積ILD材料，以至少將該些源極/汲極區彼此隔離開或者將該些源極/汲極區與其他電路元件隔離開。可對所沈積的ILD材料進行平坦化，使得ILD材料的頂表面可與硬罩幕圖案140的頂表面及閘極間隔件150的頂表面共面，藉此形成如圖7中所示的具有ILD結構190的多堆疊半導體裝置70。
用於形成ILD結構190的ILD材料可包括氧化矽（SiO、SiO 2等），但並不限於此。
圖8示出根據實施例的多堆疊半導體裝置的通道長度橫截面視圖，在所述多堆疊半導體裝置中，移除上面具有硬罩幕圖案的虛設閘極結構、犧牲層及具有與犧牲層相同材料的犧牲隔離層，以在多堆疊半導體裝置中釋放通道層及與通道層具有相同材料的通道隔離層。
參照圖8，根據實施例，自圖7所示多堆疊半導體裝置70剝離硬罩幕圖案140，且一起移除虛設閘極結構130與犧牲層110S、120S及犧牲隔離層115S。此步驟中的移除操作可包括等向性及/或非等向性的反應性離子蝕刻（RIE）、濕式蝕刻及/或化學氧化物移除（chemical oxide removal，COR）製程，但並不限於此。因此，在圖8中所示的多堆疊半導體裝置80中，可自分別環繞圖7所示多堆疊半導體裝置70中的通道層110C、120C及通道隔離層115C的犧牲層110S、120S及犧牲隔離層115S釋放通道層110C、120C以及通道隔離層115C。藉由此通道釋放操作，可藉由將在後續步驟中形成閘極結構的敞開的空間暴露出通道層110C、120C及通道隔離層115C。
根據實施例，由於犧牲層110S、120S與犧牲隔離層115S由相同的材料形成，因此可使用例如相同的化學蝕刻劑來簡化其移除製程。
圖9A示出根據實施例的多堆疊半導體裝置的通道長度橫截面視圖，在所述多堆疊半導體裝置中，在通道層及通道隔離層上形成閘極介電層，以環繞通道層及通道隔離層。圖9B示出根據實施例的多堆疊半導體裝置的通道長度橫截面視圖，在所述多堆疊半導體裝置中，在通道層及通道隔離層上形成閘極介電層，以環繞通道層且藉由氧化而移除通道隔離層。
參照圖9A及圖9B，獲得多堆疊半導體裝置90A及90B中的每一者，其中在圖8所示多堆疊半導體裝置80的通道層110C、120C的外表面及通道隔離層115C的外表面上形成包括介面層IL及高k層HK的閘極介電層210。可在藉由移除圖7所示多堆疊半導體裝置70中所包括的犧牲層110S、120S及犧牲隔離層115S的虛設閘極結構130而提供的敞開的空間中形成閘極介電層210。
圖9A示出首先在多堆疊半導體裝置80的通道層110C、120C的外表面及通道隔離層115C的外表面上形成介面層IL，且然後在介面層IL上形成高k介電層HK。
可提供介面層IL以保護通道層110C及120C，進而有利於高k層HK在上面生長，且提供與作為多堆疊半導體裝置90的通道結構的通道層110C及120C的必要的特性介面。可提供高k層HK以容許在不具有通道層110C及120C處的相關聯的電流洩漏的情況下增大閘極電容。
高k層HK可包含金屬氧化物材料及/或具有大於7的介電常數值的例如以下高k材料中的一或多者：鉿（Hf）、鋁（Al）、鋯（Zr）、鑭（La）、鎂（Mg）、鋇（Ba）、鈦（Ti）及鉛（Pb），但並不限於此。形成介面層IL的材料可為氧化物材料，例如氧化矽（SiO）、二氧化矽（SiO 2）及/或氮氧化矽（SiON），但並不限於此。因此，根據實施例，可藉由氧化物介面層IL的氧化而移除通道層110C、120C及通道隔離層115C中的每一者在其外表面處的一部分。
根據實施例，如圖9B中所示，當形成氧化物介面層IL以環繞通道層110C及120C時，可藉由氧化而完全移除通道隔離層115C，即，在通道隔離層115C的在垂直方向上位於介面層115C下面或在垂直方向上位於介面層115C上或接觸介面層115C的一些部分處完全氧化通道隔離層115C。根據實施例，此至少是由於通道隔離層115C中的每一者非常薄。如早先所述，可包含Si的通道隔離層115C的厚度TH3可為2奈米或小於2奈米，如圖1A及圖1B中所示，且因此，通道隔離層115C可能不承受環繞通道隔離層115C的介面層IL的氧化。然而，通道隔離層115C的未被介面層IL環繞的至少一些側部部分可能承受氧化，此乃因該些側部部分可在垂直方向上位於在隔離結構10I的側表面處形成的中間內部間隔件之間，但不在垂直方向上位於介面層IL的下方或上方，使得它們不會暴露於介面層IL的氧化。
因此，下部通道結構10L與上部通道結構10U之間的通道隔離層115C可不存在於圖9B中所示的多堆疊半導體裝置90B中，而通道隔離層115C保留於圖9A中所示的多堆疊半導體裝置90A中的下部通道結構10L與上部通道結構10U之間。根據實施例，可藉由通道隔離層115C與通道層110C及120C平行的特性而在隔離結構10I中辨識通道隔離層115C。
此處，應理解，以下製造多堆疊半導體裝置的此方法的步驟是基於圖9A中所示的多堆疊半導體裝置90A的結構。然而，亦應理解，該些步驟亦可應用於圖9B中所示的多堆疊半導體裝置90B的替代結構。
圖10A示出根據實施例的其中完成閘極結構以環繞通道層的多堆疊半導體裝置的通道長度橫截面視圖。圖10B示出根據實施例的圖10A所示多堆疊半導體裝置沿著圖10A中所示的線I-I’截取的通道寬度橫截面視圖。
在於下部通道層110C及上部通道層120C以及通道隔離層115C上形成包括介面層IL及高k層的閘極介電層210之後，在閘極介電層210上形成下部閘極金屬圖案220及上部閘極金屬圖案220，以分別完成多堆疊半導體裝置100的下部閘極結構200L及上部閘極結構200U。由於閘極結構200L及200U已替換圖7中所示的多堆疊半導體裝置70中的虛設閘極結構130及犧牲層110S、120S，因此可將閘極結構200L及200U稱為替換金屬閘極（RMG）。
下部閘極金屬圖案220L及上部閘極金屬圖案220U中的每一者可包括功函數金屬層及導體層。功函數金屬層可由鈦（Ti）、鉭（Ta）或其化合物（例如TiN、TiAl、TiAlN、TaN、TiC、TaC、TiAlC、TaCN、TaSiN及/或其組合）形成（但並不限於此），以對多堆疊半導體裝置100的閘極結構200L及200U中的每一者的期望臨限值電壓進行調變。導體層可由銅（Cu）、Al、鎢（W）、鉬（Mo）、釕（Ru）、鈷（Co）或其化合物形成（但並不限於此），以接收用於多堆疊半導體裝置100的輸入電壓或用於多堆疊半導體裝置100向相鄰電路的內部佈線的輸入電壓。
參照圖10A及圖10B，根據實施例，可首先在環繞下部通道層110C的閘極介電層210上形成下部閘極金屬圖案220L，以獲得下部閘極結構200L，且可環繞上面具有介面層IL及高k層HK的經氧化通道隔離層115C形成另一ILD結構230，且然後，可在環繞上部通道層120C的閘極介電層210上形成上部閘極金屬圖案220U，以獲得上部閘極結構200U。
然而，在如圖9B中所示通道隔離層115C被完全氧化的情形中，根據實施例，可首先在環繞下部通道層110C的閘極介電層210上形成下部閘極金屬圖案220L，且環繞環繞介面層IL的高k層HK形成另一ILD結構230，且然後，可在環繞上部通道層120C的閘極介電層210上形成上部閘極金屬圖案220U。
藉由如上形成閘極結構200L及200U，多堆疊半導體裝置100由包括下部通道結構10L、下部閘極結構200L及下部源極/汲極區170S、170D的下堆疊奈米片材電晶體及包括上部通道結構200U、上部閘極結構200U及上部源極/汲極區180S、180D的上部堆疊奈米片材電晶體形成。
圖11A示出根據實施例的其中分別將下部源極/汲極區接觸結構及上部源極/汲極區接觸結構連接至下部源極/汲極區及上部源極/汲極區的多堆疊半導體裝置。圖11B示出根據實施例的沿著圖11A中所示的線I-I’截取的圖11A所示多堆疊半導體裝置的通道寬度橫截面視圖。
參照圖11A及圖11B，在圖10A及圖10B所示多堆疊半導體裝置100中，上部源極/汲極區接觸結構180SC及180DC分別連接至上部源極/汲極區180S及180D，且下部源極/汲極區接觸結構170SC連接至下部源極/汲極區170S。儘管未示出，但另一下部源極/汲極區接觸結構可連接至下部源極/汲極區170D。
可藉由乾式蝕刻及/或濕式蝕刻（但並不限於此）而在多堆疊半導體裝置100的ILD結構190上形成源極/汲極區接觸結構170SC、180SC及180DC。源極/汲極區接觸結構170SC、180SC及180DC可包含導體金屬，例如銅（Cu）、鈷（Co）、鎢（W）、釕（Ru）或其組合，但並不限於此。
圖11B示出上部源極/汲極區180S的寬度小於下部源極/汲極區170S的寬度。此乃因如參照圖1B及圖10B所述，上部通道結構10U具有較下部通道結構10L小的通道，且因此，自小於下部通道結構10L的上部通道結構10U磊晶地生長上部源極/汲極區180S，下部源極/汲極區170S自下部通道結構10L磊晶地生長。
迄今為止，提供一種製造多堆疊半導體裝置的方法，在所述多堆疊半導體裝置中，使用包括在奈米片通道層中形成的薄隔離層（例如Si）的隔離結構形成內部間隔件。如所論述，薄Si隔離層可在多堆疊半導體裝置的下部通道結構與上部通道結構之間提供穩定的隔離結構，此可克服由具有不同Ge濃度的多個SiGe層中的單個SiGe層形成的隔離結構的問題。
根據本文中闡述的實施例的隔離層及內部間隔件是基於以下多堆疊半導體裝置：所述多堆疊半導體裝置包括具有較大通道寬度的兩個通道層的下部奈米片材電晶體以及具有較小通道寬度的三個通道層的上部奈米片材電晶體。然而，實施例亦可應用於所述多堆疊半導體裝置：所述多堆疊半導體裝置具有在垂直方向上堆疊的二或更多個奈米片材電晶體且具有帶有不同通道寬度的多於或少於兩個下部通道層與三個上部通道層、或者具有帶有具有相同通道寬度的相同數目的下部通道層與上部通道層。
圖12示出闡述根據實施例的製造以上參照圖1A及圖1B至圖11A及圖11B闡述的多堆疊半導體裝置的方法的流程圖。
在操作S10中，在基板上提供包括在垂直方向上堆疊的下部通道結構、隔離結構及上部通道結構的奈米片材堆疊。參見圖1A及圖1B。
隔離結構可包括由通道結構中所包括的犧牲層的相同材料（例如SiGe）形成的二或更多個犧牲隔離層、以及由通道結構的通道層的相同材料（例如Si）形成的一或多個通道隔離層。
可藉由按照以下次序一層接一層地磊晶地生長奈米片材層而形成奈米片材堆疊：犧牲層、通道層、犧牲層、通道層、犧牲隔離層、通道隔離層、犧牲隔離層、通道隔離層、犧牲隔離層、通道層、犧牲層、通道層、犧牲層、犧牲層、通道層及犧牲層。
通道隔離層中的每一者可薄於通道層中的每一者，且因此，通道隔離層中的每一者在於製造多堆疊半導體裝置的稍後的步驟中層疊或暴露於氧化物層時可被完全氧化。舉例而言，通道層中的每一者可具有介於8奈米至13奈米的範圍內的厚度，而通道隔離層可具有2奈米或小於2奈米的厚度。
在操作S20中，可形成虛設閘極結構，以跨越通道寬度方向環繞奈米片材堆疊，且可在虛設閘極結構的側表面上形成閘極間隔件。此外，用於對虛設閘極結構進行圖案化的硬罩幕圖案可保留於虛設閘極結構的頂表面上。參見圖2A、圖2B及圖3。
將上面具有硬罩幕圖案及閘極間隔件的虛設閘極結構用作罩幕結構，以將奈米片材堆疊劃分成多個奈米片材堆疊，且在後續步驟中形成多堆疊半導體裝置的下部奈米片材電晶體的內部間隔件及上部奈米片材電晶體的內部間隔件。虛設閘極結構可包含非晶矽或非晶碳，且閘極間隔件可包含SiN、SiCN或SiOCN，但並不限於此。
在操作S30中，可藉由例如選擇性蝕刻而自奈米片材堆疊移除犧牲層及犧牲隔離層的位於閘極間隔件下方的側部部分，以在犧牲層及犧牲隔離層的側邊處獲得相應的空腔，以用於在稍後的步驟中在空腔中形成內部間隔件。
此種選擇性蝕刻操作可在不影響通道層及通道隔離層的情況下侵蝕SiGe或Ge組分，且因此，可將犧牲層及犧牲隔離層中的每一者的長度可減小達閘極間隔件在通道長度方向上的寬度。
在操作S40中，可藉由沈積內部間隔件材料及後續蝕刻操作而在自先前操作獲得的空腔中形成內部間隔件。參見圖5A及圖5B。
可藉由以下方式來形成內部間隔件：在空腔中共形地沈積內部間隔件材料（例如SiN、SiO、SiON、SiOC、SiBCN、SiOCN及/或SiC，但並不限於此），且然後，可對所沈積的內部間隔件材料實行反應性離子蝕刻。
由於該些沈積操作及蝕刻操作，因此內部間隔件的側表面、通道層的側表面及通道隔離層的側表面可在基板上全部在垂直方向上共面（圖5A）。然而，由於通道隔離層的非常薄的厚度及例如藉由原子層沈積（ALD）的共形沈積，因此在於共形沈積之後施加蝕刻操作之後，內部間隔件材料可保留於通道隔離層的側表面上（圖5B）。
在操作S50中，可在下部通道結構的兩個端部處及上部通道結構的兩個端部處形成下部源極/汲極區及上部源極/汲極區，以分別對下部通道結構的通道層與上部通道結構的通道層進行連接，且在奈米片材堆疊中形成ILD結構，以至少將該些源極/汲極區彼此隔離開或者將該些源極/汲極區與其他電路元件隔離開。參見圖6及圖7。
下部源極/汲極區及上部源極/汲極區可自下部通道結構的通道層及上部通道結構的通道層磊晶地生長，且因此，下部源極/汲極區及上部源極/汲極區可包含與通道層中所包含的材料類似的材料。然而，該些源極/汲極區可與犧牲層隔離開且藉由內部間隔件進行隔離。ILD結構可包含SiO或SiO 2，但並不限於此。
舉例而言，可使用一或多種n型摻雜劑對下部源極/汲極區進行摻雜，且可使用一或多種p型摻雜劑對上部源極/汲極區進行摻雜。
在操作S60中，自在先前操作中所獲得的多堆疊半導體裝置移除上面具有硬罩幕圖案的虛設閘極結構、犧牲層及犧牲隔離層，以釋放通道層及通道隔離層。參見圖8。
可藉由等向性及/或非等向性的反應性離子蝕刻（RIE）、濕式蝕刻及/或化學氧化物移除（COR）製程來實行此移除操作，但並不限於此。
在操作S70中，可在通道層及通道隔離層上形成包括介面層及高k層的閘極介電層，以環繞通道層及通道隔離層。參見圖9A及圖9B。
形成介面層的材料可為氧化物材料（例如SiO、SiO 2及/或SiON），且高k層HK可包含金屬氧化物材料及/或一或多種高k材料，例如Hf、Al、Zr、La、Mg、Ba、Ti及Pb，但並不限於此。
在此操作中，可形成氧化物介面層IL，以環繞環繞通道層及通道隔離層（圖9A），由於通道隔離層非常薄，因此通道隔離層可藉由氧化而被完全移除（圖9B）。
在操作S80中，在閘極介電層上形成下部閘極金屬圖案及上部閘極金屬圖案，以完成多堆疊半導體裝置的閘極結構。
下部閘極金屬圖案及上部閘極金屬圖案中的每一者可包括功函數金屬層及導體層。功函數金屬層可由Ti、Ta或其化合物（例如TiN、TiAl、TiAlN、TaN、TiC、TaC、TiAlC、TaCN、TaSiN及/或其組合）形成，但並不限於此。導體層可由Cu、Al、W、Mo、Ru或其化合物形成，但並不限於此。
圖13是示出根據實例性實施例的包括多堆疊半導體裝置的電子裝置的示意性方塊圖，所述多堆疊半導體裝置具有位於下部通道結構與上部通道結構之間的改善的隔離結構以及基於隔離結構形成的內部間隔件。
參照圖13，電子裝置4000可包括至少一個應用處理器4100、通訊模組4200、顯示/觸控模組4300、儲存裝置4400及緩衝隨機存取記憶體（random access memory，RAM）4500。根據實施例，電子裝置4000可為行動裝置，例如智慧型電話或平板電腦，但並不限於此。
應用處理器4100可控制電子裝置4000的操作。通訊模組4200被實施為實行與外部裝置的無線通訊或有線通訊。顯示/觸控模組4300被實施為顯示由應用處理器4100處理的資料及/或經由觸控面板接收資料。儲存裝置4400被實施為儲存使用者資料。儲存裝置4400可為嵌入式多媒體卡（embedded multimedia card，eMMC）、固態驅動機（solid state drive，SSD）、通用快閃儲存（universal flash storage，UFS）裝置等。如上所述，儲存裝置4400可實行對映射資料及使用者資料的快取。
緩衝RAM 4500可暫時地儲存用於電子裝置4000的處理操作的資料。舉例而言，緩衝RAM 4500可為揮發性記憶體，例如雙倍資料速率（double data rate，DDR）同步動態隨機存取記憶體（synchronous dynamic random access memory，SDRAM）、低功率雙倍資料速率（low power double data rate，LPDDR）SDRAM、圖形雙倍資料速率（graphics double data rate，GDDR）SDRAM、蘭巴斯動態隨機存取記憶體（Rambus dynamic random access memory，RDRAM）等。
電子裝置4000中的至少一個組件可包括多堆疊半導體裝置中的至少一者，所述多堆疊半導體裝置包括以上參照圖1A及圖1B直至圖12A至圖12C闡述的內部間隔件及隔離結構。
前述內容是示例性實施例的例示且不應被解釋為對本揭露的限制。儘管已闡述了幾個示例性實施例，然而熟習此項技術者將易於理解，可在本質上不背離本揭露的條件下在以上實施例中進行諸多潤飾。
10:奈米片材堆疊 10I:隔離結構 10L:下部通道結構/通道結構 10U:上部通道結構/通道結構 30A、30B、30C:奈米片材堆疊/奈米片材堆疊結構 70、80、90A、100:多堆疊半導體裝置 105:基板 110C:下部通道層/通道層 110S:下部犧牲層/犧牲層/犧牲SiGe層 115C:通道隔離層/通道層 115S:犧牲隔離層/犧牲SiGe層 120C:上部通道層/通道層 120S:上部犧牲層/犧牲層/犧牲SiGe層 130:虛設閘極結構 140:硬罩幕圖案/硬罩幕 150:閘極間隔件 160:空腔 165:內部間隔件 170D、170S:源極/汲極區 / 下部源極/汲極區 170SC:源極/汲極區接觸結構 / 下部源極/汲極區接觸結構 180D、180S:上部源極/汲極區 / 源極/汲極區 180DC、180SC:源極/汲極區接觸結構 / 上部源極/汲極區接觸結構 190、230:ILD結構 200L:下部閘極結構/閘極結構 200U:上部閘極結構/閘極結構 210:閘極介電層 220:下部閘極金屬圖案/上部閘極金屬圖案 220L:下部閘極金屬圖案 220U:上部閘極金屬圖案 4000:電子裝置 4100:應用處理器 4200:通訊模組 4300:顯示/觸控模組 4400:儲存裝置 4500:緩衝RAM D1、D2:方向 HK:高k層/高k介電層 I-I’:線 IL:氧化物介面層/介面層 S10、S20、S30、S40、S50、S60、S70、S80:操作 T1、T2:溝渠 TH1、TH2、TH3:厚度 TS:頂表面
結合附圖閱讀以下詳細說明，將更清楚地理解本發明概念的實例性實施例，在附圖中： 圖1A及圖1B至圖11A及圖11B示出根據實施例的用於製造多堆疊半導體裝置的方法，所述多堆疊半導體裝置具有位於下部通道結構與上部通道結構之間的改善的隔離結構以及基於隔離結構形成的內部間隔件。 圖12示出闡述根據實施例的製造以上參照圖1A及圖1B至圖11A及圖11B闡述的多堆疊半導體裝置的方法的流程圖。 圖13是示出根據實例性實施例的包括多堆疊半導體裝置的電子裝置的示意性方塊圖。
10I:隔離結構
10L:下部通道結構/通道結構
10U:上部通道結構/通道結構
100:多堆疊半導體裝置
105:基板
110C:下部通道層/通道層
115C:通道隔離層/通道層
120C:上部通道層/通道層
150:閘極間隔件
165:內部間隔件
170D、170S:源極/汲極區/下部源極/汲極區
180D、180S:上部源極/汲極區/源極/汲極區
180DC、180SC:源極/汲極區接觸結構/上部源極/汲極區接觸結構
190、230:ILD結構
200L:下部閘極結構/閘極結構
200U:上部閘極結構/閘極結構
220:下部閘極金屬圖案/上部閘極金屬圖案
220L:下部閘極金屬圖案
220U:上部閘極金屬圖案
D1、D2:方向
HK:高k層/高k介電層
I-I’:線
IL:氧化物介面層/介面層

Claims (20)

  1. 一種多堆疊半導體裝置，包括： 基板； 下部奈米片材電晶體，包括： 下部通道結構； 下部閘極結構，環繞所述下部通道結構且包括閘極介電層； 下部源極/汲極區，位於所述下部通道結構的兩個端部處；以及 至少一個下部內部間隔件，將所述下部源極/汲極區與所述下部閘極結構隔離開； 上部奈米片材電晶體，位於所述下部奈米片材電晶體上，包括： 上部通道結構； 上部閘極結構，環繞所述上部通道結構且包括所述閘極介電層； 上部源極/汲極區，位於所述上部通道結構的兩個端部處；以及 至少一個上部內部間隔件，將所述上部源極/汲極區與所述上部閘極結構隔離開；以及 隔離結構，位於所述下部通道結構與所述上部通道結構之間， 其中在所述隔離結構的側邊處形成有間隔件結構，所述間隔件結構包含與形成所述下部內部間隔件或所述上部內部間隔件相同的材料。
  2. 如請求項1所述的多堆疊半導體裝置，其中所述隔離結構包括至少一個半導體層，所述至少一個半導體層具有與所述上部通道結構及所述下部通道結構中的至少一者相同的材料組分，或者由具有與所述下部通道結構及所述上部通道結構中的至少一者的蝕刻選擇性實質上類似的蝕刻選擇性的材料形成。
  3. 如請求項2所述的多堆疊半導體裝置，其中所述至少一個半導體層與述下部通道結構及所述上部通道結構平行地延伸。
  4. 如請求項3所述的多堆疊半導體裝置，其中所述下部通道結構及所述上部通道結構中的至少一者包括至少一個奈米片材層，且 其中所述至少一個半導體層中的每一者薄於所述至少一個奈米片材層之中的奈米片材層。
  5. 如請求項4所述的多堆疊半導體裝置，其中所述至少一個半導體層包括多個半導體層。
  6. 如請求項5所述的多堆疊半導體裝置，其中所述下部通道結構及所述上部通道結構中的至少一者包括多個奈米片材層，且 其中所述半導體層中的每一者薄於所述奈米片材層中的每一者。
  7. 如請求項2所述的多堆疊半導體裝置，其中所述至少一個半導體層包括多個隔離層，且 其中所述間隔件結構位於所述隔離層中的每一者的側邊處。
  8. 如請求項7所述的多堆疊半導體裝置，其中所述間隔件結構在垂直方向上位於所述至少一個下部內部間隔件下方。
  9. 如請求項8所述的多堆疊半導體裝置，其中所述間隔件結構在垂直方向上對所述隔離層進行連接。
  10. 如請求項1所述的多堆疊半導體裝置，其中所述隔離結構包括所述閘極介電層的至少一部分。
  11. 一種多堆疊半導體裝置，包括： 基板； 下部奈米片材電晶體，包括： 下部通道結構； 下部閘極結構，環繞所述下部通道結構； 下部源極/汲極區，位於所述下部通道結構的兩個端部處；以及 至少一個下部內部間隔件，將所述下部源極/汲極區與所述下部閘極結構隔離開； 上部奈米片材電晶體，位於所述下部奈米片材電晶體上，包括： 上部通道結構； 上部閘極結構，環繞所述上部通道結構； 上部源極/汲極區，位於所述上部通道結構的兩個端部處；以及 至少一個上部內部間隔件，將所述上部源極/汲極區與所述上部閘極結構隔離開；以及 隔離結構，位於所述下部通道結構與所述上部通道結構之間， 其中所述隔離結構包括包含於所述下部閘極結構及所述上部閘極結構中的閘極介電層的至少一部分。
  12. 如請求項11所述的多堆疊半導體裝置，其中在所述隔離結構的側邊處形成有間隔件結構，所述間隔件結構包含與形成所述下部內部間隔件或所述上部內部間隔件相同的材料。
  13. 如請求項12所述的多堆疊半導體裝置，其中所述隔離結構包括至少一個半導體層，所述至少一個半導體層具有與所述上部通道結構及所述下部通道結構中的至少一者相同的材料組分，或者由具有與所述下部通道結構及所述上部通道結構中的至少一者的蝕刻選擇性實質上類似的蝕刻選擇性的材料形成。
  14. 如請求項13所述的多堆疊半導體裝置，其中所述下部通道結構及所述上部通道結構中的至少一者包括至少一個奈米片材層，且 其中所述至少一個半導體層中的每一者薄於所述至少一個奈米片材層之中的奈米片材層。
  15. 如請求項14所述的多堆疊半導體裝置，其中所述至少一個半導體層包括多個隔離層，且 其中所述間隔件結構位於所述隔離層中的每一者的側邊處。
  16. 如請求項13所述的多堆疊半導體裝置，其中所述至少一個半導體層包括多個隔離層，且 其中所述間隔件結構位於所述隔離層中的每一者的側邊處。
  17. 如請求項16所述的多堆疊半導體裝置，其中所述間隔件結構在垂直方向上位於所述至少一個下部內部間隔件下方。
  18. 如請求項17所述的多堆疊半導體裝置，其中所述間隔件結構在垂直方向上對所述隔離層進行連接。
  19. 一種製造多堆疊半導體裝置的方法，所述方法包括： （a）在基板上提供奈米片材堆疊，所述奈米片材堆疊包括： 下部通道結構，包括至少一個下部犧牲層及至少一個下部通道層； 隔離結構，位於所述下部奈米片材堆疊上，包括至少一個犧牲隔離層及至少一個通道隔離層；以及 上部通道結構，位於所述隔離結構上；包括至少一個上部犧牲層及至少一個上部通道層； （b）在所述奈米片材堆疊上形成虛設閘極結構； （c）在所述下部犧牲層的側表面、所述犧牲隔離層的側表面及所述上部犧牲層的側表面處形成空腔； （d）在所述空腔處形成內部間隔件； （e）形成分別連接至所述下部通道層及所述上部通道層的下部源極/汲極區及上部源極/汲極區；以及 （f）使用閘極結構替換所述虛設閘極結構、所述下部犧牲層及所述上部犧牲層以及所述犧牲隔離層的至少一部分； 其中在操作（d）中，在所述隔離結構的側邊處形成包含與形成所述內部間隔件相同的材料的間隔件結構。
  20. 如請求項19所述的方法，其中操作（f）包括在所述下部通道層及所述上部通道層以及所述通道隔離層上形成閘極介電層。
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