TW202407944A - 半導體元件與其製造方法 - Google Patents

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洪元赫
鄭明勳
李鐘振
康一 徐
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Abstract

提供一種半導體元件，所述半導體元件包括：至少一個電晶體、正面結構及背面結構，正面結構相對於電晶體而與背面結構相對地設置；以及前部通孔，形成於電晶體的側處且將正面結構連接至背面結構，其中前部通孔形成於通孔孔洞中，通孔孔洞由在垂直方向上連接至彼此的下部通孔孔洞與上部通孔孔洞形成，且其中通孔孔洞在通孔孔洞的側表面處具有彎曲結構，下部通孔孔洞在所述側表面處連接至上部通孔孔洞。

Description

將半導體裝置的正面結構連接到BSPDN的貫孔結構，以及使用犧牲貫孔結構製造其的方法
根據本揭露實例性實施例的設備及方法是有關於使用犧牲通孔結構形成一種將半導體元件的正面結構連接至背面電力分配網路（BSPDN）的通孔結構。
已引入一種背面電力分配網路（back side power distribution network，BSPDN）來解決半導體元件的正面（front side）處的選路複雜性（routing complexity），所述BSPDN包括設置於包括一或多個電晶體的半導體元件的背面（back side）處的隱埋式電源軌條（buried power rail，BPR）。此處，半導體元件的正面包括例如以下電晶體等一或多個電晶體的後端（back-end-of-line，BEOL）結構及中端（middle-of-line，MOL）結構：鰭場效電晶體（fin field-effect transistor，FinFET）及/或奈米片材電晶體（或多橋通道場效電晶體（multi-bridge channel field-effect transistor，MBCFET TM））。
然而，BSPDN在形成如下通孔結構方面存在挑戰：所述通孔結構被稱為對BSPDN結構（例如BPR）與例如作為電晶體的源極/汲極區接觸插塞的正面結構（例如中端（MOL）結構）進行連接的「前部通孔（front via）」，此乃因奈米級（nanoscale）半導體元件中的前部通孔具有高長寬比（aspect ratio）（例如1:20）。舉例而言，很難圖案化及/或蝕刻出用於高長寬比前部通孔（high-aspect-ratio front via）的通孔孔洞，且即使形成所述通孔孔洞，使用通孔材料對通孔孔洞進行填充亦可能是不充分或不完全的，僅會在通孔孔洞的底部部分處產生空隙，此可能使形成於通孔孔洞中的前部通孔的連接效能劣化。
因此，需要一種具有解決上述問題的改善的前部通孔結構的基於BSPDN的半導體元件結構及一種製造所述基於BSPDN的半導體元件結構的方法。
本背景技術部分中揭露的資訊在達成本申請案的實施例之前已為發明人所知，或者是在達成本文中闡述的實施例的製程中獲取的技術資訊。因此，所述資訊可能包含不形成公眾已知的先前技術的資訊。
本揭露是有關於一種半導體元件，在所述半導體元件中，背面結構（例如背面電力分配網路（BSPDN）結構）經由改善的前部通孔結構連接至正面結構（例如源極/汲極區接觸插塞）。
根據實施例，提供一種半導體元件，所述半導體元件可包括：至少一個電晶體、正面結構及背面結構，正面結構相對於電晶體而與背面結構相對地設置；以及前部通孔，形成於電晶體的側處且將正面結構連接至背面結構，其中前部通孔形成於通孔孔洞中，通孔孔洞由在垂直方向上連接至彼此的下部通孔孔洞與上部通孔孔洞形成，且其中通孔孔洞在通孔孔洞的側表面處具有彎曲結構，下部通孔孔洞在側表面處連接至上部通孔孔洞。
根據施例，正面結構可為形成於電晶體的源極/汲極區上的源極/汲極區接觸插塞，且背面結構是BSPDN結構，例如隱埋式電源軌條（BPR）。
根據實施例，下部通孔孔洞的高度與上部通孔孔洞的高度可實質上彼此相等，或者下部通孔孔洞具有較上部通孔孔洞高的長寬比。
根據實施例，上部前部通孔的底部寬度可小於下部前部通孔的頂部寬度。
根據實施例，提供一種半導體元件，所述半導體元件可包括：至少一個電晶體、正面結構及背面結構，正面結構相對於電晶體而與背面結構相對地設置；以及前部通孔，形成於電晶體的側處且將正面結構連接至背面結構，其中前部通孔形成於通孔孔洞中，通孔孔洞由在垂直方向上連接至彼此的下部通孔孔洞與上部通孔孔洞形成，且其中在下部前部通孔與上部前部通孔之間形成有連接表面。
根據實施例，連接表面可包括矽化物層。
根據實施例，提供一種製造半導體元件的方法，所述方法可包括：(a)提供形成於基板上的至少一個電晶體結構，在所述至少一個電晶體結構的側處形成有隔離結構；(b)在電晶體堆疊上形成輔助層；(c)在電晶體結構的側處形成初步通孔孔洞，所述初步通孔孔洞在垂直方向上穿透輔助層及隔離結構；(d)在電晶體結構的側處移除輔助層，進而在隔離結構中留下初步通孔孔洞的下部部分；(e)使用犧牲通孔結構對初步通孔孔洞的下部部分進行填充；(f)在電晶體結構上形成隔離層；(g)在電晶體結構的側處形成穿透隔離層的上部通孔孔洞，且藉由移除犧牲通孔結構而形成下部通孔孔洞；(h)在上部通孔孔洞中形成上部前部通孔且在下部通孔孔洞中形成下部前部通孔；以及(i)在電晶體結構上形成半導體元件的正面結構以連接至上部前部通孔，且形成半導體元件的背面結構以連接至下部前部通孔。
本文中闡述的實施例為實例性實施例，且因此本揭露並不限於此且可以各種其他形式達成。以下說明中提供的實施例中的每一者並不排除與另一實例或另一實施例的一或多個特徵相關聯，所述另一實例或另一實施例亦在本文中提供或未在本文中提供，但與本揭露一致。舉例而言，即使在特定實例或實施例中闡述的事項未在與其不同的實例或實施例中闡述，所述事項亦可被理解為與不同的實例或實施例相關或相結合，除非在其說明中另外提及。另外，應理解，本揭露的原理、態樣、實例及實施例的全部說明旨在囊括其結構等效物及功能等效物。另外，該些等效物應被理解為不僅包括當前眾所習知的等效物，亦包括將來開發的等效物，即，被發明來實行相同功能的全部裝置，而不管其結構如何。舉例而言，形成金屬圖案、通孔或超級通孔的一或多種材料可能並不限於本文中所採用的實例的金屬，只要本揭露可應用於此即可。
應理解，當稱半導體元件的元件、組件、層、圖案、結構、區等（在下文中被統稱為「元件」）位於半導體元件的另一元件「之上（over）」、「上方（above）」、「上（on）」、「下方（below）」、「之下（under）」、「下面（beneath）」、「連接至」或「耦合至」所述另一元件時，所述元件可直接位於所述另一元件之上、上方、上、下方、之下、下面、連接至或耦合至所述另一元件，或者可存在中間元件。相比之下，當稱半導體元件的元件「直接」位於半導體元件的另一元件「之上」、「直接」位於所述另一元件「上方」、「直接」位於所述另一元件「上」、「直接」位於所述另一元件「下方」、「直接」位於所述另一元件「之下」、「直接」位於所述另一元件「下面」、「直接連接至」或「直接耦合至」所述另一元件時，不存在中間元件。在本揭露通篇中，相同的編號指代相同的元件。
為易於說明，本文中可能使用例如「位於…之上」、「位於…上方」、「位於…上」、「上部的（upper）」、「位於…下方」、「位於…之下」、「位於…下面」、「上部的（upper）」、「下部的（lower）」、「頂部（top）」、「底部（bottom）」及類似用語等空間相對性用語來闡述圖中所示的一個元件與另一（其他）元件的關係。應理解，所述空間相對性用語旨在除圖中所繪示的定向外亦囊括半導體元件在使用或操作中的不同定向。舉例而言，若圖中的半導體元件被上下翻轉或顛倒，則被闡述為位於其他元件「下方」或「下面」的元件將被定向為位於所述其他元件「上方」，且元件的「頂部」或「上部」表面將為元件的「底部」或「下部」表面。因此，例如，根據對應的情形，用語「下方」可囊括上方及下方兩種定向，且用語「頂部」可囊括頂部及底部兩種位置。半導體元件可具有其他定向（旋轉90度或處於其他定向），且本文中所使用的空間相對性描述語可相應地進行解釋。
如本文中所使用的例如「…中的至少一者」等表達在位於一系列元件之後時修飾整個系列的元件而並非修飾所述一系列元件中的各別元件。舉例而言，應將表達「a、b及c中的至少一者」理解成包括僅a、僅b、僅c、a與b二者、a與c二者、b與c二者以及a、b及c全部。
亦應理解，即使製造設備或結構的特定步驟或操作晚於另一步驟或操作進行闡述，所述步驟或操作亦可晚於所述另一步驟或操作實行，除非所述另一步驟或操作被闡述為在所述步驟或操作之後實行。
在本文中參照作為實施例（及中間結構）的示意性圖示的剖視圖示來闡述諸多實施例。如此一來，預期會因例如製造技術及/或容差而相對於各圖示的形狀有所變化。因此，除非闡述了特定的形狀或形式，否則實施例不應被解釋為限於本文中所示區的特定形狀，而是欲包括例如因製造所導致的形狀偏差。舉例而言，被示出為矩形的經植入區通常將具有修圓特徵或彎曲特徵，及/或在其邊緣處具有植入濃度梯度而非自植入區至非植入區具有二元改變（binary change）。同樣，藉由植入而形成的隱埋區可能會在所述隱埋區與進行植入所經由的表面之間的區中引起某種植入。因此，圖中所示出的區本質上是示意性的，且其形狀並非旨在例示裝置的區的實際形狀且並非旨在限制本發明概念的範圍。此外，在圖式中，可能為了清晰起見而誇大層及區的大小及相對大小。
亦應理解，用語「電晶體」可指包括基板上的通道結構、閘極結構及源極/汲極區的半導體元件，而用語「電晶體結構」可指其中未在基板上完成通道結構、閘極結構及源極/汲極區的「電晶體」或中間半導體元件結構（intermediate semiconductor device structure）。
為簡潔起見，電晶體的一些傳統元件（即前端（front-end-of-line，FEOL）結構）以及電晶體的互連結構（即後端（BEOL）結構及中端（middle-of-line，MOL）結構）可在本文中詳細闡述或在圖式中示出或者可不闡述或不在圖式中示出。舉例而言，在其中填充有金屬圖案或通孔（例如，本揭露中的前部通孔）的溝渠或通孔孔洞中層疊的障壁金屬線、用於形成溝渠或通孔孔洞的蝕刻停止層以及用於對兩個層進行結合的結合層可能未闡述或未在圖式中示出。此外，為了簡潔起見，亦可省略與本文中的揭露內容無關的隔離層。
圖1示出根據實施例的其中至少一個電晶體與背面電力輸送網路（BSPDN）結構中的背面電源軌條（BPR）連接的半導體元件的剖視圖。
此處應理解，圖1（以及圖2A至圖2L）示出半導體元件在電晶體的源極/汲極區處在作為道寬度方向的D1方向上的橫截面，且因此，在圖式中未示出環繞位於源極/汲極區後面的通道結構的電晶體中的每一者的閘極結構。與D1方向垂直的D2方向是通道長度方向，通道（例如奈米片材層或鰭結構）在所述通道長度方向上在每一電晶體的源極/汲極區之間延伸。
參照圖1，半導體元件10可包括形成於藉由淺溝渠隔離（shallow trench isolation，STI）結構115彼此隔離的相應基板105上的多個電晶體TR1至TR4。電晶體TR1至TR4中的每一者包括位於對應基板105上的通道結構120及源極/汲極區130。源極/汲極區130連接至作為半導體元件10的設置於半導體元件10的正面上的MOL結構的源極/汲極區接觸插塞140。通道結構120在圖1中由虛線指示，此乃因此結構位於源極/汲極區130的後面。儘管未示出，但閘極接觸插塞可為另一MOL結構或包括於另一MOL結構中。
通道結構120可包括多個奈米片材通道層，以將電晶體TR1至TR4形成為本實施例中的奈米片材電晶體，如圖1中所示。然而，根據實施例，通道結構120可具有不同的配置，例如一或多個垂直鰭結構，所述一或多個垂直鰭結構可將電晶體TR1至TR4形成為鰭場效電晶體（FinFET）。
基板105可由經摻雜或未經摻雜的半導體材料（例如矽（Si））形成。基板105可為包含形成於絕緣體層（例如隱埋式氧化物（buried oxide，BOX）層）上的半導體材料的絕緣體上半導體（semiconductor-on-insulator，SOI）基板，此可有利於形成隱埋式電源軌條（buried power rail，BPR）。源極/汲極區130可自基板105及/或通道結構120以磊晶方式生長，且因此可包含與基板105相似的半導體材料，且可摻雜有雜質，例如硼（B）、鎵（Ga）、銦（In）、鋁（Al）、磷（P）、砷（As）、銻（Sb）等。源極/汲極區接觸插塞140可由包含銅（Cu）、鈦（Ti）、鉭（Ta）、鋁（Al）、鎢（W）、鈷（Co）、鉬（Mo）、釕（Ru）等中的至少一者的金屬或金屬化合物形成。STI結構115可由例如以下一或多種低κ材料形成：氧化矽（例如，SiO）、氮化矽（例如，SiN）、氮氧化矽（例如，SiON），但並不限於此。低κ材料可具有約3.9或小於3.9的介電常數（κ值）。
根據實施例，半導體元件10亦可包括背面結構，例如背面電力分配網路（BSPDN）結構，所述背面電力分配網路（BSPDN）結構包括多個BPR（包括BPR 150）。半導體元件10亦可包括前部通孔FV，正電壓或負電壓藉由所述前部通孔FV被供應至半導體元件的正面結構，例如電晶體TR2的源極/汲極區接觸插塞140，如圖1中所示。儘管未示出，但電壓亦可藉由半導體元件10的另一BPR結構及另一前部通孔被供應至電晶體TR1、TR3及TR4中的至少一者的閘極插塞。BPR 150及前部通孔FV可由與上述源極/汲極區接觸插塞140相同或相似的材料形成。
根據實施例，其中包含前部通孔FV的高長寬通孔孔洞H可由在垂直方向上連接至彼此的下部通孔孔洞H1與上部通孔孔洞H2（即，通孔孔洞的下部部分與上部部分）形成。因此，前部通孔FV可由在垂直方向上連接至彼此的下部前部通孔V1與上部前部通孔V2（即，前部通孔FV的下部部分與上部部分）形成。
根據實施例，下部通孔孔洞H1及上部通孔孔洞H2中的每一者的長寬比可為通孔孔洞H的高長寬比的約一半，以有利於將在稍後闡述的通孔孔洞蝕刻操作及金屬填充操作。然而，根據實施例，下部通孔孔洞H1可具有較上部通孔孔洞H2低的長寬比。此乃因，如將在稍後參照圖3A至圖3L的製造半導體元件10的方法中所闡述，可藉由應用兩種不同的蝕刻操作來形成下部通孔孔洞H1，下部通孔孔洞H1的寬度或平均寬度可大於上部通孔孔洞H2的寬度或平均寬度。因此，下部前部通孔V1可具有較上部前部通孔V2大的寬度或平均寬度，以降低長寬比。此外，所述兩個通孔孔洞H1與H2的高度可實質上彼此相等，且所述兩個通孔V1與V2的高度亦可實質上彼此相等。
如將在稍後參照圖3A至圖3L的製造半導體元件10的方法的說明中所闡述，可在不同的步驟處分開形成下部通孔孔洞H1與上部通孔孔洞H2。因此，即使所述兩個通孔孔洞在垂直方向上連接，但通孔孔洞H的側表面的其中所述兩個通孔孔洞連接至彼此的一部分可能不如所述兩個通孔孔洞H1至H2中的每一者的側表面那般直，而是可能例如在上部通孔孔洞H1的左下邊緣及/或右下邊緣處具有彎曲（或台階狀）結構E。此可能至少是由於通孔孔洞的頂部寬度（或直徑）與底部寬度（或直徑）可能彼此不同。因此，如圖1中所示，上部通孔孔洞H2的底部寬度BW與下部通孔孔洞H1的頂部寬度TW可彼此不相等。然而，即使底部寬度BW與頂部寬度TW彼此相等或實質上相等，亦可能在通孔孔洞H的連接表面處形成彎曲結構。
同時，如將在稍後參照圖4A至圖4F的製造半導體元件10的方法的說明中所闡述，亦可在不同的步驟處形成下部前部通孔V1與上部前部通孔V2。在此種情形中，根據實施例，所述兩個通孔結構之間可存在連接表面。此連接表面可為下部前部通孔V1的頂表面與上部前部通孔V2的底表面的組合。
此外，如亦將在稍後所闡述，相較於用於先前技術的前部通孔的一個連續形成的通孔孔洞，下部通孔孔洞H1及上部通孔孔洞H2中的每一者具有較低的長寬比。因此，所述兩個垂直連接的通孔孔洞H1至H2可相較於先前技術的通孔孔洞更容易且更簡單地形成，且此外，可降低在通孔孔洞H1至H2中產生空隙的風險。
半導體元件10亦可包括BEOL結構，BEOL結構包括向D2方向延伸的多條金屬線M1及通孔V。經由相應的通孔V分別連接至電晶體TR1及TR4的源極/汲極區接觸插塞140的金屬線M1可向半導體元件10的其他電路元件（未示出）發射內部選路訊號或者自半導體元件10的其他電路元件（未示出）接收內部選路訊號。金屬線M1及通孔V亦可由與形成上述源極/汲極區接觸插塞140的材料相同或相似的材料形成。然而，根據實施例，該些金屬結構（即源極/汲極區接觸插塞140、BPR 150、前部通孔FV、金屬線M1及通孔V）可具有不同的金屬組成物。
在半導體元件10中可設置有第一層間介電（interlayer dielectric，ILD）層L1至第三層間介電（ILD）層L3。第一ILD層L1可將電晶體TR1至TR4的源極/汲極區130彼此隔離。第二ILD層L2可將金屬線M1與通孔V彼此隔離，且第三ILD層L3可將BPR 150彼此隔離。ILD層L1至L3可由與形成STI結構115的材料相同或相似的材料形成。
根據實施例，半導體元件10亦可包括載體晶圓170。載體晶圓170可由可為半導體元件10提供結構支撐的玻璃、陶瓷、矽或類似材料形成。載體晶圓170可實質上不具有主動裝置（例如，電晶體）或被動裝置（例如，PN接面裝置）。
在圖1中所示的半導體元件10中，通孔孔洞H及前部通孔FV被形成為將MOL結構（例如，源極/汲極區接觸插塞140）連接至BPR 150。然而，本揭露並不限於此。根據實施例，通孔孔洞H及前部通孔FV亦可被形成為將另一BSPDN結構連接至半導體元件10的另一正面結構。
在下文中，將闡述製造與包括前部通孔FV的半導體元件10對應的半導體元件的方法。
圖2A至圖2L示出根據實施例的用於製造基於BSPDN的半導體元件的方法的剖視圖。圖3示出根據實施例的參照圖2A至圖2L闡述的方法的流程圖。
藉由以下參照圖2A至圖2L及圖3闡述的方法製造的基於BSPDN的半導體元件可為圖1中所示的半導體元件10或對應於圖1中所示的半導體元件10。因此，形成以下闡述的中間半導體元件結構或完成的半導體元件結構的各種結構或元件或包含於所述各種結構或元件中的材料可為半導體元件10的該些結構或元件的相同材料，且下文中可省略其重複說明。下文中可使用用於闡述圖1中的半導體元件10的相同參考編號。
參照圖2A，可在基板上形成至少一個奈米片材堆疊，在所述至少一個奈米片材堆疊的側處形成有STI結構（圖3中的S10）。
根據實施例，可自基板105以磊晶方式生長包括犧牲層SL及通道層CL的多個奈米片材層，且藉由例如微影及蝕刻（乾式蝕刻及/或濕式蝕刻）來對所述多個奈米片材層進行圖案化，以獲得多個奈米片材堆疊N1至N4。如此命名犧牲層SL是由於該些層將被移除且被將由奈米片材堆疊N1至N4中的每一者形成的電晶體的閘極結構所代替。如此命名通道層是由於該些層將形成奈米片材堆疊N1至N4中的每一者的通道結構。舉例而言，犧牲層SL可由以35%的Ge與65%的Si組成的矽鍺（silicon germanium，SiGe）化合物形成，且通道層CL可由矽（Si）形成。
STI結構115可沈積於奈米片材堆疊N1至N4之間所形成的多個溝渠T中。當基於在微影及蝕刻操作中所使用的相應硬罩幕結構（未示出）對奈米片材堆疊N1至N4進行圖案化時，可形成該些溝渠T。用於形成STI結構115的沈積技術可為物理氣相沈積（physical vapor deposition，PVD）、化學氣相沈積（chemical vapor deposition，CVD）、電漿增強型CVD（plasma enhanced CVD，PECVD）、濺鍍及/或電鍍，但並不限於此。
參照圖2B，可在奈米片材堆疊以及STI結構的頂表面上形成第一保護層，且用於圖案化出通孔孔洞的輔助層可覆蓋上面具有保護層的奈米片材堆疊及STI結構（圖3中的S20）。
根據實施例，可藉由例如薄膜沈積技術（例如原子層沈積（atomic layer deposition，ALD））在奈米片材堆疊N1至N4的頂表面及側表面以及STI結構115的頂表面上共形地層疊由氮化矽（例如，SiN）形成的第一保護層116。可沈積例如旋塗硬罩幕（spin-on-hardmask，SOH）結構等輔助層117，以覆蓋由形成於奈米片材堆疊N1至N4以及STI結構115上的第一保護層116保護的奈米片材堆疊N1至N4以及STI結構115，且可對輔助層117進行平坦化以有利於後續的微影及蝕刻操作。
根據實施例，輔助層117可包含碳或碳聚合物，碳或碳聚合物相較於形成基板105、ILD層L1至L3或STI結構115的矽、氧化矽或氮化矽可能夠形成更精確的高長寬比溝渠或通孔孔洞。
參照圖2C，可在其中欲形成前部通孔的目標位置處對輔助層、第一保護層及STI結構進行蝕刻，以形成初步通孔孔洞，初步通孔孔洞在奈米片材堆疊的側處露出基板的表面（圖3中的S30）。
根據實施例，可藉由硬罩幕結構HM1來遮蔽除了目標位置TP1之外的輔助層117的頂表面，前部通孔FV將在目標位置TP1下方形成於奈米片材堆疊N1至N4之中的所選擇奈米片材堆疊N2的側處。可實行在目標位置TP1處自輔助層117的頂表面穿過第一保護層116及STI結構115到達基板105的表面TS的初步蝕刻（例如，乾式蝕刻及/或濕式蝕刻），以形成具有高長寬比的初步通孔孔洞PH。
藉由此蝕刻操作，初步通孔孔洞PH可在垂直方向上穿透目標位置TP1下方的輔助層117、第一保護層116及STI結構115，且露出基板105的處於奈米片材堆疊N2與N3之間的表面TS作為其底表面。此外，初步通孔孔洞PH可露出在垂直方向上連接至彼此的輔助層117、第一保護層116及STI結構115的表面作為其側表面。STI結構115的被露出的表面可形成在基板105的表面TS處封閉的下部初步通孔孔洞PH1，且輔助層117的被露出的表面及第一保護層116的被露出的表面可形成連接至下部初步通孔孔洞PH1的上部初步通孔孔洞PH2。
舉例而言，基板105的藉由初步通孔孔洞PH被露出的表面TS可與STI結構的底表面共面。
此處，即使使用碳SOH結構的輔助層117而形成的初步通孔孔洞PH具有高長寬比，但所述初步通孔孔洞PH亦可採用相較於用於前部通孔的先前技術的通孔孔洞而言更精確的通孔孔洞形式。此乃因初步通孔孔洞PH穿透碳系輔助層117，如上所述，碳系輔助層117可能夠更容易地形成高長寬比通孔孔洞。
參照圖2D，可自上面形成有第一保護層的奈米片材堆疊移除輔助層，以露出下部初步通孔孔洞（圖3中的S40）。
根據實施例，可自輔助層117的頂表面剝離用於圖案化出初步通孔孔洞PH的硬罩幕結構HM1，且可藉由例如對於移除碳系罩幕結構可接受的電漿灰化操作來移除輔助層117。
隨著輔助層117藉由此灰化操作而被移除，可再次露出上面具有第一保護層116的奈米片材堆疊N1至N4。此外，隨著輔助層117被移除，亦可移除除了由第一保護層116的側向表面形成的一部分之外的上部初步通孔孔洞PH2，進而僅在奈米片材堆疊N2與N3之間（即，在所選擇奈米片材堆疊N2的側處）留下上部初步通孔孔洞PH2及下部初步通孔孔洞PH1的此部分。
參照圖2E，可使用犧牲通孔結構對下部初步通孔孔洞進行填充且可藉由第二保護層來覆蓋下部初步通孔孔洞（圖3中的S50）。
根據實施例，可使用犧牲通孔結構118將下部初步通孔孔洞PH1自其底表面填充至預定水準，所述預定水準可與欲形成的前部通孔FV的高度的約一半對應。舉例而言，犧牲通孔結構118在此水準處的頂表面可稍微低於STI結構115的頂表面或者奈米片材堆疊N1至N4中的每一者的最下部犧牲層SL的底表面。作為另一實例，犧牲通孔結構118在此水準處的頂表面可位於STI結構115的頂表面或者奈米片材堆疊N1至N4中的每一者的犧牲層SL之中的最下部犧牲層的底表面下方幾奈米或小於幾奈米處。
根據實施例，犧牲通孔結構118可由相對於STI結構115及基板105具有蝕刻選擇性的材料形成。此乃因犧牲通孔結構118是如下結構：所述結構欲藉由例如濕式蝕刻被移除，而不影響與下部初步通孔孔洞PH1中的犧牲通孔結構118接觸的STI結構115及基板105。舉例而言，犧牲通孔結構118可由矽鍺（SiGe）化合物形成。
可使用PVD、CVD或PECVD（並不限於此）在下部初步通孔孔洞PH1中沈積蝕刻選擇性材料直至預定水準，以形成犧牲通孔結構118。根據實施例，在蝕刻選擇性材料是SiGe化合物的情形中，可藉由自形成下部初步通孔孔洞PH1的底表面的基板105以磊晶方式生長SiGe化合物來形成犧牲通孔結構118。
根據實施例，可在犧牲通孔結構118的頂表面上形成第二保護層119，以防止此犧牲通孔結構118在下一步驟中欲實行的磊晶製程中向上生長。第二保護層119可由與形成環繞下部初步通孔孔洞PH1中的犧牲通孔結構118的側表面的STI結構115相同的材料形成。然而，第二保護層119可由可仍能夠將奈米片材堆疊N1至N4彼此隔離的不同材料形成。根據實施例，可藉由例如原子層沈積（ALD）（並不限於此）形成第二保護層119，使得第二保護層119的頂表面與STI結構115的頂表面及奈米片材堆疊N1至N4中的每一者的犧牲層SL之中的最下部犧牲層SL的底表面共面。
參照圖2F，可移除第一保護層，可在奈米片材堆疊處形成源極/汲極區，可藉由閘極結構來代替奈米片材堆疊的犧牲層以形成電晶體，且形成第一ILD層以包圍電晶體（圖3中的S60）。
根據實施例，可藉由例如乾式蝕刻（例如反應離子蝕刻（reactive ion etching，RIE）（並不限於此））自奈米片材堆疊N1至N4以及STI結構115的頂表面移除第一保護層116。
此外，在此操作中，可藉由例如自基板105及/或每一奈米片材堆疊的通道層CL進行磊晶生長而在奈米片材堆疊N1至N4中的每一者的兩個端部處形成源極/汲極區130。此處，在犧牲通孔結構118由SiGe形成，且源極/汲極區130自基板105及/或通道層CL以磊晶方式生長的情形中，犧牲通孔結構118的SiGe亦可傾向於進一步以磊晶方式生長。因此，可在先前的步驟（S50）中在犧牲通孔結構118上形成第二保護層119。
可藉由例如化學氧化物移除（chemical oxide removal，COR）蝕刻而自每一奈米片材堆疊移除犧牲層SL，且藉由閘極結構（未示出）來代替犧牲層SL，使得通道層CL被閘極結構環繞以形成通道結構120，藉此形成電晶體TR1至TR4。
可藉由例如PVD、CVD、PECVD、濺鍍及/或電鍍而在電晶體TR1至TR4上形成第一ILD層L1，以覆蓋電晶體TR1至TR4的源極/汲極區130。根據實施例，可在其中為圖案化出初步通孔孔洞PH而在奈米片材堆疊N1至N4上方形成輔助層117的相同位置處形成第一ILD層L1。
參照圖2G，可藉由在犧牲通孔結構上方的一位置處對第一ILD層及第二保護層進行圖案化來形成用於上部前部通孔的上部通孔孔洞，且可藉由移除犧牲通孔結構來形成用於下部前部通孔的下部通孔孔洞，藉此形成包括下部通孔孔洞及上部通孔孔洞的通孔孔洞，以在通孔孔洞中填充前部通孔（圖3中的S70）。
根據實施例，可藉由另一硬罩幕結構HM2來遮蔽除了目標位置TP2之外的第一ILD層L1的頂表面，所述目標位置與在早先的步驟中在輔助層117的頂表面處標記的目標位置TP1對應。可實行在目標位置TP2處自第一ILD層L1的頂表面穿過第一ILD層L1、第二保護層119及犧牲通孔結構118到達基板105的表面TS的蝕刻（例如，乾式蝕刻及/或濕式蝕刻），以形成用於形成前部通孔FV的具有高長寬比的通孔孔洞H。
根據實施例，此步驟中的蝕刻操作可在兩個子步驟處實行。在第一子步驟中，可藉由例如乾式蝕刻（例如反應離子蝕刻（RIE））來對第一ILD層L1及第二保護層119進行蝕刻。由於此第一子步驟蝕刻是為了形成用於具有低長寬比的上部前部通孔V2的上部通孔孔洞H2，因此相較於形成用於具有高長寬比的前部通孔的先前技術的通孔孔洞，可降低圖案化難度。
在第二子步驟中，可藉由基於犧牲通孔結構118中所包含的材料相對於形成下部通孔孔洞H1的側表面及底表面的STI結構115及基板105中所包含的材料的蝕刻選擇性利用例如濕式蝕刻來移除犧牲通孔結構118而形成用於下部前部通孔V1的下部通孔孔洞H1。換言之，在犧牲通孔結構118被濕式蝕刻劑或濕式溶劑移除的同時，STI結構115及基板105可保持完整或不受濕式蝕刻劑或濕式溶劑影響。舉例而言，當犧牲通孔結構118由SiGe形成時，相對於形成基板105及STI結構115的矽、氧化矽及/或氮化矽，可將乙酸（CH3COOH）、過氧化氫（H2O2）、氫氟酸（hydrofluoric acid，HF）或其化合物（並不限於此）用於濕式蝕刻劑。由於此第二子步驟蝕刻是為了形成同樣具有低長寬比的下部通孔孔洞H1，因此圖案化的難度可較形成用於前部通孔的先前技術的通孔孔洞時小得多。
此處，藉由在於先前的步驟（S30）中藉由初步蝕刻形成的下部初步通孔孔洞PH1中對犧牲通孔結構118應用上述蝕刻（濕式蝕刻）來獲得下部通孔孔洞H1，根據實施例，下部通孔孔洞H1可具有較下部初步通孔孔洞PH1大的寬度或平均寬度。根據實施例，寬度或平均寬度亦可大於上部通孔孔洞H2的寬度或平均寬度。因此，根據實施例，下部通孔孔洞H1可具有較上部通孔孔洞H2低的長寬比。
此外，由於下部通孔孔洞H1與上部通孔孔洞H2可在兩個不同的子步驟處分開形成以形成連接的通孔孔洞H，因此在通孔孔洞H的側表面的其中所述兩個通孔孔洞交會的一部分處（例如在上部通孔孔洞H1的左下邊緣及/或右下邊緣處）可存在彎曲（或台階狀）結構E。由於此彎曲結構，因此上部通孔孔洞H2的底部寬度BW與下部通孔孔洞H1的頂部寬度TW可能彼此不相等。此外，由於藉由在穿透第一ILD層L1之後穿透薄的第二保護層119而在先前的步驟（S70）中形成上部通孔孔洞H2，因此下部通孔孔洞H1的左上邊緣及/或右上邊緣可位於未被下部通孔孔洞蝕刻移除的第二保護層119下方。
參照圖2H，可使用通孔材料來對包括下部通孔孔洞及上部通孔孔洞的通孔孔洞進行填充，以獲得用於由奈米片材堆疊形成的電晶體的前部通孔（圖3中的S80）。
根據實施例，可自第一ILD層L1的頂表面剝離用於圖案化出包括下部通孔孔洞H1及上部通孔孔洞H2的通孔孔洞H的硬罩幕結構HM2，且可在通孔孔洞H中填充通孔材料且對所述通孔材料進行平坦化以獲得前部通孔FV。
可藉由例如CVD、PVD或PECVD（並不限於此）而在通孔孔洞H中形成通孔材料，且對通孔材料進行圖案化以在由所選擇的奈米片材堆疊N2形成的電晶體T2的側處形成前部通孔FV。在對通孔材料進行平坦化之後，前部通孔FV的頂表面可與環繞電晶體T1至T4的第一ILD層L1的頂表面共面。
根據實施例，可在下部通孔孔洞H1中填充通孔材料以形成下部前部通孔V1，且然後可在上部通孔孔洞H2中連續地填充通孔材料以形成上部前部通孔V2。此處，下部前部通孔V1的左上邊緣及右上邊緣可形成於在先前的步驟（S70）中未被下部通孔孔洞蝕刻移除的第二保護層119下方。
由於前部通孔FV形成於通孔孔洞H（包括如在先前的步驟（S70）中在兩個不同的子步驟中分開形成的下部通孔孔洞H1與上部通孔孔洞H2）中，因此根據本實施例的前部通孔FV亦可避免當通孔材料填充於用於前部通孔的先前技術的通孔孔洞中時所發生的在通孔孔洞H的底部部分處產生空隙的風險。
此外，根據實施例，由於如在先前的步驟（S70）中所述，下部通孔孔洞H1具有較上部通孔孔洞H2大的寬度或平均寬度，因此填充於下部通孔孔洞H1中的下部前部通孔V1可相較於上部前部通孔V2具有更大的寬度或平均寬度以及更高的長寬比。
參照圖2I，可在電晶體上在第一ILD層中圖案化出用於MOL結構的接觸通孔孔洞以在側向上露出前部通孔，且可在接觸通孔孔洞中形成MOL結構以連接至前部通孔（圖3中的S90）。
根據實施例，可藉由例如微影及蝕刻（乾式蝕刻及/或濕式蝕刻）來對第一ILD層L1進行圖案化，以形成分別露出電晶體TR1至TR4的源極/汲極區130的接觸通孔孔洞CH。此時，露出電晶體TR2的源極/汲極區130的接觸通孔孔洞CH亦可被形成為在側向上露出前部通孔FV。
可在接觸通孔孔洞CH中的每一者中填充通孔材料以在電晶體TR1至TR4中的每一者的源極/汲極區130上形成源極/汲極區接觸插塞140，且可對通孔材料進行平坦化。此處，填充於露出電晶體T2的源極/汲極區130的接觸通孔孔洞CH中的源極/汲極區接觸插塞140可在側向上連接至前部通孔FV。此外，由於對填充於接觸通孔孔洞CH中的通孔材料進行平坦化，因此源極/汲極區接觸插塞140的頂表面可與第一ILD層L1的頂表面及前部通孔FV的頂表面共面。
參照圖2J，可在第一ILD層上形成第二ILD層且可在第二ILD層中形成BEOL結構，且可在BEOL結構上形成載體晶圓，藉此形成中間半導體元件（圖3中的S100）。
根據實施例，可藉由例如PVD、CVD、PECVD、濺鍍及/或電鍍而在第一ILD層L1、前部通孔FV及源極/汲極區接觸插塞140的共面的頂表面上形成第二ILD層L2。可對如此形成的第二ILD層L2實行單鑲嵌操作及/或雙鑲嵌操作，以在第二ILD層L2中形成包括金屬線M1及通孔V的BEOL結構。在BEOL結構中，可將金屬線M1中的一些金屬線M1及通孔V分別連接至電晶體TR1及TR4的源極/汲極區接觸插塞140，如圖2J中所示。
可將載體晶圓170結合至包括金屬線M1及通孔V的BEOL結構的頂表面，以形成中間半導體元件。
參照圖2K，可將在先前的步驟中獲得的中間半導體元件上下翻轉以向上露出基板，且可對基板進行圖案化且藉由第三ILD層來代替基板（圖3中的S110）。
根據實施例，可將在先前的步驟（S100）中獲得的中間半導體元件上下翻轉，使得基板105的背面可朝上且載體晶圓170可朝下。
可藉由例如微影及蝕刻（乾式蝕刻及/或濕式蝕刻）對基板105的至少一部分進行圖案化，且藉由ILD材料來代替基板105的所述至少一部分，以形成第三ILD層L3。
圖2K示出基板105的部分在STI結構115的部分之間保留於電晶體TR1至TR4上方。然而，根據實施例，可完全移除基板105，以藉由第三ILD層L3來代替基板105。
參照圖2L，可對第三ILD層進行圖案化以形成連接至前部通孔的BPR，藉此形成包括連接至BPR的前部通孔的基於BSPDN的半導體元件（圖3中的S120）。
根據實施例，可藉由例如微影及蝕刻（乾式蝕刻及/或濕式蝕刻）來對第三ILD層L3進行圖案化，以形成用於BSPDN的多個BPR 150。可對第三ILD層L3進行圖案化，使得BPR 150中的一者可被形成為在垂直方向上位於前部通孔FV上方且連接至前部通孔FV。
因此，可獲得包括前部通孔FV的基於BSPDN的半導體元件10，如圖2L中所示。可如圖1中所示再次將此基於BSPDN的半導體元件10上下翻轉以用於進一步處理。
同時，在上述方法中為前部通孔FV形成的通孔孔洞H可能具有不完整的通孔結構，此乃因在上部通孔孔洞H2的左下邊緣及/或右下邊緣處可能形成彎曲結構E，如圖2G中所示。當在不同的步驟處分別形成下部通孔孔洞H1與上部通孔孔洞H2時，可形成彎曲結構E。當在單個步驟處在下部通孔孔洞H1與上部通孔孔洞H2中連續地沈積通孔材料以形成單一結構前部通孔FV時，彎曲結構E可防止通孔材料完全填充下部通孔孔洞H1的左上邊緣或右上邊緣。因此，以下闡述基於BSPDN的半導體元件的替代結構及製造其的方法。
圖4示出根據實施例的其中至少一個電晶體與BSPDN結構中的BPR連接的半導體元件的剖視圖。
圖4中所示的半導體元件40可包括形成半導體元件10的相同結構元件。因此，本文中省略其重複說明，且下文中僅闡述半導體元件40的不同態樣。
根據實施例，半導體元件40的前部通孔FV’亦可包括如圖1所示半導體元件10中的下部前部通孔V1’及上部前部通孔V2’。然而，除了在不同的步驟處分開形成下部通孔孔洞H1’與上部通孔孔洞H2’以形成通孔孔洞H’之外，下部前部通孔V1’與上部前部通孔V2’亦可被形成為不同的步驟，如將在稍後參照以下圖5A至圖5F所闡述。此外，通孔材料在下部通孔孔洞H1’中被填充的方向可與通孔材料在上部通孔孔洞H2’中被填充的方向相反。因此，根據實施例，在上部前部通孔V2’的底表面與下部前部通孔V1’的頂表面之間可存在連接或可形成連接。
此外，根據實施例，在通孔孔洞H’中彼此接觸的上部前部通孔V2’的底表面與下部前部通孔V1’的頂表面之間形成的連接表面處可存在矽化物層C。矽化物層C可包含鈷、鈦、鎢或其組合，但並不限於此。
圖5A至圖5F示出根據實施例的用於製造包括基於BSPDN的半導體元件的半導體元件的另一方法的剖視圖。圖6示出根據實施例的參照圖5A至圖5F闡述的方法的流程圖。
藉由以下參照圖5A至圖5F及圖6闡述的方法製造的基於BSPDN的半導體元件可為圖4中所示的半導體元件40或對應於圖4中所示的半導體元件40。因此，形成以下闡述的中間半導體元件結構或完成的半導體元件結構的各種結構或元件或者包含於所述各種結構或元件中的材料可為半導體元件40的該些結構或元件的相同材料，且下文中可省略其重複說明。下文中可使用用於闡述圖4中的半導體元件40的相同參考編號。
另外，製造半導體元件4的方法可與製造半導體元件10的方法相同或相似，直至參照圖2F闡述的步驟（圖3中的S60）。因此，此後開始製造半導體元件40的方法。
參照圖5A，可在第一ILD層中圖案化出上部通孔孔洞以及在側向上連接至上部通孔孔洞的接觸通孔孔洞，上部通孔孔洞用於上部前部通孔，接觸通孔孔洞用於MOL結構，且上部前部通孔與MOL結構可分別填充於上部通孔孔洞以及接觸通孔孔洞中，以連接至彼此（圖6中的S70a）。
根據實施例，可藉由例如微影及蝕刻（乾式蝕刻及/或濕式蝕刻）來對第一ILD層L1進行圖案化，以形成露出其下面的下部初步通孔孔洞PH1中的犧牲通孔結構118的上部通孔孔洞H2’且形成分別露出電晶體TR1至TR4的源極/汲極區130的接觸通孔孔洞CH。此時，露出電晶體TR2的源極/汲極區130的接觸通孔孔洞CH可被形成為在側向上連接至上部通孔孔洞H2’。
可在上部通孔孔洞H2’及接觸通孔孔洞CH中填充通孔材料，以分別形成上部前部通孔V2’及位於電晶體TR1至TR4的源極/汲極區130上的源極/汲極區接觸插塞140，且可對通孔材料進行平坦化。此處，填充於露出電晶體T2的源極/汲極區130的接觸通孔孔洞CH中的源極/汲極區接觸插塞140可在側向上連接至上部前部通孔V2’。此外，由於對填充於上部通孔孔洞H2’及接觸通孔孔洞CH中的通孔材料進行平坦化，因此上部前部通孔V2’的頂表面及源極/汲極區接觸插塞140的頂表面可與第一ILD層L1的頂表面共面。
同時，當形成上部通孔孔洞H2’且使用通孔材料對上部通孔孔洞H2’進行填充以形成與位於下面的被露出的犧牲通孔結構118接觸的上部前部通孔V2’時，可對上部前部通孔V2’的底表面及/或被露出的犧牲通孔結構118的頂表面進行矽化，藉此在上部前部通孔V2’與犧牲通孔結構118之間形成矽化物層C。此種矽化的發生可能是由於上部前部通孔V2’可包含金屬或金屬化合物，例如銅（Cu）、鈦（Ti）、鉭（Ta）、鋁（Al）、鎢（W）、鈷（Co）、鉬（Mo）、釕（Ru）等，而犧牲通孔結構118可包含矽化合物，例如SiGe。
參照圖5B，可在第一ILD層上形成第二ILD層且可在第二ILD層中形成BEOL結構，且可在BEOL結構上形成載體晶圓，藉此形成中間半導體元件（圖6中的S80a）。
根據實施例，可藉由例如PVD、CVD、PECVD、濺鍍及/或電鍍而在第一ILD層L1、上部前部通孔V2’及源極/汲極區接觸插塞140的共面的頂表面上形成第二ILD層L2。可對如此形成的第二ILD層L2實行單鑲嵌操作及/或雙鑲嵌操作，以在第二ILD層L2中形成包括金屬線M1及通孔V的BEOL結構。在BEOL結構中，可將金屬線M1中的一些金屬線M1及通孔V分別連接至電晶體TR1及TR4的源極/汲極區接觸插塞140，如圖5B中所示。
可將載體晶圓170結合至包括金屬線M1及通孔V的BEOL結構的頂表面，以形成中間半導體元件。
參照圖5C，可將在先前的步驟中獲得的中間半導體元件上下翻轉以向上露出基板，且可對基板進行圖案化且藉由第三ILD層來代替基板（圖6中的S90a）。
根據實施例，可將在先前的步驟（S80a）中獲得的中間半導體元件上下翻轉，使得基板105的背面可朝上且載體晶圓170可朝下。
可藉由例如微影及蝕刻（乾式蝕刻及/或濕式蝕刻）對基板105的至少一部分進行圖案化，且藉由ILD材料來代替基板105的所述至少一部分，以形成第三ILD層L3。
圖5C示出基板105的部分在STI結構115的部分之間保留於電晶體TR1至TR4上方。然而，根據實施例，可完全移除基板105，以藉由第三ILD層L3來代替基板105。
參照圖5D，可對第三ILD層進行圖案化以形成露出埋在STI結構中的犧牲通孔結構的BPR溝渠（圖6中的S100a）。
根據實施例，可藉由例如微影及蝕刻（乾式蝕刻及/或濕式蝕刻）來對第三IL層3進行圖案化，以形成多個BPR溝渠BT，使得用於BPR 150的BPR溝渠BT中的一者可露出犧牲通孔結構118的底表面（現在是經翻轉結構中的頂表面）。
參照圖5E，可藉由移除利用BPR溝渠露出的犧牲通孔結構來形成下部通孔孔洞，以使上部前部通孔從下面的下部通孔孔洞露出（圖6中的S110a）。
根據實施例，可藉由基於犧牲通孔結構118中所包含的材料相對於形成下部通孔孔洞H1’的側表面的STI結構115中所包含的材料的蝕刻選擇性利用例如濕式蝕刻來移除犧牲通孔結構118而形成用於下部前部通孔V1’的下部通孔孔洞H1’。換言之，在犧牲通孔結構118被濕式蝕刻劑或濕式溶劑移除的同時，STI結構115可保持完整或不受濕式蝕刻劑或濕式溶劑影響。舉例而言，當犧牲通孔結構118由SiGe形成時，相對於形成STI結構115的氧化矽或氮化矽，可將乙酸（CH3COOH）、過氧化氫（H2O2）、氫氟酸（HF）或其化合物（並不限於此）用於濕式蝕刻劑。由於此蝕刻操作是為了形成具有低長寬比的上部通孔孔洞H2’，因此圖案化的難度可較形成用於前部通孔的先前技術的通孔孔洞時小得多。
根據實施例，當藉由以上蝕刻操作移除犧牲通孔結構118時，可露出形成於犧牲通孔結構118的頂表面（現在是底表面）及/或上部前部通孔V2’的底表面上的矽化物層C（若存在）。
此外，根據實施例，由於在先前的步驟（S30）中對下部通孔孔洞H1’施加初步蝕刻，因此下部通孔孔洞H1’可具有較下部初步通孔孔洞PH1大的寬度或平均寬度。根據實施例，此寬度或平均寬度亦可大於上部通孔孔洞H2’的寬度或平均寬度。因此，根據實施例，下部通孔孔洞H1’可具有較上部通孔孔洞H2’大的長寬比。
參照圖5F，可分別使用下部前部通孔及BPR對連接至彼此的下部通孔孔洞與BPR溝渠進行填充，藉此獲得包括連接至BPR的前部通孔的基於BSPDN的半導體元件（圖6中的S120a）。
根據實施例，可使用通孔材料對下部通孔孔洞H1’進行填充以形成下部前部通孔V1’，下部前部通孔V1’藉由矽化物層C（若存在）連接至先前形成的上部前部通孔V2’以形成前部通孔FV’。連續地，可使用相同的通孔材料對BPR溝渠BT進行填充，且對BPR溝渠BT進行平坦化以形成BPR 150。可藉由例如CVD、PVD或PECVD而在下部通孔孔洞H1’及BPR溝渠BT中填充通孔材料。
同樣，根據實施例，由於如先前步驟（S110a）中所述，下部通孔孔洞H1’具有較上部通孔孔洞H2’大的寬度或平均寬度，因此填充於下部通孔孔洞H1’中的下部前部通孔V1’可相較於上部前部通孔V2’具有更大的寬度或平均寬度以及更大的長寬比。
因此，可如圖5F中所示獲得包括前部通孔FV’的基於BSPDN的半導體元件40，且如圖4中所示再次將所述基於BSPDN的半導體元件40上下翻轉以用於進一步處理。
如上所述，可藉由在不同的步驟處分開形成在垂直方向上連接的下部通孔孔洞與上部通孔孔洞且連續地或在不同的步驟處在下部通孔孔洞及上部通孔孔洞中填充通孔材料而獲得前部通孔。因此，可增大通孔孔洞圖案化（蝕刻製程）裕度及金屬填充裕度。此外，亦可有利於在製造半導體元件的背面結構中進行前部通孔背面上覆，且可改善通孔金屬電阻特性。
圖7是示出根據實例性實施例的包括如圖1及圖4中所示的一或多個基於BSPDN的半導體元件的電子裝置的示意性方塊圖。
參照圖7，電子裝置4000可包括至少一個應用處理器4100、通訊模組4200、顯示/觸控模組4300、儲存裝置4400及緩衝隨機存取記憶體（random access memory，RAM）4500。根據實施例，電子裝置4000可為行動裝置，例如智慧型電話或平板電腦，但並不限於此。
應用處理器4100可控制電子裝置4000的操作。通訊模組4200被實施成實行與外部裝置的無線通訊或有線通訊。顯示/觸控模組4300被實施成顯示由應用處理器4100處理的資料及/或經由觸控面板接收資料。儲存裝置4400被實施成儲存使用者資料。儲存裝置4400可為嵌入式多媒體卡（embedded multimedia card，eMMC）、固態硬碟（solid state drive，SSD）、通用快閃儲存（universal flash storage，UFS）裝置等。如上所述，儲存裝置4400可實行對映射資料及使用者資料的快取。
緩衝RAM 4500可暫時地儲存用於電子裝置4000的處理操作的資料。舉例而言，緩衝RAM 4500可為揮發性記憶體，例如雙倍資料速率（double data rate，DDR）同步動態隨機存取記憶體（synchronous dynamic random access memory，SDRAM）、低功率雙倍資料速率（low power double data rate，LPDDR）SDRAM、圖形雙倍資料速率（graphics double data rate，GDDR）SDRAM、蘭巴斯動態隨機存取記憶體（Rambus dynamic random access memory，RDRAM）等。
儘管圖7中未示出，但電子裝置4000可更包括至少一個感測器，例如影像感測器。電子裝置4000中的至少一個組件可包括圖1及圖4中所示的基於BSPDN的半導體元件10及40中的一或多者。
前述內容是示例性實施例的例示且不應被解釋為對本發明概念進行限制。儘管已闡述了幾個示例性實施例，然而熟習此項技術者將易於理解，可在本質上不背離本發明概念的條件下在以上實施例中進行諸多潤飾。
10、40:半導體元件 105:基板 115:淺溝渠隔離（STI）結構 116:第一保護層 117:輔助層/碳系輔助層 118:犧牲通孔結構 119:第二保護層 120:通道結構 130:源極/汲極區 140:源極/汲極區接觸插塞 150:隱埋式電源軌條（BPR） 170:載體晶圓 4000:電子裝置 4100:應用處理器 4200:通訊模組 4300:顯示/觸控模組 4400:儲存裝置 4500:緩衝隨機存取記憶體（RAM） BW:底部寬度 C:矽化物層 CH:接觸通孔孔洞 CL:通道層 D1、D2:方向 E:彎曲（或台階狀）結構 FV:前部通孔/單一結構前部通孔 FV’:前部通孔 H、H’:通孔孔洞 H1:下部通孔孔洞/通孔孔洞 H1’:下部通孔孔洞 H2:上部通孔孔洞/通孔孔洞 H2’:上部通孔孔洞 HM1、HM2:硬罩幕結構 L1:第一層間介電（ILD）層 L2:第二層間介電（ILD）層 L3:第三層間介電（ILD）層 M1:金屬線 N1、N2、N3、N4:奈米片材堆疊 PH:初步通孔孔洞 PH1:下部初步通孔孔洞 PH2:上部初步通孔孔洞 S10、S20、S30、S40、S50、S60、S70、S70a、S80、S80a、S90、S90a、S100、S100a、S110、S110a、S120、S120a:步驟 SL:犧牲層/最下部犧牲層 T:溝渠 TP1、TP2:目標位置 TR1、TR2、TR3、TR4:電晶體 TS:表面 TW:頂部寬度 V:通孔 V1:通孔/下部前部通孔 V1’:下部前部通孔 V2:通孔/上部前部通孔 V2’:上部前部通孔
結合附圖閱讀以下詳細說明，將更清楚地理解本揭露的實例性實施例，在附圖中： 圖1示出根據實施例的其中至少一個電晶體與背面電力輸送網路（BSPDN）結構中的背面電源軌條（BPR）連接的半導體元件的剖視圖。 圖2A至圖2L示出根據實施例的用於製造基於BSPDN的半導體元件的方法的剖視圖。 圖3示出根據實施例的參照圖2A至圖2L闡述的方法的流程圖。 圖4示出根據實施例的其中至少一個電晶體與BSPDN結構中的BPR連接的半導體元件的剖視圖。 圖5A至圖5F示出根據實施例的用於製造包括基於BSPDN的半導體元件的半導體元件的另一方法的剖視圖。 圖6示出根據實施例的參照圖5A至圖5F闡述的方法的流程圖。 圖7是示出根據實例性實施例的包括如圖1及圖4中所示的一或多個基於BSPDN的半導體元件的電子裝置的示意性方塊圖。
10:半導體元件
105:基板
115:淺溝渠隔離(STI)結構
120:通道結構
130:源極/汲極區
140:源極/汲極區接觸插塞
150:隱埋式電源軌條(BPR)
170:載體晶圓
BW:底部寬度
D1、D2:方向
E:彎曲(台階狀)結構
FV:前部通孔/單一結構前部通孔
H:通孔孔洞
H1:下部通孔孔洞/通孔孔洞
H2:上部通孔孔洞/通孔孔洞
L1:第一層間介電(ILD)層
L2:第二層間介電(ILD)層
L3:第三層間介電(ILD)層
M1:金屬線
TR1、TR2、TR3、TR4:電晶體
TW:頂部寬度
V:通孔
V1:通孔/下部前部通孔
V2:通孔/上部前部通孔

Claims (20)

  1. 一種半導體元件，包括： 至少一個電晶體、正面結構及背面結構，所述正面結構相對於所述電晶體而與所述背面結構相對地設置；以及 前部通孔，形成於所述電晶體的側處且將所述正面結構連接至所述背面結構， 其中所述前部通孔形成於通孔孔洞中，所述通孔孔洞由在垂直方向上連接至彼此的下部通孔孔洞與上部通孔孔洞形成，且 其中所述通孔孔洞在所述通孔孔洞的側表面處具有彎曲結構，所述下部通孔孔洞在所述側表面處連接至所述上部通孔孔洞。
  2. 如請求項1所述的半導體元件，其中所述下部通孔孔洞的高度與所述上部通孔孔洞的高度實質上彼此相等。
  3. 如請求項1所述的半導體元件，其中所述下部通孔孔洞的長寬比大於所述上部通孔孔洞的長寬比。
  4. 如請求項1所述的半導體元件，其中所述上部前部通孔的底部寬度小於所述下部前部通孔的頂部寬度。
  5. 如請求項1所述的半導體元件，其中所述電晶體是奈米片材電晶體或鰭場效電晶體（FinFET）， 其中所述下部前部通孔的頂表面位於與形成於所述電晶體的側處的淺溝渠隔離（STI）結構的頂表面實質上相似或低於所述頂表面的水準處，且 其中所述上部前部通孔在側向上被層間介電（ILD）結構環繞。
  6. 如請求項1所述的半導體元件，其中所述正面結構是形成於所述電晶體的源極/汲極區上的源極/汲極區接觸插塞，且 其中所述背面結構是背面電力分配網路（BSPDN）結構。
  7. 如請求項1所述的半導體元件，其中在所述下部前部通孔與所述上部前部通孔之間形成有連接表面。
  8. 如請求項7所述的半導體元件，其中所述連接表面包括矽化物層。
  9. 一種半導體元件，包括： 至少一個電晶體、正面結構及背面結構，所述正面結構相對於所述電晶體而與所述背面結構相對地設置；以及 前部通孔，形成於所述電晶體的側處且將所述正面結構連接至所述背面結構， 其中所述前部通孔形成於通孔孔洞中，所述通孔孔洞由在垂直方向上連接至彼此的下部通孔孔洞與上部通孔孔洞形成，且 其中在所述下部前部通孔與所述上部前部通孔之間形成有連接表面。
  10. 如請求項9所述的半導體元件，其中所述連接表面包括矽化物層。
  11. 如請求項9所述的半導體元件，其中所述通孔孔洞在所述通孔孔洞的側表面處具有彎曲結構，所述下部通孔孔洞在所述側表面處連接至所述上部通孔孔洞。
  12. 如請求項9所述的半導體元件，其中所述電晶體是奈米片材電晶體或鰭場效電晶體（FinFET）， 其中所述下部前部通孔的頂表面位於與形成於所述電晶體的側處的淺溝渠隔離（STI）結構的頂表面實質上相似或低於所述頂表面的水準處，且 其中所述上部前部通孔在側向上被層間介電（ILD）結構環繞。
  13. 一種製造半導體元件的方法，所述方法包括如下操作： (a)提供形成於基板上的至少一個電晶體結構，在所述至少一個電晶體結構的側處形成有隔離結構； (b)在所述電晶體結構上形成輔助層； (c)在所述電晶體結構的側處形成初步通孔孔洞，所述初步通孔孔洞在垂直方向上穿透所述輔助層及所述隔離結構； (d)在所述電晶體結構的側處移除所述輔助層，進而在所述隔離結構中留下所述初步通孔孔洞的下部部分； (e)使用犧牲通孔結構對所述初步通孔孔洞的所述下部部分進行填充； (f)在所述電晶體結構上形成隔離層； (g)在所述電晶體結構的側處形成穿透所述隔離結構的上部通孔孔洞，且藉由移除所述犧牲通孔結構而形成下部通孔孔洞； (h)在所述上部通孔孔洞中形成上部前部通孔且在所述下部通孔孔洞中形成下部前部通孔；以及 (i)在所述電晶體結構上形成所述半導體元件的正面結構以連接至所述上部前部通孔，且形成所述半導體元件的背面結構以連接至所述下部前部通孔。
  14. 如請求項13所述的方法，其中所述犧牲通孔結構相對於至少所述隔離結構具有蝕刻選擇性。
  15. 如請求項14所述的方法，其中所述輔助層包含碳系材料。
  16. 如請求項15所述的方法，更包括在所述在所述電晶體結構上形成所述隔離結構之前，在所述犧牲通孔結構上形成保護層，且 其中當穿透所述隔離結構以形成所述上部通孔孔洞時，所述保護層亦被穿透。
  17. 如請求項13所述的方法，其中所述正面結構是形成於所述電晶體結構的源極/汲極區上的源極/汲極區接觸插塞，且 其中所述背面結構是背面電力分配網路（BSPDN）結構。
  18. 如請求項13所述的方法，其中操作(g)包括形成向下到達所述犧牲通孔結構的所述上部通孔孔洞，且藉由移除所述犧牲通孔結構來連續地形成所述下部通孔孔洞，藉此獲得包括連接至彼此的所述上部通孔孔洞與所述下部通孔孔洞的通孔孔洞，且 其中，在操作(h)中，在所述下部通孔孔洞及所述上部通孔孔洞中連續地沈積通孔材料，以形成前部通孔，所述前部通孔包括在所述通孔孔洞中在垂直方向上連接至彼此的所述下部前部通孔與所述上部前部通孔，且 其中，在操作(i)中，所述正面結構與所述背面結構經由所述前部通孔連接至彼此。
  19. 如請求項13所述的方法，其中在操作(g)及操作(h)中，形成所述上部通孔孔洞且在所述上部通孔孔洞中填充上部前部通孔，此後，將藉由操作(g)獲得的其中形成有所述上部前部通孔的中間半導體元件上下翻轉，且藉由移除所述犧牲通孔結構來形成所述下部通孔孔洞，且在所述下部通孔孔洞中填充所述下部前部通孔。
  20. 如請求項19所述的方法，其中在操作(g)及操作(h)中，在所述犧牲通孔結構的頂表面或所述上部前部通孔的底表面上形成矽化物層。
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