KR20230151871A - 반도체 장치의 전면 구조물을 bspdn에 연결하는 비아 구조물 및 희생 비아 구조물을 이용한 그 제조하는 방법 - Google Patents

반도체 장치의 전면 구조물을 bspdn에 연결하는 비아 구조물 및 희생 비아 구조물을 이용한 그 제조하는 방법 Download PDF

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KR20230151871A
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백재직
홍원혁
정명훈
이종진
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Abstract

반도체 장치를 제공한다. 반도체 장치는, 적어도 하나의 트랜지스터, 전면 구조물 및 후면 구조물, 상기 전면 구조물은 상기 트랜지스터에 대하여 상기 후면 구조물에 대향하여 배치되고; 및 상기 트랜지스터의 일 측에 형성되고, 상기 전면 구조물과 상기 후면 구조물을 연결하는 전면 비아를 포함하되, 상기 전면 비아는 수직으로 서로 연결된 하부 비아 홀과 상부 비아 홀로 형성된 비아 홀 내에 형성되고, 상기 비아 홀은 상기 하부 비아 홀과 상기 상부 비아 홀이 연결되는 측면에서 벤딩된 구조(bent structure)를 갖는다.

Description

반도체 장치의 전면 구조물을 BSPDN에 연결하는 비아 구조물 및 희생 비아 구조물을 이용한 그 제조하는 방법{VIA STRUCTURE CONNECTING FRONT SIDE STRUCTURE OF SEMICONDUCTOR DEVICE TO BSPDN, AND METHOD OF MANUFACTURING THE SAME USING SACRIFICIAL VIA STRUCTURE}
본 발명의 예시적인 실시 예에 따른 장치 및 방법은 희생 비아 구조물을 사용하여 반도체 장치의 전면 구조물과 BSPDN(back side power distribution network)를 연결하는 비아 구조물의 형성에 관한 것이다.
하나 이상의 트랜지스터를 포함하는 반도체 장치의 후면에 배치된 BPR(buried power rail)을 포함하는 BSPDN이 반도체 장치의 전면에서 라우팅(routing)의 복잡성을 해결하기 위하여 도입되었다. 여기에서, 반도체 장치의 전면은 BEOL(back-end-of-line) 구조물들 및 핀 전계 효과 트랜지스터(fin field-effect transistor, FinFET) 및/또는 나노시트 트랜지스터(또는 다중 브리지 채널 전계 효과 트랜지스터(multi-bridge channel field-effect transistor, MBCFETTM))와 같은 하나 이상의 트랜지스터의 중간 라인(MOL) 구조물들을 포함한다.
그러나, BSPDN은, 나노스케일 반도체 장치에서 전면 비아의 높은 종횡비(예를 들면, 1:20)으로 인해, 예를 들어 트랜지스터의 소스/드레인 영역 콘택 플러그로서 MOL(middle-of-line) 구조물과 같은 전면 구조물을 갖는 BPR과 같은 BSPDN 구조물을 연결하는 "전면 비아"라고 하는 비아 구조물을 형성하는데 어려움이 있다. 예를 들어, 종횡비가 높은 전면 비아에 대한 비아 홀을 패터닝 및/또는 식각하는 것은 매우 어렵고, 비아 홀이 형성되더라도, 비아 홀을 비아 물질(들)로 채우는 것은 충분하지 않거나 완전하지 않을 수 있으며, 비아 홀의 바닥 영역에 보이드(void)만 형성할 수 있으며, 이는 내부에 형성된 전면 비아의 연결 성능을 저하시킬 수 있다.
따라서, 상기와 같은 문제점을 해결하기 위한 개선된 전면 비아 구조물을 갖는 BSPDN 기반의 반도체 장치 구조물 및 그 제조방법이 요구되고 있다.
이 배경기술 부분에 개시된 정보는 본 출원의 실시 예를 달성하기 전에 발명자들에게 이미 알려져 있거나 여기에서 설명하는 실시 예를 달성하는 과정에서 습득한 기술정보이다. 따라서 이미 대중에게 알려진 선행기술을 형성하지 않는 정보를 포함할 수 있다.
본 발명은 BSPDN(back side power distribution network) 구조물과 같은 후면 구조물이, 개선된 전면 비아 구조물을 통해 소스/드레인 영역 콘택 플러그와 같은 전면 구조물에 연결되는 반도체 장치에 관한 것이다.
일 실시 예에 따르면, 반도체 장치를 제공하며, 상기 반도체 장치는, 적어도 하나의 트랜지스터, 전면 구조물 및 후면 구조물, 상기 전면 구조물은 상기 트랜지스터에 대하여 상기 후면 구조물에 대향하여 배치되고; 및 상기 트랜지스터의 일 측에 형성되고, 상기 전면 구조물과 상기 후면 구조물을 연결하는 전면 비아를 포함하며, 상기 전면 비아는 수직으로 서로 연결된 하부 비아 홀과 상부 비아 홀로 형성된 비아 홀 내에 형성되고, 상기 비아 홀은 상기 하부 비아 홀과 상기 상부 비아 홀이 연결되는 측면에서 벤딩된 구조(bent structure)를 갖는다.
일 실시 예에 따르면, 상기 전면 구조물은 상기 트랜지스터의 소스/드레인 영역 상에 형성된 소스/드레인 영역 콘택 플러그일 수 있고, 상기 후면 구조물은 BPR(bureid power rail)과 같은 BSPDN(back side power distribution network) 구조물일 수 있다.
일 실시 예에 따르면, 상기 하부 비아 홀의 높이 및 상기 상부 비아 홀의 높이는 실질적으로 서로 동일할 수 있거나, 상기 하부 비아 홀은 상기 상부 비아 홀보다 큰 종회비를 가질 수 있다.
일 실시 예에 따르면, 상기 상부 전면 비아의 바닥 폭은 상기 하부 전면 비아의 상부 폭보다 작을 수 있다.
일 실시 예에 따르면, 반도체 장치를 제공하고, 상기 반도체 장치는 적어도 하나의 트랜지스터, 전면 구조물 및 후면 구조물, 상기 전면 구조물은 트랜지스터에 대하여 상기 후면 구조물에 대향하여 배치되고; 및 상기 트랜지스터의 일 측에 형성되고 상기 전면 구조물과 상기 후면 구조물을 연결하는 전면 비아를 포함하되, 상기 전면 비아는 수직으로 연결된 하부 비아 홀과 상부 비아 홀로 형성된 비아 홀 내에 형성되고, 상기 하부 전면 비아와 상기 상부 전면 비아 사이에는 연결면이 형성된다.
일 실시 예에 따르면, 상기 연결면은 실리사이드층을 포함할 수 있다.
일 실시 예에 따르면, 반도체 장치의 제조 방법을 제공하되, 상기 방법은 (a) 분리 구조물이 형성된 측면에서 기판 상에 형성된 적어도 하나의 트랜지스터 구조물을 제공하는 단계; (b) 상기 트랜지스터 구조물 상에 보조층을 형성하는 단계; (c) 상기 트랜지스터 구조물의 일 측에 예비 비아 홀을 형성하는 단계, 상기 예비 비아 홀은 상기 보조층 및 상기 분리 구조물을 수직으로 관통하며; (d) 트랜지스터 구조물의 일 측면에 있는 보조층을 제거하여 상기 분리 구조물 내에 상기 예비 비아 홀의 하부 영역을 잔류시키는 단계; (e) 상기 예비 비아 홀 하부 영역을 희생 비아 구조물로 채우는 단계; (f) 상기 트랜지스터 구조물 상에 절연층을 형성하는 단계; (g) 상기 트랜지스터 구조물의 일 측에 상기 분리 구조물을 관통하는 상부 비아 홀을 형성하고, 상기 희생 비아 구조물을 제거하여 하부 비아 홀을 형성하는 단계; (h) 상기 상부 비아 홀 내에 상부 전면 비아를 형성하고, 상기 하부 비아 홀 내에 하부 전면 비아를 형성하는 단계; 및 (i) 상기 상부 전면 비아와 연결되는 트랜지스터 구조물 상에 반도체 장치의 전면 구조물을 형성하고, 상기 하부 전면 비아와 연결되는 반도체 장치의 후면 구조물을 형성하는 단계를 포함한다.
하부 및 상부 비아 홀들 각각은 종래의 전면 비아에 대해 하나의 연속적으로 형성되는 비아 홀에 비해 낮은 종횡비를 갖는다. 따라서, 수직으로 연결된 두 개의 비아 홀들은 종래의 비아 홀보다 쉽고 간단하게 형성할 수 있으며, 나아가 비아 홀들에 보이드(void)가 발생할 위험을 줄일 수 있다.
수직으로 연결된 하부 및 상부 비아 홀들을 서로 다른 단계들로 형성하고, 내부에 비아 물질(들)을 연속적으로 또는 서로 다른 단계들로 충진함으로써, 전면 비아를 얻을 수 있다. 따라서, 비아 홀 패터닝(식각 공정) 마진 및 금속 필 마진(metal-fill margin)이 증가될 수 있다. 또한, 반도체 장치의 후면 구조물 제조 시 전면 비아 후면 오버레이도 용이하게 할 수 있고, 비아 금속 저항 특성을 향상시킬 수 있다.
본 발명의 예시적인 실시 예는 첨부된 도면과 함께 취해진 다음의 상세한 설명으로부터 더 명확하게 이해될 것이다.
도 1은 일 실시 예에 따른 BSPDN(bask side power delivery network) 구조물에서 적어도 하나의 트랜지스터가 BPR(back side power rail)에 연결된 반도체 장치의 단면도를 도시한다.
도 2a 내지 도 2l은 실시 예들에 따른 BSPDN 기반 반도체 장치의 제조 방법을 나타내는 단면도들을 도시한다.
도 3은 도 2a 내지 도 2l를 참조하여 설명된 방법의 순서도를 도시한다.
도 4는 본 발명의 일 실시 예에 따른 BSPDN 구조물에서 적어도 하나의 트랜지스터가 BPR에 연결된 반도체 장치의 단면도를 도시한다.
5a 내지 도 5f는 실시 예들에 따른 BSPDN 기반 반도체 장치를 포함하는 반도체 장치의 제조 방법을 나타내는 단면도들을 도시한다.
도 6은 도 5a 내지 도 5f를 참조하여 설명된 방법의 순서도를 도시한다.
도 7은 일 예시적인 실시 예에 따른 도 1 및 도 4에 도시된 하나 이상의 BSPDN 기반 반도체 장치들을 포함하는 전자 장치를 나타내는 개략적인 블록도이다.
본 명세서 내 기술된 본 발명의 실시 예들은 예시적 실시 예들이며, 따라서 본 발명은 이로 한정되지 않으며, 다양한 다른 형태로 구현될 수 있다. 하기의 설명에서 제공된 실시 예들 각각은 본 명세서에 제공되거나 본 명세서 내에 제공되지 않았지만 본 발명과 일치하는 또 따른 예 또는 다른 실시 예의 하나 이상의 특징과 연결되는 것으로부터 배제되지 않는다. 예를 들어, 특정 예시적인 실시 예에서 설명된 사항이 다른 예시적인 실시 예에서 설명되지 않더라도, 그 설명에서 다르게 언급되지 않는 한 해당 사항은 다른 예시적인 실시 예와 연관되는 것으로 이해될 수 있다. 또한, 원리들, 양태들 및 예시적 실시 예들의 모든 설명들은 그들의 구조적 및 기능적 균등물들을 포함하도록 의도된 것임을 이해해야 한다. 또한, 이러한 균등물들은 현재 잘 알려진 균등물들 뿐만 아니라 향후 개발될 균등물들, 즉 구조에 관계없이 동일한 기능을 수행하도록 발명될 모든 장치들을 포함하는 것으로 이해되어야 한다. 예를 들어, 금속 라인 또는 비아를 형성하는 물질 또는 물질들이, 본 명세서에서 예시된 금속들로 본 발명이 적용될 수 있다면 제한되지 않을 수 있다. 더욱이, 본 명세서에서 설명하는 비아 구조 또는 비아 스킴(via scheme)이 반도체 장치의 BEOL 또는 MOL에 한정되지 않고 다른 구조 또는 장치에 적용될 수 있다.
반도체 장치의 요소, 구성 요소, 층, 패턴, 구조, 영역 등(이하 통칭하여 "요소")이 반도체 장치의 다른 요소의 "상부에(over)", "위에(above)", "상에(on)", "아래에(below)", "밑에(under)", "하부에(beneath)", "연결된(connected to)" 또는 "결합된(coupled to)" 것으로 언급될 때, 이는 직접 상부에, 위에, 상에, 아래에, 밑에, 하부에, 연결된, 또는 결합된 것이거나, 중간 요소가 존재하는 것일 수 있다. 이에 반해 반도체 장치의 한 요소가 반도체 장치의 다른 요소 '바로 상부에(directly over)', '바로 위에(directly above)', '바로 상에(directly on)', '바로 아래에(directly below)', '바로 밑에(directly under)', '바로 하부에(directly beneath)', '직접 연결된(directly connected to)" 또는 "직접 결합된(directly coupled to)" 이라고 하는 경우에는 중간 요소는 존재하지 않는다. 본 명세서에서 동일한 도면부호는 동일한 구성요소를 지칭한다.
본 명세서에서 "상부에(over)", "위에(above)", "상에(on)", "상부(upper)", 아래에(below)", "밑에(under)", "하부에(beneath)", "하부(lower)", "상(top)", "바닥(bottom)" 등과 같은 공간적으로 상대적인 용어는 도면에 도시된 것과 같이 하나의 요소와 다른 요소와의 관계를 설명하는데 설명의 편의를 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시된 방향에 더하여 사용 또는 동작 중인 반도체 장치의 다른 방향을 포함하도록 의도된다는 것이 이해될 것이다. 예를 들어, 도면에서 반도체 장치가 뒤집힌 경우 다른 요소의 "밑에(below)" 또는 "아래(beneath)"로 설명된 요소는 다른 요소 "위(above)"를 향하는 것일 수 있고, 요소의 "상부(top 또는 upper)" 표면는 요소의 "바닥(bottom)" 또는 "하부(lower)" 표면일 수 있다. 따라서, 해당되는 상황에 따라, "아래(below)"라는 용어는 위와 아래의 방향을 모두 포함할 수 있고, "상부(top)"이라는 용어는 상부 및 바닥을 모두 포함할 수 있다. 이와 같이 반도체 장치는 배향될 수 있고(90도 또는 다른 방향으로 회전됨) 명세서에서 사용된 공간적으로 상대적인 설명들은 그에 따라 해석될 수 있다.
본 명세서에 사용된 바와 같이, "적어도 하나의(at least one of)"와 같은 표현은 요소 목록 앞에 올 때, 요소의 전체 목록을 수정하고 목록의 개별 요소를 수정하지 않는다. 예를 들어, "a, b 및 c 중 적어도 하나(at least one of a, b, c)"라는 표현은 a만, b만, c만, a와 b 모두, a와 c 모두, b와 c 모두 또는 a, b, c, 모두를 포함하는 것으로 이해되어야 한다.
본 발명의 장치 또는 구조를 제조하는 특정 단계 또는 동작이 다른 단계 또는 동작보다 나중에 설명되더라도, 단계 또는 동작은 또 다른 단계 또는 동작이 단계 또는 동작 후에 수행되는 것으로 설명되지 않는 한 또 다른 단계 또는 작업보다 나중에 수행될 수 있다.
많은 실시 예들이 실시 예(및 중간 구조)의 개략도인 단면도를 참조하여 본 명세서에서 설명된다. 예를 들어, 제조 기법 및/또는 허용 오차의 결과로서 예시들의 형태로부터의 변화가 예상될 수 있다. 따라서, 실시 예는 본 명세서에 예시된 영역의 특정 형상으로 제한되는 것으로 해석되어서는 안 되며, 예를 들어 제조로부터 초래되는 형상의 편차를 포함해야 한다. 예를 들어, 직사각형으로 예시된 임플란트 영역은 일반적으로 임플란트 영역에서 비-임플란트 영역으로의 이진 변화보다는 그 가장자리에서 둥글거나 만곡된 특징 및/또는 임플란트 농도 구배를 가질 것이다. 마찬가지로, 임플란테이션에 의해 형성된 매립 영역은 매립 영역과 임플란테이션이 일어나는 표면 사이의 영역에 일부 임플란테이션을 초래할 수 있다. 따라서, 도면에 도시된 영역은 개략적인 것으로, 그 형상은 장치의 영역의 실제 형상을 예시하기 위한 것이 아니며, 본 발명의 범위를 한정하려는 의도도 아니다. 또한, 도면에서 층 및 영역의 크기 및 상대적인 크기는 명료함을 위해 과장되게 표현될 수 있다.
또한, "트랜지스터"라는 용어는 기판 상에 채널 구조물, 게이트 구조물 및 소스/드레인 영역들을 포함하는 반도체 장치를 지칭할 수 있고, "트랜지스터 구조물"라는 용어는 "트랜지스터"를 지칭하거나, 또는 채널 구조물, 게이트 구조물 및 소스/드레인 영역이 기판 상에 완성되지 않은 중간 반도체 장치 구조물을 지칭할 수 있다는 것으로 이해될 것이다.
간결함을 위해, 트랜지스터의 일부의 종래의 요소들, 즉 FEOL(front-end-of-line) 구조물 및 트랜지스터의 배선 구조물, 즉 BEOL(back-end-of-line) 구조물 및 MOL(middle-of-line) 구조물은 본 명세서에서 상세히 설명되거나 도면에 도시될 수도 있고 그렇지 않을 수도 있다. 예를 들어, 금속 패턴 또는 비아(예를 들어, 본 발명에서는 전면 비아)가 채워진 트렌치 또는 비아 홀에 적층된 배리어 금속 라인, 트렌치 또는 비아 홀을 형성하기 위해 사용되는 식각 정지층, 및 두 개의 층들을 접착하기 위해 사용되는 접착층은 도면에 기재 또는 도시되지 않을 수 있다. 또한, 본 명세서의 개시와 관련되지 않은 분리층도 간결함을 위해 생략될 수 있다.
도 1은 일 실시 예에 따른 BSPDN(bask side power delivery network) 구조물에서 적어도 하나의 트랜지스터가 BPR(back side power rail)에 연결된 반도체 장치의 단면도를 도시한다.
도 1(또는 도 2a 내지 도 2l)은 트랜지스터의 소스/드레인 영역에서 채널 폭 방향인 D1 방향으로의 반도체 장치의 단면을 도시하고, 따라서 소스/드레인 영역 뒤의 채널 구조물을 둘러싸는 각 트랜지스터의 게이트 구조물을 도면에 도시되어 있지 않음을 이해한다. D1 방향에 수직인 D2 방향은 각 트랜지스터의 소스/드레인 영역 사이에서 채널들, 예를 들어 나노시트 층들 또는 핀 구조물들이 확장되는 채널 길이 방향이다.
도 1을 참조하면, 반도체 장치(10)는 STI(shallow trench isolation) 구조물(115)에 의해 서로 분리된 각 기판(105) 상에 형성된 복수의 트랜지스터들(TR1 내지 TR4)를 포함할 수 있다. 트랜지스터들(TR1 내지 TR4) 각각은 대응하는 기판(105) 상에 채널 구조물(120) 및 소스/드레인 영역(130)을 포함한다. 소스/드레인 영역(130)은 전면에 배치된 반도체 장치(10)의 MOL 구조물로서 소스/드레인 영역 콘택 플러그(140)와 연결된다. 채널 구조물(120)는 소스/드레인 영역(130) 뒤에 있기 때문에 점선으로 도 1에 도시된다. 도시되지는 않았지만, 게이트 콘택 플러그는 다른 MOL 구조물이거나 이에 포함될 수 있다.
채널 구조물(120)는 도 1에 도시된 바와 같이, 본 실시 예에서 트랜지스터들(TR1 내지 TR4)을 나노시트 트랜지스터로 형성하기 위해, 복수의 나노시트 채널층들을 포함할 수 있다. 그러나, 일 실시 예에 따르면, 채널 구조물(120)는 핀 전계 효과 트랜지스터(FinFET)로서 트랜지스터들(TR1 내지 TR4)을 형성할 수 있는 하나 이상의 수직 핀 구조물들과 같은 상이한 구성을 가질 수 있다.
기판(105)은 도핑되거나 도핑되지 않은 실리콘(Si)과 같은 반도체 물질로 형성될 수 있다. 기판(105)은 BPR(buried power rails) 형성을 용이하게 하는 BOX(buried oxide)층과 같은 절연층 상에 형성된 반도체 물질을 포함하는 SOI(semiconductor on insulator) 기판일 수 있다. 소스/드레인 영역(130)은 기판(105) 및/또는 채널 구조물(120)로부터 에피택셜(epitaxially) 성장되고 따라서, 기판(105)과 유사한 반도체 물질을 포함할 수 있으며, 붕소(B), 갈륨(Ga), 인듐(In), 알루미늄(Al), 인(P), 비소(As), 안티몬(Sb) 등의 불순물이 도핑될 수 있다. 소스/드레인 영역 콘택 플러그(140)는 구리(Cu), 티타늄(Ti), 탄탈륨(Ta), 알루미늄(Al), 텅스텐(W), 코발트(Co), 몰리브덴(Mo), 루테늄(Ru) 등 중 적어도 하나를 포함하는 금속 또는 금속 화합물로 형성될 수 있다. STI 구조물(115)는 실리콘 산화물(예를 들어, SiO), 실리콘 질화물(예를 들어, SiN), 실리콘 산질화물(예를 들어, SiON)과 같은 하나 이상의 저유전율(low-k) 물질로 형성될 수 있지만, 이에 제한되지 않는다. 저유전율 물질은 약 3.9 이하의 유전 상수(k 값)를 가질 수 있다.
일 실시 예에 따르면, 반도체 장치(10)는 BPR(150)을 포함하는 복수의 BPR들을 포함하는 BSPDN(back side power distribution network) 구조물과 같은 후면 구조물을 포함할 수도 있다. 반도체 장치(10)는 전면 비아(FV)를 포함할 수도 있고, 도 1에 도시된 바와 같이, 양의 전압 및 음의 전압을 전면 비아(FV)를 통해 반도체 장치의 전면 구조물, 예를 들면 트랜지스터(TR2)의 소스/드레인 영역 콘택 플러그(140)로 전달할 수 있다. 도시하지는 않았으나, 반도체 장치(10)의 다른 BPR 구조물 및 다른 전면 비아를 통해, 트랜지스터들(TR1, TR3, TR4) 중 적어도 하나의 게이트 플러그에 전압을 공급할 수도 있다. BPR(150) 및 전면 비아(FV) 소스/드레인 영역 콘택 플러그(140)와 동일 또는 유사한 물질로 형성될 수 있다.
일 실시 예에 따르면, 전면 비아(FV)를 포함하는 높은 종회비(high-aspect)를 갖는 비아 홀(H)은 수직으로 서로 연결된 하부 비아 홀(H1)과 상부 비아 홀(H2), 즉, 비아 홀의 상부 영역 및 하부 영역으로 형성될 수 있다. 따라서, 전면 비아(FV)는 수직으로 서로 연결된 하부 전면 비아(V1)와 상부 전면 비아(V2), 즉 전면 비아(FV)의 하부 영역 및 상부 영역으로 형성될 수 있다.
일 실시 예에 따르면, 하부 비아 홀(H1) 및 상부 비아 홀(H2) 각각의 종횡비는, 비아 홀 식각 공정 및 이후 설명될 금속을 채우는 공정을 용이하게 하기 위해 비아 홀(H)의 높은 종횡비의 절반 정도일 수 있다. 그러나, 일 실시 예에 따르면, 하부 비아 홀(H1)은 상부 비아 홀(H2)보다 낮은 종횡비를 가질 수 있다. 이는, 도 3a 내지 도 3l을 참조하여 반도체 장치(10)을 제조하는 방법에서 후술되는 바와 같이, 하부 비아 홀(H1)은 서로 다른 두 가지 식각 공정을 통해 형성될 수 있으며, 하부 비아 홀(H1)의 폭 또는 평균 폭은 상부 비아 홀(H2)보다 클 수 있다. 따라서, 하부 전면 비아(V1)는 상부 전면 비아(V2)보다 더 큰 폭 또는 평균 폭을 가져 종횡비를 낮출 수 있다. 다만, 두 개의 비아 홀들(H1, H2)의 높이들은 실질적으로 동일할 수 있으며, 두 개의 비아들(V1, V2)의 높이들도 실질적으로 동일할 수 있다.
도 3a 내지 도 3l을 참조하여 이후에 설명되는 반도체 장치(10)의 제조 방법과 같이, 하부 비아 홀(H1)과 상부 비아 홀(H2)은 서로 다른 단계로 별도로 형성될 수 있다. 따라서, 이들 2개의 비아 홀이 수직으로 연결되더라도, 비아 홀(H)의 측면 중 이들 2개의 비아 홀들이 연결되는 부분은 2개의 비아 홀들(H1, H2) 각각의 측면처럼 직선이지 않을 수 있고, 그리고 대신에, 예를 들어, 상부 비아 홀(H1)의 좌측 하단 가장자리 및/또는 우측 하단 가장자리에서 벤딩된(또는 계단) 구조(E)를 가질 수 있다. 이는 적어도 비아 홀의 상부 폭(또는 직경)와 바닥 폭(또는 직경)가 서로 다를 수 있기 때문일 수 있다. 따라서, 상부 비아 홀(H2)의 바닥 폭(BW)과 하부 비아 홀(H1)의 상부 폭(TW)은 도 1에 도시된 바와 같이 동일하지 않을 수 있다. 그러나, 바닥 폭(BW)과 상부 폭(TW)이 동일하거나 실질적으로 동일하더라도, 비아 홀(H)의 연결면에서 벤딩된 구조(bent structure)가 형성될 수 있다.
한편, 도 4a 내지 도 4f를 참조하여 반도체 장치(10)의 제조 방법에 대한 설명에서 후술하는 바와 같이, 하부 및 상부 전면 비아들(V1, V2)는 서로 다른 단계로 형성될 수도 있다. 이 경우, 일 실시 예에 따르면, 이들 2개의 비아 구조물 사이에 연결면이 있을 수 있다. 이러한 연결면은 하부 전면 비아(V1)의 상부면과 상부 전면 비아(V2)의 바닥면이 결합된 형태일 수 있다.
또한, 후술하는 바와 같이, 하부 및 상부 비아 홀들(H1, H2) 각각은 종래의 전면 비아에 대해 하나의 연속적으로 형성되는 비아 홀에 비해 낮은 종횡비를 갖는다. 따라서, 수직으로 연결된 두 개의 비아 홀들(H1, H2)은 종래의 비아 홀보다 쉽고 간단하게 형성할 수 있으며, 나아가 비아 홀들(H1, H2)에 보이드(void)가 발생할 위험을 줄일 수 있다.
반도체 장치(10)는 D2 방향으로 연장된 복수의 금속 라인들(M1) 및 비아들(V)을 포함하는 BEOL 구조물을 포함할 수도 있다. 트랜지스터들(TR1, TR4)의 소스/드레인 영역 콘택 플러그들(140)에 각각과 비아들(V)을 통해 연결되는 금속 라인(M1)은 반도체 장치의 다른 회로 소자(도시되지 않음)와 내부 라우팅 신호를 송수신할 수 있다. 또한, 금속 라인(M1) 및 비아(V) 위에서 설명된 소스/드레인 영역 콘택 플러그(140)을 형성하는 물질(들)과 동일하거나 유사한 물질로 형성될 수 있다. 그러나, 일 실시 예에 따르면, 이들 금속 구조물, 즉 소스/드레인 영역 콘택 플러그(140), BPR(150), 전면 비아(FV), 금속 라인(M1), 및 비아(V)는 서로 다른 금속 조성을 가질 수 있다.
제1 내지 제3 층간 유전체(interlayer dielectric, ILD) 층들(L1 내지 L3)이 반도체 장치(10)에 제공될 수 있다. 제1 ILD 층(L1)은 트랜지스터들(TR1 내지 TR4)의 소스/드레인 영역들(130)을 분리할 수 있다. 제2 ILD 층(L2)은 금속 라인들(M1)과 비아들(V)를 서로 분리할 수 있고, 제3 ILD 층(L3)은 BPR들(150)을 서로 분리할 수 있다. ILD 층들(L1 내지 L3)은 STI 구조물(115)를 형성하는 물질과 동일하거나 유사한 물질로 형성될 수 있다.
또한, 일 실시 예에 따르면, 반도체 장치(10)는 캐리어 웨이퍼(170)를 포함할 수도 있다. 캐리어 웨이퍼(170)는 반도체 장치(10)를 구조적으로 지지를 제공할 수 있는 유리, 세라믹, 실리콘 등으로 형성될 수 있다. 캐리어 웨이퍼(170)는 능동 소자(예를 들어, 트랜지스터) 또는 수동 소자( 예를 들어, PN 접합 장치)가 실질적으로 없을 수 있다.
도 1에 도시된 반도체 장치(10)에서, 비아 홀(H) 및 전면 비아(FV)는 BPR(150)에 MOL 구조물, 예를 들어 소스/드레인 영역 콘택 플러그(140)를 연결하도록 형성된다. 그러나, 이에 한정되는 것은 아니다. 실시 예들에 따르면, 비아 홀(H) 및 전면 비아(FV)는 반도체 장치(10)의 다른 전면 구조물과 다른 BSPDN 구조물을 연결하도록 형성될 수도 있다.
이하, 전면 비아(FV)를 포함하는 반도체 장치(10)에 대응하는 반도체 장치의 제조 방법에 대하여 설명한다.
도 2a 내지 도 2l은 실시 예들에 따른 BSPDN 기반 반도체 장치의 제조 방법을 나타내는 단면도들을 도시한다. 도 3은 도 2a 내지 도 2l를 참조하여 설명된 방법의 순서도를 도시한다.
도 2a 내지 도 2l 및 도 3을 참조하여 이하에서 설명되는 방법에 의해 제조된 BSPDN 기반 반도체 장치는 도 1에 도시된 반도체 장치(10)이거나 상응될 수 있다. 따라서, 이하에서 설명되는 중간 또는 완성된 반도체 장치 구조물들의 다양한 구조들 또는 요소들을 형성하거나 포함하는 물질들은 반도체 장치(10)의 대응하는 구조들 또는 요소들과 동일한 물질일 수 있으며, 이하에서 중복되는 설명은 생략한다. 도 1에서 반도체 장치(10)를 설명하기 위해 사용된 동일한 참조 번호는 아래에서 사용될 수 있다.
도 2a를 참조하면, STI 구조물이 형성된 일 측에서 기판 상에 적어도 하나의 나노시트 스택을 형성할 수 있다(도 3의 S10).
일 실시 예에 따르면, 희생층들(SL) 및 채널층들(CL)을 포함하는 복수의 나노시트층들은 기판(105)으로부터 에피택셜 성장되고, 예를 들어 포토리소그래피 및 식각(건식 및/또는 습식 식각)을 통해 패터닝되어, 복수의 나노시트 스택들(N1 내지 N4)을 획득할 수 있다. 희생층들(SL)은 제거되고, 나노시트 스택들(N1 내지 N4) 각각으로부터 형성될 트랜지스터를 위한 게이트 구조물로 대체될 것이기 때문에 그렇게 명명된다. 채널층들은 나노시트 스택들(N1 내지 N4) 각각의 채널 구조물로 형성될 것이기 때문에 그렇게 명명된다. 예를 들어, 희생층들(SL)은 Ge 35%와 Si 65%로 이루어진 SiGe(silicon germanium) 화합물로 형성될 수 있고, 채널층(CL)은 실리콘(Si)으로 형성될 수 있다.
STI 구조물(115)는 나노시트 스택들(N1 내지 N4) 사이에 형성된 복수의 트렌치들(T) 내에 증착될 수 있다. 이들 트렌치들(T)은 나노시트 스택들(N1 내지 N4)이 포토리소그래피 및 식각 공정에 사용되는 각각의 하드 마스크 구조물(도시되지 않음)에 기초하여 패터닝될 때 형성될 수 있다. STI 구조물(115)의 형성에 사용되는 증착 기술은 PVD(physical vapor deposition), CVD(chemical vapor deposition), PECVD(plasma enhanced CVD), 스퍼터링(sputtering) 및/또는 전기 도금(electroplating)일 수 있으나, 이에 제한되지 않는다.
도 2b를 참조하면, 나노시트 스택 및 STI 구조물의 상부면에 제1 보호층을 형성할 수 있고, 비아 홀 패터닝을 위한 보조층은 보호층이 형성된 나노시트 스택 및 STI 구조물을 덮을 수 있다(도 3의 S20).
일 실시 예에 따르면, 실리콘 질화물(예를 들어, SiN)로 형성된 제1 보호층(116)은 나노시트 스택들(N1 내지 N4)의 상부면과 측면들 및 STI 구조물(115)의 상부면에, 예를 들어 원자층 증착(ALD)과 같은 박막 증착 기술을 통해 컨포멀하게 적층될 수 있다. SOH(spin-on-hardmask) 구조물과 같은 보조층(117)은 나노시트 스택들(N1 내지 N4) 및 그 위에 형성된 제1 보호층(116)에 의해 보호되는 STI 구조물(115)를 덮도록 증착될 수 있고, 후속 포토리소그래피 및 식각 공정을 용이하게 하기 위해 평탄화될 수 있다.
일 실시 예에 따르면, 보조층(117)은, 탄소 또는 탄소 폴리머를 포함하되, 이들은 기판(105), ILD 층들(L1 내지 L3) 또는 STI 구조물(115)을 형성하는 실리콘, 실리콘 산화물 또는 실리콘 질화물보다 정확한 높은 종횡비를 갖는 트렌치 또는 비아 홀의 형성을 가능하게 할 수 있다.
도 2c를 참조하면, 보조층, 제1 보호층, 및 STI 구조물은 전면 비아가 형성될 타겟 위치에서 식각되어, 나노시트 스택의 일 측에서 기판의 표면을 노출하는 예비 비아 홀을 형성할 수 있다. (도 3의 S30).
일 실시 예에 따르면, 보조층(117)의 상부면은, 그 아래에 나노시트 스택들(N1 내지 N4) 중에서 선택된 나노시트 스택(N2)의 측면에 전면 비아(FV)가 형성될 타겟 위치(TP1)를 제외하고 하드 마스크 구조물(HM1)에 의해 마스킹될 수 있다. 예비 식각(예를 들면, 건식 및/또는 습식 식각)은 타겟 위치(TP1)에서 보조층(117)의 상부면으로부터 제1 보호층(116) 및 STI 구조물(115_을 통해 기판(105)의 표면(TS)에 도달할 때까지 수행될 수 있어, 종횡비가 높은 예비 비아 홀(PH)을 형성할 수 있다.
이러한 식각에 의해, 예비 비아 홀(PH)은 타겟 위치(TP1) 아래의 보조층(117), 제1 보호층(116) 및 STI 구조물(115)를 수직으로 관통할 수 있고, 나노시트 스택들(N2, N3) 사이의 기판(105)의 표면(TS)을 바닥면으로서 노출시킬 수 있다. 더욱이, 예비 비아 홀(PH)은 보조층(117), 제1 보호층(116) 및 STI 구조물(115)가 수직으로 서로 연결된 면을 측면으로서 노출시킬 수 있다. STI 구조물(115)의 노출면은 기판(105)의 표면(TS)에서 닫힌(closed) 하부 예비 비아 홀(PH1)을 형성할 수 있고, 보조층(117) 및 제1 보호층(116)의 노출된 표면들은 하부 예비 비아 홀(PH1)과 연결된 상부 예비 비아 홀(PH2)을 형성할 수 있다.
예를 들어, 예비 비아 홀(PH)을 통해 노출된 기판(105)의 표면(TS)은 STI 구조물의 바닥면과 동일 평면일 수 있다.
여기서, 탄소 SOH 구조의 보조층(117)을 이용하여 형성된 예비 비아 홀(PH)은, 종횡비가 높더라도, 종래의 전면 비아를 위한 비아 홀과 비교하여, 보다 정확한 비아 홀 형태를 취할 수 있다. 이는 앞서 설명한 바와 같이, 예비 비아 홀(PH)이 높은 종횡비를 갖는 비아 홀을 보다 쉽게 형성할 수 있는 탄소계 보조층(117)을 관통하기 때문이다.
도 2d를 참조하면, 제1 보호층이 형성된 나노시트 스택에서 보조층을 제거하여 하부 예비 비아 홀을 노출시킬 수 있다(도 3의 S40).
일 실시 예에 따르면, 보조층(117)의 상부면에서 예비 비아 홀(PH) 패터닝에 사용된 하드 마스크 구조물(HM1)을 스트립하고(strip), 보조층(117)을 예를 들어, 탄소 기반 마스크 구조물을 제거하기 위해 허용되는 플라즈마 애싱(plasma ashing) 공정을 통해 제거될 수 있다.
이러한 애싱 공정에 의해 보조층(117)이 제거됨에 따라, 제1 보호층(116)이 상부에 형성된 나노시트 스택들(N1 내지 N4)이 다시 노출될 수 있다. 또한, 보조층(117)이 제거됨에 따라, 제1 보호층(116)의 측방향 표면(lateral surface)에 의해 형성되는 부분을 제외한 상부 예비 비아 홀(PH2)도 제거할 수 있으며, 상부 예비 비아 홀(PH2)의 이러한 부분 및 나노시트 스택들(N2, N3) 사이 하부 예비 비아 홀(PH1) 즉, 선택된 나노시트 스택(N1)의 측면에서 잔류할 수 있다.
도 2e에 도시된 바와 같이, 하부 예비 비아 홀을 희생 비아 구조물로 채울 수 있고, 제2 보호층으로 덮을 수 있다(도 3의 S50).
일 실시 예에 따르면, 하부 예비 비아 홀(PH1)은 그 바닥면으로부터 희생 비아 구조물(118)로, 형성된 전면 비아(FV)의 높이의 절반 정도에 대응할 수 있도록 기 설정된 레벨까지 채워질 수 있다. 예를 들면, 이 레벨에서 희생 비아 구조물(118)의 상부면은 STI 구조물(115)의 상부면이나 나노시트 스택들(N1 내지 N4) 각각의 최하위 희생층(SL)의 바닥면보다 약간 아래일 수 있다. 다른 예로서, 이 레벨에서 희생 비아 구조물(118)의 상부면은 STI 구조물(115)의 상부면이나 나노시트 스택들(N1 내지 N4) 각각의 최하위 희생층(SL)의 바닥면보다 수 나노미터 낮을 수 있다.
일 실시 예에 따르면, 희생 비아 구조물(118)은 STI 구조물(115) 및 기판(105)에 대해 식각 선택비를 갖는 물질로 형성될 수 있다. 이는 희생 비아 구조물(118)이, 하부 예비 비아 홀(PH1) 내에서 희생 비아 구조물(118)와 접촉하는 STI 구조물(115) 및 기판(105)에 영향을 미치지 않고, 예를 들면, 습식 식각에 의해 제거되는 구조이기 때문이다. 예를 들면, 희생 비아 구조물(118)은 실리콘 게르마늄(SiGe) 화합물로 형성될 수 있다.
하부 예비 비아 홀(PH1) 내에서 기 설정된 레벨까지 식각 선택 물질(들)을 증착하기 위해, 이로 한정되지 않지만, PVD, CVD 또는 PECVD가 사용될 수 있어, 희생 비아 구조물(118)을 형성할 수 있다. 일 실시 예에 따르면, 식각 선택 물질(들)이 SiGe 화합물인 경우, 하부 예비 비아 홀(PH1)의 바닥면을 형성하는 기판(105)으로부터 SiGe 화합물을 에피택셜 성장시켜 희생 비아 구조물(118)을 형성할 수 있다.
일 실시 예에 따르면, 희생 비아 구조물(118)의 상부면에 제2 보호막(119)이 형성되어, 희생 비아 구조물(118)이 다음 단계에서 수행될 에피택시얼 공정에서 위로 성장하는 것을 방지할 수 있다. 제2 보호층(119)은 하부 예비 비아 홀(PH1) 내에서 희생 비아 구조물(118)의 측면들을 둘러싸는 STI 구조물(115)와 동일한 물질로 형성될 수 있다. 그러나, 제2 보호층(119)은 나노시트 스택들(N1 내지 N4)을 서로 분리시킬 수 있는 다른 물질(들)로 형성될 수 있다. 일 실시 예에 따르면, 제2 보호층(119)은 예를 들어, 원자층 증착(atomic layer deposition, ALD)에 의해 형성될 수 있으나, 이에 한정되지 않고, 제2 보호층(119)의 상부면이 STI 구조물(115)의 상부면과 나노시트 스택들(N1 내지 N4) 각각의 희생층들(SL) 중 최하위 희생층(SL)의 바닥면과 동일 평면이 되도록 할 수 있다.
도 2f를 참조하면, 제1 보호층이 제거될 수 있고, 나노시트 스택에 소스/드레인 영역들이 형성될 수 있고, 나노시트 스택의 희생층들을 게이트 구조물로 대체할 수 있어, 트랜지스터를 형성하고, 그리고, 제1 ILD 층이 트랜지스터를 둘러싸도록 형성된다(도 3의 S60).
일 실시 예에 따르면, 나노시트 스택들(N1 내지 N4) 및 STI 구조물(115)의 상부면들로부터 예를 들면, RIE(Reactive Ion Etching)와 같은 건식 식각을 통해 제1 보호층(116)이 제거될 수 있으나, 이로 한정되지 않는다.
더욱이, 이 공정에서, 소스/드레인 영역들(130)이, 예를 들면 기판(105) 및/또는 나노시트 스택들(N1 내지 N4)의 채널층들(CL)로부터의 에피택셜 성장을 통해, 나노시트 스택들(N1 내지 N4) 각각의 양단들에 형성될 수 있다. 여기서, 희생 비아 구조물(118)가 SiGe로 형성되고, 소스/드레인 영역들(130)이 기판(105) 및/또는 채널층들(CL)로부터 에피택셜 성장되는 경우, 희생 비아 구조물(118)의 SiGe도 에피택셜 추가 성장되는 경향이 있을 수 있다. 따라서, 이전 단계(S50)에서 희생 비아 구조물(118) 상에 제2 보호층(119)을 형성할 수 있다.
희생층(SL)은, 예를 들어 COR(chemical oxide removal) 식각을 통해, 각각의 나노시트 스택으로부터 제거될 수 있고, 게이트 구조물(도시되지 않음)로 대체되어 채널층들(CL)이 게이트 구조물에 의해 둘러싸여, 채널 구조물(120)를 형성할 수 있고, 따라서 트랜지스터들(TR1 내지 TR4)를 형성할 수 있다.
제1 ILD 층(L1)은 트랜지스터들(TR1 내지 TR4) 상에 소스/드레인 영역(130)을 덮도록 PVD, CVD, PECVD, 스퍼터링 및/또는 전기 도금 등을 통해 형성될 수 있다. 일 실시 예에 따르면, 보조층(117)이 예비 비아 홀(PH)을 패터닝하기 위해 나노시트 스택들(N1 내지 N4) 상에 형성되었던 동일한 위치에 제1 ILD 층(L1)이 형성될 수 있다.
도 2g를 참조하면, 희생 비아 구조물 상에 제1 ILD 층 및 제2 보호층을 패터닝하여 상부 전면 비아용 상부 비아 홀을 형성할 수 있고, 희생 비아 구조물을 제거하여 하부 전면 비아를 위한 하부 비아 홀이 형성될 수 있어서, 따라서 전면 비아를 채울 수 있는 하부 및 상부 비아 홀들을 포함하는 비아 홀을 형성할 수 있다(도 3의 S70).
일 실시 예에 따르면, 제1 ILD 층(L1)의 상부면은 타겟 위치(TP2)을 제외한 다른 하드 마스크 구조물(HM2)에 의해 마스킹될 수 있고, 이는 이전 단계에서 보조층(117)의 상부면에 표시된 타겟 위치(TP1)에 대응할 수 있다. 식각(예를 들면, 건식 식각 및/또는 습식 식각)은 타겟 위치(TP2)에서, 제1 ILD 층(L1), 제2 보호층(119), 및 희생 비아 구조물(118)을 통해 제1 ILD 층(L1)의 상부면으로부터 기판(105)의 표면(TS)에 도달할 때까지 수행될 수 있어, 전면 비아(FV) 형성을 위한 높은 종회비를 갖는 비아 홀(H)을 형성할 수 있다.
일 실시 예에 따르면, 본 단계에서의 식각 공정은 2개의 서브 단계들에서 수행될 수 있다. 1차 서브 단계에서, 제1 ILD 층(L1) 및 제2 보호층(119)은 예를 들어 RIE(reactive ion etching)와 같은 건식 식각을 통해 식각될 수 있다. 이러한 1차 서브 단계 식각은 종횡비가 낮은 상부 전면 비아(V2)를 위한 상부 비아 홀(H2)을 형성하기 위한 것이므로, 패터닝의 난이도가, 종횡비가 높은 전면 비아를 위한 종래의 비아 홀 형성과 비교하여 감소될 수 있다.
2차 서브 단계에서, 예를 들면 하부 비아 홀(H1)의 측면 및 바닥면을 형성하는 STI 구조물(115) 및 기판(105)에 포함된 물질(들)에 대하여 희생 비아 구조물(118) 내 포함된 물질(들)의 식각 선택비를 기반으로 하는 습식 식각을 통해, 희생 비아 구조물(118)을 제거하여, 하부 전면 비아(V1)를 위한 하부 비아 홀(H1)을 형성할 수 있다. 다시 말하면, 희생 비아 구조물(118)이 습식 식각액 또는 용매에 의해 제거되는 동안, STI 구조물(115) 및 기판(105)은 그대로 남아 있거나 습식 식각액 또는 용매에 의해 영향을 받지 않고 남을 수 있다. 예를 들어, 희생 비아 구조물(118)가 SiGe로 형성되는 경우, 이로 한정되지 않으나, 아세트산(CH3COOH), 과산화수소(H2O2), 불화수소산(HF) 또는 이들의 화합물을, 기판(105) 및 STI 구조물(115)을 형성하는 실리콘, 실리콘 산화물, 및/또는 실리콘 질화물에 대한 습식 식각액으로 사용할 수 있다. 본 2차 서브 단계 식각은 종횡비가 낮은 하부 비아 홀(H1)을 형성하기 위한 것이기 때문에, 종래의 전면 비아를 위한 비아 홀 형성과 비교하여 패터닝 난이도가 매우 낮아질 수 있다.
여기서, 일 실시 예에 따르면, 하부 비아 홀(H1)은 이전 단계(S30)에서 예비 식각에 의해 형성된 하부 예비 비아 홀(PH1) 내에 희생 비아 구조물(118)를 상술한 식각(습식 식각)을 적용하여 획득하고, 하부 비아 홀(H1)은 하부 예비 비아 홀(PH1)보다 큰 폭 또는 평균 폭을 가질 수 있다. 일 실시 예에 따르면, 이 폭 또는 평균 폭은 상부 비아 홀(H2)의 폭보다 클 수도 있다. 따라서, 일 실시 예에 따르면, 하부 비아 홀(H1)은 상부 비아 홀(H2)보다 더 낮은 종횡비를 가질 수 있다.
더욱이, 하부 및 상부 비아 홀들(H1, H2)이 서로 다른 2개의 서브 단계들에서 별도로 형성하여 연결된 비아 홀(H)을 형성할 수 있으므로, 두 개의 홀들이 만나는 비아 홀(H)의 측면의 일부에서, 예를 들면 상부 비아 홀(H1)의 좌측 하부 가장자리 및/또는 우측 하부 가장자리에서, 벤딩된(또는 계단) 구조(E)을 가질 수 있다. 이러한 벤딩된 구조로 인해, 상부 비아 홀(H2)의 바닥 폭(BW)과 하부 비아 홀(H1)의 상부 폭(TW)이 서로 동일하지 않을 수 있다. 또한, 이전 단계(S70)에서 상부 비아 홀(H2)이 제1 층간 절연층(L1) 이후에 얇은 제2 보호층(119)을 관통하여 형성됨에 따라, 하부 비아 홀(H1)의 좌측 상부 가장자리 및/또는 우측 상부 가장자리는 하부 비아 홀 식각에 의해 제거되지 않은 제2 보호층(119) 아래에 위치할 수 있다.
도 2h를 참조하면, 하부 및 상부 비아 홀들을 포함하는 비아 홀을 비아 물질(들)로 채워질 수 있고, 나노시트 스택으로부터 형성된 트랜지스터용 전면 비아를 획득할 수 있다(도 3의 S80).
일 실시 예에 따르면, 하부 및 상부 비아 홀들(H1, H2)을 포함하는 비아 홀(H)을 패터닝하기 위해 사용되는 하드 마스크 구조물(HM2)은 제1 층간 절연 층(L1)의 상부면으로부터 스트립될 수 있고, 비아 물질(들)을 비아 홀(H)에 채우고 평탄화할 수 있어, 전면 비아(FV)를 획득할 수 있다.
비아 물질(들)은 비아 홀(H)에, 이로 한정되지 않지만, 예를 들면 CVD, PVD, 또는 PECVD을 통해 형성될 수 있고, 평탄화될 수 있어, 선택된 나노시트 스택(N2)로부터 형성된 트랜지스터(T2)의 일 측에서 전면 비아(FV)를 형성할 수 있다. 비아 물질(들)의 평탄화 이후, 전면 비아(FV)의 상부면은 트랜지스터들(T1 내지 T4)을 둘러싸는 제1 ILD 층(L1)의 상부면과 동일 평면이 될 수 있다.
일 실시 예에 따르면, 비아 물질(들)은 하부 비아 홀(H1)에 채워져 하부 전면 비아(V1)를 형성할 수 있고, 이어서 상부 비아 홀(H2)에 연속적으로 채워져 상부 전면 비아(V2)를 형성할 수 있다. 이때, 이전 단계(S70)에서 하부 비아 홀 식각에 의해 제거되지 않은 제2 보호층(119) 아래에 하부 전면 비아(V1)의 좌측 상부 가장자리 및 우측 상부 가장자리를 형성할 수 있다.
이전 단계(S70)에서 설명한 바와 같이, 서로 다른 2개의 서브 단계들로 형성된 하부 및 상부 비아 홀들(H1, H2)을 포함하는 비아 홀(H)에 전면 비아(FV)를 형성하므로, 본 실시 예에 따른 전면 비아(FV)는, 종래의 전면 비아를 위한 비아 홀에 비아 물질로 채울 때 발생하는 비아 홀(H)의 바닥 부분에서 보이드(Void) 발생의 위험 또한 피할 수 있다.
더욱이, 이전 단계(S70)에서 설명한 바와 같이, 하부 비아 홀(H1)이 상부 비아 홀(H2)보다 큰 폭 또는 평균 폭을 가지므로, 실시 예들에 따르면, 내부에 채워진 하부 전면 비아(V1)는 상부 전면 비아(V2)보다 더 큰 폭 또는 평균 폭 및 더 높은 종횡비를 가질 수 있다.
도 2i를 참조하면, MOL 구조를 위한 콘택 비아 홀은 트랜지스터의 제1 ILD 층 내에서 패터닝될 수 있고, 전면 비아를 측방향으로(laterally) 노출시킬 수 있으며, 콘택 비아 홀 내에 MOL 구조물을 형성하여 전면 비아와 연결될 수 있다(도 3의 S90).
일 실시 예에 따르면, 제1 층간 절연 층(L1)을 포토리소그래피 및 식각(건식 및/또는 습식 식각) 등을 통해 패터닝할 수 있어, 트랜지스터들(TR1 내지 TR4)의 소스/드레인 영역들(130)을 각각 노출시키는 콘택 비아 홀들(CH)을 형성할 수 있다. 트랜지스터(TR2)의 소스/드레인 영역(130)을 노출시키는 콘택 비아 홀(CH)은 전면 비아(FV)를 측방향으로 노출시키도록 형성될 수 있다.
비아 물질(들)은 각 콘택 비아 홀(CH)에 채워져 각 트랜지스터들(TR1 내지 TR4)의 소스/드레인 영역(130) 상에 소스/드레인 영역 콘택 플러그(140)를 형성할 수 있고 평탄화될 수 있다. 여기서, 트랜지스터(T2)의 소스/드레인 영역(130)을 노출시키는 콘택 비아 홀(CH)을 채우는 소스/드레인 영역 콘택 플러그(140)는 전면 비아(FV)와 측방향으로 연결될 수 있다. 또한, 콘택 비아 홀(CH)에 채워진 비아 물질(들)의 평탄화로 인해, 소스/드레인 영역 콘택 플러그(140)의 상부면은 제1 층간 절연 층(L1) 및 전면 비아(FV)의 상부면들과 동일한 평면을 이룰 수 있다.
도 2j를 참조하면, 제1 ILD 층 상에 제2 ILD 층을 형성할 수 있고, 제2 ILD 층 내에 BEOL 구조물을 형성할 수 있고, BEOL 구조물 상에 캐리어 웨이퍼를 형상할 수 있고, 따라서, 중간 반도체 장치를 형성할 수 있다(도 3의 S100).
일 실시 예에 따르면, 제1 ILD 층(L1), 전면 비아(FV), 및 소스/드레인 영역 콘택 플러그(140)의 동일 상부 평면들 상에 예를 들어, PVD, CVD, PECVD, 스퍼터링 및/또는 전기도금을 통해 제2 ILD 층(L2)를 형성할 수 있다. 싱글 다마신 공정 및/또는 듀얼 다마신 공정을 제2 ILD 층(L2)에 수행하여, 제2 ILD 층(L2) 내에 금속 라인들(M1) 및 비아들(V)을 포함하는 BEOL 구조물을 형성할 수 있다. BEOL 구조물에서, 금속 라인들(M1) 및 비아들(V) 중 일부는 도 2j에 도시된 바와 같이, 트랜지스터들(TR1, TR4) 각각의 소스/드레인 영역 콘택 플러그들(140)에 연결될 수 있다.
캐리어 웨이퍼(170)는 금속 라인들(M1) 및 비아들(V)를 포함하는 BEOL 구조물의 상부면에 본딩될 수 있어, 중간 반도체 장치를 형성할 수 있다.
도 2k를 참조하면, 이전 단계에서 얻은 중간 반도체 장치를 거꾸로 뒤집을 수 있어 기판을 위로 노출시킬 수 있고, 기판을 패터닝하여 3차 ILD 층으로 교체할 수 있다(도 3의 S110).
일 실시 예에 따르면, 이전 단계(S100)에서 얻어진 중간 반도체 장치를 거꾸로 뒤집을 수 있어, 기판(105)의 후면이 위를 향하고 캐리어 웨이퍼(170)가 아래를 향하도록 할 수 있다.
기판(105)의 적어도 일부는 예를 들어, 포토리소그래피 및 식각(건식 및/또는 습식 식각)을 통해 패터닝될 수 있고, ILD 물질(들)로 대체되어 제3 ILD 층(L3)을 형성할 수 있다.
도 2k는 기판(105)의 일부가 STI 구조물(115)의 일부 사이에서 트랜지스터들(TR1 내지 TR4) 위에 남아 있는 것을 도시한다. 그러나, 일 실시 예에 따르면, 기판(105)은 제3 ILD 층(L3)에 의해 대체되기 위해 완전히 제거될 수 있다.
도 2l를 참조하면, 제3 ILD 층을 패터닝하여 전면 비아와 연결되는 BPR을 형성함으로써, BPR과 연결되는 전면 비아를 포함하는 BSPDN 기반 반도체 장치를 형성할 수 있다(도 3의 S120).
일 실시 예에 따르면, 제3 ILD 층(L3)은 예를 들어, 포토리소그래피 및 식각(건식 및/또는 습식 식각)을 통해 패터닝되어, BSPDN을 위한 복수의 BPR들(150)을 형성할 수 있다. 제3 ILD 층(L3)은, BPR들(150) 중 하나가 전면 비아(FV) 상에 수직하게 형성되고 연결되도록 패터닝될 수 있다.
따라서, 전면 비아(FV)를 포함하는 BSPDN 기반의 반도체 장치(10)는 도 2l에 도시된 바와 같이 획득될 수 있다. 이러한 BSPDN 기반의 반도체 장치(10)는 도 1에 도시된 바와 같이 다시 거꾸로 뒤집힐 수 있다.
한편, 상기 방법에서 전면 비아(FV)를 위해 형성된 비아 홀(H)은, 도 2g에서 도시된 바와 같이 하부 좌측 가장자리 및/또는 하부 우측 가장자리에 형성된 벤딩된 구조(E)로 인해 불완전한 비아 구조를 가질 수 있다. 벤딩된 구조(E)는 하부 비아 홀(H1)과 상부 비아 홀(H2)이 각각 다른 단차로 형성됨으로써, 형성될 수 있다. 비아 물질(들)이 단일 단계에서 하부 비아 홀(H1) 및 상비 비아 홀(H2)에 연속적으로 증착되어 단일 구조 전면 비아(FV)를 형성하는 경우, 이러한 벤딩된 구조(E)는 비아 물질(들)이 하부 비아 홀(H1)의 좌측 상부 가장자리 또는 우측 상부 가장자리를 완전히 채우는 것을 방지할 수 있다. 따라서, BSPDN 기반 반도체 장치의 대안적인 구조물 및 그 제조 방법은 아래에서 설명된다.
도 4는 본 발명의 일 실시 예에 따른 BSPDN 구조물에서 적어도 하나의 트랜지스터가 BPR에 연결된 반도체 장치의 단면도를 도시한다.
도 4에 도시된 반도체 장치(40)는 도 1에 도시된 반도체 장치(10)를 구성하는 구성 요소들과 동일한 구조적 구성 요소들을 포함할 수 있다. 따라서, 중복되는 설명은 생략하고, 이하에서는 반도체 장치(40)의 상이한 측면들에 대해서만 설명한다.
일 실시 예에 따르면, 반도체 장치(40)의 전면 비아(FV') 또한 도 1의 반도체 장치(10)와 같이, 하부 전면 비아(V1') 및 상부 전면 비아(V2')를 포함할 수 있다. 하지만, 하부 비아 홀 (H1')과 상부 비아 홀(H2')이 서로 다른 단계들로 별도로 형성되어, 비아 홀(H')을 형성하는 것에 더하여, 도 5a 내지 도 5f를 참조하여 이하에서 후술되는 바와 같이, 하부 전면 비아(V1')과 상부 전면 비아(V2')도 서로 다른 단차로 형성될 수 있다. 더욱이, 하부 비아 홀(H1')에 비아 물질(들)이 채워지는 방향과 상부 비아 홀(H2')에 비아 물질(들)이 채워지는 방향이 반대일 수 있다. 따라서, 일 실시 예에 따르면, 상부 전면 비아(V2')의 바닥면과 하부 전면 비아(V1')의 상부면 사이에 연결이 존재하거나 형성될 수 있다.
또한, 일 실시 예에 따르면, 비아 홀(H') 내에서 서로 접하는 상부 전면 비아(V2')의 바닥면과 하부 전면 비아(V1')의 상부면 사이에 형성된 연결면에 실리사이드층(C)이 존재할 수 있다. 실리사이드층(C)은 코발트, 티타늄, 텅스텐 또는 이들의 조합을 포함할 수 있으나, 이에 제한되지 않는다.
도 5a 내지 도 5f는 본 발명의 실시 예들에 따른 BSPDN 기반 반도체 장치를 포함하는 반도체 장치의 제조 방법을 나타내는 단면도들을 도시한다. 도 6은 도 5a 내지 도 5f를 참조하여 설명된 방법의 순서도를 도시한다.
도 5a 내지 도 5f 및 도 6 참조하여 이하에서 설명되는 방법에 의해 제조된 BSPDN 기반의 반도체 장치는 도 4에 도시된 반도체 장치(40)이거나 상응될 수 있다. 따라서, 이하에서 설명되는 중간 또는 완성된 반도체 장치 구조물들의 다양한 구조들 또는 요소들을 형성하거나 포함하는 물질들은 반도체 장치(40)의 대응하는 구조들 또는 요소들과 동일한 물질일 수 있으며, 이하에서 중복되는 설명은 생략한다. 도 4에서 반도체 장치(40)를 설명하기 위해 사용된 동일한 참조 번호는 아래에서 사용될 수 있다.
또한, 반도체 장치(40)의 제조 방법은 도 2f을 참조하여 설명한 공정까지의 반도체 장치(10)의 제조 방법과 동일하거나 유사할 수 있다(도 3의 S60). 따라서, 반도체 장치(40)의 제조 방법은 이 이후에 시작된다.
도 5a를 참조하면, 제1 ILD 층에 상부 전면 비아를 위한 상부 비아 홀 및 상부 비아 홀과 측방향으로 연결되는 MOL 구조물을 위한 콘택 비아 홀을 패터닝하고, 그들 내부에 상부 전면 비아 및 MOL 구조물을 채울 수 있고, 서로 연결되도록 한다(도 6의 S70a).
일 실시 예에 따르면, 제1 ILD 층(L1)을, 예를 들어 포토리소그래피 및 식각(건식 및/또는 습식 식각)을 통해 패터닝할 수 있어, 그 하부의 예비 하부 비아 홀(PH1)에 희생 비아 구조(118)를 노출시키는 상부 비아 홀(H2')을 형성할 수 있고, 트랜지스터들(TR1 내지 TR4)의 소스/드레인 영역들(130)을 각각 노출시키는 콘택 비아 홀들(CH)을 형성할 수 있다. 이때, 트랜지스터(TR2)의 소스/드레인 영역(130)을 노출시키는 콘택 비아 홀(CH)은 상부 비아 홀(H2')과 측방향으로 연결되도록 형성될 수 있다.
상부 비아 홀(H2') 및 콘택 비아 홀(CH)에 비아 물질(들)을 채울 수 있어, 트랜지스터들(TR1 내지 TR4)의 소스/드레인 영역들(130) 상에 상부 전면 비아(V2') 및 소스/드레인 영역 콘택 플러그(140)를 각각 형성할 수 있고, 평탄화할 수 있다. 여기에서, 트랜지스터(T2)의 소스/드레인 영역(130)을 노출시키는 콘택 비아 홀(CH)을 채우는 소스/드레인 영역 콘택 플러그(140)는 상부 전면 비아(V2')와 측방향으로 연결될 수 있다. 또한, 상부 비아 홀(H2') 및 콘택 비아 홀(CH)에 채워진 비아 물질(들)의 평탄화로 인해, 상부 전면 비아(V2') 및 소스/드레인 영역 콘택 플러그들(140)의 상부면들이 제1 ILD 층(L1)의 상부면들과 동일한 평면을 이룰 수 있다.
한편, 상부 비아 홀(H2')을 형성하고 비아 물질(들)을 채워 그 하부에 노출된 희생 비아 구조물(118)와 접하는 상부 전면 비아(V2')를 형성할 때, 전면 비아(V2')의 바닥면 및/또는 노출된 희생 비아 구조물(118)의 상부면이 실리사이드화될 수 있고, 이로써 상부 전면 비아(V2)와 희생 비아 구조물(118) 사이에 실리사이드 층(C)을 형성할 수 있다. 이러한 실리사이드화는, 상부 전면 비아(V2')가 구리(Cu), 티타늄(Ti), 탄탈륨(Ta), 알루미늄(Al), 텅스텐(W), 코발트(Co), 몰리브덴(Mo), 루테늄(Ru) 등과 같은 금속 또는 금속 화합물을 포함할 수 있고, 희생 비아 구조물(118)는 SiGe와 같은 실리콘 화합물을 포함할 수 있을 때, 발생할 수 있다.
도 5b를 참조하면, 제1 ILD 층 상에 제2 ILD 층을 형성할 수 있고, 제2 ILD 층에 BEOL 구조물을 형성할 수 있고, BEOL 구조물 상에 캐리어 웨이퍼를 형성할 수 있어, 중간 반도체 장치를 형성한다(도 6의 S80a).
일 실시 예에 따르면, 제1 ILD 층(L1), 상부 전면 비아(V2') 및 소스/드레인 영역 콘택 플러그들(140)의 동일 평면의 상부면들 상에 예를 들어, PVD, CVD, PECVD, 스퍼터링 및/또는 전기도금을 통해, 제2 ILD 층(L2)을 형성할 수 있다. 이와 같이 형성된 제2 ILD 층(L2)에 싱글 다마신 공정 및/또는 듀얼 다마신 공정을 수행하여 금속 라인들(M1) 및 비아들(V)를 포함하는 BEOL 구조물을 형성할 수 있다. BEOL 구조물에서, 금속 라인들(M1) 및 비아들(V) 중 일부는 도 5b에 도시된 바와 같이, 트랜지스터들(TR1, TR4)의 소스/드레인 영역 콘택 플러그들(140)에 각각 연결될 수 있다.
캐리어 웨이퍼(170)는 금속 라인들(M1) 및 비아들(V)를 포함하는 BEOL 구조물의 상부면에 본딩되어 중간 반도체 장치를 형성할 수 있다.
도 5c를 참조하면, 이전 단계에서 획득된 중간 반도체 장치를 거꾸로 뒤집어서, 기판을 위로 노출시킬 수 있고, 기판을 패터닝하여 제3 ILD 층으로 교체할 수 있다(도 6의 S90a).
일 실시 예에 따르면, 이전 단계(S80a)에서 얻어진 중간 반도체 장치를 뒤집을 수 있고, 이로써, 기판(105)의 후면이 위를 향하고 캐리어 웨이퍼(170)가 아래를 향할 수 있다.
기판(105)의 적어도 일부는 예를 들어 포토리소그래피 및 식각(건식 및/또는 습식 식각)을 통해 패터닝될 수 있고, ILD 물질(들)로 대체되어, 제3 ILD 층(L3)을 형성할 수 있다.
도 5c는 기판(105)의 일부가 STI 구조물(115)의 일부들 사이에서 트랜지스터들(TR1 내지 TR4) 상에 남아 있는 것을 도시한다. 그러나, 일 실시 예에 따르면, 기판(105)은 제3 ILD 층(L3)에 의해 대체되기 위해 완전히 제거될 수 있다.
도 5d를 참조하면, 제3 ILD 층을 패터닝하여 STI 구조물 내에 매립된 희생 비아 구조물을 노출시키는 BPR 트렌치를 형성할 수 있다(도 6의 S100a).
일 실시 예에 따르면, 제3 IL층(3)은 예를 들어, 포토리소그래피 및 식각(건식 및/또는 습식 식각)을 통해 패터닝될 수 있어, BPR를 위한 복수의 BPR 트렌치들(BT) 중 하나는 희생 비아 구조물(118)의 바닥면(이제는 뒤집힌 구조물의 상부면)을 노출시킬 수 있다.
도 5e를 참조하면, BPR 트렌치를 통해 노출된 희생 비아 구조물을 제거하여 하부 비아 홀을 형성할 수 있어, 상부 전면 비아가 그 아래의 하부 비아 홀을 노출시킬 수 있다(도 6의 S110a).
일 실시 예에 따르면, 하부 전면 비아(V1')를 위한 하부 비아 홀(H1')은 희생 비아 구조물(118)을 예를 들면, 하부 비아 홀(H1')의 측면을 형성하는 STI 구조(115)에 포함된 물질(들)에 대한 희생 비아 구조물(118)에 포함된 물질(들)의 식각 선택비에 기초한 습식 식각을 통해 형성될 수 있다. 다시 말하면, 희생 비아 구조물(118)가 습식 식각제 또는 용매에 의해 제거되는 동안, STI 구조물(115)는 습식 식각제 또는 용매에 의해 영향을 받지 않고 그대로 남을 수 있다. 예를 들어, 희생 비아 구조물(118)가 SiGe로 형성되는 경우, 이로 한정되지 않지만, 아세트산(CH3COOH), 과산화수소(H2O2), 불화수소산(HF) 또는 이들의 화합물을 SIT 구조물(115)을 형성하는 실리콘 산화물 또는 실리콘 질화물에 대한 습식 식각액으로 사용할 수 있다. 이러한 식각은 종횡비가 낮은 상부 비아 홀(H2')을 형성하기 위한 것이므로, 종래의 전면 비아를 위한 비아 홀 형성과 비교하면, 패터닝 난이도가 훨씬 낮아질 수 있다.
일 실시 예에 따르면, 희생 비아 구조물(118)이 상기 식각 동작에 의해 제거됨에 따라, 실리사이드층(C)이 있다면, 희생 비아 구조물(118)의 상부면(이제는 바닥면) 및/또는 상부 기판의 바닥면에 형성된 실리사이드층(C)이 노출될 수 있다.
또한, 일 실시 예에 따르면, 이전 단계(S30)에서 하부 비아 홀(H1')에 가해진 예비 식각으로 인해, 하부 비아 홀(H1')은 하부 예비 비아 홀(PH1)보다 큰 폭 또는 평균 폭을 가질 수 있다. 일 실시 예에 따르면, 이러한 폭 또는 평균 폭은 상부 비아 홀(H2')의 폭보다 클 수도 있다. 따라서, 하부 비아 홀(H1')은 상부 비아 홀(H2')보다 큰 종횡비를 가질 수 있다.
도 5f를 참조하면, 서로 연결된 하부 비아 홀과 BPR 트렌치를 하부 전면 비아와 BPR로 각각 채울 수 있어, 따라서, BPR과 연결된 전면 비아를 포함하는 BSPDN 기반 반도체 장치를 획득할 수 있다(도 6의 S120a).
일 실시 예에 따르면, 하부 비아 홀(H1')을 비아 물질(들)로 채울 수 있어, 실리사이드층(C)이 있다면, 실리사이드층(C)으로 미리 형성된 상부 전면 비아(V2')와 연결되는 하부 전면 비아(V1')를 형성할 수 있으며, 결국 전면 비아(FV')를 형성할 수 있다. 계속해서, BPR 트렌치(BT)는 동일한 비아 물질(들)로 채워질 수 있고 평탄화될 수 있어, BPR(150)을 형성할 수 있다. 비아 물질(들)은 예를 들어, CVD, PVD 또는 PECVD를 통해 하부 비아 홀(H1') 및 BPR 트렌치(BT)에 채워질 수 있다.
다시, 실시 예들에 따르면, 이전 단계(S110a)에서 설명한 바와 같이, 하부 비아 홀(H1')이 상부 비아 홀(H2')보다 더 큰 폭 또는 평균 폭을 가지므로, 내부에 채워지는 하부 전면 비아(V1')는 상부 전면 비아(V2')보다 더 큰 폭 또는 평균 폭 및 더 큰 종횡비를 가질 수 있다.
따라서, 전면 비아(FV')를 포함하는 BSPDN 기반의 반도체 장치(40)는 도 5f에 도시된 바와 같이 획득될 수 있고, 도 4에 도시된 바와 같이 다시 거꾸로 뒤집는 공정을 더 수행할 수 있다.
전술한 바와 같이, 수직으로 연결된 하부 및 상부 비아 홀들을 서로 다른 단계들로 형성하고, 내부에 비아 물질(들)을 연속적으로 또는 서로 다른 단계들로 충진함으로써, 전면 비아를 얻을 수 있다. 따라서, 비아 홀 패터닝(식각 공정) 마진 및 금속 필 마진(metal-fill margin)이 증가될 수 있다. 또한, 반도체 장치의 후면 구조물 제조 시 전면 비아 후면 오버레이도 용이하게 할 수 있고, 비아 금속 저항 특성을 향상시킬 수 있다.
도 7은 일 예시적인 실시 예에 따른 도 1 및 도 4에 도시된 하나 이상의 BSPDN 기반 반도체 장치들을 포함하는 전자 장치를 나타내는 개략적인 블록도이다.
도 7을 참조하면, 전자 장치(4000)는 적어도 하나의 어플리케이션 프로세서(4100), 통신 모듈(4200), 디스플레이/터치 모듈(4300), 저장 장치(4400), 및 버퍼 RAM(random access memory, RAM, 4500)을 포함할 수 있다. 실시 예들에 따르면, 전자 장치(4000)는 스마트폰 또는 태블릿 컴퓨터와 같은 모바일 장치일 수 있으나, 이에 한정되지 않는다.
어플리케이션 프로세서(4100)는 전자 장치(4000)의 동작들을 제어할 수 있다. 통신 모듈(4200)은 외부 장치와 무선 또는 유선 통신을 수행하도록 구현될 수 있다. 디스플레이/터치 모듈(4300)은 어플리케이션 프로세서(4100)에 의해 처리된 데이터를 표시하거나 터치 패널을 통해 데이터를 수신하도록 구현될 수 있다. 저장 장치(4400)는 사용자 데이터를 저장하도록 구현될 수 있다. 저장 장치(4400)는 eMMC(Embedded Multimedia Card), SSD(Solid State Drive), UFS(Universal Flash Storage) 장치 등일 수 있으나, 이에 제한되지 않는다. 저장 장치(4400)는 전술한 바와 같이 매핑 데이터 및 사용자 데이터의 캐싱을 수행할 수 있다.
버퍼 RAM(4500)은 전자 장치(4000)의 처리 동작에 사용되는 데이터를 임시로 저장할 수 있다. 예를 들어, 버퍼 RAM(4500)은 DDR(Double Data Rate) SDRAM(Synchronous Dynamic Random Access Memory), LPDDR(Power Double Data Rate) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, RDRAM(Rambus Dynamic Random Access Memory), FeRAM(Ferroelectric RAM) 등과 같은 휘발성 메모리일 수 있다.
도 7에 도시되지 않았으나, 전자 장치(4000)는 이미지 센서와 같은 적어도 하나의 센서를 더 포함할 수 있다. 전자 장치(4000)의 적어도 하나의 구성요소는 도 1 및 도 4에 도시된 BSPDN 기반의 반도체 장치(10, 40) 중 하나 이상을 포함할 수 있다.
전술한 내용은 예시적인 실시 예의 예시이며 본 발명을 제한하는 것으로 해석되어서는 안 된다. 다수의 예시적인 실시 예들이 설명되었지만, 당업자는 본 발명으로부터 실질적으로 벗어나지 않고 상기 실시 예들에서 많은 수정이 가능하다는 것을 쉽게 이해할 것이다.

Claims (20)

  1. 적어도 하나의 트랜지스터, 전면 구조물 및 후면 구조물, 상기 전면 구조물은 상기 트랜지스터에 대하여 상기 후면 구조물에 대향하여 배치되고; 및
    상기 트랜지스터의 일 측에 형성되고, 상기 전면 구조물과 상기 후면 구조물을 연결하는 전면 비아를 포함하되,
    상기 전면 비아는 수직으로 서로 연결된 하부 비아 홀과 상부 비아 홀로 형성된 비아 홀 내에 형성되고, 및
    상기 비아 홀은 상기 하부 비아 홀과 상기 상부 비아 홀이 연결되는 측면에서 벤딩된 구조(bent structure)를 가지는 반도체 장치.
  2. 제1항에 있어서,
    상기 하부 비아 홀의 높이 및 상기 상부 비아 홀의 높이는 실질적으로 서로 동일한 반도체 장치.
  3. 제1항에 있어서,
    상기 하부 비아 홀의 종횡비는 상기 상부 비아 홀의 종횡비보다 큰 반도체 장치.
  4. 제1항에 있어서,
    상기 상부 전면 비아의 바닥 폭은 상기 하부 전면 비아의 상부 폭보다 작은 반도체 장치.
  5. 제1항에 있어서,
    상기 트랜지스터는 나노시트 트랜지스터 또는 FinFET(Fin Field-Effect Transistor)이고,
    상기 하부 전면 비아의 상부면은 상기 트랜지스터의 측면에 형성된 STI(shallow trench isolation) 구조물의 상부면과 실질적으로 유사하거나 그보다 낮은 레벨에 있고, 및
    상기 상부 전면 비아는 층간 유전체(ILD) 구조물에 의해 측방향으로 둘러싸이는 반도체 장치.
  6. 제1항에 있어서,
    상기 전면 구조물은 상기 트랜지스터의 소스/드레인 영역 상에 형성된 소스/드레인 영역 콘택 플러그이고, 및
    상기 후면 구조물은 BSPDN(back side power distribution network) 구조물인 반도체 장치.
  7. 제1항에 있어서,
    상기 하부 전면 비아와 상기 상부 전면 비아 사이에는 연결면이 형성되는 반도체 장치.
  8. 제7항에 있어서,
    상기 연결면은 실리사이드층을 포함하는 반도체 장치.
  9. 적어도 하나의 트랜지스터, 전면 구조물 및 후면 구조물, 상기 전면 구조물은 트랜지스터에 대하여 상기 후면 구조물에 대향하여 배치되고; 및
    상기 트랜지스터의 일 측에 형성되고 상기 전면 구조물과 상기 후면 구조물을 연결하는 전면 비아를 포함하되,
    상기 전면 비아는 수직으로 연결된 하부 비아 홀과 상부 비아 홀로 형성된 비아 홀 내에 형성되고, 및
    상기 하부 전면 비아와 상기 상부 전면 비아 사이에는 연결면이 형성되는 반도체 장치.
  10. 제9항에 있어서,
    상기 연결면은 실리사이드층을 포함하는 반도체 장치.
  11. 제 9 항에 있어서,
    상기 비아 홀은 상기 하부 비아 홀과 상기 상부 비아 홀이 연결되는 측면에서 벤딩된 구조를 갖는 반도체 장치.
  12. 제9항에 있어서,
    상기 트랜지스터는 나노시트 트랜지스터 또는 FinFET(Fin Field-Effect Transistor)이고,
    상기 하부 전면 비아의 상부면은 상기 트랜지스터의 측면에 형성된 STI(shallow trench isolation) 구조물의 상부면과 실질적으로 유사하거나 그보다 낮은 레벨에 있고, 및
    상기 상부 전면 비아는 층간 유전체(ILD) 구조물에 의해 측방향으로 둘러싸이는 반도체 장치.
  13. (a) 분리 구조물이 형성된 측면에서 기판 상에 형성된 적어도 하나의 트랜지스터 구조물을 제공하는 단계;
    (b) 상기 트랜지스터 구조물 상에 보조층을 형성하는 단계;
    (c) 상기 트랜지스터 구조물의 일 측에 예비 비아 홀을 형성하는 단계, 상기 예비 비아 홀은 상기 보조층 및 상기 분리 구조물을 수직으로 관통하며;
    (d) 트랜지스터 구조물의 일 측면에 있는 보조층을 제거하여 상기 분리 구조물 내에 상기 예비 비아 홀의 하부 영역을 잔류시키는 단계;
    (e) 상기 예비 비아 홀 하부 영역을 희생 비아 구조물로 채우는 단계;
    (f) 상기 트랜지스터 구조물 상에 절연층을 형성하는 단계;
    (g) 상기 트랜지스터 구조물의 일 측에 상기 분리 구조물을 관통하는 상부 비아 홀을 형성하고, 상기 희생 비아 구조물을 제거하여 하부 비아 홀을 형성하는 단계;
    (h) 상기 상부 비아 홀 내에 상부 전면 비아를 형성하고, 상기 하부 비아 홀 내에 하부 전면 비아를 형성하는 단계; 및
    (i) 상기 상부 전면 비아와 연결되는 트랜지스터 구조물 상에 반도체 장치의 전면 구조물을 형성하고, 상기 하부 전면 비아와 연결되는 반도체 장치의 후면 구조물을 형성하는 단계를 포함하는 반도체 장치의 제조 방법.
  14. 제13항에 있어서,
    상기 희생 비아 구조물은 적어도 상기 분리 구조물에 대해 식각 선택성을 갖는 반도체 장치의 제조 방법.
  15. 제14항에 있어서,
    상기 보조층은 탄소계 물질을 포함하는 반도체 장치의 제조 방법.
  16. 제15항에 있어서,
    상기 트랜지스터 구조물 상에 상기 분리 구조물을 형성하기 전에, 상기 희생 비아 구조물 상에 보호층을 형성하는 단계를 더 포함하되,
    상기 보호층은 상기 상부 비아 홀을 형성하기 위해 상기 분리 구조물을 관통할 때 함께 관통되는 반도체 장치의 제조 방법.
  17. 제15항에 있어서,
    상기 전면 구조물은 상기 트랜지스터 구조물의 소스/드레인 영역에 형성된 소스/드레인 영역 콘택 플러그이고, 및
    상기 후면 구조물은 BSPDN(back side power distribution network) 구조물인 반도체 장치의 제조 방법.
  18. 제13항에 있어서,
    상기 (g) 단계는, 상기 상부 비아 홀을 상기 희생 비아 구조물까지 아래로 형성하는 단계, 및 상기 희생 구조물을 제거하여 상기 하부 비아 홀을 연속적으로 형성하는 단계를 포함하며, 이로써, 서로 연결되는 상기 상부 비아 홀 및 상기 하부 비아 홀을 포함하는 비아 홀을 획득하며,
    상기 (h) 단계에서, 비아 물질을 상기 하부 비아 홀 및 상기 하부 비아 홀 내에 연속적으로 증착하여, 서로 수직하여 연결되는 상기 하부 전면 비아 및 상기 상부 전면 비아를 포함하는 전면 비아를 형성하고,
    상기 (i) 단계에서, 상기 전면 비아를 통해 상기 전면 구조물 및 상기 후면 구조물을 서로 연결하는 반도체 장치의 제조 방법.
  19. 제13항에 있어서,
    상기 (g) 및 (h) 단계에서, 상기 상부 전면 비아를 형성하는 상기 (g) 단계를 통해 얻은 중간 반도체 장치 후에, 상기 상부 비아 홀을 형성하고 상기 상부 비아 홀 내에 상부 전면 비아를 매립하고, 거꾸로 뒤집고, 상기 희생 비아 구조물을 제거하여 상기 하부 비아 홀을 형성하고, 상기 하부 전면 비아를 상기 하부 비아 홀 내에 채우는 반도체 장치의 제조 방법.
  20. 제19항에 있어서,
    상기 (g) 및 (h) 단계에서, 상기 희생 비아 구조물의 상부면 또는 상기 상부 전면 비아의 바닥면 상에 실리사이드층을 형성하는 반도체 장치의 제조 방법.
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