CN116583109B - 3d存储器及其制备方法、电子设备 - Google Patents
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- 238000002360 preparation method Methods 0.000 title claims abstract description 14
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 194
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 194
- 239000010703 silicon Substances 0.000 claims abstract description 194
- 239000004065 semiconductor Substances 0.000 claims abstract description 91
- 239000000758 substrate Substances 0.000 claims abstract description 75
- 238000000034 method Methods 0.000 claims description 62
- 239000000463 material Substances 0.000 claims description 38
- 238000004519 manufacturing process Methods 0.000 claims description 31
- 239000003990 capacitor Substances 0.000 claims description 26
- 229910000577 Silicon-germanium Inorganic materials 0.000 claims description 23
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical group [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 claims description 18
- 238000009966 trimming Methods 0.000 claims description 2
- 239000010410 layer Substances 0.000 description 283
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 9
- 229910052581 Si3N4 Inorganic materials 0.000 description 8
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 8
- 229910052732 germanium Inorganic materials 0.000 description 7
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 7
- 150000004767 nitrides Chemical class 0.000 description 7
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 6
- 229910044991 metal oxide Inorganic materials 0.000 description 5
- 150000004706 metal oxides Chemical class 0.000 description 5
- 229910010271 silicon carbide Inorganic materials 0.000 description 5
- 239000000969 carrier Substances 0.000 description 4
- 239000003989 dielectric material Substances 0.000 description 4
- 229910052751 metal Inorganic materials 0.000 description 4
- 239000002184 metal Substances 0.000 description 4
- 239000000377 silicon dioxide Substances 0.000 description 4
- 235000012239 silicon dioxide Nutrition 0.000 description 4
- -1 silicon dioxide) Chemical compound 0.000 description 4
- 229910004298 SiO 2 Inorganic materials 0.000 description 3
- 239000000470 constituent Substances 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 238000002513 implantation Methods 0.000 description 3
- 150000001247 metal acetylides Chemical class 0.000 description 3
- 230000008859 change Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- MRELNEQAGSRDBK-UHFFFAOYSA-N lanthanum(3+);oxygen(2-) Chemical compound [O-2].[O-2].[O-2].[La+3].[La+3] MRELNEQAGSRDBK-UHFFFAOYSA-N 0.000 description 2
- 230000008569 process Effects 0.000 description 2
- VEALVRVVWBQVSL-UHFFFAOYSA-N strontium titanate Chemical compound [Sr+2].[O-][Ti]([O-])=O VEALVRVVWBQVSL-UHFFFAOYSA-N 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 1
- GPXJNWSHGFTCBW-UHFFFAOYSA-N Indium phosphide Chemical compound [In]#P GPXJNWSHGFTCBW-UHFFFAOYSA-N 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- AXQKVSDUCKWEKE-UHFFFAOYSA-N [C].[Ge].[Si] Chemical compound [C].[Ge].[Si] AXQKVSDUCKWEKE-UHFFFAOYSA-N 0.000 description 1
- 238000009825 accumulation Methods 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 230000002708 enhancing effect Effects 0.000 description 1
- CJNBYAVZURUTKZ-UHFFFAOYSA-N hafnium(iv) oxide Chemical compound O=[Hf]=O CJNBYAVZURUTKZ-UHFFFAOYSA-N 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- RPQDHPTXJYYUPQ-UHFFFAOYSA-N indium arsenide Chemical compound [In]#[As] RPQDHPTXJYYUPQ-UHFFFAOYSA-N 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 239000010955 niobium Substances 0.000 description 1
- 229910000484 niobium oxide Inorganic materials 0.000 description 1
- URLJKFSTXLNXLG-UHFFFAOYSA-N niobium(5+);oxygen(2-) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Nb+5].[Nb+5] URLJKFSTXLNXLG-UHFFFAOYSA-N 0.000 description 1
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 1
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 description 1
- RVTZCBVAJQQJTK-UHFFFAOYSA-N oxygen(2-);zirconium(4+) Chemical compound [O-2].[O-2].[Zr+4] RVTZCBVAJQQJTK-UHFFFAOYSA-N 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 239000002210 silicon-based material Substances 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
- 229910001936 tantalum oxide Inorganic materials 0.000 description 1
- OGIDPMRJRNCKJF-UHFFFAOYSA-N titanium(II) oxide Chemical compound [Ti]=O OGIDPMRJRNCKJF-UHFFFAOYSA-N 0.000 description 1
- 229910001928 zirconium oxide Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/05—Making the transistor
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- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
Abstract
本发明涉及一种3D存储器及其制备方法、电子设备，所述3D存储器包括衬底和多个半导体条；多个半导体条沿着平行所述衬底的第一方向延伸，并且分别沿着平行所述衬底的第二方向和垂直所述衬底的第三方向间隔分布；每个所述半导体条包括弛豫含硅层和环绕所述弛豫含硅层设置的应变含硅层。本发明可以提升高密度存储器的性能。
Description
技术领域
本申请涉及集成电路技术领域，特别是涉及一种3D存储器及其制备方法、电子设备。
背景技术
动态随机存取存储器(英文：Dynamic Random Access Memory，简称：DRAM)是一种半导体存储器。
多层堆叠的3D DRAM可以有效提高存储密度。当堆叠层数足够多时，3DDRAM表现出明显的性能和成本优势。
发明内容
本发明提供一种3D存储器结构及其制备方法、电子设备。
第一方面，本发明提供了一种3D存储器，所述3D存储器包括：
衬底；
多个半导体条，沿着平行所述衬底的第一方向延伸，并且分别沿着平行所述衬底的第二方向和垂直所述衬底的第三方向间隔分布；每个所述半导体条包括弛豫含硅层和环绕所述弛豫含硅层设置的应变含硅层。
本发明的3D存储器包括衬底和多个半导体条，多个半导体条沿着平行衬底的第一方向延伸，并且分别沿着平行衬底的第二方向和垂直衬底的第三方向间隔分布，以形成多层堆叠的3D存储器。每个半导体条包括弛豫含硅层和环绕弛豫含硅层设置的应变含硅层，这样各个应变含硅层可以同时形成在对应的弛豫含硅层上，应变含硅层的应变不会由于堆叠层数的增加而释放，将应变含硅层作为沟道可以增强载流子的迁移率，从而提升高密度存储器的性能。
在其中一个实施例中，所述弛豫含硅层的材料为硅，所述应变含硅层的材料为硅锗；或者，所述弛豫含硅层的材料为硅锗，所述应变含硅层的材料为硅。
在其中一个实施例中，所述弛豫含硅层呈哑铃状，所述应变含硅层填满所述弛豫含硅层的中间凹陷处。
在其中一个实施例中，所述3D存储器还包括：
多条字线，沿着所述第二方向延伸，并且沿着所述第三方向间隔分布；每条所述字线与一列沿着所述第二方向间隔分布的各个所述半导体条中的应变含硅层连接。
在其中一个实施例中，所述3D存储器还包括：
多条位线，沿着所述第三方向延伸，并且沿着所述第二方向间隔分布；每条所述位线与一列沿着所述第三方向间隔分布的各个所述半导体条中的应变含硅层连接。
在其中一个实施例中，所述3D存储器还包括：
多个介质层，沿着所述第一方向设置在所述多条位线的两侧，且同一侧的所述介质层分别沿着所述第二方向和所述第三方向间隔分布；每个所述介质层环绕一个所述半导体条设置，并夹设在所述应变含硅层和所述字线之间；每条所述位线两侧设置的所述介质层对应的晶体管共用所述位线。
在其中一个实施例中，所述3D存储器还包括：
多个电容，与所述多个介质层一一对应且位于对应的所述介质层远离所述位线的一侧，每个所述电容与对应的所述介质层环绕同一所述半导体条中的应变含硅层设置。
第二方面，本发明还提供了一种电子设备，所述电子设备包括如第一方面提供的3D存储器。
本发明的电子设备包括上述3D存储器，可以利用应变硅增强沟道的载流子迁移率，实现高密度的存储器。
第三方面，本发明还提供了一种3D存储器的制备方法，所述3D存储器的制备方法包括：
提供衬底；
于所述衬底上交替生长牺牲层和弛豫含硅层，形成叠层结构；
于所述叠层结构内开设多个相互平行的第一沟槽，每个所述第一沟槽的侧壁露出所述交替生长的牺牲层和弛豫含硅层的端面，每个所述第一沟槽沿着平行所述衬底的第一方向延伸，所述多个第一沟槽沿着平行所述衬底的第二方向间隔设置；
通过所述第一沟槽去除所述牺牲层，并于每个所述弛豫含硅层上生长应变含硅层，形成半导体条，每个所述半导体条包括所述弛豫含硅层和环绕所述弛豫含硅层设置的应变含硅层。
本发明的3D存储器的制备方法，先提供衬底，并在衬底上交替生长牺牲层和弛豫含硅层形成叠层结构，再在叠层结构内开设多个相互平行的第一沟槽，每个第一沟槽的侧壁露出交替生长的牺牲层和弛豫含硅层的端面，每个第一沟槽沿着平行衬底的第一方向延伸，多个第一沟槽沿着平行衬底的第二方向间隔设置，然后通过第一沟槽去除牺牲层，并于每个弛豫含硅层上生长应变含硅层形成半导体条，每个半导体条包括弛豫含硅层和环绕弛豫含硅层设置的应变含硅层，这样各个应变含硅层可以同时形成在对应的弛豫含硅层上，应变含硅层的应变不会由于堆叠层数的增加而释放，将应变含硅层作为沟道可以增强载流子的迁移率，从而提升高密度存储器的性能。
在其中一个实施例中，所述弛豫含硅层的材料为硅，所述牺牲层和所述应变含硅层的材料为硅锗；或者，所述弛豫含硅层的材料为硅锗，所述牺牲层和所述应变含硅层的材料为硅。
在其中一个实施例中，所述于每个所述弛豫含硅层上生长应变含硅层，形成半导体条，包括：
将每个所述弛豫含硅层修剪成哑铃状；
在所述弛豫含硅层的中间凹陷处生长应变含硅层，形成半导体条。
在其中一个实施例中，所述通过所述第一沟槽去除所述牺牲层，包括：
于所述叠层结构的两侧分别形成支撑结构；
通过所述第一沟槽去除两个所述支撑结构之间的所述牺牲层。
在其中一个实施例中，所述3D存储器的制备方法还包括：
于每个所述半导体条的应变含硅层上形成介质层，每个所述介质层环绕一个所述半导体条设置，所述介质层分别沿着所述第二方向和垂直所述衬底的第三方向间隔分布。
在其中一个实施例中，所述3D存储器的制备方法还包括：
形成多条字线，所述多条字线沿着所述第二方向延伸且沿着所述第三方向间隔分布，每条所述字线与一列沿着所述第二方向间隔分布的各个所述半导体条中的应变含硅层连接，每条所述字线与一列沿着所述第二方向间隔分布的各个所述介质层连接。
在其中一个实施例中，所述3D存储器的制备方法还包括：
形成多条字线之后，于每个所述半导体条的应变含硅层上形成电容，所述电容与所述介质层一一对应且与对应的所述介质层环绕同一所述半导体条设置。
在其中一个实施例中，所述3D存储器的制备方法还包括：
形成多条位线，所述多条位线沿着所述第三方向延伸且沿着所述第二方向间隔分布，每条所述位线与一列沿着所述第三方向间隔分布的各个所述半导体条的应变含硅层连接；
其中，所述多个介质层沿着所述第一方向设置在所述多条位线的两侧，每条所述位线两侧设置的所述介质层对应的晶体管共用所述位线。
附图说明
为了更清楚地说明本申请实施例或传统技术中的技术方案，下面将对实施例或传统技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为一实施例中提供的一种3D存储器的剖面图；
图2为一实施例中提供的一种3D存储器的俯视图；
图3为一实施例中提供的一种3D存储器的制备方法的流程图；
图4为一实施例中提供的3D存储器结构的制备方法中步骤S302所得结构的剖面图；
图5为一实施例中提供的3D存储器结构的制备方法中步骤S302所得结构的俯视图；
图6为一实施例中提供的3D存储器结构的制备方法中步骤S303所得结构的剖面图；
图7为一实施例中提供的3D存储器结构的制备方法中步骤S303所得结构的俯视图；
图8为一实施例中提供的3D存储器结构的制备方法中步骤S304所得结构的剖面图；
图9为一实施例中提供的3D存储器结构的制备方法中步骤S304所得结构的俯视图；
图10为一实施例中提供的通过第一沟槽去除牺牲层的流程图；
图11为一实施例中提供的3D存储器结构的制备方法中步骤S1001所得结构的剖面图；
图12为一实施例中提供的3D存储器结构的制备方法中步骤S1001所得结构的俯视图；
图13为一实施例中提供的3D存储器结构的制备方法中步骤S1002所得结构的剖面图；
图14为一实施例中提供的3D存储器结构的制备方法中步骤S1002所得结构的俯视图；
图15为一实施例中提供的3D存储器结构的制备方法中步骤S1003所得结构的剖面图；
图16为一实施例中提供的3D存储器结构的制备方法中步骤S1003所得结构的俯视图；
图17为一实施例中提供的于每个弛豫含硅层上生长应变含硅层的流程图；
图18为一实施例中提供的3D存储器结构的制备方法中步骤S1701所得结构的剖面图；
图19为一实施例中提供的3D存储器结构的制备方法中步骤S1701所得结构的俯视图；
图20为一实施例中提供的3D存储器结构的制备方法中形成多条字线所得结构的剖面图；
图21为一实施例中提供的3D存储器结构的制备方法中形成多条字线所得结构的俯视图；
图22为一实施例中提供的3D存储器结构的制备方法中形成电容所得结构的剖面图；
图23为一实施例中提供的3D存储器结构的制备方法中形成电容所得结构的俯视图。
附图标记说明：
10、衬底；20、半导体条，21、弛豫含硅层，22、应变含硅层，23、牺牲层；30、字线；40、位线；50、介质层；60、电容；71、第一绝缘层，72、第二绝缘层；80、支撑结构；91、第一沟槽，92、第二沟槽；A、第一方向，B、第二方向，C、第三方向。
具体实施方式
为了便于理解本申请，下面将参照相关附图对本申请进行更全面的描述。附图中给出了本申请的首选实施例。但是，本申请可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本申请的公开内容更加透彻全面。
除非另有定义，本文所使用的所有的技术和科学术语与属于本申请的技术领域的技术人员通常理解的含义相同。本文中在本申请的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本申请。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层、掺杂类型和/或部分，这些元件、部件、区、层、掺杂类型和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层、掺杂类型或部分与另一个元件、部件、区、层、掺杂类型或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层、掺杂类型或部分可表示为第二元件、部件、区、层或部分；举例来说，可以将第一掺杂类型成为第二掺杂类型，且类似地，可以将第二掺杂类型成为第一掺杂类型；第一掺杂类型与第二掺杂类型为不同的掺杂类型，譬如，第一掺杂类型可以为P型且第二掺杂类型可以为N型，或第一掺杂类型可以为N型且第二掺杂类型可以为P型。
空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可以用于描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。此外，器件也可以包括另外地取向(譬如，旋转90度或其它取向)，并且在此使用的空间描述语相应地被解释。
在此使用时，单数形式的“一”、“一个”和“所述/该”也可以包括复数形式，除非上下文清楚指出另外的方式。还应明白，当术语“组成”和/或“包括”在该说明书中使用时，可以确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。同时，在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
这里参考作为本发明的理想实施例(和中间结构)的示意图的横截面图来描述发明的实施例，这样可以预期由于例如制造技术和/或容差导致的所示形状的变化。因此，本发明的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造技术导致的形状偏差。例如，显示为矩形的注入区在其边缘通常具有圆的或弯曲特征和/或注入浓度梯度，而不是从注入区到非注入区的二元改变。同样，通过注入形成的埋藏区可导致该埋藏区和注入进行时所经过的表面之间的区中的一些注入。因此，图中显示的区实质上是示意性的，它们的形状并不表示器件的区的实际形状，且并不限定本发明的范围。
DRAM广泛应用于电子产品、智能汽车和服务器等设备，在半导体存储器市场中占有率最大。随着电路集成度的提高，存储器的尺寸需要不断微缩，如何在更小面积内提高存储密度成为了未来DRAM技术发展的关键。多层堆叠的3D DRAM可以有效提高存储密度，堆叠层数足够多的3D DRAM会表现出明显的性能和成本优势。
相关技术中，3D DRAM制备时，先在衬底上交替生长硅(Si)层和硅锗(SiGe)层形成叠层结构，再去除叠层结构中的各个硅锗层，留下硅层作为半导体条，最后在每个半导体条上形成字线、位线和电容等结构。叠层数量越多，异质外延生长产生的位错累积越大，并且3D DRAM中硅的应变容易释放。
应变硅技术是通过应变材料产生应力，并将应力引向器件的沟道，改变沟道中硅材料的导带或者价带的能带结构，从而减小能带谷内、谷间的散射概率以及载流子(电子或者空穴)沟道方向上的有效质量，达到增强载流子迁移率和提高器件速度的目的。例如，P沟道金属氧化物半导体(英文：positive channel Metal Oxide Semiconductor，简称：PMOS)施加压应力来提高空穴迁移率，N沟道金属氧化物半导体(英文：negative channel MetalOxide Semiconductor，简称：NMOS)施加张应力来提高电子迁移率。因此，应变硅技术在晶体管上可以起到重要作用。
基于此，本发明提供一种3D存储器及其制备方法、电子设备，可以在满足高堆叠层数的同时，获得高质量低位错密度的应变含硅层，有效提高沟道的载流子迁移率。
图1为本发明提供的一种3D存储器的剖面图，图2为本发明提供的一种3D存储器的俯视图，请参阅图1和图2，本发明提供一种3D存储器，3D存储器包括衬底10和多个半导体条20。多个半导体条20沿着平行衬底10的第一方向A延伸，并且分别沿着平行衬底10的第二方向B和垂直衬底10的第三方向C间隔分布。每个半导体条20包括弛豫含硅层21和环绕弛豫含硅层21设置的应变含硅层22。
其中，弛豫含硅层21是处于弛豫状态的含硅层，应变含硅层22是处于应变状态的含硅层。
在本实施例中，3D存储器包括衬底10和多个半导体条20，多个半导体条20沿着平行衬底10的第一方向A延伸，并且分别沿着平行衬底10的第二方向B和垂直衬底10的第三方向C间隔分布，以形成多层堆叠的3D存储器。每个半导体条20包括弛豫含硅层21和环绕弛豫含硅层21设置的应变含硅层22，这样各个应变含硅层22可以同时形成在对应的弛豫含硅层21上，应变含硅层22的应变不会由于堆叠层数的增加而释放，将应变含硅层22作为沟道可以增强载流子的迁移率，从而提升高密度存储器的性能。
在一种实现方式中，弛豫含硅层21的材料为硅，应变含硅层22的材料为硅锗。
示例性地，应变含硅层22中的锗含量小于0.2，应变含硅层22的厚度为1nm～10nm，通过控制锗含量和硅锗层的厚度来形成应变状态的含硅层。
在另一种实现方式中，弛豫含硅层21的材料为硅锗，应变含硅层22的材料为硅。
示例性地，弛豫含硅层21中的锗含量大于0.4，弛豫含硅层21的厚度为100nm～1000nm；或者，弛豫含硅层21中的锗含量大于0.8，弛豫含硅层21的厚度为10nm～1000nm。通过控制锗含量和硅锗层的厚度来形成弛豫状态的含硅层，以在弛豫的硅锗层上外延生长应变的硅层，得到应变状态的含硅层。
在一个实施例中，如图1和图2所示，弛豫含硅层21呈哑铃状，应变含硅层22填满弛豫含硅层21的中间凹陷处。
具体地，弛豫含硅层21包括沿着第一方向A依次连接的第一圆柱体、第二圆柱体和第三圆柱体，第一圆柱体的直径大于第二圆柱体的直径，第二圆柱体的直径小于第三圆柱体的直径。第一圆柱体与第二圆柱体连接的端面、第二圆柱体的外表面、第三圆柱体与第二圆柱体连接的端面围成弛豫含硅层21的中间凹陷处。
示例性地，第一圆柱体的直径等于第三圆柱体的直径。
在本实施例中，弛豫含硅层21呈哑铃状，有利于应变含硅层22在弛豫含硅层21的中间凹陷处生长形成。
示例性地，衬底10可以采用半导体材料、绝缘材料、导体材料或者它们的任意组合构成。衬底10可以为单层结构，也可以为多层结构。例如，衬底10可以是诸如硅(Si)衬底、硅锗(SiGe)衬底、硅锗碳(SiGeC)衬底、碳化硅(SiC)衬底、砷化镓(GaAs)衬底、砷化铟(InAs)衬底、磷化铟(InP)衬底或其它的III/V半导体衬底或II/VI半导体衬底。或者，还例如，衬底10可以是包括诸如Si/SiGe、Si/SiC、绝缘体上硅(SOI)或绝缘体上硅锗的层状衬底。
在一个实施例中，如图1和图2所示，3D存储器还包括多条字线30。多条字线30沿着第二方向B延伸，并且沿着第三方向C间隔分布。每条字线30与一列沿着第二方向B间隔分布的各个半导体条20中的应变含硅层22连接。
示例性地，字线30的材料为金属，如钨。
在一个实施例中，如图1和图2所示，3D存储器还包括多条位线40。多条位线40沿着第三方向C延伸，并且沿着第二方向B间隔分布。每条位线40与一列沿着第三方向C间隔分布的各个半导体条20中的应变含硅层22连接。
具体地，一列半导体条中各个半导体条20分别与位线40电连接。
示例性地，位线40的材料为金属，如钨。
可选地，如图1和图2所示，3D存储器还包括多个介质层50。多个介质层50沿着第一方向A设置在多条位线40的两侧，且同一侧的介质层50分别沿着第二方向B和第三方向C间隔分布。每个介质层50环绕一个半导体条20设置，并夹设在应变含硅层22和字线30之间。每条位线40两侧设置的介质层50对应的晶体管共用该位线40。例如，如图1所示，一条位线40左侧设置的介质层50对应的晶体管与同一位线40右侧设置的介质层50对应的晶体管共用这条位线40。具体地，字线30与半导体条20中的应变含硅层22通过介质层20连接。
具体地，介质层50可以部分埋入字线30的内部，也可以与字线30相贴。
示例性地，介质层30的构成材料包括但不限于硅氧化物(例如二氧化硅)、硅氮化物(氮氧化硅)、氮化物(例如氮化硅)、金属氧化物(例如Al2O3)、金属氧氮化物(例如AlON)、金属硅化物、高K介质材料(介电系数大于3.9)、低k介质材料(介电系数为大于或等于2.5，小于3.9)、超低k介质材料(介电系数小于2.5)、铁电材料、抗铁电材料、碳化物(碳化硅)或者它们的组合。其中，高k材料可以包括铪氧化物(HfO2)、锆氧化物(ZrO2)、铝氧化物(Al2O3)、镧氧化物(La2O3)、钛氧化物(TiO2)、钽氧化物(Ta2O5)、铌氧化物(Nb2O5)或锶钛氧化物(SrTiO3)。
可选地，如图1和图2所示，3D存储器还包括多个电容60。多个电容60与多个介质层50一一对应且位于对应的介质层50远离位线40的一侧，每个电容60与对应的介质层50环绕同一半导体条20中的应变含硅层22设置。
具体地，每个电容60包括环绕半导体条20设置第一极板、环绕第一极板设置的电容介质、以及环绕电容介质设置的第二极板。在实际应用中，沿着第二方向B依次设置的各个电容60中的第二极板可以连成一体，接入同一参考电位。
示例性地，第一极板和第二极板的材料为TiN，电容介质的材料为高K介质材料。
在一个实施例中，如图1和图2所示，3D存储器还包括第一绝缘层71，第一绝缘层71位于沿着第三方向C相邻的两个电容60之间，以确保沿着第三方向C相邻的两个电容60之间绝缘。
示例性地，第一绝缘层71的构成材料包括但不限于氧化物、氮化物和氮氧化物、碳化物中的一种或多种。示例性的，氧化物包括二氧化硅(SiO2)；氮化物包括氮化硅(SiN)；氮氧化物包括氮氧化硅(SiON)，碳化物包括碳化硅。
在一个实施例中，如图1和图2所示，3D存储器还包括第二绝缘层72，第二绝缘层72位于沿着第三方向C相邻的两个字线30之间，以确保沿着第三方向C相邻的两个字线30之间绝缘。
示例性地，第二绝缘层72的构成材料包括但不限于氧化物、氮化物和氮氧化物、碳化物中的一种或多种。示例性的，氧化物包括二氧化硅(SiO2)；氮化物包括氮化硅(SiN)；氮氧化物包括氮氧化硅(SiON)，碳化物包括碳化硅。
在一个实施例中，如图1和图2所示，3D存储器还包括两个支撑结构80。两个支撑结构80相对设置在衬底10上，每个半导体条20的两个端部分别插设在不同的支撑结构80中。
具体地，第一圆柱体插设在一个支撑结构80中，第三圆柱体插设在另一个支撑结构80中，第二圆柱体在两个支撑结构80之间露出，以生长应变含硅层22。
示例性地，支撑结构80的构成材料包括但不限于氧化物、氮化物和氮氧化物、碳化物中的一种或多种。示例性的，氧化物包括二氧化硅(SiO2)；氮化物包括氮化硅(SiN)；氮氧化物包括氮氧化硅(SiON)，碳化物包括碳化硅。
在本实施例中，通过将两个支撑结构80相对设置在衬底10上，可以将各个半导体条20固定，使得各个半导体条20彼此间隔设置。
基于同样的发明构思，本申请还提供一种电子设备，该电子设备包括上述任一实施例提供的3D存储器。
在本实施例中，电子设备包括上述3D存储器，可以利用应变硅增强沟道的载流子迁移率，实现高密度的存储器。
基于同样的发明构思，本申请还提供一种3D存储器的制备方法，如图3所示，该制备方法包括如下步骤：
S301，提供衬底。
S302，于衬底上交替生长牺牲层和弛豫含硅层，形成叠层结构。
图4为本发明实施例提供的3D存储器的制备方法中步骤S302所得结构的剖面图，图5为本发明实施例提供的3D存储器的制备方法中步骤S302所得结构的俯视图，如图4和图5所示，牺牲层23和弛豫含硅层21交替层叠在衬底10上。
具体地，可以采用外延生长工艺交替生长牺牲层和弛豫含硅层。例如，首先在衬底上生长第一个牺牲层，然后在第一个牺牲层上生长第一个弛豫含硅层，接着在第一个弛豫含硅层上生长第二个牺牲层，然后在第二个牺牲层上生长第二个弛豫含硅层，类似这样循环。
S303，于叠层结构内开设多个相互平行的第一沟槽。
其中，每个第一沟槽的侧壁露出交替生长的牺牲层和弛豫含硅层的端面，每个第一沟槽沿着平行衬底的第一方向延伸，多个第一沟槽沿着平行衬底的第二方向间隔设置。
图6为本发明实施例提供的3D存储器的制备方法中步骤S303所得结构的剖面图，图7为本发明实施例提供的3D存储器的制备方法中步骤S303所得结构的俯视图，如图6和图7所示，叠层结构内形成有多个延伸至衬底10的第一沟槽91，第一沟槽91的侧壁由交替层叠的牺牲层23和弛豫含硅层21组成，可以通过第一沟槽91刻蚀各个牺牲层23或者各个弛豫含硅层21。
具体地，可以采用光刻工艺在叠层结构上形成图形化掩膜层，然后刻蚀叠层结构内图形化掩膜层未覆盖的区域，直到形成延伸至衬底的第一沟槽。
S304，通过第一沟槽去除牺牲层，并于每个弛豫含硅层上生长应变含硅层，形成半导体条。
其中，每个半导体条包括弛豫含硅层和环绕弛豫含硅层设置的应变含硅层。
图8为本发明实施例提供的3D存储器的制备方法中步骤S304所得结构的剖面图，图9为本发明实施例提供的3D存储器的制备方法中步骤S304所得结构的俯视图，如图8和图9所示，各个牺牲层23已去除，弛豫含硅层21外环绕有应变含硅层22，形成半导体条20。
具体地，牺牲层和应变含硅层的材料不同，可以选择性刻蚀牺牲层，留下弛豫含硅层。
在本实施例中，3D存储器的制备方法先提供衬底，并在衬底上交替生长牺牲层和弛豫含硅层形成叠层结构，再在叠层结构内开设多个相互平行的第一沟槽，每个第一沟槽的侧壁露出交替生长的牺牲层和弛豫含硅层的端面，每个第一沟槽沿着平行衬底的第一方向延伸，多个第一沟槽沿着平行衬底的第二方向间隔设置，然后通过第一沟槽去除牺牲层，并于每个弛豫含硅层上生长应变含硅层形成半导体条，每个半导体条包括弛豫含硅层和环绕弛豫含硅层设置的应变含硅层，这样各个应变含硅层可以同时形成在对应的弛豫含硅层上，应变含硅层的应变不会由于堆叠层数的增加而释放，将应变含硅层作为沟道可以增强载流子的迁移率，从而提升高密度存储器的性能。而且每个应变含硅层都是在弛豫含硅层上重新生长的，不会因为堆叠层数的增加而累积位错，可以得到高质量低位错密度的应变含硅层。
在一种实现方式中，弛豫含硅层的材料为硅，牺牲层和应变含硅层的材料为硅锗。
示例性地，牺牲层中的锗含量小于0.2，牺牲层的厚度为1nm～10nm，通过控制锗含量和硅锗层的厚度来形成应变状态的牺牲层，有利于提高弛豫含硅层的质量。
在另一种实现方式中，弛豫含硅层的材料为硅锗，牺牲层和应变含硅层的材料为硅。
在一个实施例中，如图10所示，通过第一沟槽去除牺牲层，包括如下步骤：
S1001，于叠层结构的两侧分别形成延伸至衬底的第二沟槽。
其中，每个第二沟槽沿着平行衬底的第二方向延伸，牺牲层位于两个第二沟槽之间，弛豫含硅层延伸至第二沟槽内。
图11为本发明实施例提供的3D存储器的制备方法中步骤S1001所得结构的剖面图，图12为本发明实施例提供的3D存储器的制备方法中步骤S1001所得结构的俯视图，如图11和图12所示，叠层结构的两侧分别形成有一个延伸至衬底10的第二沟槽92，牺牲层23位于两个第二沟槽92之间，弛豫含硅层21延伸至第二沟槽92内。
S1002，于每个第二沟槽内形成支撑结构。
图13为本发明实施例提供的3D存储器的制备方法中步骤S1002所得结构的剖面图，图14为本发明实施例提供的3D存储器的制备方法中步骤S1002所得结构的俯视图，如图13和图14所示，每个第二沟槽92内填满形成一个支撑结构80，弛豫含硅层21的两端分别插设在不同的支撑结构80中。
可以理解地，通过步骤S1201-步骤S1202，可以实现于叠层结构的两侧分别形成支撑结构。
S1003，通过第一沟槽去除两个支撑结构之间的牺牲层。
图15为本发明实施例提供的3D存储器的制备方法中步骤S1003所得结构的剖面图，图16为本发明实施例提供的3D存储器的制备方法中步骤S1003所得结构的俯视图，如图15和图16所示，牺牲层23去除，露出弛豫含硅层21。
在本实施例中，通过于叠层结构的两侧分别形成延伸至衬底的第二沟槽，并于每个第二沟槽内形成支撑结构，可以在叠层结构的两侧分别形成支撑结构。此时再通过第一沟槽去除两个支撑结构之间的牺牲层，可以利用支撑结构保持相邻两个弛豫含硅层之间间隔设置。
在一个实施例中，如图17所示，于每个弛豫含硅层上生长应变含硅层，形成半导体条，包括如下步骤：
S1701，将每个弛豫含硅层修剪成哑铃状。
图18为本发明实施例提供的3D存储器的制备方法中步骤S1701所得结构的剖面图，图19为本发明实施例提供的3D存储器的制备方法中步骤S1701所得结构的俯视图，如图18和图19所示，弛豫含硅层21两端的径向尺寸大于中间，呈哑铃状。
S1702，在弛豫含硅层的中间凹陷处生长应变含硅层，形成半导体条。
如图8和图9所示，弛豫含硅层21的中间凹陷处填满应变含硅层22，形成半导体条20。
在本实施例中，先将每个弛豫含硅层修剪成哑铃状，再在弛豫含硅层的中间凹陷处生长应变含硅层，形成半导体条，有利于应变含硅层的形成。
在一个实施例中，该制备方法还包括如下步骤：于每个半导体条的应变含硅层上形成介质层，每个介质层环绕一个半导体条设置，介质层分别沿着第二方向和垂直衬底的第三方向间隔分布，每条字线与沿着第二方向间隔分布的各个介质层连接。
可选地，该制备方法还包括如下步骤：形成多条字线。
其中，多条字线沿着第二方向延伸且沿着第三方向间隔分布，每条字线与沿着第二方向间隔分布的各个半导体条中的应变含硅层连接。
图20为本发明实施例提供的3D存储器的制备方法中形成多条字线所得结构的剖面图，图21为本发明实施例提供的3D存储器的制备方法中形成多条字线的俯视图，如图20和图21所示，多个半导体条20上形成多条字线30，每条字线30沿着第二方向B延伸，同层沿着第二方向B间隔分布的各个半导体条20共用同一字线30。
示例性地，该制备方法还包括如下步骤：于沿着第三方向相邻的两条字线之间形成第一绝缘层。
如图20和图21所示，介质层50设置在字线30和应变含硅层22之间，字线30通过介质层50与半导体条20连接。沿着第三方向C相邻的两条字线30之间设有第一绝缘层71。
在一个实施例中，该制备方法还包括如下步骤：形成多条字线之后，于每个半导体条的应变含硅层上形成电容，电容与介质层一一对应且与对应的介质层环绕同一半导体条设置。
示例性地，该制备方法还包括如下步骤：于沿着第三方向相邻的两个电容之间形成第二绝缘层72。
图22为本发明实施例提供的3D存储器的制备方法中形成电容所得结构的剖面图，图23为本发明实施例提供的3D存储器的制备方法中形成电容所得结构的俯视图，如图22和图23所示，电容60与介质层50一一对应，并与对应的介质层50环绕同一半导体条20设置。其中，沿着第二方向B依次设置的各个电容60的最外层由于接入的是同一参考电位，因此可以连成一体。沿着第三方向C相邻的两个电容60设有第二绝缘层72。
在一个实施例中，该制备方法还包括如下步骤：形成多条位线，多条位线沿着第三方向延伸且沿着第二方向间隔分布，每条位线与一列沿着第三方向间隔分布的各个半导体条的应变含硅层连接；其中，多个介质层沿着第一方向设置在多条位线的两侧，每条位线两侧设置的介质层对应的晶体管共用该位线。
如图1和图2所示，多个半导体条20上形成多条位线40，位线40沿着第三方向C延伸，不同层沿着第三方向C间隔分布的各个半导体条20共用同一位线40。
应该理解的是，虽然图3、图10、图17的流程图中的各个步骤按照箭头的指示依次显示，但是这些步骤并不是必然按照箭头指示的顺序依次执行。除非本文中有明确的说明，这些步骤的执行并没有严格的顺序限制，这些步骤可以以其它的顺序执行。而且，图3、图10、图17中的至少一部分步骤可以包括多个步骤或者多个阶段，这些步骤或者阶段并不必然是在同一时刻执行完成，而是可以在不同的时刻执行，这些步骤或者阶段的执行顺序也不必然是依次进行，而是可以与其它步骤或者其它步骤中的步骤或者阶段的至少一部分轮流或者交替地执行。
以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本申请的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对申请专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本申请构思的前提下，还可以做出若干变形和改进，这些都属于本申请的保护范围。因此，本申请专利的保护范围应以所附权利要求为准。
Claims (13)
1.一种3D存储器，其特征在于，所述3D存储器包括：
衬底；
多个半导体条，沿着平行所述衬底的第一方向延伸，并且分别沿着平行所述衬底的第二方向和垂直所述衬底的第三方向间隔分布；每个所述半导体条包括弛豫含硅层和环绕所述弛豫含硅层设置的应变含硅层；所述弛豫含硅层呈哑铃状，所述应变含硅层填满所述弛豫含硅层的中间凹陷处；
两个支撑结构，相对设置在所述衬底上，每个所述半导体条的两个端部分别插设在不同的所述支撑结构中；
其中，所述弛豫含硅层包括沿着所述第一方向依次连接的第一圆柱体、第二圆柱体和第三圆柱体，所述第一圆柱体的直径大于所述第二圆柱体的直径，所述第二圆柱体的直径小于所述第三圆柱体的直径；
所述第一圆柱体与所述第二圆柱体连接的端面、所述第二圆柱体的外表面、所述第三圆柱体与所述第二圆柱体连接的端面围成所述弛豫含硅层的中间凹陷处。
2.根据权利要求1所述的3D存储器，其特征在于，所述弛豫含硅层的材料为硅，所述应变含硅层的材料为硅锗；或者，所述弛豫含硅层的材料为硅锗，所述应变含硅层的材料为硅。
3.根据权利要求1或2所述的3D存储器，其特征在于，所述3D存储器还包括：
多条字线，沿着所述第二方向延伸，并且沿着所述第三方向间隔分布；每条所述字线与一列沿着所述第二方向间隔分布的各个所述半导体条中的应变含硅层连接。
4.根据权利要求3所述的3D存储器，其特征在于，所述3D存储器还包括：
多条位线，沿着所述第三方向延伸，并且沿着所述第二方向间隔分布；每条所述位线与一列沿着所述第三方向间隔分布的各个所述半导体条中的应变含硅层连接。
5.根据权利要求4所述的3D存储器，其特征在于，所述3D存储器还包括：
多个介质层，沿着所述第一方向设置在所述多条位线的两侧，且同一侧的所述介质层分别沿着所述第二方向和所述第三方向间隔分布；每个所述介质层环绕一个所述半导体条设置，并夹设在所述应变含硅层和所述字线之间；每条所述位线两侧设置的所述介质层对应的晶体管共用所述位线。
6.根据权利要求5所述的3D存储器，其特征在于，所述3D存储器还包括：
多个电容，与所述多个介质层一一对应且位于对应的所述介质层远离所述位线的一侧，每个所述电容与对应的所述介质层环绕同一所述半导体条中的应变含硅层设置。
7.一种电子设备，其特征在于，所述电子设备包括如权利要求1-6任一项所述的3D存储器。
8.一种3D存储器的制备方法，其特征在于，所述3D存储器的制备方法包括：
提供衬底；
于所述衬底上交替生长牺牲层和弛豫含硅层，形成叠层结构；
于所述叠层结构内开设多个相互平行的第一沟槽，每个所述第一沟槽的侧壁露出所述交替生长的牺牲层和弛豫含硅层的端面，每个所述第一沟槽沿着平行所述衬底的第一方向延伸，所述多个第一沟槽沿着平行所述衬底的第二方向间隔设置；
通过所述第一沟槽去除所述牺牲层，并于每个所述弛豫含硅层上生长应变含硅层，形成半导体条，每个所述半导体条包括所述弛豫含硅层和环绕所述弛豫含硅层设置的应变含硅层；
所述通过所述第一沟槽去除所述牺牲层，包括：
于所述叠层结构的两侧分别形成支撑结构，每个所述半导体条的两个端部分别插设在不同的所述支撑结构中；
通过所述第一沟槽去除两个所述支撑结构之间的所述牺牲层；
所述于每个所述弛豫含硅层上生长应变含硅层，形成半导体条，包括：
将每个所述弛豫含硅层修剪成哑铃状；
在所述弛豫含硅层的中间凹陷处生长应变含硅层，形成半导体条；
其中，所述弛豫含硅层包括沿着所述第一方向依次连接的第一圆柱体、第二圆柱体和第三圆柱体，所述第一圆柱体的直径大于所述第二圆柱体的直径，所述第二圆柱体的直径小于所述第三圆柱体的直径；
所述第一圆柱体与所述第二圆柱体连接的端面、所述第二圆柱体的外表面、所述第三圆柱体与所述第二圆柱体连接的端面围成所述弛豫含硅层的中间凹陷处。
9.根据权利要求8所述的3D存储器的制备方法，其特征在于，所述弛豫含硅层的材料为硅，所述牺牲层和所述应变含硅层的材料为硅锗；或者，所述弛豫含硅层的材料为硅锗，所述牺牲层和所述应变含硅层的材料为硅。
10.根据权利要求8或9所述的3D存储器的制备方法，其特征在于，所述3D存储器的制备方法还包括：
于每个所述半导体条的应变含硅层上形成介质层，每个所述介质层环绕一个所述半导体条设置，所述介质层分别沿着所述第二方向和垂直所述衬底的第三方向间隔分布。
11.根据权利要求10所述的3D存储器的制备方法，其特征在于，所述3D存储器的制备方法还包括：
形成多条字线，所述多条字线沿着所述第二方向延伸且沿着所述第三方向间隔分布，每条所述字线与一列沿着所述第二方向间隔分布的各个所述半导体条中的应变含硅层连接，每条所述字线与一列沿着所述第二方向间隔分布的各个所述介质层连接。
12.根据权利要求11所述的3D存储器的制备方法，其特征在于，所述3D存储器的制备方法还包括：
形成多条字线之后，于每个所述半导体条的应变含硅层上形成电容，所述电容与所述介质层一一对应且与对应的所述介质层环绕同一所述半导体条设置。
13.根据权利要求10所述的3D存储器的制备方法，其特征在于，所述3D存储器的制备方法还包括：
形成多条位线，所述多条位线沿着所述第三方向延伸且沿着所述第二方向间隔分布，每条所述位线与一列沿着所述第三方向间隔分布的各个所述半导体条的应变含硅层连接；
其中，所述多个介质层沿着所述第一方向设置在所述多条位线的两侧，每条所述位线两侧设置的所述介质层对应的晶体管共用所述位线。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202310773343.0A CN116583109B (zh) | 2023-06-27 | 2023-06-27 | 3d存储器及其制备方法、电子设备 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202310773343.0A CN116583109B (zh) | 2023-06-27 | 2023-06-27 | 3d存储器及其制备方法、电子设备 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN116583109A CN116583109A (zh) | 2023-08-11 |
| CN116583109B true CN116583109B (zh) | 2024-02-02 |
Family
ID=87543364
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202310773343.0A Active CN116583109B (zh) | 2023-06-27 | 2023-06-27 | 3d存储器及其制备方法、电子设备 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN116583109B (zh) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1767209A (zh) * | 2005-09-14 | 2006-05-03 | 中国电子科技集团公司第二十四研究所 | 一种应变Si沟道PMOS器件 |
| CN104992942A (zh) * | 2015-07-03 | 2015-10-21 | 西安电子科技大学 | 垂直层叠应变Si/SiGe异质结CMOS器件结构及其制备方法 |
| CN115763256A (zh) * | 2022-11-21 | 2023-03-07 | 中国科学院微电子研究所 | 一种半导体结构的制备方法及半导体结构 |
| CN116234303A (zh) * | 2022-05-17 | 2023-06-06 | 北京超弦存储器研究院 | 一种半导体器件结构及其制造方法、dram和电子设备 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US12021117B2 (en) * | 2021-11-17 | 2024-06-25 | Taiwan Semiconductor Manufacturing Company Ltd. | Semiconductor structure and method of forming the same |
-
2023
- 2023-06-27 CN CN202310773343.0A patent/CN116583109B/zh active Active
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1767209A (zh) * | 2005-09-14 | 2006-05-03 | 中国电子科技集团公司第二十四研究所 | 一种应变Si沟道PMOS器件 |
| CN104992942A (zh) * | 2015-07-03 | 2015-10-21 | 西安电子科技大学 | 垂直层叠应变Si/SiGe异质结CMOS器件结构及其制备方法 |
| CN116234303A (zh) * | 2022-05-17 | 2023-06-06 | 北京超弦存储器研究院 | 一种半导体器件结构及其制造方法、dram和电子设备 |
| CN115763256A (zh) * | 2022-11-21 | 2023-03-07 | 中国科学院微电子研究所 | 一种半导体结构的制备方法及半导体结构 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN116583109A (zh) | 2023-08-11 |
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| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |