KR20230013605A - 강유전체층 강화를 위한 높은 텍스처 균일성을 가진 계면층 - Google Patents
강유전체층 강화를 위한 높은 텍스처 균일성을 가진 계면층 Download PDFInfo
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Abstract
본 개시내용의 여러 실시예들은 계면층이 하부 전극과 강유전체층 사이에서 강유전체층의 하면에 있는 것인 메모리 셀에 관한 것이다. 계면층은 하부 전극 및 강유전체층과 상이한 재료이며 하부 전극의 상단 표면과 비교하여 높은 텍스처 균일성을 가진 상단 표면을 갖는다. 계면층은, 예컨대, (1) 비정질; (2) 단결정; (3) 그레인 크기 변화가 적은 결정; (4) 공통 배향 공유하는 그레인들의 퍼센티지가 높은 결정; (5) 작은 그레인 크기를 갖는 그레인들의 퍼센티지가 높은 결정; 또는 (6) 전술한 것들의 임의의 조합인 유전체, 금속 산화물, 또는 금속일 수 있다. 그러한 재료들이 계면층의 상단 표면에서의 높은 텍스처 균일성에 이르도록 한다고 인식되어 왔다.
Description
관련 출원에 대한 참조
본 출원은 그 내용 전체가 참조로서 병합되며, 2021년 7월 19일에 출원된 미국 가특허출원 제63/223,176호에 대한 우선권을 주장한다.
많은 현대의 전자 디바이스들은 비-휘발성 메모리를 포함한다. 비-휘발성 메모리는 전력 없이 데이터를 저장할 수 있는 전자 메모리이다. 비-휘발성 메모리의 다음 세대에 대한 유망한 후보는 강유전체 랜덤-액세스 메모리(FeRAM; ferroelectric random-access memory)이다. FeRAM은 상대적으로 단순한 구조를 가지며 상보형 금속산화 반도체(CMOS; complementary metal-oxide-semiconductor) 논리 제조 프로세스들과 호환 가능하다.
본 개시내용의 양상들은 첨부되는 도면들과 함께 읽었을 때 이하의 상세한 설명에 의해 가장 잘 이해된다. 산업상 표준 관행에 따라, 여러 피처들이 일정한 비례로 확대(축소)하여 그려지지 않는다는 점은 주목할 사항이다. 사실상, 여러 피처들의 치수들은 논의의 명확성을 위해 임의로 증가 또는 감소될 수 있다.
도 1은 높은 텍스처 균일성을 가진 계면층이 강유전체층의 하면에 있는 메모리 셀의 몇몇 실시예들에 관한 단면도를 나타낸다.
도 2a 및 도 2b는 계면층의 재료 유형에 변화가 있는 도 1의 메모리 셀의 몇몇 실시예들에 관한 단면도들을 나타낸다.
도 3은 추가 계면층이 강유전체층의 상단에 있는 도 1의 메모리 셀의 몇몇 대안의 실시예들에 관한 단면도를 나타낸다.
도 4a 내지 도 4d는 계면층들의 재료 유형들에 변화가 있는 도 3의 메모리 셀의 몇몇 실시예들에 관한 단면도들을 나타낸다.
도 5는 높은 텍스처 균일성을 가진 계면층들이 강유전체층들과 교대로 스택(stack)되는 도 1의 메모리 셀의 몇몇 대안의 실시예들에 관한 단면도를 나타낸다.
도 6은 추가 계면층이 강유전체층들 중 최상단 강유전체층의 상면에 있는 도 5의 메모리 셀의 몇몇 대안의 실시예들에 관한 단면도를 나타낸다.
도 7a 및 도 7b는 메모리 셀이 집적 회로(IC; integrated circuit) 칩의 상호연결 구조에 통합된 도 1의 메모리 셀의 몇몇 실시예들에 관한 여러 도시들을 나타낸다.
도 8a 내지 도 8c는 메모리 셀의 레이아웃에 변화가 있는 도 7a의 메모리 셀의 몇몇 대안의 실시예들에 관한 단면도들을 나타낸다.
도 9는 도 3에서와 같이 추가 계면층이 강유전체층의 상면에 있는 도 7a의 메모리 셀의 몇몇 대안의 실시예들에 관한 단면도를 나타낸다.
도 10a 내지 도 10e는 메모리 셀의 레이아웃에 변화가 있는 도 9의 메모리 셀의 몇몇 대안의 실시예들에 관한 단면도들을 나타낸다.
도 11a 및 도 11b는 1-트랜지스터 1-커패시터(1T1C; one-transistor one-capacitor) 셀들 각각에 통합되며 도 7a에서와 같이 구성된 메모리 셀들을 포함하는 IC 칩의 몇몇 실시예들에 관한 단면도들을 나타낸다.
도 12는 도 11a 및 도 11b의 IC칩의 몇몇 실시예들에 관한 상면 레이아웃 도를 나타낸다.
도 13은 높은 텍스처 균일성을 가진 계면층이 강유전체층의 하면에 있는 강유전체 전계-효과 트랜지스터(FeFET; ferroelectric field-effect transistor)를 포함하는 IC 칩의 몇몇 실시예들에 관한 단면도를 나타낸다.
도 14 내지 도 26은 1T1C 셀들 각각에 통합되며 높은 텍스처 균일성을 가진 계면층들이 강유전체층들의 하면에 있는 메모리 셀들을 포함하는 IC 칩을 형성하는 방법의 몇몇 실시예들에 관한 일련의 단면도들을 나타낸다.
도 27은 도 14 내지 도 26의 방법의 몇몇 실시예들에 관한 블록도를 나타낸다.
도 28 및 도 29는 도 14 내지 도 26의 방법의 몇몇 제1 대안의 실시예들에 관한 일련의 단면도들을 나타낸다.
도 30 내지 도 32는 도 14 내지 도 26의 방법의 몇몇 제2 대안의 실시예들에 관한 일련의 단면도들을 나타낸다.
도 33 내지 도 35는 도 14 내지 도 26의 방법의 몇몇 제3 대안의 실시예들에 관한 일련의 단면도들을 나타낸다.
도 36 내지 도 40는 도 14 내지 도 26의 방법의 몇몇 제4 대안의 실시예들에 관한 일련의 단면도들을 나타낸다.
도 1은 높은 텍스처 균일성을 가진 계면층이 강유전체층의 하면에 있는 메모리 셀의 몇몇 실시예들에 관한 단면도를 나타낸다.
도 2a 및 도 2b는 계면층의 재료 유형에 변화가 있는 도 1의 메모리 셀의 몇몇 실시예들에 관한 단면도들을 나타낸다.
도 3은 추가 계면층이 강유전체층의 상단에 있는 도 1의 메모리 셀의 몇몇 대안의 실시예들에 관한 단면도를 나타낸다.
도 4a 내지 도 4d는 계면층들의 재료 유형들에 변화가 있는 도 3의 메모리 셀의 몇몇 실시예들에 관한 단면도들을 나타낸다.
도 5는 높은 텍스처 균일성을 가진 계면층들이 강유전체층들과 교대로 스택(stack)되는 도 1의 메모리 셀의 몇몇 대안의 실시예들에 관한 단면도를 나타낸다.
도 6은 추가 계면층이 강유전체층들 중 최상단 강유전체층의 상면에 있는 도 5의 메모리 셀의 몇몇 대안의 실시예들에 관한 단면도를 나타낸다.
도 7a 및 도 7b는 메모리 셀이 집적 회로(IC; integrated circuit) 칩의 상호연결 구조에 통합된 도 1의 메모리 셀의 몇몇 실시예들에 관한 여러 도시들을 나타낸다.
도 8a 내지 도 8c는 메모리 셀의 레이아웃에 변화가 있는 도 7a의 메모리 셀의 몇몇 대안의 실시예들에 관한 단면도들을 나타낸다.
도 9는 도 3에서와 같이 추가 계면층이 강유전체층의 상면에 있는 도 7a의 메모리 셀의 몇몇 대안의 실시예들에 관한 단면도를 나타낸다.
도 10a 내지 도 10e는 메모리 셀의 레이아웃에 변화가 있는 도 9의 메모리 셀의 몇몇 대안의 실시예들에 관한 단면도들을 나타낸다.
도 11a 및 도 11b는 1-트랜지스터 1-커패시터(1T1C; one-transistor one-capacitor) 셀들 각각에 통합되며 도 7a에서와 같이 구성된 메모리 셀들을 포함하는 IC 칩의 몇몇 실시예들에 관한 단면도들을 나타낸다.
도 12는 도 11a 및 도 11b의 IC칩의 몇몇 실시예들에 관한 상면 레이아웃 도를 나타낸다.
도 13은 높은 텍스처 균일성을 가진 계면층이 강유전체층의 하면에 있는 강유전체 전계-효과 트랜지스터(FeFET; ferroelectric field-effect transistor)를 포함하는 IC 칩의 몇몇 실시예들에 관한 단면도를 나타낸다.
도 14 내지 도 26은 1T1C 셀들 각각에 통합되며 높은 텍스처 균일성을 가진 계면층들이 강유전체층들의 하면에 있는 메모리 셀들을 포함하는 IC 칩을 형성하는 방법의 몇몇 실시예들에 관한 일련의 단면도들을 나타낸다.
도 27은 도 14 내지 도 26의 방법의 몇몇 실시예들에 관한 블록도를 나타낸다.
도 28 및 도 29는 도 14 내지 도 26의 방법의 몇몇 제1 대안의 실시예들에 관한 일련의 단면도들을 나타낸다.
도 30 내지 도 32는 도 14 내지 도 26의 방법의 몇몇 제2 대안의 실시예들에 관한 일련의 단면도들을 나타낸다.
도 33 내지 도 35는 도 14 내지 도 26의 방법의 몇몇 제3 대안의 실시예들에 관한 일련의 단면도들을 나타낸다.
도 36 내지 도 40는 도 14 내지 도 26의 방법의 몇몇 제4 대안의 실시예들에 관한 일련의 단면도들을 나타낸다.
본 명세서는 본 개시내용에 관한 여러 특징들을 구현하기 위한 많은 다양한 실시예들 또는 예시들을 제시한다. 이하의 개시 내용은 제시되는 발명 대상에 관한 여러 특징들을 구현하기 위한 많은 다양한 실시예들 또는 예시들을 제시한다. 본 개시내용을 간략화하기 위해 컴포넌트들 및 배열들에 관한 특정 예시들이 이하에서 기술된다. 이들은 물론 단지 예시들일 뿐이며 제한하려고 의도된 것이 아니다. 예컨대, 이하의 기술 내용 중 제2 피처 상의 또는 그 위의 제1 피처의 형성은 제1 피처와 제2 피처가 직접 접촉하여 형성되는 실시예들을 포함할 수 있으며, 제1 피처와 제2 피처가 직접 접촉하지 않을 수 있도록 제1 피처와 제2 피처 사이에 추가적인 피처들이 형성될 수 있는 실시예들을 또한 포함할 수 있다. 또한, 본 개시내용은 여러 예시들에서 참조 번호들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 단순함 및 명료함을 위한 것이며 그 자체가 논의되는 여러 실시예들 및/또는 구성들 간의 관계를 기술하는 것은 아니다.
또한, 공간적으로 상대적인 용어들, 예컨대, "아래에(beneath)", "아래에(below)", "더 낮은(lower)", "위에(above)", "위쪽의(upper)" 등은 도면들에 나타낸 하나의 요소 또는 피처의 또 다른 요소(들) 또는 피처(들)에 대한 관계를 기술하기 위한 설명의 편의를 위해 여기에서 이용될 수 있다. 공간적으로 상대적인 용어들은 도면들에 도시된 지향(orientation)에 더하여 사용 또는 작동 중인 디바이스의 여러 지향들을 포괄하려는 것이다. 장치는 다르게 지향될 수 있으며(90도 회전 또는 다른 지향들) 여기에서 이용되는 공간적으로 상대적인 기술어들은 그에 따라 유사하게 해석될 수 있다.
집적 회로(IC) 칩은 IC 칩의 상호연결 구조에 메모리 셀을 포함할 수 있다. 메모리 셀은 하부 전극, 하부 전극 위에 놓인 강유전체층, 및 강유전체층 위에 놓인 상부 전극을 포함할 수 있다. 상호연결 구조는 메모리 셀 아래에 놓인 하부 전극 와이어 및 메모리 셀 위에 놓인 상부 전극 와이어를 포함할 수 있으며, 비아(via)들이 하부 및 상부 전극 와이어들 각각으로부터 하부 및 상부 전극들까지 각각 연장된다.
메모리 셀과 관련한 문제는 하부 전극의 상단 표면이 낮은 텍스처 균일성을 가질 수 있다는 점이다. 강유전체층이 하부 전극의 상단 표면 상에 형성되기 때문에, 낮은 텍스처 균일성은 강유전체층의 특성들에 대한 고도의 변화(variation) 및 저하로 이어질 수 있다. 예컨대, 잔류 분극(remanent polarization)은 고도의 변화를 가질 수 있으며, 이에 의해 벌크(bulk) 제조 수율이 낮을 수 있다. 또 다른 예시로서, 잔류 분극이 저하될 수 있으며, 이에 의해 읽기 작업들이 실패할 경향이 있을 수 있다. 또한, 차지하는 공간(footprint)이 작은 메모리 셀은 차지하는 공간이 큰 유사한 메모리 셀보다 더 낮은 텍스처 균일성을 가질 수 있다. 차지하는 공간이 작은 것은, 예컨대, 약 0.25 제곱 마이크로미터 또는 어떤 다른 적절한 값 이하의 면적을 포괄하는 공간을 차지하는 것일 수 있다. 따라서, 전자 디바이스들이 소형화되고 그에 따라 메모리 셀들이 점점 더 작아짐에 따라, 낮은 텍스처 균일성이 더욱더 문제가 될 수 있다.
본 개시내용의 여러 실시예들은 계면층이 하부 전극과 강유전체층 사이에서 강유전체층의 하면에 있는 메모리 셀에 관한 것이다. 계면층은 하부 전극 및 강유전체층과는 상이한 재료이며 하부 전극의 상단 표면과 비교하여 높은 텍스처 균일성을 가진 상단 표면을 갖는다. 계면층은, 예컨대, (1) 비정질; (2) 단결정; (3) 그레인(grain) 크기 변화가 적은 결정; (4) 공통 배향(orientation)을 공유하는 그레인들의 퍼센티지가 높은 결정; (5) 작은 그레인 크기를 갖는 그레인들의 퍼센티지가 높은 결정; 또는 (6) 앞서 언급된 것들의 임의의 조합인 유전체, 금속 산화물, 또는 금속일 수 있다. 그러한 재료들이 계면층의 상단 표면에서의 높은 텍스처 균일성에 이르도록 한다는 점이 인식되어 왔다. 계면층에 대하여 상기 열거된 재료들에도 불구하고, 다른 적절한 재료들이 수용 가능하다.
계면층이 비정질 또는 결정질인 유전체, 금속 산화물 또는 금속일 수 있기 때문에, 계면층이 유해한 오염을 야기하는 것에 대한 염려 없이 계면층이 임베디드된 메모리 구조들 및 프로세스들에 통합될 수 있다. 강유전체층이 하부 전극의 상단 표면 상에 형성되기 때문에, 그리고 그 상단 표면이 높은 텍스처 균일성을 갖기 때문에, 강유전체층의 특성들은 강화될 수 있고/있거나 높은 균일성을 가질 수 있다. 예컨대, 잔류 분극이 높은 균일성을 가질 수 있으며, 이에 의해, 벌크 제조 수율이 낮을 수 있다. 또 다른 예시로서, 잔류 분극이 강화될 수 있으며, 이에 의해 읽기 작업들이 실패할 경향이 줄어들 수 있다. 또한, 높은 균일성은 메모리 셀의 스케일링 다운을 증가시키는 것을 가능하게 할 수 있다.
도 1을 참조하면, 높은 텍스처 균일성을 가진 계면층(104)이 강유전체층(106)의 하면에 있는 메모리 셀(102)의 몇몇 실시예들에 관한 단면도(100)가 제시된다. 메모리 셀(102)은, 예컨대, 금속-강유전체-금속(MFM; metal-ferroelectric-metal) 셀, 강유전체 커패시터, 강유전체 터널 접합(FTJ; ferroelectric tunnel junction), 데이터 저장에 적합한 어떤 다른 구조, 또는 앞서 언급된 것들의 임의의 조합일 수 있다.
계면층(104)은 하부 전극(108) 위에 놓이고, 강유전체층(106)은 계면층(104) 위에 놓이며, 상부 전극(110)은 강유전체층(106) 위에 놓인다. 계면층(104)은 강유전체층(106) 및 하부 전극(108)과는 상이한 재료이고, 하부 전극(108)의 상단 표면(112)에서 하부 전극(108)과 직접 접촉한다. 강유전체층(106)은 잔류 분극을 가지며 계면층(104)의 상단 표면(114)에서 계면층(104)과 직접 접촉한다.
하부 전극(108) 및 계면층(104)의 상단 표면들(112, 114)은 각각 그리고 상대적으로 낮은 텍스처 균일성 및 높은 텍스처 균일성을 갖는다. 다시 말해서, 하부 전극(108)의 상단 표면(112)과 비교하여, 계면층(104)의 상단 표면(114)은 더 높은 텍스처 균일성을 갖는다. 텍스처는, 예컨대, 레이(lay), 거칠기, 파형, 다른 적절한 파라미터(들), 또는 앞서 언급된 것들의 임의의 조합의 면에서 완전히 편평한 평면으로부터의 표면의 편차에 대응한다.
낮은 텍스처 균일성 대신에 높은 텍스처 균일성을 갖는 표면 상에 강유전체층(106)을 형성하는 것은 강유전체층(106)의 특성들의 균일성을 강화 및/또는 증가시킨다는 점이 인식되어 왔다. 그러한 특성들의 비-제한적 예시들은 잔류 분극, 결정질 품질, 표면 거칠기, 텍스처, 다른 적절한 특성들, 또는 앞서 언급된 것들의 임의의 조합을 포함한다. 따라서, 강유전체층(106)이 하부 전극(108)의 상단 표면(112) 대신에 계면층(104)의 상단 표면(114) 상에 형성되기 때문에, 강유전체층(106)의 특성들은 강화될 수 있고/있거나 높은 균일성을 가질 수 있다. 예컨대, 강유전체층(106)의 잔류 분극이 높은 균일성을 가질 수 있으며, 이에 의해 벌크 제조 수율이 낮을 수 있다. 또 다른 예시로서, 강유전체층(106)의 잔류 분극이 강화(예컨대, 증가)될 수 있으며, 이에 의해 읽기 작업들이 실패할 경향이 줄어들 수 있다. 만약 계면층(104)이 생략되고 강유전체층(106)이 하부 전극(108)의 상단 표면(112) 상에 형성된다면, 강유전체층(106)의 특성들이 저하될 수 있고/있거나 낮은 균일성을 가질 수 있다.
몇몇 실시예들에서, 메모리 셀(102)이 웨이퍼 및/또는 웨이퍼들의 로트(lot)에 전체에 걸쳐서 대량으로 형성될 수 있다. 또한, 강유전체층(106)의 잔류 분극 또는 어떤 다른 적절한 특성이 웨이퍼 및/또는 웨이퍼들의 로트 전체에 걸쳐서 퍼져 있는 메모리 셀(102)에 관한 다수의 인스턴스들에서 측정된다. 그러한 실시예들 중 적어도 몇몇에서, 계면층(104)의 상단 표면(114)에서의 높은 텍스처 균일성 때문에 측정치들은 작은 변화(variation)(예컨대, 높은 균일성)를 갖는다. 변화는, 예컨대, (MAX-MIN)/(2xAVG)*100으로 결정될 수 있으며, 여기에서 MAX는 최대 측정치에 대응하고, MIN은 최소 측정치에 대응하며, AVG는 측정치들의 평균에 대응한다. 작은 변화는, 예컨대, 약 10%, 5%, 또는 어떤 다른 적절한 값 미만의 변화일 수 있다.
강유전체층(106)의 특성들이 강화될 수 있고/있거나 높은 균일성을 가질 수 있기 때문에, 메모리 셀(102)은 달리 가능했을 정도보다 더 스케일 다운될 수 있다. 예컨대, 메모리 셀(102)은 강유전체층(106)이 차지하는 공간이 약 0.25 제곱 마이크로미터 또는 어떤 다른 적절한 값 미만의 작은 면적을 갖도록 스케일 다운될 수 있다. 차지하는 공간은, 예컨대, 하부 전극(108)의 상단 표면(112) 상으로의 강유전체층(106)의 2차원(2D) 투사(projection)에 대응한다. 몇몇 실시예들에서, 2D 투사는 강유전체층(106)의 상단 표면 및/또는 강유전체층(106)의 하단 표면과 동일한 면적을 갖는다.
전술한 바와 같이, 텍스처는, 예컨대, 레이(lay), 거칠기, 파형, 다른 적절한 파라미터(들), 또는 앞서 언급된 것들의 임의의 조합의 면에서 완전히 편평한 평면으로부터의 표면의 편차에 대응한다. 레이는, 예컨대, 주된(predominant) 표면 패턴의 방향을 나타낼 수 있다. 거칠기는, 예컨대, 표면의 이격된 고르지 못한 부분들(irregularities)의 정도를 나타낼 수 있다. 파형 파라미터들은, 예컨대, 거칠기가 오버레이된 표면의 이격된 고르지 못한 부분들의 정도를 나타낼 수 있다. 거칠기의 고르지 못한 부분들과 비교하여, 파형의 고르지 못한 부분들은 더 광범위하며 더 큰 간격을 갖는다.
몇몇 실시예들에서, 하부 전극(108) 및 계면층(104) 각각의 상단 표면들(112, 114)에서의 텍스처는 간섭 측정, 원자력 현미경(AFP; atomic force microscopy), 어떤 다른 적절한 방법, 또는 앞서 언급된 것들의 임의의 조합을 이용하여 측정되고/되거나 조면계(profilometer) 또는 어떤 다른 적절한 장비를 이용하여 측정된다. 몇몇 실시예들에서, 하부 전극(108)의 상단 표면(112)에서의 텍스처는 계면층(104)이 형성되기 이전에 전술한 바와 같이 측정되고/되거나 계면층(104)의 상단 표면(114)에서의 텍스처는 강유전체층(106)이 형성되기 이전에 전술한 바와 같이 측정된다.
몇몇 실시예들에서, 하부 전극(108) 및 계면층(104) 각각의 상단 표면들(112, 114)에서의 텍스처는 한 개, 두 개, 세 개, 또는 그 이상의 텍스처 파라미터들로 수량화된다. 그러한 텍스처 파라미터들은, 예컨대, 산술 평균 편차/평균 거칠기(예컨대, Ra), 근 평균 제곱(root mean squared) 거칠기(예컨대, Rq), 평균 파형(예컨대, Wa), 총 파형(예컨대, Wt), 파형 간격(예컨대, Wsm), 어떤 다른 적절한 파라미터(들), 또는 앞서 언급된 것들의 임의의 조합을 포함할 수 있다. 다수의 텍스처 파라미터들을 이용하여 텍스처가 수량화되는 한, 텍스처 파라미터들은 평균 함수, 가중 평균 함수, 또는 어떤 다른 적절한 함수에 의해 단일 수량으로 결합될 수 있다.
몇몇 실시예들에서, 측정치들의 세트에 대한 변화는 (MAX-MIN)/(2xAVG)*100 로 결정되는 퍼센티지이며, 여기에서, MAX는 최대 측정치에 대응하고, MIN은 최소 측정치에 대응하며, AVG는 측정치들의 평균에 대응한다. 또한, 몇몇 실시예들에서, 측정치들의 세트에 대한 균일성은 100-VARIATION으로 결정되는 퍼센티지이며, 여기에서, VARIATION은 전술한 바와 같이 결정된다. 예컨대, VARIATION이 5%이면, 균일성은 95%일 수 있다. 따라서, 몇몇 실시예들에서, 표면(예컨대, 하부 전극(108)의 상단 표면(112) 또는 계면층(104)의 상단 표면(114))의 텍스처 변화 및/또는 균일성은 표면의 텍스처를 수량화하는 측정치들의 세트로부터 전술한 바와 같이 결정될 수 있다.
몇몇 실시예들에서, 하부 전극(108)의 상단 표면(112)에서의 텍스처 변화 또는 균일성과 계면층(104)의 상단 표면(114)에서의 텍스처 변화 또는 균일성은 각각 상단 표면(112, 114) 전체에 걸쳐서 퍼져 있는 다수의 상이한 위치들에서 텍스처를 측정함으로써 결정된 측정치들의 세트로부터 전술한 바와 같이 결정된다. 몇몇 실시예들에서, 메모리 셀(102)이 웨이퍼 및/또는 웨이퍼들의 로트 전체에 걸쳐서 대량으로 형성된다. 또한, 하부 전극(108)의 상단 표면(112)에서의 텍스처 변화 또는 균일성과 계면층(104)의 상단 표면(114)에서의 텍스처 변화 또는 균일성은 각각 웨이퍼 및/또는 웨이퍼들의 로트 전체에 걸쳐서 퍼져 있는 메모리 셀(102)에 관한 다수의 인스턴스들에서 상단 표면(112, 114)의 텍스처를 측정함으로써 결정된 측정치들의 세트로부터 전술한 바와 같이 결정된다.
몇몇 실시예들에서, 하부 전극(108) 및 계면층(104) 각각의 상단 표면(112, 114)에서의 텍스처는 평균 거칠기(예컨대, Ra)를 이용하여 수량화된다. 예컨대, 제1 세트의 평균 거칠기 측정치들은 하부 전극(108)의 상단 표면(112) 전체에 걸쳐서 균일하게 퍼져 있는 다수의 위치들에서 측정될 수 있고, 제2 세트의 평균 거칠기 측정치들은 계면층(104)의 상단 표면(114) 전체에 걸쳐서 균일하게 퍼져 있는 다수의 위치들에서 측정될 수 있다. 몇몇 실시예들에서, 계면층(104)의 상단 표면(114)에서의 높은 텍스처 균일성 때문에, 제2 세트의 측정치들의 평균은 제1 세트의 측정치들의 평균보다 더 작을 수 있다. 또한, 제2 세트의 측정치들의 변화는 제1 세트의 측정치들의 변화보다 더 작을 수 있다. 다르게 표현하면, 제2 세트의 균일성이 제1 세트의 균일성보다 더 클 수 있다.
몇몇 실시예들에서, 계면층(104)은 (1) 비정질 유전체; (2) 비정질 금속 산화물; (3) 비정질 금속; (4) 어떤 다른 적절한 재료(들); 또는 (5) 앞서 언급된 것들의 임의의 조합이거나 이를 포함한다. 비정질 금속은, 예컨대, 하나 이상의 금속 성분들로 제한되거나 이들을 필수적으로 하여 구성될 수 있다. 비정질 유전체는 금속 산화물이거나 이를 포함할 수 있는 것 또는 금속 산화물이 아니거나 이를 포함하지 않을 수 있는 것이며, 산화물을 포함하거나 포함하지 않을 수 있는 것이다. 계면층(104)의 비정질 특성은 계면층(104)의 상단 표면(114)에서의 높은 텍스처 균일성을 야기할 수 있다는 점이 인식되어 왔다.
다른 실시예들에서, 계면층(104)은 (1) 결정질 유전체; (2) 결정질 금속 산화물; (3) 결정질 금속; (4) 어떤 다른 적절한 재료(들); 또는 (5) 앞서 언급된 것들의 임의의 조합이거나 이를 포함한다. 결정질 금속은, 예컨대, 하나 이상의 금속 성분들로 제한되거나 이들을 필수적으로 하여 구성될 수 있다. 결정질 유전체는 금속 산화물이거나 이를 포함할 수 있는 것 또는 금속 산화물이 아니거나 이를 포함하지 않을 수 있는 것이며, 산화물을 포함하거나 포함하지 않을 수 있는 것이다.
계면층(104)이 결정질 유전체, 결정질 금속 산화물, 또는 결정질 금속인 몇몇 실시예들에서, 계면층은 (1) 단결정; (2) 그레인 크기 변화가 적은 것; (3) 공통 배향을 공유하는 그레인들의 퍼센티지가 높은 것; (4) 작은 그레인 크기를 갖는 그레인들의 퍼센티지가 높은 것; 또는 (5) 앞서 언급된 것들의 임의의 조합인 것/조합을 갖는 것이다. 그러한 결정질 특성들은 계면층(104)의 상단 표면(114)에서의 높은 텍스처 균일성을 야기할 수 있다는 점이 인식되어 왔다. 적어도 몇몇 실시예들에서, 특성들 (1) 내지 (4)는 텍스처 균일성을 증가시키는 데에 가장 효과적인 것으로부터 가장 효과적이지 않은 것으로의 순서이다.
그레인 크기 변화는, 예컨대, (MAX-MIN)/(2xAVG)*100으로 결정될 수 있으며, 여기에서, MAX는 최대 그레인 크기에 대응하고, MIN은 최소 그레인 크기에 대응하며, AVG는 평균 그레인 크기에 대응한다. 상기 (2)의 그레인 크기 변화가 적은 것은, 예컨대, 약 10%, 약 5%, 또는 어떤 다른 적절한 값 미만의 그레인 크기 변화일 수 있다. 상기 (3) 및/또는 (4)의 퍼센티지가 높은 것은, 예컨대, 다수의 그레인들일 수 있고/있거나, 예컨대, 약 90%, 약 95%, 또는 어떤 다른 적절한 값보다 큰 퍼센티지일 수 있다. 상기 (3)의 공통 배향은, 예컨대, 밀러(Miller) 인덱스 또는 어떤 다른 적절한 표기 체계를 이용하여 표현될 수 있고/있거나, 예컨대, x-선 회절 분석(XRD; x-ray diffraction analysis) 또는 어떤 다른 적절한 방법에 의해 측정될 수 있다. 또한, 상기 (3)의 공통 배향은, 예컨대, 가장 많은 공통의 또는 다수의 그레인 지향일 수 있다. 계면층(104)이 결정질 티타늄 질화물인 몇몇 실시예들에서, 약 90% 보다 많은 그레인들이 (111)의 지향을 공유할 수 있다. 상기 (4)의 작은 그레인 크기는, 예컨대, 약 1 나노미터, 0.5 나노미터, 또는 어떤 다른 적절한 값 이하인 평균 그레인 크기, 최대 그레인 크기, 중간 그레인 크기, 또는 그 밖에 유사한 것에 대응할 수 있다.
계면층(104)이 유전체, 금속 산화물, 또는 금속일 수 있기 때문에, 계면층(104)이 프로세스 장비 및/또는 계면층(104)을 둘러싼 구조의 유해한 오염을 야기하는 것에 대한 염려 없이, 계면층(104)이 임베디드된 메모리 구조들 및 프로세스들에 통합될 수 있다.
계면층(104)이 결정질 유전체 또는 결정질 금속 산화물이거나 이를 포함하는 몇몇 실시예들에서, 결정질 유전체 또는 결정질 금속 산화물은 섭씨 약 400도 초과, 섭씨 약 700도 초과, 섭씨 약 1000도 초과, 또는 어떤 다른 적절한 값의 결정화 온도를 갖는다. 예컨대, 결정질 유전체 또는 결정질 금속 산화물은 알루미늄 산화물(예컨대, Al2O3), 실리콘 산화물(예컨대, SiO2), 루테늄 산화물(예컨대, RuO), 어떤 다른 적절한 재료, 또는 앞서 언급된 것들의 임의의 조합이거나 이를 포함할 수 있다.
비정질이든 결정질이든 상관없이, 계면층(104)이 유전체 또는 금속 산화물이거나 이를 포함하는 몇몇 실시예들에서, 계면층(104)은 높은 에너지 밴드갭을 갖는다. 그러한 높은 에너지 밴드갭은, 예컨대, 강유전체층(106)의 밴드갭보다 더 큰 밴드갭일 수 있다. 예컨대, 강유전체층(106)은 하프늄 지르코늄 산화물(예컨대, HZO)이거나 이를 포함할 수 있음에 비하여, 계면층(104)은 알루미늄 산화물(예컨대, Al2O3)이거나 이를 포함할 수 있다. 그러나, 다른 적절한 재료들도 수용 가능하다. 계면층(104)에서의 높은 에너지 밴드갭은 누설 전류를 감소시킬 수 있다.
몇몇 실시예들에서, 계면층(104)의 두께(Ti)는 0 보다 크며 약 5 내지 100 옹스트롬, 약 5 내지 50 옹스트롬, 약 50 내지 100 옹스트롬, 또는 어떤 다른 적절한 값이다. 두께(Ti)가 약 50 옹스트롬 미만이고 계면층(104)이 결정질인 한, 계면층(104)의 평균 그레인 크기는 일반적으로 재료와 상관 없이 약 5 옹스트롬(예컨대, 0.5 나노미터) 미만이다.
몇몇 실시예들에서, 강유전체층(106)은 2원(binary) 산화물, 3원(ternary) 산화물 또는 질화물, 4원(quaternary) 산화물, 어떤 다른 적절한 강유전체 재료(들), 또는 앞서 언급된 것들의 임의의 조합이거나 이를 포함한다. 2원 산화물은, 예컨대, 하프늄 산화물(예컨대, 하프니아 또는 HfO2) 및/또는 다른 적절한 2원 산화물(들)이거나 이를 포함할 수 있다. 3원 산화물 또는 질화물은, 예컨대, 하프늄 규산염(예컨대, HfSiOx), 하프늄 지르콘산염(예컨대, HfZrOx), 바륨 티탄산염(예컨대, BaTiO3), 납 티탄산염(예컨대, PbTiO3), 스트론튬 티탄산염(예컨대, SrTiO3), 칼슘 아망간산염(예컨대, CaMnO3), 비스무트 페라이트(예컨대, BiFeO3), 알루미늄 스칸듐 질화물(예컨대, AlScN), 알루미늄 갈륨 질화물(예컨대, AlGaN), 알루미늄 이트륨 질화물(예컨대, AlYN), 어떤 다른 적절한 3원 산화물(들) 및/또는 질화물(들), 또는 앞서 언급된 것들의 임의의 조합이거나 이를 포함할 수 있다. 4원 산화물은, 예컨대, 바륨 스트론튬 티탄산염(예컨대, BaSrTiOx) 및/또는 어떤 다른 적절한 4원 산화물(들)이거나 이를 포함할 수 있다.
몇몇 실시예들에서, 강유전체층(106)의 두께(Tf)는 약 50 내지 200 옹스트롬, 약 50 내지 125 옹스트롬, 약 125 내지 200 옹스트롬, 또는 어떤 다른 적절한 값이다. 예컨대, 두께(Tf)는 약 120 옹스트롬 또는 어떤 다른 적절한 값일 수 있다. 두께(Tf)가 너무 작을 경우(예컨대, 약 50 옹스트롬 미만이거나 어떤 다른 적절한 값일 경우), 또는 너무 클 경우(예컨대, 약 200 옹스트롬 보다 크거나 어떤 다른 적절한 값일 경우), 강유전체층(106)은 강유전성 반응을 갖지 않거나 쓸모 없을 만큼 작은 강유전성 반응을 가질 수 있다. 다시 말해서, 두께(Tf)가 너무 작거나 클 경우, 강유전체층(106)은 잔류 분극을 갖지 않거나 쓸모 없을 만큼 작은 잔류 분극을 가질 수 있다.
몇몇 실시예들에서, 하부 전극(108) 및/또는 상부 전극(110)은 티타늄 질화물(예컨대, TiN), 탄탈룸 질화물(예컨대, TaN), 루테늄(예컨대, Ru), 플래티넘(예컨대, Pt), 이리듐(예컨대, Ir), 몰리브덴(예컨대, Mo), 텅스텐(예컨대, W), 도핑된 폴리실리콘, 어떤 다른 적절한 도전성 재료(들), 또는 앞서 언급된 것들의 임의의 조합이거나 이를 포함한다. 몇몇 실시예들에서, 하부 전극(108)은 상부 전극(110)과 동일한 재료이다. 다른 실시예들에서, 하부 전극(108)은 상부 전극(110)과는 상이한 재료이다.
몇몇 실시예들에서, 하부 전극(108)은 결정질이다. 또한, 하부 전극(108)이 결정질인 적어도 몇몇 실시예들에서, 하부 전극(108)은 (1) 다결정; (2) 그레인 크기 변화가 큰 것; (3) 공통 배향을 공유하는 그레인들의 퍼센티지가 낮은 것; (4) 작은 그레인 크기를 갖는 그레인들의 퍼센티지가 낮은 것; 또는 (5) 앞서 언급된 것들의 임의의 조합인 것/조합을 갖는 것이다. 그러한 결정질 특성들은 하부 전극(108)의 상단 표면(112)에서의 낮은 텍스처 균일성을 야기할 수 있다는 점이 인식되어 왔다. 상기 (2)의 그레인 크기 변화가 큰 것은, 예컨대, 그레인 크기 변화가 계면층(104)의 그레인 크기 변화보다 더 큰 것 및/또는 약 10%, 약 20%, 약 50% 또는 어떤 다른 적절한 값보다 더 큰 것일 수 있다. 상기 (3)의 공통 배향은, 예컨대, 가장 많은 공통의 또는 다수의 그레인 지향일 수 있다. 상기 (3)에서 퍼센티지가 낮은 것은, 예컨대, 퍼센티지가 계면층(104)에서의 퍼센티지보다 낮은 것 및/또는 약 10%, 약 5%, 또는 어떤 다른 적절한 값보다 낮은 것일 수 있다. 유사하게, 상기 (4)의 퍼센티지가 낮은 것은, 예컨대, 퍼센티지가 계면층(104)에서의 퍼센티지보다 낮은 것 및/또는 약 10%, 약 5%, 또는 어떤 다른 적절한 값보다 낮은 것일 수 있다. 그레인 크기 변화 및 작은 그레인 크기는 계면층(104)과 관련하여 전술한 바와 같다.
몇몇 실시예들에서, 하부 전극(108)의 두께(Tbe)는 약 50 내지 200 옹스트롬, 약 50 내지 125 옹스트롬, 약 125 내지 200 옹스트롬, 또는 어떤 다른 적절한 값이다. 두께(Tbe)가 너무 얇을 경우(예컨대, 약 50 옹스트롬 미만이거나 어떤 다른 적절한 값일 경우), 하부 전극(108)의 저항이 너무 높을 수 있다. 높은 저항은 낮은 전력 효율성을 야기할 수 있고/있거나 메모리 셀(102)의 표준 전압으로의 작동을 방지할 수 있다.
몇몇 실시예들에서, 계면층(104)의 두께(Ti)에 대한 하부 전극(108)의 두께(Tbe)의 비율은 약 0.5 내지 40, 약 0.5 내지 20, 약 20 내지 40, 또는 어떤 다른 적절한 값이다. 몇몇 실시예들에서, 하부 전극(108)의 두께(Tbe)와 계면층(104)의 두께(Ti)의 합은 약 55 내지 300 옹스트롬, 약 55 내지 180 옹스트롬, 약 180 내지 300 옹스트롬, 또는 어떤 다른 적절한 값이다. 그 합이 너무 클 경우(예컨대, 약 300 옹스트롬 보다 크거나 어떤 다른 적절한 값일 경우), 메모리 셀(102)의 높이가 너무 클 수 있다. 이는 메모리 셀(102)의 형성 동안에 그리고/또는 메모리 셀(102)을 임베디드된 메모리 프로세스 흐름들과 통합할 때 프로세싱 문제들을 야기할 수 있다.
몇몇 실시예들에서, 상부 전극(110)의 두께(Tte)는 약 100 내지 300 옹스트롬, 약 100 내지 200 옹스트롬, 약 200 내지 300 옹스트롬, 또는 어떤 다른 적절한 값이다. 상부 전극(110)의 두께(Tte)가 너무 클 경우(예컨대, 약 300 옹스트롬 보다 크거나 어떤 다른 적절한 값일 경우), 메모리 셀(102)의 높이가 너무 클 수 있다.
메모리 셀(102)의 작동 중에, 강유전체층(106)의 잔류 분극은 데이터의 비트를 나타내는 데에 이용된다. 예컨대, 잔류 분극의 양극성은 2진수 "0"을 나타낼 수 있음에 비하여, 잔류 분극의 음극성은 2진수 "1"을 나타낼 수 있거나, 또는 그 반대이다.
잔류 분극을 양극성으로 설정하기 위해, 제1 기입 전압(write voltage)이 상부 전극(110)으로부터 하부 전극(108)으로 강유전체층(106) 전체에 걸쳐서 인가된다. 잔류 분극을 음극성으로 설정하기 위해, 제2 기입 전압이 상부 전극(110)으로부터 하부 전극(108)으로 강유전체층(106) 전체에 걸쳐서 인가된다. 제1 기입 전압 및 제2 기입 전압은 반대 극성을 가지며 보자 전압(coercive voltage)을 초과하는 크기를 갖는다. 몇몇 실시예들에서, 잔류 분극의 극성을 판독하기 위해, 잔류 분극은 전술한 바와 같이 양극성 또는 음극성으로 설정된다. 잔류 분극의 극성이 변화할 경우, 전류 펄스가 발생한다. 그 외에는, 전류 펄스가 발생하지 않는다. 따라서, 전류 펄스는 잔류 분극의 극성을 확인하는 데에 이용될 수 있다.
도 2a 및 도 2b를 참조하면, 계면층(104)이 각각 그룹 1 재료 및 그룹 2 재료인 도 1의 메모리 셀(102)의 몇몇 실시예들에 관한 단면도들(200A, 200B)이 제시된다. 다시 말해서, 계면층(104)은 도 2a에서 그룹 1의 계면층(104g1)이고, 도 2b에서 그룹 2의 계면층(104g2)이다.
그룹 1 재료는 도 1과 관련하여 설명한 바와 같이 비정질 또는 결정질인 유전체 또는 금속 산화물이다. 유전체는 금속 산화물이거나 이를 포함할 수 있거나, 금속 산화물이 아니거나 이를 포함하지 않을 수 있으며, 산화물을 포함하거나 포함하지 않을 수 있다. 몇몇 실시예들에서, 금속 산화물은 도전성이다. 예컨대, 금속 산화물이 루테늄 산화물(예컨대, RuOx), 이리듐 산화물(예컨대, IrOx), 또는 어떤 다른 적절한 재료이거나 이를 포함하는 실시예들에서 금속 산화물은 도전성일 수 있다. 다른 실시예들에서, 금속 산화물은 유전체이다.
그룹 2 재료는 도전성이며 도 1과 관련하여 설명한 바와 같이 비정질 또는 결정질인 금속이다. 금속은 도전성이며, 예컨대, 하나 이상의 금속 성분들로 제한되거나 이를 필수적으로 하여 구성될 수 있다.
도 3을 참조하면, 메모리 셀(102)이 추가 계면층(104)을 포함하는 도 1의 메모리 셀(102)의 몇몇 대안의 실시예들에 관한 단면도(300)가 제시된다. 추가 계면층(104)은 상부 전극(110)과 강유전체층(106) 사이에서 상부 전극(110)과 경계를 이루며, 그에 따라 상부 계면층(104t)이라 지칭할 수 있다. 또한, 도 1의 계면층(104)은 하부 전극(108)과 강유전체층(106) 사이에서 하부 전극(108)과 경계를 이루며, 그에 따라 하부 계면층(104b)이라 지칭할 수 있다.
하부 및 상부 계면층들(104b, 104t)은 각각 도 1의 계면층(104)이 설명된 바와 같다. 몇몇 실시예들에서, 하부 및 상부 계면층들(104b, 104t)은 동일한 재료이다. 다른 실시예들에서, 하부 및 상부 계면층들(104b, 104t)은 서로 다른 재료들이다. 또한, 하부 및 상부 계면층들(104b, 104t)은 각각 하부 계면 두께(Tbi) 및 상부 계면 두께(Tti)를 가지며, 이들은 각각 도 1의 계면 두께(Ti)를 설명한 바와 같다.
몇몇 실시예들에서, 상부 계면 두께(Tti)에 대한 상부 전극(110)의 두께(Tte)의 비는 약 1 내지 60, 약 1 내지 30, 약 30 내지 60, 또는 어떤 다른 적절한 값이다. 몇몇 실시예들에서, 상부 전극(110)의 두께(Tte)와 상부 계면 두께(Tti)의 합은 약 105 내지 400 옹스트롬, 약 105 내지 250 옹스트롬, 약 250 내지 400 옹스트롬, 또는 어떤 다른 적절한 값이다. 그 합이 너무 작을 경우(예컨대, 105 옹스트롬 미만이거나 어떤 다른 적절한 값일 경우), 상부 전극(110) 상에 상부 전극 비아(TEVA; top electrode via)를 형성하기 위한 식각은 강유전체층(106)까지 과도 식각될 수 있다. 과도 식각은, 예컨대, 프로세스 장비 오염을 증가시킬 수 있고/있거나 TEVA의 재료는 강유전체층(106)을 오염시킬 수 있다. 또한, 과도 식각은, 예컨대, 작은 접촉 면적 때문에 상부 전극(110)으로부터 TEVA까지 높은 저항을 야기할 수 있다. 그 합이 너무 클 경우(예컨대, 약 400 옹스트롬 보다 크거나 어떤 다른 적절한 값일 경우), 메모리 셀(102)의 높이가 너무 클 수 있다. 전술한 바와 같이, 이는 메모리 셀(102)의 형성 동안에 그리고/또는 메모리 셀(102)을 임베디드된 메모리 프로세스 흐름들과 통합할 때 프로세싱 문제들을 야기할 수 있다.
비정질인지 결정질인지의 여부와 상관없이 하부 계면층(104b)이 유전체 또는 금속 산화물이거나 이를 포함하는 몇몇 실시예들에서, 하부 계면층(104b)은 높은 에너지 밴드갭을 갖는다. 유사하게, 비정질인지 결정질인지의 여부와 상관없이 상부 계면층(104t)이 유전체 또는 금속 산화물이거나 이를 포함하는 몇몇 실시예들에서, 상부 계면층(104t)은 높은 에너지 밴드갭을 갖는다. 높은 에너지 밴드갭은, 예컨대, 강유전체층(106)의 밴드갭보다 더 큰 밴드갭일 수 있다. 하부 계면층(104b)에서의 높은 에너지 밴드갭 및/또는 상부 계면층(104t)에서의 높은 에너지 밴드갭은 누설 전류를 감소시킬 수 있다.
도 4a 내지 도 4d를 참조하면, 하부 및 상부 계면층들(104b, 104t)이 그룹 1 재료들과 그룹 2 재료들 사이에서 변화하는 도 3의 메모리 셀(102)의 몇몇 실시예들에 관한 단면도들(400A 내지 400D)이 제시된다. 그룹 1 재료는 도 1과 관련하여 설명한 바와 같이 비정질 또는 결정질인 유전체 또는 금속 산화물임에 비하여, 그룹 2 재료는 도전성이며 도 1과 관련하여 설명한 바와 같이 비정질 또는 결정질인 금속이다.
도 4a에서, 하부 및 상부 계면층들(104b, 104t)은 그룹 1 재료들이며, 이에 따라 양자 모두 그룹 1 계면층들(104g1)이다. 도 4b에서, 하부 및 상부 계면층들(104b, 104t)은 각각 그룹 1 재료 및 그룹 2 재료이며, 이에 따라 각각 그룹 1 계면층(104g1) 및 그룹 2 계면층(104g2)이다. 도 4c에서, 하부 및 상부 계면층들(104b, 104t)은 각각 그룹 2 재료 및 그룹 1 재료이며, 이에 따라 각각 그룹 2 계면층(104g2) 및 그룹 1 계면층(104g1)이다. 도 4d에서, 하부 및 상부 계면층들(104b, 104t)은 그룹 2 재료들이며, 이에 따라 양자 모두 그룹 2 계면층들(104g2)이다.
도 5를 참조하면, 메모리 셀(102)이 복수의 계면층들(104) 및 복수의 강유전체층들(106)을 포함하는 도 1의 메모리 셀(102)의 몇몇 대안의 실시예들에 관한 단면도(500)가 제시된다. 계면층들(104)은 하부 전극(108)으로부터 상부 전극(110)까지 강유전체층들(106)과 교대로 스택된다. 또한, 계면층들(104)은 강유전체층들(106)과 쌍을 이루어 복수의 계면-강유전체 쌍들(502)을 형성한다. 각각의 계면-강유전체 쌍(502)의 계면층(104)은 계면-강유전체 쌍(502)의 강유전체층(106)의 아래에 놓여서 도 1과 관련하여 설명한 바와 같이 강유전체층(106)의 균일성을 강화시킨다. 대안의 실시예들에서, 메모리 셀(102)은 더 많거나 더 적은 계면-강유전체 쌍들(502)을 포함한다.
일반적으로, 강유전체층의 잔류 분극이 클수록 좋다. 잔류 분극은 강유전체층의 두께를 증가시킴으로써 증가될 수 있다. 그러나, 사방정상(orthorhombic phase)이 잔류 분극의 원인이 된다. 또한, 일정 두께를 넘으면, 다른 상들에 대한 사방정상의 비율이 감소한다. 따라서, 두께를 통해 잔류 분극을 증가시킬 수 있는 것은 제한적이다. 복수의 계면층들(104)을 복수의 강유전체층들(106)과 교대로 스택함으로써, 이 두께 제한이 극복될 수 있으며 잔류 분극 증가를 달성할 수 있다.
도 6을 참조하면, 강유전체층들(106) 중에서 최상단 강유전체층의 상면에 추가 계면층(104)이 있는 도 5의 메모리 셀(102)의 몇몇 대안의 실시예들에 관한 단면도(600)가 제시된다. 추가 계면층(104)은 상부 전극(110)과 경계를 이루며 이에 따라 상부 계면층(104t)이라 지칭할 수 있다. 유사하게, 하부 전극(108)과 경계를 이루는 계면층은 하부 계면층(104b)이라 지칭할 수 있다.
도 5 및 도 6은 계면층들(104)을 그룹 1 및/또는 그룹 2 재료들로 도시하지 않지만, 계면층들(104)이 그룹 1 및/또는 그룹 2 재료들일 수 있다는 점이 이해되어야 한다. 몇몇 실시예들에서, 도 5의 계면층들(104)은 그룹 1 또는 2 재료이다. 몇몇 실시예들에서, 도 6의 상부 계면층(104t)은 그룹 1 재료임에 비하여, 도 6의 나머지 계면층들(104)은 그룹 1 또는 2 재료이다. 대안의 실시예들에서, 도 6의 상부 계면층(104t)은 그룹 2 재료임에 비하여, 도 6의 나머지 계면층들(104)은 그룹 1 또는 2 재료이다. 대안의 실시예들에서, 도 5 또는 도 6의 계면층들(104)은 하부 전극(108)으로부터 상부 전극(110)까지 그룹 1 재료와 그룹 2 재료 사이에서 주기적으로 교대하거나, 또는 그 반대이다.
도 7a를 참조하면, 메모리 셀(102)이 IC 칩의 상호연결 구조(702)에 통합된 도 1의 메모리 셀(102)의 몇몇 실시예들에 관한 단면도(700A)가 제시된다.
상부 전극 와이어(704t)는 메모리 셀(102) 위에 놓이며, 상부 전극 비아(TEVA)(706t)는 상부 전극 와이어(704t)로부터 상부 전극(110)까지 아래쪽으로 연장한다. 하부 전극 와이어(704b)는 메모리 셀(102) 아래에 놓이며, 하부 전극 비아(BEVA; bottom electrode via)(706b)는 하부 전극 와이어(704b)로부터 하부 전극(108)까지 위쪽으로 연장된다. BEVA(706b)는 BEVA 장벽(708) 및 BEVA(710)를 포함한다. BEVA 장벽(708)은 BEVA 본체(710)의 밑면을 감싸서 BEVA 본체(710)를 하부 전극 와이어(704b)로부터 분리시킨다. 대안의 실시예들에서, BEVA 장벽(708)이 생략되어, BEVA 본체(710)가 하부 전극 와이어(704b)와 직접 접촉하도록 한다. BEVA 장벽(708)은, 예컨대, 하부 전극 와이어(704b)로부터 하부 전극(108)으로의 재료 확산을 차단 또는 다른 방법으로 상당히 감소시키도록 구성될 수 있다.
몇몇 실시예들에서, 상부 전극 와이어(704t), TEVA(706t), 및 하부 전극 와이어(704b)는 구리, 알루미늄, 텅스텐, 어떤 다른 적절한 금속(들), 또는 앞서 언급된 것들의 임의의 조합이거나 이를 포함한다. 몇몇 실시예들에서, BEVA 본체(710)는: (1) 상부 전극 와이어(704t), TEVA(706t), 하부 전극 와이어(704b), 또는 앞서 언급된 것들의 임의의 조합과 동일한 재료; (2) BEVA 장벽(708)과 동일한 재료; (3) 하부 전극(108)과 동일한 재료; (4) 어떤 다른 적절한 재료(들); 또는 (5) 앞서 언급된 것들의 임의의 조합이거나 이를 포함한다. 몇몇 실시예들에서, BEVA 장벽(708)은 티타늄 질화물, 플래티넘, 알루미늄 구리, 금, 티타늄, 탄탈룸, 탄탈룸 질화물, 텅스텐, 텅스텐 질화물, 어떤 다른 적절한 재료(들), 또는 앞서 언급된 것들의 임의의 조합이거나 이를 포함한다. 몇몇 실시예들에서, BEVA 장벽(708)의 두께는 약 50 내지 200 옹스트롬 또는 어떤 다른 적절한 값이다.
하드 마스크(712)는 상부 전극(110) 위에 놓이며, TEVA(706t)는 하드 마스크(712)를 관통하여 상부 전극 와이어(704t)로부터 상부 전극(110)까지 연장한다. 대안의 실시예들에서, 하드 마스크(712)가 생략된다. 하드 마스크(712)는, 예컨대, 티타늄 질화물, 실리콘 산화물, 실리콘 질화물, 실리콘 탄화물 질화물, 실리콘 산화물 질화물, 금속 산화물, 어떤 다른 적절한 재료(들), 또는 앞서 언급된 것들의 임의의 조합이거나 이를 포함할 수 있다. 금속 산화물은, 예컨대, 티타늄 산화물, 알루미늄 산화물, 어떤 다른 적절한 금속 산화물(들), 또는 앞서 언급된 것들의 임의의 조합이거나 이를 포함할 수 있다. 몇몇 실시예들에서, 하드 마스크(712)의 두께는 약 50 내지 400 옹스트롬 또는 어떤 다른 적절한 값이다.
도 1과 관련하여 설명한 바와 같이, 계면층(104)은 강유전체층(106)의 특성들의 균일성을 강화 및/또는 증가시키도록 구성된다. 예컨대, 계면층(104)은 강유전체층(106)의 잔류 분극을 강화(예컨대, 증가)시키며 잔류 분극의 균일성을 증가시킬 수 있다. 몇몇 실시예들에서, 계면층(104)은 도 2a와 관련하여 설명한 바와 같은 그룹 1 재료이다. 다른 실시예들에서, 계면층(104)은 도 2b와 관련하여 설명한 바와 같은 그룹 2 재료이다.
하부 전극(108), 계면층(104), 및 강유전체층(106)은 제1 공통 너비를 공유하며 메모리 셀(102)의 양측 상에 각각 한 쌍의 제1 공통 측벽들(714)을 형성한다. 또한, 상부 전극(110) 및 하드 마스크(712)는 제2 공통 너비를 공유하며 메모리 셀(102)의 양측 상에 각각 한 쌍의 제2 공통 측벽들(716)을 형성한다. 제2 공통 너비는 제1 공통 너비보다 더 작으며, 제2 공통 측벽들(716)은 횡방향으로 제1 공통 측벽들(714) 사이에 있다. 제1 및 제2 공통 측벽들(714, 716)은 편평한 프로파일을 갖지만, 대안으로 만곡된 프로파일 또는 다른 적절한 프로파일을 가질 수 있다.
측벽 스페이서 구조(718)는 강유전체층(106) 위에 놓이며 제2 공통 측벽들(716) 상에 있다. 측벽 스페이서 구조(718)는, 예컨대, 티타늄 질화물, 실리콘 산화물, 실리콘 질화물, 실리콘 탄화물 질화물, 실리콘 산화물 질화물, 금속 산화물, 어떤 다른 적절한 재료(들), 또는 앞서 언급된 것들의 임의의 조합이거나 이를 포함할 수 있다. 금속 산화물은, 예컨대, 티타늄 산화물, 알루미늄 산화물, 어떤 다른 적절한 금속 산화물(들), 또는 앞서 언급된 것들의 임의의 조합이거나 이를 포함할 수 있다. 몇몇 실시예들에서, 측벽 스페이서 구조(718)는 하드 마스크(712)와 동일한 재료이다.
복수의 금속간 유전체(IMD; intermetal dielectric) 층들(720)은 각각 하부 전극 와이어(704b) 및 상부 전극 와이어(704t)를 둘러싼다. 또한, 제1 식각 정지층(722), 제2 식각 정지층(724), 및 버퍼층(726)은 IMD 층들(720)을 분리시킨다. 제1 식각 정지층(722)은 하부 전극 와이어(704b)와 메모리 셀(102) 사이에서 수직으로 BEVA(706b)를 둘러싼다. 제2 식각 정지층(724) 및 버퍼층(726)은 제1 식각 정지층(722) 및 메모리 셀(102)을 커버하며 이들에 합치한다. 또한, 제2 식각 정지층(724)은 버퍼층(726)과 메모리 셀(102) 사이에 있다.
IMD 층들(720)은, 예컨대, 실리콘 산화물, 실리콘 질화물, 실리콘 탄화물, 실리콘 산화탄화물, 실리콘 산화질화물, 실리콘 탄화질화물, 어떤 다른 적절한 유전체(들), 또는 앞서 언급된 것들의 임의의 조합이거나 이를 포함할 수 있다. 제1 식각 정지층(722) 및/또는 제2 식각 정지층(724)은, 예컨대, 금속 질화물, 금속 산화물, 금속 탄화물, 실리콘 질화물, 실리콘 산화물, 실리콘 탄화물, 실리콘 산화질화물, 어떤 다른 적절한 유전체(들), 또는 앞서 언급된 것들의 임의의 조합이거나 이를 포함할 수 있다. 몇몇 실시예들에서, 제1 식각 정지층(722) 및 제2 식각 정지층(724)은 동일한 재료이다. 몇몇 실시예들에서, 제1 식각 정지층(722)의 두께는 약 150 내지 350 옹스트롬 또는 어떤 다른 적절한 값이다. 몇몇 실시예들에서, 제2 식각 정지층(724)의 두께는 약 50 내지 300 옹스트롬 또는 어떤 다른 적절한 값이다. 버퍼층(726)은, 예컨대, 테트라에틸 오소실리케이트(TEOS; tetraethyl orthosilicate) 산화물 및/또는 어떤 다른 적절한 유전체(들)이거나 이를 포함할 수 있다. 몇몇 실시예들에서, 버퍼층(726)의 두께는 약 50 내지 300 옹스트롬 또는 어떤 다른 적절한 값이다.
도 7b를 참조하면, 도 7a의 메모리 셀(102)의 몇몇 실시예들에 관한 상면 레이아웃 도(700B)가 제시된다. 도 7a의 단면도(700A)는 예컨대, 라인 A를 따라 취해질 수 있다. 메모리 셀(102)은 정사각형 또는 직사각형 상면 레이아웃을 가지며, 제2 공통 측벽들(716)은 제1 공통 측벽들(714) 사이에서 이들로부터 가로방향으로 오프셋된다. 대안의 실시예들에서, 메모리 셀(102)은 원형 상면 레이아웃 또는 어떤 다른 적절한 상면 레이아웃을 가질 수 있다. 또한, BEVA(706b) 및 TEVA(706t)의 상면 레이아웃들은 메모리 셀(102) 위에 놓여진 환영으로 도시된다. BEVA(706b) 및 TEVA(706t)는 정사각형 또는 직사각형 레이아웃들을 갖지만, 대안으로 원형 상면 레이아웃들 또는 다른 적절한 상면 레이아웃들을 가질 수 있다.
도 8a 내지 도 8c를 참조하면, 메모리 셀(102)의 레이아웃에 변화가 있는 도 7a의 메모리 셀(102)의 몇몇 대안의 실시예들에 관한 단면도들(800A 내지 800C)이 제시된다.
도 8a에서, BEVA 장벽(708) 및 BEVA 본체(710)는 생략되며, 하부 전극 장벽(802) 및 하부 전극(108)이 BEVA(706b)를 형성한다. 하부 전극 장벽(802)은 하부 전극(108)과 하부 전극 와이어(704b) 사이에 있으며, 예컨대, 도 7a와 관련하여 BEVA 장벽(708)을 설명한 바와 같을 수 있다. 하부 전극 장벽(802), 하부 전극(108), 계면층(104), 강유전체층(106), 상부 전극(110) 및 하드 마스크(712)는 BEVA(706b)에서 눌려지며(depressed), TEVA(706t)는 메모리 셀(102)의 중심으로부터 횡방향으로 오프셋된다.
도 8b에서, BEVA(706b), BEVA 장벽(708), BEVA 본체(710), 측벽 스페이서 구조(718), 제2 식각 정지층(724), 및 하드 마스크(712)는 생략된다. 또한, 하부 전극 장벽(802), 하부 전극(108), 계면층(104), 강유전체층(106) 및 상부 전극(110)은 상부 전극 장벽(804)의 밑면을 감싼다(cup). 하부 전극 장벽(802)은 하부 전극(108)과 하부 전극 와이어(704b) 사이에 있음에 비하여, 상부 전극 장벽(804)은 상부 전극(110)과 TEVA(706t) 사이에 있다. 하부 전극 장벽(802) 및/또는 상부 전극 장벽(804)은, 예컨대, 도 7a와 관련하여 BEVA 장벽(708)을 설명한 바와 같을 수 있다.
도 8c에서, 하부 전극(108), 계면층(104), 강유전체층(106), 상부 전극(110), 하드 마스크(712)는 공통 너비를 공유하며 메모리 셀(102)의 양측 상에 각각 한 쌍의 공통 측벽들을 형성한다. 또한, 측벽 스페이서 구조(718)는 공통 측벽들을 라이닝한다. 공통 측벽들은 편평한 프로파일들을 갖지만 대안으로 만곡된 프로파일들 또는 다른 적절한 프로파일들을 가질 수 있다.
도 9를 참조하면, 도 3에서와 같이 메모리 셀(102)이 추가 계면층(104)을 더 포함하는 도 7a의 메모리 셀(102)의 몇몇 대안의 실시예들에 관한 단면도(900)가 제시된다. 추가 계면층(104)은, 예컨대, 상부 계면층(104t)이라 지칭할 수 있음에 비하여, 도 7a의 계면층(104)은, 예컨대, 하부 계면층(104b)이라 지칭할 수 있다.
하부 전극(108), 하부 계면층(104b), 강유전체층(106), 및 상부 계면층(104t)은 제1 공통 너비를 공유하며 메모리 셀(102)의 양측 상에 각각 한 쌍의 제1 공통 측벽들을 형성한다. 또한, 상부 전극(110) 및 하드 마스크(712)는 제2 공통 너비를 공유하며 메모리 셀(102)의 양측 상에 각각 한 쌍의 제2 공통 측벽들을 형성한다. 제2 공통 너비는 제1 공통 너비보다 더 작으며, 제2 공통 측벽들은 횡방향으로 제1 측벽들 사이에 있다. 또한, 측벽 스페이서 구조(718)는 상부 계면층(104t) 위에 놓이며 제2 공통 측벽들 상에 있다.
몇몇 실시예들에서, 하부 계면층(104b)은 도 2b와 관련하여 설명한 바와 같은 그룹 2 재료임에 비하여, 상부 계면층(104t)은 도 2a와 관련하여 설명한 바와 같은 그룹 1 재료이다. 대안의 실시예들에서, 하부 계면층(104b) 및/또는 상부 계면층(104t)은 어떤 다른 적절한 재료(들)이다.
도 10a 내지 10e를 참조하면, 메모리 셀(102)의 레이아웃에 변화가 있는 도 9의 메모리 셀(102)의 몇몇 대안의 실시예들에 관한 단면도들(1000A 내지 1000E)이 제시된다.
도 10a에서, 상부 계면층(104t), 상부 전극(110), 및 하드 마스크(712)는 강유전체층(106)의 너비보다 더 작은 공통 너비를 공유한다. 또한, 측벽 스페이서 구조(718)는 상부 계면층(104t)의 측벽 상에서 강유전체층(106) 위에 놓인다. 몇몇 실시예들에서, 하부 계면층(104b)은 도 2a와 관련하여 설명한 바와 같은 그룹 1 재료임에 비하여, 상부 계면층(104t)은 도 2b와 관련하여 설명한 바와 같은 그룹 2 재료이다. 대안의 실시예들에서, 하부 계면층(104b) 및/또는 상부 계면층(104t)은 어떤 다른 적절한 재료(들)이다.
도 10b에서, 메모리 셀(102)은 도 9의 상부 계면층(104t)이 메모리 셀(102)에 더 포함되는 점을 제외하고는 도 8a에서와 같다. 몇몇 실시예들에서, 하부 계면층(104b)은 도 2b와 관련하여 설명한 바와 같은 그룹 2 재료임에 비하여, 상부 계면층(104t)은 도 2a와 관련하여 설명한 바와 같은 그룹 1 재료이다. 대안의 실시예들에서, 하부 및 상부 계면층들(104b, 104t)은 도 2a와 관련하여 설명한 바와 같은 그룹 1 재료들이다. 대안의 실시예들에서, 하부 계면층(104b) 및/또는 상부 계면층(104t)은 어떤 다른 적절한 재료(들)이다.
도 10c에서, 메모리 셀(102)은 상부 계면층(104t), 상부 전극(110), 및 하드 마스크(712)가 강유전체층(106)의 너비보다 더 작은 공통 너비를 공유하는 점을 제외하고는 도 10b에서와 같다. 또한, 측벽 스페이서 구조(718)는 상부 계면층(104t)의 측벽 상에서 강유전체층(106) 위에 놓인다. 몇몇 실시예들에서, 하부 및 상부 계면층들(104b, 104t)은 도 2b와 관련하여 설명한 바와 같은 그룹 2 재료들이다. 대안의 실시예들에서, 하부 계면층(104b)은 도 2a와 관련하여 설명한 바와 같은 그룹 1 재료임에 비하여, 상부 계면층(104t)은 도 2b와 관련하여 설명한 바와 같은 그룹 2 재료이다. 대안의 실시예들에서, 하부 계면층(104b) 및/또는 상부 계면층(104t)은 어떤 다른 적절한 재료(들)이다.
도 10d에서, 메모리 셀(102)은 도 9의 상부 계면층(104t)이 메모리 셀(102)에 더 포함되는 점을 제외하고는 도 8b에서와 같다. 몇몇 실시예들에서, 하부 및 상부 계면층들(104b, 104t)은 도 2a와 관련하여 설명한 바와 같은 그룹 1 재료들이다. 대안의 실시예들에서, 하부 계면층(104b)은 도 2a와 관련하여 설명한 바와 같은 그룹 1 재료임에 비하여, 상부 계면층(104t)은 도 2b와 관련하여 설명한 바와 같은 그룹 2 재료이다. 대안의 실시예들에서, 하부 계면층(104b)은 도 2b와 관련하여 설명한 바와 같은 그룹 2 재료임에 비하여, 상부 계면층(104t)은 도 2a와 관련하여 설명한 바와 같은 그룹 1 재료이다. 대안의 실시예들에서, 하부 및 상부 계면층들(104b, 104t)은 도 2b와 관련하여 설명한 바와 같은 그룹 2 재료들이다. 대안의 실시예들에서, 하부 계면층(104b) 및/또는 상부 계면층(104t)은 어떤 다른 적절한 재료(들)이다.
도 10e에서, 메모리 셀(102)은 도 9의 상부 계면층(104t)이 메모리 셀(102)에 더 포함되는 점을 제외하고는 도 8c에서와 같다. 몇몇 실시예들에서, 하부 및 상부 계면층들(104b, 104t)은 도 2a와 관련하여 설명한 바와 같은 그룹 1 재료들이다. 대안의 실시예들에서, 하부 계면층(104b)은 도 2a와 관련하여 설명한 바와 같은 그룹 1 재료임에 비하여, 상부 계면층(104t)은 도 2b와 관련하여 설명한 바와 같은 그룹 2 재료이다. 대안의 실시예들에서, 하부 계면층(104b)은 도 2b와 관련하여 설명한 바와 같은 그룹 2 재료임에 비하여, 상부 계면층(104t)은 도 2a와 관련하여 설명한 바와 같은 그룹 1 재료이다. 대안의 실시예들에서, 하부 및 상부 계면층들(104b, 104t)은 도 2b와 관련하여 설명한 바와 같은 그룹 2 재료들이다. 대안의 실시예들에서, 하부 계면층(104b) 및/또는 상부 계면층(104t)은 어떤 다른 적절한 재료(들)이다.
도 7a 및 도 8a 내지 도 8c는 하부 전극(108)으로부터 상부 전극(110)까지 단일 계면층(104) 및 단일 강유전체층(106)이 스택된 메모리 셀들(102)을 도시하지만, 메모리 셀들(102)은 대안으로 도 5에서와 같이 하부 전극(108)으로부터 상부 전극(110)까지 복수의 계면층들(104) 및 복수의 강유전체층들(106)이 스택될 수 있다. 도 9 및 도 10a 내지 도 10e는 하부 전극(108)으로부터 상부 전극(110)까지 두 개의 계면층들(104) 사이에 단일 강유전체층(106)이 스택된 메모리 셀들(102)을 도시하지만, 메모리 셀들(102)은 대안으로 도 6에서와 같이 하부 전극(108)으로부터 상부 전극(110)까지 복수의 강유전체층들(106)이 복수의 계면층들(104)과 교대로 스택될 수 있다.
도 11a를 참조하면, 메모리 셀들(102)이 각각의 1-트랜지스터 1-커패시터(1T1C) 셀들(1102)에 통합된 것인 메모리 셀들(102)을 포함하는 IC 칩의 몇몇 실시예들에 관한 단면도(1100A)가 제시된다. 메모리 셀들(102) 각각은 그 상응물을 도 7a와 관련하여 설명한 바와 같다.
1T1C 셀들(1102)은 각각의 드레인 영역들(1104) 및 각각의 드레인측 도전성 경로들(1106)을 포함한다. 드레인 영역들(1104)은 기판(1108)의 도핑 영역들이며 그 각각이 기판(1108)과 접해 있는 영역과 반대되는 도핑 타입을 갖는다. 또한, 드레인 영역들(1104)은 트렌치 격리 구조(1110)에 의해 전기적으로 분리되며 메모리 셀들(102)을 개별적으로 선택하는 데에 이용되는 액세스 트랜지스터들(1112)(부분적으로 도시됨)을 부분적으로 둘러싸거나 그 경계를 나타낸다. 트렌치 격리 구조(1110)는 기판(1108)의 상면으로 연장되며 실리콘 산화물 및/또는 어떤 다른 적절한 유전체 재료(들)을 포함한다. 기판(1108)은, 예컨대, 벌크 실리콘 기판 또는 어떤 다른 적절한 반도체 기판일 수 있다.
드레인측 도전성 경로들(1106)은 드레인 영역들(1104)을 메모리 셀들(102)에 전기적으로 커플링한다. 또한, 드레인측 도전성 경로들(1106)은 그 안에 메모리 셀들(102)이 배열되어 있는 상호연결 구조(702)에 의해 형성된다. 상호연결 구조(702)는 복수의 와이어들(704) 및 복수의 비아들(706)을 포함한다. 복수의 와이어들(704)은 상부 전극 와이어들(704t) 및 하부 전극 와이어들(704b)을 포함한다. 몇몇 실시예들에서, 상부 전극 와이어들(704t)은 비트 라인들(BL)에 대응한다. 복수의 비아들(706)은 TEVA들(706t)을 포함한다. 기판(1108)에 가장 가까운 비아들(706)의 레벨은 층간 유전체(ILD; interlayer dielectric) 층(1114)에 있음에 비하여, 비아들(706)의 나머지 레벨들 및 와이어들(704)은 IMD 층들(720)에 있다. 와이어들(704) 및 비아들(706)은, 예컨대, 구리, 알루미늄, 어떤 다른 적절한 금속(들), 또는 앞서 언급된 것들의 임의의 조합이거나 이를 포함할 수 있다.
1T1C 셀들(1102)의 측면에 대한 주변 영역(1116)은 주변 디바이스들(1118)(이들 중 하나만 도시됨)을 수용한다. 주변 디바이스들(1118)은, 예컨대, 금속-산화막-반도체 전계-효과 트랜지스터(MOSFET; metal-oxide-semiconductor field-effect transistor), 핀 전계-효과 트랜지스터(finFET; fin field-effect transistor), 게이트-올-어라운드 전계-효과 트랜지스터(GAA FET; gate-all-around field-effect transistor), 또는 어떤 다른 적절한 유형의 반도체 디바이스일 수 있다. 주변 디바이스들(1118) 각각은 기판(1108)에 있는 한 쌍의 소스/드레인 영역들(1120) 뿐만 아니라, 소스/드레인 영역들(1120) 사이에 스택되어 있는 게이트 전극(1122) 및 게이트 유전체층(1124)을 포함한다.
도 11b를 참조하면, 도 11a의 단면도(1100A)가 취해진 축과 직교하는 축을 따라 도 11a의 IC 칩의 몇몇 실시예들에 관한 단면도(1100B)가 제시된다. 1T1C 셀들(1102)은 개별 메모리 셀들(102), 개별 드레인측 도전성 경로들(1106), 개별 액세스 트랜지스터들(1112), 및 개별 소스측 도전성 경로들(1126)을 포함한다. 메모리 셀들(102) 각각은 그 상응물을 도 7a와 관련하여 설명한 바와 같다.
액세스 트랜지스터들(1112)은 기판(1108)과 상호연결 구조(702) 사이에서 기판(1108) 상에 있으며, 트렌치 격리 구조(1110)에 의해 전기적으로 분리된다. 액세스 트랜지스터들(1112)은 개별 드레인 영역들(1104), 개별 소스 영역들(1128), 개별 게이트 유전체층들(1130), 및 개별 게이트 전극들(1132)을 포함한다. 게이트 전극들(1132)은 각각 게이트 유전체층들(1130) 위에 놓이며, 몇몇 실시예들에서, 워드 라인들을 형성한다. 드레인 및 소스 영역들(1104, 1128)은 기판의 도핑된 영역들이며 그 각각이 기판(1108)의 인접해 있는 영역과 반대되는 도핑 타입을 갖는다. 또한, 드레인 및 소스 영역들(1104, 1128)은 각각 게이트 전극들(1132)과 경계를 이룬다. 액세스 트랜지스터들(1112)은, 예컨대, MOSFET, finFET, GAA FET, 또는 어떤 다른 적절한 유형의 반도체 디바이스일 수 있다.
드레인측 도전성 경로들(1106)은 드레인 영역들(1104)을 메모리 셀들(102)에 전기적으로 커플링하며, 소스측 도전성 경로들(1126)은 소스 영역들(1128)을 소스 라인들(SL)에 전기적으로 커플링한다. 드레인측 및 소스측 도전성 경로들(1106, 1126)은 복수의 와이어들(704) 및 복수의 비아들(706)에 의해 형성된다.
도 11a 및 도 11b는 도 7a에서와 같은 메모리-셀 실시예들을 이용하여 도시되지만, 도 1, 2a, 2b, 3, 4a 내지 4d, 5, 6, 8a 내지 8c, 9, 및 10a 내지 10e 중 어느 하나에서와 같은 메모리-셀 실시예들이 대안의 실시예들에서 수용 가능하다. 예컨대, 도 11a 및 도 11b의 메모리 셀들(102)은 도 9에서와 같이 강유전체층들(106)의 상단 표면들에 추가 계면층들(104)을 포함할 수 있다.
도 12를 참조하면, 도 11a 및 도 11b의 IC 칩의 몇몇 실시예들에 관한 상면 레이아웃 도(1200)가 제시된다. 도 11a 및 도 11b의 단면도들(1100A, 1100B)은, 예컨대, 각각 라인들 B 및 C를 따라 취해질 수 있다. IC 칩은 복수의 로우들 및 복수의 컬럼들로 복수의 1T1C 셀들(1102)을 포함함으로써 메모리 어레이(1202)를 형성한다. 주변 디바이스들(1118)은 IC 칩의 주변 영역(1116)에서 메모리 어레이(1202)를 둘러싼다. 주변 디바이스들(1118)은, 예컨대, 읽기/쓰기 회로 및/또는 1T1C 셀들(1102)을 작동시키기 위한 다른 적절한 회로를 구현할 수 있다.
도 13을 참조하면, 높은 텍스처 균일성을 갖는 계면층(104)이 강유전체층(106)의 하면에 있는 강유전체 전계-효과 트랜지스터(FeFET; ferroelectric field-effect transistor)(1302)를 포함하는 IC 칩의 몇몇 실시예들에 관한 단면도(1300)가 제시된다. 한 쌍의 소스/드레인 영역들(1304)이 기판(1108)에 있으며, 기판(1108)의 채널 영역(1306)이 소스/드레인 영역들(1304)을 분리한다. 소스/드레인 영역들(1304)은, 예컨대, 기판(1108)의 도핑된 영역들 또는 어떤 다른 적절한 반도체 영역일 수 있다.
게이트 유전체층(1308), 플로팅 게이트 전극(1310), 계면층(104), 강유전체층(106), 상부 게이트 전극(1312), 및 하드 마스크(1314)는 채널 영역(1306) 위에 놓인 게이트 스택을 형성하며 공통 너비를 공유한다. 대안의 실시예들에서, 플로팅 게이트 전극(1310) 및/또는 게이트 유전체층(1308)은 생략된다. 계면층(104) 및 강유전체층(106)은 도 1, 2a 및 2b 중 어느 하나와 관련하여 설명한 바와 같으며, 계면층(104)은 높은 텍스처 균일성을 가짐으로써 강유전체층(106)의 특성들의 균일성을 강화 및/또는 개선한다. 그러한 특성들은, 예컨대, 잔류 분극 및 다른 적절한 특성들을 포함할 수 있다. 몇몇 실시예들에서, 플로팅 게이트 전극(1310) 및 상부 게이트 전극(1312)은 각각 도 1, 2a 및 2b 중 어느 하나와 관련하여 설명한 하부 전극(108) 및 상부 전극(110)과 같다.
측벽 스페이서 구조(1316)는 게이트 스택의 양쪽 측벽들 상에 있으며, 상호연결 구조(702)는 FeFET(1302) 위에 놓이며 그에 전기적으로 커플링된다. 상호연결 구조(702)는 FeFET(1302)에서 이어지는 도전성 경로들의 경계를 나타내도록 스택된 복수의 와이어들(704) 및 복수의 비아들(706)을 포함한다. 하나의 레벨의 비아들(706) 및 하나의 레벨의 와이어들(704)만이 도시되지만, 추가 레벨들이 수용 가능하다. 컨택 식각 정지층(1318)은 FeFET(1302)을 덮으며 이를 라이닝하고, ILD 층(1114) 및 IMD 층(720)은 컨택 식각 정지층(1318) 위에 스택된다. 컨택 식각 정지층(1318) 및 ILD 층(1114)은 비아들(706)을 둘러싸며, IMD 층(720)은 와이어들(704)을 둘러싼다.
몇몇 실시예들에서, 하드 마스크(1314)는 티타늄 질화물, 실리콘 산화물, 실리콘 질화물, 실리콘 탄화물 질화물, 실리콘 산화물 질화물, 금속 산화물, 어떤 다른 적절한 재료(들), 또는 앞서 언급된 것들의 임의의 조합이거나 이를 포함한다. 몇몇 실시예들에서, 측벽 스페이서 구조(718)는 티타늄 질화물, 실리콘 산화물, 실리콘 질화물, 실리콘 탄화물 질화물, 실리콘 산화물 질화물, 금속 산화물, 어떤 다른 적절한 재료(들), 또는 앞서 언급된 것들의 임의의 조합이거나 이를 포함한다. 몇몇 실시예들에서, 컨택 식각 정지층(1318)은 금속 질화물, 금속 산화물, 금속 탄화물, 실리콘 질화물, 실리콘 산화물, 실리콘 탄화물, 실리콘 산화질화물, 어떤 다른 적절한 유전체(들), 또는 앞서 언급된 것들의 임의의 조합이거나 이를 포함한다.
FeFET(1302)의 작동 중에, 강유전체층(106)의 잔류 분극은 데이터의 비트를 나타내는 데에 이용된다. 예컨대, 잔류 분극의 양극성은 이진수 "0"을 나타낼 수 있음에 비하여, 잔류 분극의 음극성은 이진수 "1"을 나타낼 수 있으며, 그 반대로도 할 수 있다.
잔류 분극을 양극성으로 설정하기 위해, 제1 기입 전압(write voltage)이 상부 게이트 전극(1312)으로부터 채널 영역(1306)으로(예컨대, 소스/드레인 영역들(1304)을 통해) 강유전체층(106) 전체에 걸쳐서 인가된다. 잔류 분극을 음극성으로 설정하기 위해, 제2 기입 전압이 상부 게이트 전극(1312)으로부터 채널 영역(1306)으로 강유전체층(106) 전체에 걸쳐서 인가된다. 제1 기입 전압 및 제2 기입 전압은 반대 극성을 가지며 보자 전압(coercive voltage)을 초과하는 크기를 갖는다.
잔류 분극의 극성은 FeFET(1302)의 임계 전압을 시프트한다. 잔류 분극이 양극성 또는 음극성에 있는지의 여부에 따라, 임계 전압은 제1 임계치 또는 제2 임계치에 있다. 잔류 분극의 극성을 판독하기 위해, 보자 전압 보다 작으며 제1 임계 전압과 제2 임계 전압 사이에 있는 읽기 전압이 상부 게이트 전극(1312)으로부터 소스/드레인 영역들(1304) 중 하나로 인가된다. 채널 영역이 전도하는지의 여부에 따라 잔류 분극은 양극성 또는 음극성을 갖는다.
도 13은 강유전체층(106) 상의 단일 계면층(104)을 포함하는 FeFET(1302)을 도시하지만, FeFET(1302)은 대안으로 도 3에서와 같이 강유전체층(106) 상의 한 쌍의 계면층들(104)을 포함할 수 있다. 도 13은 플로팅 게이트 전극(1310)으로부터 상부 게이트 전극(1312)까지 단일 계면층(104) 및 단일 강유전체층(106)이 스택된 FeFET(1302)을 도시하지만, FeFET(1302)은 대안으로 도 5 또는 도 6에서와 같이 플로팅 게이트 전극(1310)으로부터 상부 게이트 전극(1312)까지 복수의 계면층들(104) 및 복수의 강유전체층들(106)이 스택될 수 있다.
도 14 내지 도 26을 참조하면, 메모리 셀들을 포함하는 IC 칩을 형성하는 방법의 몇몇 실시예들에 관한 일련의 단면도들(1400 내지 2600)이 제시되며, 여기에서 메모리 셀들은 개별 1T1C 셀들로 통합되며 개별 강유전체층들 하면의 높은 텍스처 균일성을 갖는 개별 계면층들을 포함한다. 단면도들(1400 내지 2600)은, 예컨대, 메모리 셀들이 도 9에서와 같은 도 11a의 IC 칩의 대안의 실시예들에 대응할 수 있다. 또한, 단면도들(1400 내지 2600)은, 예컨대, 도 12의 라인 B를 따라 취해질 수 있다.
도 14의 단면도(1400)에 의해 나타낸 바와 같이, 상호연결 구조(702)는 복수의 액세스 트랜지스터들(1112)(부분적으로만 도시됨) 및 주변 디바이스(1118) 위에 부분적으로 형성되며 이들에 전기적으로 커플링된다. 액세스 트랜지스터들(1112)은 형성되는 복수의 1T1C 셀들(1102)에 대해 개별적이며 그 각각이 복수의 1T1C 셀들(1102)에 있고, 주변 디바이스(1118)는 형성되는 IC 칩의 주변 영역(1116)에 있다. 액세스 트랜지스터들(1112) 및 주변 디바이스(1118)는 기판(1108) 상에 있으며 기판(1108)에 의해 부분적으로 형성되고, 기판(1108)의 트렌치 격리 구조(1110)에 의해 분리된다. 액세스 트랜지스터들(1112) 및 주변 디바이스(1118)는, 예컨대, 도 11a 및 도 11b와 관련하여 설명한 바와 같을 수 있다.
상호연결 구조(702)는 유전체 구조에 스택된 복수의 와이어들(704) 및 복수의 비아들(706)을 포함한다. 유전체 구조는 ILD 층(1114) 및 ILD 층(1114) 위의 제1 IMD 층(720a)를 포함한다. 복수의 와이어들(704)은 상호연결 구조(702)의 상단 표면을 따라 복수의 하부 전극 와이어들(704b)을 포함한다. 하부 전극 와이어들(704b)은 형성되는 복수의 1T1C 셀들(1102)에 대해 개별적이며 그 각각이 복수의 1T1C 셀들(1102)에 있다. 또한, 하부 전극 와이어들(704b)은 각각 액세스 트랜지스터들(1112)의 드레인 영역들(1104)에 전기적으로 커플링된다. 제1 IMD 층(720a)은, 예컨대, 화학적 증기 증착(CVD; chemical vapor deposition), 물리적 증기 증착(PVD; physical vapor deposition), 원자층 증착(ALD; atomic layer deposition), 어떤 다른 적절한 증착 프로세스(들), 또는 앞서 언급된 것들의 임의의 조합에 의해 그리고/또는 이를 이용하여 형성될 수 있다. 와이어들(704) 및 비아들(706)은, 예컨대, CVD, PVD, ALD, 무전해 도금, 전기 도금, 어떤 다른 적절한 증착 프로세스(들), 또는 앞서 언급된 것들의 임의의 조합에 의해 그리고/또는 이를 이용하여 형성될 수 있다.
도 15의 단면도(1500)에 의해 나타낸 바와 같이, 제1 식각 정지층(722)이 상호연결 구조(702) 상에 퇴적 또는 다른 방법으로 형성된다. 도시의 컴팩트함을 위해 상호연결 구조(702)의 하위 부분은 여기에서 그리고 후속하는 도면들에서 생략된다. 제1 식각 정지층(722)은 유전체이며, 예컨대, CVD, PVD, ALD, 다른 적절한 증착 프로세스(들), 또는 앞서 언급된 것들의 임의의 조합에 의해 퇴적될 수 있다.
도 15의 단면도(1500)에 의해 또한 나타낸 바와 같이, BEVA들(706b)은 제1 식각 정지층(722)을 관통하여 각각 하부 전극 와이어들(704b)까지 연장되어 형성된다. BEVA들(706b)은 개별 BEVA 본체들(710) 및 BEVA 본체들(710)의 밑면들을 각각 감싸는 개별 BEVA 장벽들(708)을 포함한다. BEVA 본체들(710) 및/또는 BEVA 장벽들(708)은, 예컨대, CVD, PVD, ALD, 어떤 다른 적절한 증착 프로세스(들), 또는 앞서 언급된 것들의 임의의 조합에 의해 그리고/또는 이를 이용하여 형성될 수 있다.
도 16의 단면도(1600)에 의해 나타낸 바와 같이, 하부 전극층(108l)이 BEVA들(706) 및 제1 식각 정지층(722) 위에 퇴적된다. 하부 전극층(108l)은 도전성이며, 예컨대, 티타늄 질화물, 탄탈룸 질화물, 루테늄, 플래티넘, 이리듐, 몰리브덴, 텅스텐, 도핑된 폴리실리콘, 어떤 다른 적절한 도전성 재료(들), 또는 앞서 언급된 것들의 임의의 조합이거나 이를 포함할 수 있다. 하부 전극층(108l)은, 예컨대, CVD, PVD, ALD, 어떤 다른 적절한 증착 프로세스(들), 또는 앞서 언급된 것들의 임의의 조합에 의해 퇴적될 수 있다.
도 17의 단면도(1700)에 의해 나타낸 바와 같이, 하부 계면층(104b)이 하부 전극층(108l) 위에 퇴적된다. 하부 계면층(104b)은, 예컨대, CVD, PVD, ALD, 어떤 다른 적절한 증착 프로세스(들), 또는 앞서 언급된 것들의 임의의 조합에 의해 퇴적될 수 있다.
하부 전극층(108l) 및 하부 계면층(104b)은 각각 그리고 상대적으로 낮은 텍스처 균일성 및 높은 텍스처 균일성을 가진 개별 상단 표면들(112, 114)을 갖는다. 다시 말해서, 하부 전극층(108l)의 상단 표면(112)과 비교하여, 하부 계면층(104b)의 상단 표면(114)이 증가된 텍스처 균일성을 갖는다. 텍스처는, 예컨대, 레이(lay), 거칠기, 파형, 다른 적절한 파라미터(들), 또는 앞서 언급된 것들의 임의의 조합의 면에서 완전히 편평한 평면으로부터의 표면의 편차에 대응할 수 있다. 레이는, 예컨대, 주된(predominant) 표면 패턴의 방향을 나타낼 수 있다. 거칠기는, 예컨대, 표면의 이격된 고르지 못한 부분들의 정도를 나타낼 수 있다. 파형 파라미터들은, 예컨대, 거칠기가 오버레이된 표면의 이격된 고르지 못한 부분들의 정도를 나타낼 수 있다. 거칠기의 고르지 못한 부분들과 비교하여, 파형의 고르지 못한 부분들은 더 광범위하며 더 큰 간격을 갖는다.
몇몇 실시예들에서, 하부 전극층(108l) 및 하부 계면층(104b) 각각의 상단 표면들(112, 114)에서의 텍스처는 간섭 측정, 원자력 현미경(AFP; atomic force microscopy), 어떤 다른 적절한 방법, 또는 앞서 언급한 것들의 임의의 조합을 이용하여 측정되고/되거나 조면계 또는 어떤 다른 적절한 장비를 이용하여 측정된다.
몇몇 실시예들에서, 하부 전극층(108l) 및 하부 계면층(104b) 각각의 상단 표면들(112, 114)에서의 텍스처는 평균 거칠기를 이용하여 수량화된다. 예컨대, 제1 세트의 평균 거칠기 측정치들은 하부 전극층(108l)의 상단 표면(112) 전체에 걸쳐서 균일하게 퍼져 있는 다수의 위치들에서 측정될 수 있고, 제2 세트의 평균 거칠기 측정치들은 하부 계면층(104b)의 상단 표면(114) 전체에 걸쳐서 균일하게 퍼져 있는 다수의 위치들에서 측정될 수 있다. 몇몇 실시예들에서, 하부 계면층(104b)의 상단 표면(114)에서의 증가된 텍스처 균일성 때문에, 제2 세트의 측정치들의 평균은 제1 세트의 측정치들의 평균보다 더 작을 수 있다. 또한, 제2 세트의 측정치들의 변화(variation)는 제1 세트의 측정치들의 변화보다 더 작을 수 있다. 측정치들의 세트(예컨대, 제1 또는 제2 세트의 측정치들)에 대한 변화는, 예컨대, (MAX-MIN)/(2xAVG)로 결정될 수 있으며, 여기에서, MAX는 최대 측정치에 대응하고, MIN은 최소 측정치에 대응하며, AVG는 측정치들의 평균에 대응한다.
몇몇 실시예들에서, 하부 계면층(104b)은 (1) 비정질 유전체; (2) 비정질 금속 산화물; (3) 비정질 금속; (4) 어떤 다른 적절한 재료(들); 또는 (5) 앞서 언급된 것들의 임의의 조합이거나 이를 포함한다. 비정질 금속은, 예컨대, 하나 이상의 금속 성분들로 제한되거나 이들을 필수적으로 하여 구성될 수 있다. 비정질 유전체는 금속 산화물이거나 이를 포함할 수 있는 것 또는 금속 산화물이 아니거나 이를 포함하지 않을 수 있는 것이며, 산화물을 포함하거나 포함하지 않을 수 있는 것이다. 하부 계면층(104b)의 비정질 특성은 하부 계면층(104b)의 상단 표면(114)에서의 높은 텍스처 균일성을 야기할 수 있다는 점이 인식되어 왔다.
다른 실시예들에서, 하부 계면층(104b)은 (1) 결정질 유전체; (2) 결정질 금속 산화물; (3) 결정질 금속; (4) 어떤 다른 적절한 재료(들); 또는 (5) 앞서 언급된 것들의 임의의 조합이거나 이를 포함한다. 결정질 금속은, 예컨대, 하나 이상의 금속 성분들로 제한되거나 이들을 필수적으로 하여 구성될 수 있다. 결정질 유전체는 금속 산화물이거나 이를 포함할 수 있는 것 또는 금속 산화물이 아니거나 이를 포함하지 않을 수 있는 것이며, 산화물을 포함하거나 포함하지 않을 수 있는 것이다.
하부 계면층(104b)이 결정질 유전체, 금속 산화물, 또는 금속인 몇몇 실시예들에서, 계면층은: (1) 단결정; (2) 그레인 크기 변화가 적은 것; (3) 공통 배향을 공유하는 그레인들의 퍼센티지가 높은 것; (4) 작은 그레인 크기를 갖는 그레인들의 퍼센티지가 높은 것; 또는 (5) 앞서 언급된 것들의 임의의 조합인 것/조합을 갖는 것이다. 그러한 결정질 특성들은 하부 계면층(104b)의 상단 표면(114)에서의 높은 텍스처 균일성을 야기할 수 있다는 점이 인식되어 왔다. 적어도 몇몇 실시예들에서, 특성들 (1) 내지 (4)는 텍스처 균일성을 증가시키는 데에 가장 효과적인 것으로부터 가장 효과적이지 않은 것으로의 순서이다.
그레인 크기 변화는, 예컨대, (MAX-MIN)/(2xAVG)*100 로 결정될 수 있으며, 여기에서, MAX는 최대 그레인 크기에 대응하고, MIN은 최소 그레인 크기에 대응하며, AVG는 평균 그레인 크기에 대응한다. 상기 (2)에서 그레인 크기 변화가 적은 것은, 예컨대, 약 10%, 약 5%, 또는 어떤 다른 적절한 값 미만의 그레인 크기 변화일 수 있다. 상기 (3) 및/또는 (4)에서 퍼센티지가 높은 것은, 예컨대, 약 90%, 약 95%, 또는 어떤 다른 적절한 값 보다 큰 퍼센티지일 수 있다. 상기 (3)의 공통 배향은, 예컨대, 밀러(Miller) 인덱스 또는 어떤 다른 적절한 표기 체계를 이용하여 표현될 수 있고/있거나, 예컨대, x-선 회절 분석(XRD; x-ray diffraction analysis) 또는 어떤 다른 적절한 방법에 의해 측정될 수 있다. 하부 계면층(104b)이 결정질 티타늄 질화물인 몇몇 실시예들에서, 약 90% 보다 많은 그레인들이 (111)의 지향을 공유할 수 있다. 상기 (4)의 작은 그레인 크기는, 예컨대, 약 1 나노미터, 0.5 나노미터, 또는 어떤 다른 적절한 값 이하인 평균 그레인 크기, 최대 그레인 크기, 중간 그레인 크기, 또는 그 밖에 유사한 것에 대응할 수 있다.
하부 계면층(104b)이 결정질 유전체 또는 금속 산화물이거나 이를 포함하는 몇몇 실시예들에서, 결정질 유전체 또는 금속 산화물은 섭씨 약 400도 초과, 섭씨 약 700도 초과, 섭씨 약 1000도 초과, 또는 어떤 다른 적절한 값의 결정화 온도를 갖는다. 예컨대, 결정질 유전체 또는 금속 산화물은 알루미늄 산화물(예컨대, Al2O3), 실리콘 산화물(예컨대, SiO2), 루테늄 산화물(예컨대, RuO), 어떤 다른 적절한 재료, 또는 앞서 언급된 것들의 임의의 조합이거나 이를 포함할 수 있다.
비정질이든 결정질이든 상관없이 하부 계면층(104b)이 유전체 또는 금속 산화물이거나 이를 포함하는 몇몇 실시예들에서, 하부 계면층(104b)은 높은 에너지 밴드갭을 갖는다. 그러한 높은 에너지 밴드갭은, 예컨대, 이하에서 하부 계면층(104b) 상에 형성되는 강유전체층의 밴드갭보다 더 큰 밴드갭일 수 있다. 높은 에너지 밴드갭은 누설 전류를 감소시킬 수 있다.
몇몇 실시예들에서, 하부 계면층(104b)의 두께(Tbi)는 0 보다 크며 약 5 내지 100 옹스트롬, 약 5 내지 50 옹스트롬, 약 50 내지 100 옹스트롬, 또는 어떤 다른 적절한 값이다. 두께(Tbi)가 약 50 옹스트롬 미만이고 하부 계면층(104b)이 결정질인 한, 하부 계면층(104b)의 평균 그레인 크기는 일반적으로 약 5 옹스트롬 미만 또는 어떤 다른 적절한 값이다.
도 18의 단면도(1800)에 의해 나타낸 바와 같이, 강유전체층(106)은 하부 계면층(104b) 바로 위에 퇴적된다. 적어도 몇몇 실시예들에서, 하부 계면층(104b)은 강유전체층(106)에 대한 결정질 시드(seed)의 역할을 한다. 퇴적은, 예컨대, CVD, PVD, ALD, 어떤 다른 적절한 증착 프로세스(들), 또는 앞서 언급된 것들의 임의의 조합에 의해 수행될 수 있다.
앞서 언급된 바와 같이, 하부 계면층(104b)의 상단 표면(114)은 하부 전극층(108l)의 상단 표면(112)보다 더 높은 텍스처 균일성을 갖는다. 낮은 텍스처 균일성 대신에 높은 텍스처 균일성을 갖는 표면 상에 강유전체층(106)을 형성하는 것은 강유전체층(106)의 특성들의 균일성을 강화 및/또는 증가시킨다는 점이 인식되어 왔다. 그러한 특성들의 비-제한적 예시들은 잔류 분극, 표면 거칠기, 텍스처 균일성, 다른 적절한 특성들, 또는 앞서 언급된 것들의 임의의 조합을 포함한다. 따라서, 강유전체층(106)이 하부 전극층(108l)의 상단 표면(112) 대신에 하부 계면층(104b)의 상단 표면(114) 상에 형성되기 때문에, 강유전체층(106)의 특성들은 강화될 수 있고/있거나 높은 균일성을 가질 수 있다. 예컨대, 잔류 분극은 높은 균일성을 가질 수 있으며, 이에 의해 벌크 제조 수율은 낮을 수 있다. 또 다른 예시로서, 잔류 분극이 강화될 수 있으며, 이에 의해 읽기 작업들이 실패할 경향이 줄어들 수 있다. 또한, 강유전체층(106)의 특성들이 강화될 수 있고/있거나 높은 균일성을 가질 수 있기 때문에, 형성되는 메모리 셀들은 달리 가능했을 정도보다 더 스케일 다운될 수 있다.
도 18의 단면도(1800)에 의해 또한 나타낸 바와 같이, 상부 계면층(104t)은 강유전체층(106) 위에 퇴적된다. 대안의 실시예들에서, 도 7a의 실시예들에 따른 메모리 셀들을 형성하기 위해 상부 계면층(104t)이 생략된다. 상부 계면층(104t)은, 예컨대, 도 17과 관련하여 하부 계면층(104b)을 설명한 바와 같을 수 있으며/있거나, 예컨대, CVD, PVD, ALD, 어떤 다른 적절한 증착 프로세스(들), 또는 앞서 언급된 것들의 임의의 조합에 의해 퇴적될 수 있다. 상부 계면층(104t)이 강유전체층(106)보다 더 높은 에너지 밴드갭을 갖는 한, 상부 계면층(104t)은 형성되는 메모리 셀들에 대해 누설 전류를 감소시킬 수 있다.
도 19의 단면도(1900)에 의해 나타낸 바와 같이, 상부 전극층(110l)이 상부 계면층(104t) 위에 퇴적되고, 하드 마스크층(712l)이 상부 전극층(110l) 위에 퇴적된다. 상부 전극층(110l) 및/또는 하드 마스크층(712l)은, 예컨대, CVD, PVD, ALD, 어떤 다른 적절한 증착 프로세스(들), 또는 앞서 언급된 것들의 임의의 조합에 의해 퇴적될 수 있다.
도 20의 단면도(2000)에 의해 나타낸 바와 같이, 하드 마스크층(712l)은 패터닝되어 하드 마스크층(712l)을 형성되는 1T1C 셀들(1102)에 대해 개별적인 하드 마스크들(712)로 분할한다. 이하에서 보는 바와 같이, 하드 마스크들(712)은 형성되는 메모리 셀들을 위한 패턴들을 갖는다. 패터닝은, 예컨대, 포토리소그래피/식각 프로세스 또는 어떤 다른 적절한 패터닝 프로세스에 의해 수행될 수 있다.
도 20의 단면도(2000)에 의해 또한 나타낸 바와 같이, 제1 식각은 준비되어 있는 하드 마스크들(712)을 이용하여 상부 전극층(110l)에 대해 수행된다. 하드 마스크층(712l)이 포토리소그래피/식각 프로세스에 의해 패터닝되는 몇몇 실시예들에서, 포토리소그래피/식각 프로세스의 식각은 제1 식각과 동일한다. 제1 식각은 상부 계면층(104t) 상에서 정지하며 하드 마스크들(712)의 패턴들을 상부 전극층(110l)에 전사시킴으로써, 상부 전극층(110l)을 분할한다. 분할 부분(segment)들은 형성되는 1T1C 셀들(1102)에 대해 개별적이고 그 각각이 1T1C 셀들(1102)에 있으며 이하에서는 상부 전극들(110)이라 지칭한다. 몇몇 실시예들에서, 상부 계면층(104t)은 그룹 1 재료임에 비하여, 하부 계면층(104b)는 그룹 2 재료이다. 그룹 1 재료는 도 17과 관련하여 설명한 바와 같이 비정질 또는 결정질인 유전체 또는 금속 산화물이다. 그룹 2 재료는 도전성이며 도 17과 관련하여 설명한 바와 같이 비정질 또는 결정질인 금속이다.
도 21의 단면도(2100)에 의해 나타낸 바와 같이, 측벽 스페이서 구조(718)는 하드 마스크들(712) 및 상부 전극들(110)에 의해 형성된 공통 측벽들 상에 형성된다. 측벽 스페이서 구조(718)를 형성하는 프로세스는, 예컨대: 1) 측벽 스페이서층을 퇴적하는 단계; 및 2) 측벽 스페이서층을 에치 백(etch back)하는 단계를 포함할 수 있다. 그러나, 다른 적절한 프로세스들도 수용 가능하다. 측벽 스페이서층은, 예컨대, CVD, PVD, ALD, 어떤 다른 적절한 증착 프로세스(들), 또는 앞서 언급된 것들의 임의의 조합에 의해 퇴적될 수 있다.
도 22의 단면도(2200)에 의해 나타낸 바와 같이, 제2 식각은 준비되어 있는 측벽 스페이서 구조들(718) 및 하드 마스크들(712)을 이용하여 상부 및 하부 계면층들(104t, 104b), 강유전체층(106), 및 하부 전극층(108l)에 대해 수행된다. 제2 식각은 제1 식각 정지층(722) 상에서 정지한다. 또한, 제2 식각은 하드 마스크들(712) 및 측벽 스페이서 구조들(718)의 패턴들을 하부 전극층(108l), 상부 및 하부 계면층들(104t, 104b), 및 강유전체층(106)에 전사시킴으로써, 앞서 언급된 층들을 분할한다. 하부 전극층(108l)의 분할 부분들은 형성되는 1T1C 셀들(1102)에 대해 개별적이고 그 각각이 1T1C 셀들(1102)에 있으며 이하에서는 하부 전극들(108)이라 지칭한다. 하부 및 상부 전극들(108, 110), 하부 및 상부 계면층들(104b, 104t)의 분할 부분들, 및 강유전체층(106)의 분할 부분들은 형성되는 1T1C 셀들(1102) 각각에서 메모리 셀들(102)을 형성한다.
도 23 내지 도 26의 단면도들(2300 내지 2600)에 의해 나타낸 바와 같이, 상호연결 구조(702)는 메모리 셀들(102) 위에 그리고 이들 둘레에 완성된다.
도 23의 단면도(2300)에 의해 나타낸 바와 같이, 제2 식각 정지층(724)은 메모리 셀들(102)을 덮도록 형성되며 주변 영역(1116)으로부터 횡방향으로 오프셋된다. 이와 같이 제2 식각 정지층(724)을 형성하는 프로세스는, 예컨대: 1) 메모리 셀들(102) 및 주변 영역(1116)을 덮도록 제2 식각 정지층(724)을 퇴적하는 단계; 및 2) 제2 식각 정지층(724)을 패터닝하여 이를 주변 영역(1116)으로부터 제거하는 단계를 포함할 수 있다. 그러나, 다른 적절한 프로세스들도 수용 가능하다. 제2 식각 정지층(724)은, 예컨대, CVD, PVD, ALD, 어떤 다른 적절한 증착 프로세스(들), 또는 앞서 언급된 것들의 임의의 조합에 의해 퇴적될 수 있다. 패터닝은, 예컨대, 포토리소그래피/식각 프로세스 또는 어떤 다른 적절한 프로세스에 의해 수행될 수 있다.
도 24의 단면도(2400)에 의해 나타낸 바와 같이, 버퍼층(726) 및 제2 IMD 층(720b)은 제1 및 제2 식각 정지층들(722, 724) 위에 주변 영역(1116) 및 메모리 셀들(102)을 덮도록 퇴적된다. 대안의 실시예들에서, 버퍼층(726)은 생략된다. 버퍼층(726) 및/또는 제2 IMD 층(720b)은, 예컨대, CVD, PVD, ALD, 어떤 다른 적절한 증착 프로세스(들), 또는 앞서 언급된 것들의 임의의 조합에 의해 퇴적될 수 있다.
도 24의 단면도(2400)에 의해 또한 나타낸 바와 같이, 제2 IMD 층(720b), 버퍼층(726) 및 제1 및 제2 식각 정지층들(722, 724)은 패터닝되어 복수의 비아 오프닝들(2402)을 형성한다. 비아 오프닝들(2402)은 각각 메모리 셀들(102)의 상부 전극들(110) 및 주변 영역(1116)의 와이어(704)를 노출시킨다. 패터닝은, 예컨대, 하나 이상의 포토리소그래피/식각 프로세스(들) 및/또는 어떤 다른 적절한 패터닝 프로세스(들)에 의해 수행될 수 있다.
도 25의 단면도(2500)에 의해 나타낸 바와 같이, 제2 IMD 층(720b)은 더 식각되어 비아 오프닝들(2402)과 오버랩하는 복수의 와이어 오프닝들(2502)을 형성한다. 패터닝은, 예컨대, 포토리소그래피/식각 프로세스 및/또는 어떤 다른 적절한 프로세스(들)에 의해 수행될 수 있다.
도 26의 단면도(2600)에 의해 나타낸 바와 같이, 복수의 추가 와이어들(704) 및 복수의 추가 비아들(706)이 비아 오프닝들(2402)(예컨대, 도 24 참조) 및 와이어 오프닝들(2502)(예컨대, 도 25 참조)을 채우도록 형성된다. 복수의 추가 와이어들(704)은 각각 와이어 오프닝들(2502)을 채우고, 메모리 셀들(102)에 대해 개별적이며 그 각각이 메모리 셀들(102) 위에 놓이는 복수의 상부 전극 와이어들(704t)을 포함한다. 복수의 추가 비아들(706)은 각각 비아 오프닝들(2402)을 채우고, 상부 전극들(110)에 대해 개별적이며 그 각각이 상부 전극들(110)에 있는 복수의 TEVA들(706t)을 포함한다. 또한, TEVA들(706t)은 상부 전극 와이어들(704t) 각각으로부터 상부 전극들(110)까지 각각 연장한다.
추가 와이어들(704) 및 추가 비아들(706)을 형성하는 프로세스는, 예컨대: 1) 비아 오프닝들(2402) 및 와이어 오프닝들(2502)을 채우도록 금속층을 퇴적하는 단계; 및 2) 제2 IMD 층(720b) 및 금속층의 상단 표면들이 서로 같은 높이가 될 때까지 금속층 및 제2 IMD 층(720b)에 대해 평탄화를 수행하는 단계를 포함할 수 있다. 그러나, 다른 적절한 프로세스들도 수용 가능하다. 금속층은, 예컨대, CVD, PVD, ALD, 무전해 도금, 전기 도금, 어떤 다른 적절한 증착 프로세스(들), 또는 앞서 언급된 것들의 임의의 조합에 의해 퇴적될 수 있다.
도 14 내지 도 26이 방법을 참조로 하여 설명되지만, 도 14 내지 도 26에 도시된 구조들이 그 방법으로 제한되는 것이 아니라 오히려 방법과는 별도로 분리될 수 있다는 점이 이해될 것이다. 도 14 내지 도 26이 일련의 동작들로 설명되지만, 그 동작들의 순서는 다른 실시예들에서 변경될 수 있다는 점이 이해될 것이다. 도 14 내지 도 26이 특정 세트의 동작들로 예시 및 설명되지만, 예시 및/또는 설명된 몇몇 동작들은 다른 실시예들에서는 생략될 수 있다. 또한, 예시 및/또는 설명되지 않은 동작들은 다른 실시예들에서는 포함될 수 있다.
도 27을 참조하면, 도 14 내지 도 26의 방법의 몇몇 실시예들에 관한 블록도(2700)가 제시된다.
2702에서, 상호연결 구조가 기판 위에 부분적으로 형성되며, 여기에서 상호연결 구조는 메모리 영역의 하부 전극 와이어를 포함한다. 예컨대, 도 14를 참조한다.
2704에서, 상호연결 구조 위에 식각 정지층이 퇴적된다. 예컨대, 도 15를 참조한다.
2706에서, 하부 전극 비아가 식각 정지층을 관통하여 하부 전극 와이어까지 연장되도록 형성된다. 예컨대, 도 15를 참조한다.
2708에서, 하부 전극층, 계면층, 강유전체층, 및 상부 전극층이 하부 전극 비아 상에 스택되도록 퇴적되며, 여기에서 계면층의 상단 표면은 하부 전극층의 상단 표면에 비하여 높은 텍스처 균일성을 갖는다. 예컨대, 도 16 내지 도 19를 참조한다.
2710에서, 상부 전극층 위에 하드 마스크가 형성된다. 예컨대, 도 19 및 도 20을 참조한다.
2712에서, 준비되어 있는 하드 마스크를 이용하여 상부 전극층에 대해 제1 식각이 수행되어 상부 전극을 형성한다. 예컨대, 도 20을 참조한다.
2714에서, 하드 마스크 및 상부 전극에 의해 형성된 공통 측벽들 상에 강유전체층 위에 놓이도록 측벽 스페이서 구조가 형성된다. 예컨대, 도 21을 참조한다.
2716에서, 준비되어 있는 하드 마스크 및 측벽 스페이서 구조를 이용하여 강유전체층, 계면층, 및 하부 전극층에 대해 제2 식각이 수행되어 메모리 셀을 형성한다. 예컨대, 도 22를 참조한다.
2718에서, 상호연결 구조는 메모리 셀 위에 그리고 그 둘레에 완성된다. 예컨대, 도 23 내지 도 26을 참조한다.
도 27의 블록도(2700)가 일련의 동작들 또는 이벤트들로 예시 및 설명되지만, 그러한 동작들 또는 이벤트들의 예시된 순서가 제한의 의미로 해석되지 않는다는 점이 이해될 것이다. 예컨대, 여기에 예시 및/또는 설명된 바 외에도, 몇몇 동작들은 다른 동작들 또는 이벤트들과 상이한 순서들로 그리고/또는 동시에 일어날 수 있다. 또한, 여기에 설명된 실시예들의 하나 이상의 측면들을 구현하는 데에 모든 예시된 동작들이 필요한 것은 아닐 수 있으며, 여기에 설명된 동작들 중 하나 이상은 하나 이상의 별개의 동작들 및/또는 단계들로 수행될 수 있다.
도 28 및 도 29를 참조하면, 제1 식각이 상부 계면층(104t)을 관통하여 연장되는 도 14 내지 도 26의 방법의 몇몇 제1 대안의 실시예들에 관한 일련의 단면도들(2800, 2900)이 제시된다. 제1 대안의 실시예들은, 예컨대, 도 10a에서와 같은 메모리 셀들을 형성하기 위해 수행될 수 있다.
도 28의 단면도(2800)에 의해 나타낸 바와 같이, 도 14 내지 도 20과 관련하여 설명한 동작들은, 도 20과 관련하여 설명한 제1 식각이 상부 계면층(104t)으로 더욱 연장되며 강유전체층(106) 상에서 정지한다는 점을 제외하고는, 도 14 내지 도 20과 관련하여 설명한 바와 같이 수행된다. 이와 같이, 제1 식각은 하드 마스크들(712)의 패턴들을 상부 전극층(110l) 및 상부 계면층(104t)으로 전사시킴으로써 상부 전극층(110l) 및 상부 계면층(104t)을 분할한다. 몇몇 실시예들에서, 상부 계면층(104t)은 그룹 2 재료임에 비하여, 하부 계면층(104b)은 그룹 1 재료이다. 그룹 1 재료는 도 17과 관련하여 설명한 바와 같이 비정질 또는 결정질인 유전체 또는 금속 산화물이다. 또한, 그룹 2 재료는 도전성이며 도 17과 관련하여 설명한 바와 같이 비정질 또는 결정질인 금속이다.
도 29의 단면도(2900)에 의해 나타낸 바와 같이, 도 21 내지 도 26과 관련하여 설명한 동작들은 도 21 내지 도 26과 관련하여 설명한 바와 같이 수행된다.
도 28 및 도 29가 방법을 참조로 하여 설명되지만, 도 28 및 도 29에 도시된 구조들이 그 방법으로 제한되는 것이 아니라 오히려 방법과는 별도로 분리될 수 있다는 점이 이해될 것이다. 도 28 및 도 29가 일련의 동작들로 설명되지만, 그 동작들의 순서는 다른 실시예들에서 변경될 수 있다는 점이 이해될 것이다. 도 28 및 도 29가 특정 세트의 동작들로 예시 및 설명되지만, 예시 및/또는 설명된 몇몇 동작들은 다른 실시예들에서는 생략될 수 있다. 또한, 예시 및/또는 설명되지 않은 동작들은 다른 실시예들에서는 포함될 수 있다.
도 30 내지 도 32를 참조하면, 하부 전극들(108) 및 하부 전극 장벽들(802)이 BEVA들(706b)을 형성하는 도 14 내지 도 26의 방법의 몇몇 제2 대안의 실시예들에 관한 일련의 단면도들(3000 내지 3200)이 제시된다. 제2 대안의 실시예들은, 예컨대, 도 10b에서와 같은 메모리 셀들을 형성하기 위해 수행될 수 있다.
도 30의 단면도(3000)에 의해 나타낸 바와 같이, 도 14와 관련하여 설명한 동작들이 수행된다. 또한, 제1 식각 정지층(722)이 상호연결 구조(702) 상에 퇴적되며 후속하여 패터닝되어 BEVA 오프닝들(3002)을 형성함으로써 하부 전극 와이어들(704b)을 노출시킨다. 제1 식각 정지층(722)은 유전체이며, 예컨대, CVD, PVD, ALD, 어떤 다른 적절한 증착 프로세스(들), 또는 앞서 언급된 것들의 임의의 조합에 의해 퇴적될 수 있다. 패터닝은, 예컨대, 포토리소그래피/식각 프로세스 또는 어떤 다른 적절한 패터닝 프로세스에 의해 수행될 수 있다.
도 31의 단면도(3100)에 의해 나타낸 바와 같이, 하부 전극 장벽층(802l) 및 하부 전극층(108l)이 제1 식각 정지층(722) 위에 그리고 BEVA 오프닝들(3002)을 라이닝하도록 퇴적됨으로써 BEVA들(706b)을 형성한다. 하부 전극층(108l)은 도전성이며, 예컨대, 티타늄 질화물, 탄탈룸 질화물, 루테늄, 플래티넘, 이리듐, 몰리브덴, 텅스텐, 도핑된 폴리실리콘, 어떤 다른 적절한 도전성 재료(들), 또는 앞서 언급된 것들의 임의의 조합이거나 이를 포함할 수 있다. 하부 전극 장벽층(802l)은 도전성이며, 예컨대, 티타늄 질화물, 플래티넘, 알루미늄 구리, 금, 티타늄, 탄탈룸, 탄탈룸 질화물, 텅스텐, 텅스텐 질화물, 어떤 다른 적절한 도전성 재료(들), 또는 앞서 언급된 것들의 임의의 조합이거나 이를 포함할 수 있다. 하부 전극층(108l) 및/또는 하부 전극 장벽층(802l)은, 예컨대, CVD, PVD, ALD, 어떤 다른 적절한 증착 프로세스(들), 또는 앞서 언급된 것들의 임의의 조합에 의해 퇴적될 수 있다.
도 32의 단면도(3200)에 의해 나타낸 바와 같이, 도 17 내지 도 26과 관련하여 설명한 동작들은, 도 22와 관련하여 설명한 제2 식각이 하부 전극 장벽층(802l)으로 또한 연장되어 하부 전극 장벽층(802l)을 하부 전극들(108)에 대해 개별적인 하부 전극 장벽들(802)로 분할한다는 점을 제외하고는, 도 17 내지 도 26과 관련하여 설명한 바와 같이 수행된다. 몇몇 실시예들에서, 상부 계면층(104t)은 그룹 1 재료임에 비하여, 하부 계면층(104b)은 그룹 1 또는 2 재료이다.
대안의 실시예들에서, 도 20과 관련하여 설명한 제1 식각은 도 28에서와 같이 상부 계면층(104t)으로 연장된다. 그러한 대안의 실시예들은, 예컨대, 도 10c에서와 같은 메모리 셀들(102)을 형성할 수 있다. 그러한 실시예들 중 적어도 몇몇에서, 상부 계면층(104t)은 그룹 2 재료임에 비하여 하부 계면층(104b)은 그룹 1 또는 2 재료이다. 또한, 대안의 실시예들에서, 상부 계면층(104t)은 생략된다. 그러한 대안의 실시예들은, 예컨대, 도 8a에서와 같은 메모리 셀들(102)을 형성한다.
도 30 내지 도 32가 방법을 참조로 하여 설명되지만, 도 30 내지 도 32에 도시된 구조들이 그 방법으로 제한되는 것이 아니라 오히려 방법과는 별도로 분리될 수 있다는 점이 이해될 것이다. 도 30 내지 도 32가 일련의 동작들로 설명되지만, 그 동작들의 순서는 다른 실시예들에서 변경될 수 있다는 점이 이해될 것이다. 도 30 내지 도 32가 특정 세트의 동작들로 예시 및 설명되지만, 예시 및/또는 설명된 몇몇 동작들은 다른 실시예들에서는 생략될 수 있다. 또한, 예시 및/또는 설명되지 않은 동작들은 다른 실시예들에서는 포함될 수 있다.
도 33 내지 도 35를 참조하면, 제2 식각이 생략된 도 14 내지 도 26의 방법의 몇몇 제3 대안의 실시예들에 관한 일련의 단면도들(3300 내지 3500)이 제시된다. 제3 대안의 실시예들은, 예컨대, 도 10e에서와 같은 메모리 셀들을 형성하기 위해 수행될 수 있다.
도 33의 단면도(3300)에 의해 나타낸 바와 같이, 도 14 내지 도 19와 관련하여 설명한 동작들은 도 14 내지 도 19와 관련하여 설명한 바와 같이 수행된다. 대안의 실시예들에서, 상부 계면층(104t)은 생략된다. 그러한 대안의 실시예들은, 예컨대, 도 8c에서와 같은 메모리 셀들(102)을 형성할 수 있다. 또한, 도 20과 관련하여 설명한 제1 식각은 제1 식각이 상부 계면층(104t), 강유전체층(106), 하부 계면층(104b), 및 하부 전극층(108l)을 관통하여 더 연장되어 메모리 셀들(102)을 형성한다는 점을 제외하고는, 도 20과 관련하여 설명한 바와 같이 수행된다.
도 34의 단면도(3400)에 의해 나타낸 바와 같이, 측벽 스페이서 구조(718)는 하드 마스크들(712), 하부 및 상부 전극들(108, 110), 하부 및 상부 계면층들(104b, 104t), 및 강유전체층(106)에 의해 형성된 공통 측벽들 상에 형성된다. 측벽 스페이서 구조(718)는, 예컨대, 도 21과 관련하여 설명한 바와 같이 또는 어떤 다른 적절한 프로세스에 따라 형성될 수 있다.
도 35의 단면도(3500)에 의해 나타낸 바와 같이, 도 23 내지 도 26과 관련하여 설명한 동작들은 도 23 내지 도 26과 관련하여 설명한 바와 같이 수행된다.
도 33 내지 도 35가 방법을 참조로 하여 설명되지만, 도 33 내지 도 35에 도시된 구조들이 그 방법으로 제한되는 것이 아니라 오히려 방법과는 별도로 분리될 수 있다는 점이 이해될 것이다. 도 33 내지 도 35가 일련의 동작들로 설명되지만, 그 동작들의 순서는 다른 실시예들에서 변경될 수 있다는 점이 이해될 것이다. 도 33 내지 도 35가 특정 세트의 동작들로 예시 및 설명되지만, 예시 및/또는 설명된 몇몇 동작들은 다른 실시예들에서는 생략될 수 있다. 또한, 예시 및/또는 설명되지 않은 동작들은 다른 실시예들에서는 포함될 수 있다.
도 36 내지 도 40을 참조하면, 제1 및 2 식각들이 생략된 도 14 내지 도 26의 방법의 몇몇 제4 대안의 실시예들에 관한 일련의 단면도들(3600 내지 4000)이 제시된다. 제4 대안의 실시예들은, 예컨대, 도 10d에서와 같은 메모리 셀들을 형성하기 위해 수행될 수 있다.
도 36의 단면도(3600)에 의해 나타낸 바와 같이, 도 14와 관련하여 설명한 동작들은 도 14와 관련하여 설명한 바와 같이 수행된다. 또한, 버퍼층(726)이 제1 식각 정지층(722)과 제2 IMD 층(720b) 사이에 있도록 제1 식각 정지층(722), 버퍼층(726), 및 제2 IMD 층(720b)이 상호연결 구조(702) 위에 스택되어 퇴적된다. 대안의 실시예들에서, 버퍼층(726)은 생략된다. 제1 식각 정지층(722), 버퍼층(726), 및 제2 IMD 층(720b)은, 예컨대, CVD, PVD, ALD, 어떤 다른 적절한 증착 프로세스(들), 또는 앞서 언급된 것들의 임의의 조합에 의해 퇴적될 수 있다.
도 37의 단면도(3700)에 의해 나타낸 바와 같이, 제1 식각 정지층(722), 버퍼층(726), 및 제2 IMD 층(720b)이 패터닝되어 셀 오프닝들(3702)을 형성함으로써 각각 하부 전극 와이어들(704b)을 노출시킨다. 패터닝은, 예컨대, 포토리소그래피/식각 프로세스 또는 어떤 다른 적절한 패터닝 프로세스에 의해 수행될 수 있다.
도 38의 단면도(3800)에 의해 나타낸 바와 같이, 하부 전극 장벽층(802l)이 제2 IMD 층(720b) 위에 그리고 셀 오프닝들(3702)을 라이닝하도록 퇴적된다. 도 16 내지 도 19와 관련하여 설명한 동작들은 그 후 도 16 내지 도 19와 관련하여 설명한 바와 같이 수행되어 하부 전극층(108l), 하부 계면층(104b), 강유전체층(106), 상부 계면층(104t), 및 상부 전극층(110l)을 퇴적한다. 또한, 상부 전극 장벽층(804l)이 상부 전극층(110l) 위에 퇴적된다. 앞서 언급된 층들 또는 앞서 언급된 층들의 임의의 조합은, 예컨대, CVD, PVD, ALD, 어떤 다른 적절한 증착 프로세스(들), 또는 앞서 언급된 것들의 임의의 조합에 의해 퇴적될 수 있다. 대안의 실시예들에서, 상부 계면층(104t)이 생략되어 도 8b에서와 같은 메모리 셀들을 형성한다.
도 39의 단면도(3900)에 의해 나타낸 바와 같이, 하부 전극층(108l), 하부 계면층(104b), 강유전체층(106), 상부 계면층(104t), 상부 전극층(110l), 하부 전극 장벽층(802l), 및 상부 전극 장벽층(804l)의 상단 표면들과 제2 IMD 층(720b)의 상단 표면이 같은 높이가 될 때까지 하부 전극층(108l), 하부 계면층(104b), 강유전체층(106), 상부 계면층(104t), 상부 전극층(110l), 하부 전극 장벽층(802l), 및 상부 전극 장벽층(804l)에 대해 평탄화가 수행된다. 이는 앞서 언급된 층들을 분할하여 메모리 셀들(102)을 형성한다. 하부 및 상부 전극 장벽층들(802l, 804l)의 분할 부분들은 이하에서 그리고 각각 하부 전극 장벽들(802) 및 상부 전극 장벽들(804)이라 지칭한다. 유사하게, 하부 및 상부 전극층들(108l, 110l)의 분할 부분들은 이하에서 그리고 각각 하부 전극들(108) 및 상부 전극들(110)이라 지칭한다. 평탄화는, 예컨대, 화학적 기계적 연마(CMP; chemical mechanical polish) 및/또는 어떤 다른 적절한 평탄화에 의해 수행될 수 있다.
도 40의 단면도(4000)에 의해 나타낸 바와 같이, 도 24 내지 도 26과 관련하여 설명한 동작들은, 그 동작들이 제2 IMD 층(720b) 대신에 제3 IMD 층(720c)을 퇴적하며 그 이후에 제2 및 제3 IMD 층들(720b, 720c)을 패터닝한다는 점을 제외하고는, 도 24 내지 도 26과 관련하여 설명한 바와 같이 수행된다.
도 36 내지 도 40이 방법을 참조로 하여 설명되지만, 도 36 내지 도 40에 도시된 구조들이 그 방법으로 제한되는 것이 아니라 오히려 방법과는 별도로 분리될 수 있다는 점이 이해될 것이다. 도 36 내지 도 40이 일련의 동작들로 설명되지만, 그 동작들의 순서는 다른 실시예들에서 변경될 수 있다는 점이 이해될 것이다. 도 36 내지 도 40이 특정 세트의 동작들로 예시 및 설명되지만, 예시 및/또는 설명된 몇몇 동작들은 다른 실시예들에서는 생략될 수 있다. 또한, 예시 및/또는 설명되지 않은 동작들은 다른 실시예들에서는 포함될 수 있다.
몇몇 실시예들에서, 본 개시내용은 메모리 셀을 포함하는 IC 칩을 제시하며, 여기에서 메모리 셀은: 하부 전극; 하부 전극 위에 놓인 강유전체층; 강유전체층 위에 놓인 상부 전극; 및 강유전체층과 하부 전극 사이의 제1 계면층을 포함하는 것이며, 여기에서 강유전체층의 잔류 분극을 강화시키기 위해 제1 계면층의 상부 표면은 하부 전극의 상단 표면보다 더 높은 텍스처 균일성을 갖는 것이다. 몇몇 실시예들에서, 제1 계면층은 단결정질 유전체, 금속 산화물, 또는 금속이다. 몇몇 실시예들에서, 제1 계면층은 적어도 90%의 그레인들이 공통 배향을 공유하는 결정질 유전체, 금속, 또는 금속 산화물이다. 몇몇 실시예들에서, 제1 계면층은 섭씨 약 400도 초과의 결정화 온도를 갖는다. 몇몇 실시예들에서, 제1 계면층은 적어도 90%의 그레인들이 약 1 나노미터 미만의 그레인 크기를 갖는 결정질 유전체, 금속, 또는 금속 산화물이다. 몇몇 실시예들에서, 제1 계면층은 비정질 유전체, 금속, 또는 금속 산화물이다. 몇몇 실시예들에서, 메모리 셀은: 상부 전극과 강유전체층 사이의 제2 계면층을 더 포함하며, 여기에서 제2 계면층은 강유전체층보다 더 높은 에너지 밴드갭을 갖는다. 몇몇 실시예들에서, 제2 계면층은 제1 계면층과 동일한 재료이다. 몇몇 실시예들에서, 제1 계면층은 유전체 또는 금속 산화물이고, 제2 계면층은 금속이며, 그 반대로도 할 수 있다.
몇몇 실시예들에서, 본 개시내용은 메모리 셀을 포함하는 또 다른 IC 칩을 제시하며, 여기에서 메모리 셀은: 하부 전극; 하부 전극 위에 놓인 강유전체층; 강유전체층 위에 놓인 상부 전극; 및 강유전체층과 하부 전극 사이에서 이와 직접 접촉하는 제1 계면층을 포함하는 것이며, 여기에서 제1 계면층은 비정질 재료, 단결정질 재료, 또는 제1 계면층의 다수의 그레인들이 공통 배향을 공유하고/하거나 약 1 나노미터 미만의 그레인 크기를 갖는 것인 결정질 재료이다. 몇몇 실시예들에서, 상부 전극은 강유전체층과 직접 접촉한다. 몇몇 실시예들에서, IC 칩은: 강유전체층과 상부 전극 사이에서 이와 직접 접촉하는 제2 계면층을 더 포함하며, 여기에서, 제2 계면층은 강유전체층의 재료와는 상이한 비정질 또는 결정질 재료이다. 몇몇 실시예들에서, 제1 계면층은 강유전체층보다 더 높은 에너지 밴드갭을 갖는다. 몇몇 실시예들에서, 하부 전극, 강유전체층, 상부 전극, 및 제1 계면층은 공통 측벽을 형성한다. 몇몇 실시예들에서, 하부 전극, 강유전체층, 상부 전극, 및 제1 계면층은 상부 전극의 측벽으로부터 횡방향으로 오프셋된 공통 측벽을 형성하며, 여기에서, IC 칩은: 강유전체층 위에 놓이며 공통 측벽으로부터 상부 전극의 측벽까지 연장되는 측벽 스페이서를 더 포함한다. 몇몇 실시예들에서, 하부 전극, 강유전체층, 및 제1 계면층은 서로 같은 높이에 있는 상단 표면들을 가진 각각의 U-형상 프로파일을 갖는다. 몇몇 실시예들에서, IC 칩은 메모리 셀 아래에 놓인 도전성 와이어를 더 포함하며, 여기에서 메모리 셀은 도전성 와이어를 향해 아래쪽으로 돌출되는 BEVA를 형성하는 것이고, 여기에서 하부 전극, 강유전체층, 제1 계면층, 및 상부 전극은 BEVA에서 만입된 각각의 상단 표면들을 갖는 것이다.
몇몇 실시예들에서, 본 개시내용은: 기판 위에 하부 전극층을 퇴적하는 단계; 하부 전극층 위에 놓이도록 제1 계면층을 퇴적하는 단계; 제1 계면층 위에 놓이도록 그 위에 바로 강유전체층을 퇴적하는 단계; 강유전체층 위에 놓이도록 상부 전극층을 퇴적하는 단계; 및 메모리 셀을 형성하기 위해 하부 및 상부 전극층들, 제1 계면층, 및 강유전체층을 패터닝하는 단계를 포함하며, 여기에서 제1 계면층의 상단 표면은 하부 전극층의 상단 표면보다 더 큰 텍스처 균일성을 갖는 것이다. 몇몇 실시예들에서, 제1 계면층은 비정질 유전체, 금속, 또는 금속 산화물이며, 여기에서 하부 전극층은 결정질이다. 몇몇 실시예들에서, 제1 계면층 및 하부 전극층은 결정질이며, 여기에서 제1 계면층은 하부 전극층보다 약 1 나노미터 미만의 그레인 크기를 가진 그레인들의 퍼센티지가 더 높다.
전술한 내용은 당해 기술분야의 통상의 기술자가 본 개시내용의 측면들을 더 잘 이해할 수 있도록 몇몇 실시예들에 관한 특징들의 개요를 서술한다. 당해 기술 분야의 통상의 기술자는 여기에 소개된 실시예들과 동일한 목적들을 완수하고/하거나 동일한 이점들을 달성하기 위해 다른 프로세스들 및 구조들을 설계 또는 변경하는 것에 대한 기초로서 본 개시내용을 손쉽게 이용할 수 있다는 점을 이해해야 한다. 또한 당해 기술 분야의 통상의 기술자는 그러한 균등 해석이 본 개시내용의 취지 및 범위로부터 벗어나지 않는다는 점과, 본 개시내용의 취지 및 범위로부터 벗어나지 않으면서 여기에서 다양한 변경, 대체 및 변형을 만들어낼 수 있다는 점을 인식해야 한다.
[부기]
1.
메모리 셀을 포함하는 집적 회로(IC; integrated circuit) 칩에 있어서, 상기 메모리 셀은:
하부 전극;
상기 하부 전극 위에 놓인 강유전체층;
상기 강유전체층 위에 놓인 상부 전극; 및
상기 강유전체층과 상기 하부 전극 사이의 제1 계면층을 포함하고,
상기 강유전체층의 잔류 분극을 강화시키기 위해 상기 제1 계면층의 상단 표면은 상기 하부 전극의 상단 표면보다 더 높은 텍스처 균일성을 갖는 것인, 집적 회로(IC) 칩.
2.
제1항에 있어서, 상기 제1 계면층은 단결정질 유전체, 금속 산화물, 또는 금속인, 집적 회로(IC) 칩.
3.
제1항에 있어서, 상기 제1 계면층은 적어도 90%의 그레인들이 공통 배향을 공유하는 결정질 유전체, 결정질 금속, 또는 결정질 금속 산화물인, 집적 회로(IC) 칩.
4.
제1항에 있어서, 상기 제1 계면층은 섭씨 약 400도 초과의 결정화 온도를 갖는 것인, 집적 회로(IC) 칩.
5.
제1항에 있어서, 상기 제1 계면층은 적어도 90%의 그레인들이 약 1 나노미터 미만의 그레인 크기를 갖는 결정질 유전체, 금속, 또는 금속 산화물인, 집적 회로(IC) 칩.
6.
제1항에 있어서, 상기 제1 계면층은 비정질 유전체, 비정질 금속, 또는 비정질 금속 산화물인, 집적 회로(IC) 칩.
7.
제1항에 있어서, 상기 메모리 셀은:
상기 상부 전극과 상기 강유전체층 사이의 제2 계면층을 더 포함하며,
상기 제2 계면층은 상기 강유전체층보다 더 높은 에너지 밴드갭을 갖는 것인, 집적 회로(IC) 칩.
8.
제7항에 있어서, 상기 제2 계면층은 상기 제1 계면층과 동일한 재료인, 집적 회로(IC) 칩.
9.
제7항에 있어서, 상기 제1 계면층은 유전체 또는 금속 산화물이고 상기 제2 계면층은 금속인 것, 또는 그 반대인 것인, 집적 회로(IC) 칩.
10.
메모리 셀을 포함하는 집적 회로(IC; integrated circuit) 칩에 있어서, 상기 메모리 셀은:
하부 전극;
상기 하부 전극 위에 놓인 강유전체층;
상기 강유전체층 위에 놓인 상부 전극; 및
상기 강유전체층과 상기 하부 전극 사이에서 상기 강유전체층과 상기 하부 전극에 직접 접촉하는 제1 계면층을 포함하고,
상기 제1 계면층은 비정질 재료, 단결정질 재료, 또는 상기 제1 계면층의 다수의 그레인들이 공통 배향을 공유하고/하거나 약 1 나노미터 미만의 그레인 크기를 갖는 것인 결정질 재료인, 집적 회로(IC) 칩.
11.
제10항에 있어서, 상기 상부 전극은 상기 강유전체층과 직접 접촉하는 것인, 집적 회로(IC) 칩.
12.
제10항에 있어서,
상기 강유전체층과 상기 상부 전극 사이에서 상기 강유전체층과 상기 하부 전극에 직접 접촉하는 제2 계면층을 더 포함하고,
상기 제2 계면층은 상기 강유전체층의 재료와는 상이한 비정질 또는 결정질 재료인, 집적 회로(IC) 칩.
13.
제10항에 있어서, 상기 제1 계면층은 상기 강유전체층보다 더 높은 에너지 밴드갭을 갖는 것인, 집적 회로(IC) 칩.
14.
제10항에 있어서, 상기 하부 전극, 상기 강유전체층, 상기 상부 전극, 및 상기 제1 계면층은 공통 측벽을 형성하는 것인, 집적 회로(IC) 칩.
15.
제10항에 있어서, 상기 하부 전극, 상기 강유전체층, 상기 상부 전극, 및 상기 제1 계면층은 상기 상부 전극의 측벽으로부터 횡방향으로 오프셋된 공통 측벽을 형성하고, 상기 IC 칩은:
상기 강유전체층 위에 놓이며 상기 공통 측벽으로부터 상기 상부 전극의 측벽까지 연장되는 측벽 스페이서를 더 포함하는 것인, 집적 회로(IC) 칩.
16.
제10항에 있어서, 상기 하부 전극, 상기 강유전체층, 및 상기 제1 계면층은 서로 같은 높이에 있는 상단 표면들을 가진 각각의 U-형상 프로파일들을 갖는 것인, 집적 회로(IC) 칩.
17.
제10항에 있어서,
상기 메모리 셀 아래에 놓인 도전성 와이어를 더 포함하고,
상기 메모리 셀은 상기 도전성 와이어를 향해 아래쪽으로 돌출되는 하부 전극 비아(BEVA; bottom electrode via)를 형성하고, 상기 하부 전극, 상기 강유전체층, 상기 제1 계면층, 및 상기 상부 전극은 상기 BEVA에서 만입된(indented) 각각의 상단 표면들을 갖는 것인, 집적 회로(IC) 칩.
18.
방법에 있어서,
기판 위에 하부 전극층을 퇴적하는 단계;
상기 하부 전극층 위에 놓이도록 제1 계면층을 퇴적하는 단계;
상기 제1 계면층 위에 놓이도록 그 위에 바로 강유전체층을 퇴적하는 단계;
상기 강유전체층 위에 놓이도록 상부 전극층을 퇴적하는 단계; 및
메모리 셀을 형성하기 위해 상기 하부 및 상부 전극층들, 상기 제1 계면층, 및 상기 강유전체층을 패터닝하는 단계를 포함하며,
상기 제1 계면층의 상단 표면은 상기 하부 전극층의 상단 표면보다 더 큰 텍스처 균일성을 갖는 것인, 방법.
19.
제18항에 있어서, 상기 제1 계면층은 비정질 유전체, 금속, 또는 금속 산화물이며, 상기 하부 전극층은 결정질인, 방법.
20.
제18항에 있어서, 상기 제1 계면층 및 상기 하부 전극층은 결정질이며, 상기 제1 계면층은 상기 하부 전극층보다 약 1 나노미터 미만의 그레인 크기를 가진 그레인들의 퍼센티지가 더 높은 것인, 방법.
Claims (10)
- 메모리 셀을 포함하는 집적 회로(IC; integrated circuit) 칩에 있어서, 상기 메모리 셀은:
하부 전극;
상기 하부 전극 위에 놓인 강유전체층;
상기 강유전체층 위에 놓인 상부 전극; 및
상기 강유전체층과 상기 하부 전극 사이의 제1 계면층을 포함하고,
상기 강유전체층의 잔류 분극을 강화시키기 위해 상기 제1 계면층의 상단 표면은 상기 하부 전극의 상단 표면보다 더 높은 텍스처 균일성을 갖는 것인, 집적 회로(IC) 칩. - 제1항에 있어서, 상기 제1 계면층은 단결정질 유전체, 금속 산화물, 또는 금속인, 집적 회로(IC) 칩.
- 제1항에 있어서, 상기 제1 계면층은 적어도 90%의 그레인들이 공통 배향을 공유하는 결정질 유전체, 결정질 금속, 또는 결정질 금속 산화물인, 집적 회로(IC) 칩.
- 제1항에 있어서, 상기 제1 계면층은 섭씨 400도 초과의 결정화 온도를 갖는 것인, 집적 회로(IC) 칩.
- 제1항에 있어서, 상기 제1 계면층은 적어도 90%의 그레인들이 1 나노미터 미만의 그레인 크기를 갖는 결정질 유전체, 금속, 또는 금속 산화물인, 집적 회로(IC) 칩.
- 제1항에 있어서, 상기 제1 계면층은 비정질 유전체, 비정질 금속, 또는 비정질 금속 산화물인, 집적 회로(IC) 칩.
- 제1항에 있어서, 상기 메모리 셀은:
상기 상부 전극과 상기 강유전체층 사이의 제2 계면층을 더 포함하며,
상기 제2 계면층은 상기 강유전체층보다 더 높은 에너지 밴드갭을 갖는 것인, 집적 회로(IC) 칩. - 메모리 셀을 포함하는 집적 회로(IC; integrated circuit) 칩에 있어서, 상기 메모리 셀은:
하부 전극;
상기 하부 전극 위에 놓인 강유전체층;
상기 강유전체층 위에 놓인 상부 전극; 및
상기 강유전체층과 상기 하부 전극 사이에서 상기 강유전체층과 상기 하부 전극에 직접 접촉하는 제1 계면층을 포함하고,
상기 제1 계면층은 비정질 재료, 단결정질 재료, 또는 i) 상기 제1 계면층의 다수의 그레인들이 공통 배향을 공유하고 1 나노미터 미만의 그레인 크기를 갖는 것, ii) 상기 제1 계면층의 다수의 그레인들이 공통 배향을 공유하는 것, 또는 iii) 상기 제1 계면층의 다수의 그레인들이 1 나노미터 미만의 그레인 크기를 갖는 것인 결정질 재료인, 집적 회로(IC) 칩. - 제8항에 있어서,
상기 메모리 셀 아래에 놓인 도전성 와이어를 더 포함하고,
상기 메모리 셀은 상기 도전성 와이어를 향해 아래쪽으로 돌출되는 하부 전극 비아(BEVA; bottom electrode via)를 형성하고, 상기 하부 전극, 상기 강유전체층, 상기 제1 계면층, 및 상기 상부 전극은 상기 BEVA에서 만입된(indented) 각각의 상단 표면들을 갖는 것인, 집적 회로(IC) 칩. - 방법에 있어서,
기판 위에 하부 전극층을 퇴적하는 단계;
상기 하부 전극층 위에 놓이도록 제1 계면층을 퇴적하는 단계;
상기 제1 계면층 위에 놓이도록 그 위에 바로 강유전체층을 퇴적하는 단계;
상기 강유전체층 위에 놓이도록 상부 전극층을 퇴적하는 단계; 및
메모리 셀을 형성하기 위해 상기 하부 전극층 및 상부 전극층, 상기 제1 계면층, 및 상기 강유전체층을 패터닝하는 단계를 포함하며,
상기 제1 계면층의 상단 표면은 상기 하부 전극층의 상단 표면보다 더 큰 텍스처 균일성을 갖는 것인, 방법.
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