JP7302023B2 - ３ｄ型ｎａｎｄメモリデバイス、および３ｄ型ｎａｎｄメモリデバイスを形成するための方法 - Google Patents

３ｄ型ｎａｎｄメモリデバイス、および３ｄ型ｎａｎｄメモリデバイスを形成するための方法 Download PDF

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Description

近年、フラッシュメモリデバイスは急速な開発を経験している。フラッシュメモリデバイスは、電圧を加えることなく長い時間の期間にわたって保存されているデータを保持することができる。さらに、フラッシュメモリデバイスの読取速度は比較的速く、保存されているデータを消去すること、およびデータをフラッシュメモリデバイスに再び書き込むことが容易である。したがって、フラッシュメモリデバイスは、マイクロコンピュータ、自動制御システムなどにおいて広く使用されている。ビット密度を増加させ、フラッシュメモリデバイスのビットコストを低下させるために、三次元（３Ｄ）ＮＡＮＤ（Ｎｏｔ ＡＮＤ）フラッシュメモリデバイスが開発されてきた。
本開示の態様によれば、半導体デバイスが提供される。半導体デバイスは、基板と、基板にわたって交互に積み重ねられるワード線層および絶縁層のスタックと、スタックの第１のアレイ領域および第２のアレイ領域に形成されるチャネル構造とを備え得る。第１のアレイ領域および第２のアレイ領域はスタックの対向する側面に位置付けられる。第１の階段が、基板にわたってスタックの連結領域に形成される。連結領域は第１のアレイ領域と第２のアレイ領域との間に配置される。第１の階段は非四角形トレッドを有する。第２の階段が、基板にわたってスタックの連結領域に形成され、非四角形トレッドを有する。スタックにおける連結領域は、第１の階段と第２の階段との間に分離領域を備える。
一部の実施形態では、非四角形トレッドは三角形である。
一部の実施形態では、第１の階段は、第１の降段方向を伴う段の第１のグループ（第１の段）と、第２の降段方向を伴う段の第２のグループ（第２の段）とを有し得る。第１の降段方向は第２の降段方向と反対であり、段の第１のグループおよび段の第２のグループは第１の共通段において合流する。また、第２の階段は、第１の降段方向を伴う段の第３のグループ（第３の段とも称される）と、第２の降段方向を伴う段の第４のグループ（第４の段とも称される）とを、段の第３のグループおよび段の第４のグループが第２の共通段において合流するように有し得る。
一部の実施形態では、第１の階段における段の第１のグループおよび段の第２のグループは第３の降段方向を有し得る。第２の階段における段の第３のグループおよび段の第４のグループは、第３の降段方向と反対である第４の降段方向を有し得る。
一部の実施形態では、第１の階段における各々の段は、分離領域の反対側における第２の階段での段の高さより小さい高さを有し得る。第２の階段における最上の段と分離領域とが同じ高さを有し得る。
一部の実施形態では、半導体デバイスは、第１の階段に形成され、第１の階段におけるワード線層に連結される第１のコンタクト構造も備え得る。半導体デバイスは、第２の階段に形成され、第２の階段におけるワード線層に連結される第２のコンタクト構造を有し得る。
本開示のなおも他の態様によれば、半導体デバイスを製作するための方法が開示されている。犠牲ワード線層および絶縁層の初期スタックが、半導体デバイスの基板にわたって形成される。犠牲ワード線層および絶縁層が基板にわたって交互に配置される。第１の階段が、初期スタックの連結領域の第１の階段領域において形成され、第１の階段は非四角形トレッドを有する。第２の階段が、初期スタックの連結領域の第２の階段領域において形成され、第２の階段は非四角形トレッドを有する。初期スタックの連結領域は、第１の階段と第２の階段との間に分離領域を備え、連結領域は、初期スタックの対向する側面における初期スタックのアレイ領域の間に位置付けられる。
一部の実施形態では、第１の階段を形成するために、犠牲ワード線層および絶縁層のうちの１つまたは複数が、連結領域の第１の階段領域において除去され得る。さらに、第１の階段領域における犠牲ワード線層および絶縁層の少なくとも１つが、第１の縁形状を伴うトレッドと、第１の降段方向とを有する第１の段を形成するために成形され得る。第１の段は、第１の階段領域を第１の区域および第２の区域へと分割する。続いて、犠牲ワード線層および絶縁層のうちの少なくとも１つが、第２の降段方向を伴う段を形成するために第１の階段領域において成形され得る。第１のパターン形成プロセスが、第１の階段領域において第１の階段を形成するために、第１の階段領域における犠牲ワード線層および絶縁層に続けて実施され得る。
一部の実施形態では、第２の階段を形成するために、犠牲ワード線層および絶縁層のうちの少なくとも１つが、第２の段を形成するために連結領域の第２の階段領域において成形され得る。第２の段は、第１の縁形状を伴うトレッドと、第１の降段方向とを有する。第２の段は、第２の階段領域を第３の区域および第４の区域へと分割する。犠牲ワード線層および絶縁層のうちの少なくとも１つが、第２の降段方向と反対である第３の降段方向を伴う段を形成するために第２の階段領域において成形され得る。続いて、第２のパターン形成プロセスが、第２の階段領域に第２の階段を形成するために、第２の階段領域における犠牲ワード線層および絶縁層に続けて実施され得る。
一部の実施形態では、第１のパターン形成プロセスを実施するステップは、第４の降段方向を伴う第１の区域に第１の縁形状を有する段と、第１の降段方向を伴う第２の区域に第１の縁形状を有する段とを形成するために、第１の階段領域における犠牲ワード線層および絶縁層に第１のパターン形成プロセスを繰り返し実施するステップを含む。第４の降段方向は第１の降段方向と反対である。さらに、第１のパターン形成プロセスを実施するステップは、第４の降段方向を伴う第１の区域に第２の縁形状を有する段と、第１の降段方向を伴う第２の区域に第２の縁形状を有する段とを形成するために、第１の階段領域における犠牲ワード線層および絶縁層に第１のパターン形成プロセスを繰り返し実施するステップを含み、第１の縁形状と第２の縁形状とは対称的である。
一部の実施形態では、第２のパターン形成プロセスを実施するステップは、第４の降段方向を伴う第３の区域に第１の縁形状を有する段と、第１の降段方向を伴う第４の区域に第１の縁形状を有する段とを形成するために、第２の階段領域における犠牲ワード線層および絶縁層に第２のパターン形成プロセスを繰り返し実施するステップを含む。さらに、第２のパターン形成プロセスを実施するステップは、第４の降段方向を伴う第３の区域に第２の縁形状を有する段と、第１の降段方向を伴う第４の区域に第２の縁形状を有する段とを形成するために、第２の階段領域における犠牲ワード線層および絶縁層に第２のパターン形成プロセスを繰り返し実施するステップを含む。
一部の実施形態では、第１の縁形状と第２の縁形状とは、第２の降段方向または第３の降段方向と平行な方向に沿って対称的である。
一部の実施形態では、第１のパターン形成プロセスおよび第２のパターン形成プロセスは、トリムエッチングプロセスまたはフォトリソグラフィエッチング（フォトエッチングとも称される）プロセスの少なくとも一方を含む。一部の実施形態では、第１の縁形状はジグザグ縁形状または斜め縁形状である。
第１の階段は第１の段と第２の段とを含み得る。第１の段は、非四角形トレッドを有し、第１の区域において第４の降段方向に延びる。第２の段は、非四角形トレッドを有し、第２の区域において第１の降段方向に延びる。第１の段と第２の段とは第１の共通段において合流でき、第４の降段方向は第１の降段方向と反対である。第２の階段は第３の段と第４の段とを有し得る。第３の段は、非四角形トレッドを有し、第３の区域において第４の降段方向に延びることができ、第４の段は、非四角形トレッドを有し、第４の区域において第１の降段方向に延びることができる。第３の段と第４の段とは第２の共通段において合流し得る。
一部の実施形態では、第１の段および第２の段は第２の降段方向をさらに有し得る。第３の段および第４の段は第３の降段方向をさらに有し得る。第２の降段方向は第３の降段方向と反対である。
一部の実施形態では、第１の階段における各々の段は、分離領域の反対側における第２の階段での段の高さより小さい高さを有し得る。
開示されている方法では、チャネル構造は、続いて初期スタックのアレイ領域に形成でき、チャネル構造は、基板から延び、初期スタックのアレイ領域において犠牲ワード線層および絶縁層を通じて延びる。次に、犠牲ワード線層は、導電性材料から作られるワード線層で置き換えられ得る。さらに、第１の階段における第１のコンタクト構造と、第２の階段における第２のコンタクト構造とが形成され得る。第１のコンタクト構造は第１の階段におけるワード線層に連結され、第２のコンタクト構造は第２の階段におけるワード線層に連結される。
本開示の態様は、添付の図と共に読まれるとき、以下の詳細な説明から最も良く理解される。業界における標準的な実務に従って、様々な特徴が一定の縮尺で描写されていないことは、留意されている。実際、様々な特徴の寸法は、検討の明確性のために拡大または縮小され得る。
３Ｄ型ＮＡＮＤデバイスの三次元図である。 図１に示されている３Ｄ型ＮＡＮＤデバイスの上面図である。 本開示の例示の実施形態による例示の３Ｄ型ＮＡＮＤデバイスの上面図である。 本開示の例示の実施形態による例示の３Ｄ型ＮＡＮＤデバイスの連結領域の三次元図である。 本開示の例示の実施形態による例示の３Ｄ型ＮＡＮＤデバイスの連結領域の概略上面図である。 本開示の例示の実施形態による例示の３Ｄ型ＮＡＮＤデバイスを製造する様々な中間ステップの上面図である。 本開示の例示の実施形態による例示の３Ｄ型ＮＡＮＤデバイスを製造する様々な中間ステップの上面図である。 本開示の例示の実施形態による例示の３Ｄ型ＮＡＮＤデバイスを製造する様々な中間ステップの上面図である。 本開示の例示の実施形態による例示の３Ｄ型ＮＡＮＤデバイスを製造する様々な中間ステップの上面図である。 本開示の例示の実施形態による例示の３Ｄ型ＮＡＮＤデバイスを製造する様々な中間ステップの上面図である。 本開示の例示の実施形態による例示の３Ｄ型ＮＡＮＤデバイスを製造する様々な中間ステップの上面図である。 本開示の例示の実施形態による例示の３Ｄ型ＮＡＮＤデバイスを製造する様々な中間ステップの上面図である。 本開示の例示の実施形態による例示の３Ｄ型ＮＡＮＤデバイスを製造する様々な中間ステップの上面図である。 本開示の例示の実施形態による例示の３Ｄ型ＮＡＮＤデバイスを製造する様々な中間ステップの上面図である。 本開示の例示の実施形態による例示の３Ｄ型ＮＡＮＤデバイスを製造する様々な中間ステップの上面図である。 本開示の例示の実施形態による例示の３Ｄ型ＮＡＮＤデバイスを製造する様々な中間ステップの上面図である。 本開示の例示の実施形態による例示の３Ｄ型ＮＡＮＤデバイスを製造する様々な中間ステップの上面図である。 本開示の例示の実施形態による例示の３Ｄ型ＮＡＮＤデバイスを製造する様々な中間ステップの上面図である。 本開示の例示の実施形態による例示の３Ｄ型ＮＡＮＤデバイスを製造する様々な中間ステップの上面図である。 本開示の例示の実施形態による例示の３Ｄ型ＮＡＮＤデバイスを製造する様々な中間ステップの上面図である。 本開示の例示の実施形態による例示の３Ｄ型ＮＡＮＤデバイスを製造する様々な中間ステップの上面図である。 本開示の例示の実施形態による例示の３Ｄ型ＮＡＮＤデバイスを製造する様々な中間ステップの上面図である。 本開示の例示の実施形態による例示の３Ｄ型ＮＡＮＤデバイスを製造するためのプロセスの流れ図である。
以下の開示は、提供された主題の異なる特徴を実施するために、多くの異なる実施形態または例を提供する。構成要素および配置の特定の例が、本開示を単純化するために以下に記載されている。これらは、当然ながら単なる例であり、限定となるように意図されていない。例えば、以下にある記載における第２の特徴にわたる第１の特徴、または第２の特徴における第１の特徴の形成は、第１および第２の特徴が直接的な接触にあり得る実施形態を含む可能性があり、追加の特徴が第１の特徴と第２の特徴との間に形成され、そのため第１の特徴と第２の特徴とが直接的な接触とならない可能性がある実施形態も含み得る。また、本開示は、様々な例における参照符号の数字および／または文字を繰り返さない可能性がある。この繰り返しは、簡潔性および明確性の目的のためであり、検討されている様々な実施形態および／または構成の間の関係をそれ自体で示してはいない。
さらに、「～の下に」、「～の下方に」、「下方の」、「～の上方に」、「上方の」などの空間的に相対的な用語は、本明細書において、図に示されているようなある要素または特徴の他の要素または特徴への関係を記載するために、記載の容易性のために本明細書において使用され得る。空間的に相対的な用語は、図で描写された配向に加えて、使用または動作におけるデバイスの異なる配向を網羅するように意図されている。装置は他に配向されてもよく（９０度または他の配向に回転させられる）、本明細書で使用される空間的に相対的な記載は、それに応じて同様に解釈され得る。
３Ｄ型ＮＡＮＤデバイスは、アレイ領域と、アレイ領域の境界に位置付けられる１つまたは複数の連結領域とを備え得る。アレイ領域は、デバイスの基板にわたって積み重ねられる複数のワード線層を通じて延びる複数のチャネル構造を備え得る。ワード線層は、階段状／段成形とされた構成を伴う連結領域にさらに横に延び得る。複数のコンタクト構造が、連結領域においてワード線層に連結され、外部制御信号にさらに結合され得る。３Ｄ型ＮＡＮＤデバイスが、特には６４層（６４Ｌ）から１２８層（１２８Ｌ）のアーキテクチャへと、より大きな容量および密度へと変化するとき、連結領域の階段状とされた構成を形成することが益々時間の掛かるプロセスとなる。
本開示は、３Ｄ型ＮＡＮＤデバイスにおける階段構成に向けられた実施形態を含む。階段構成は、３Ｄ型ＮＡＮＤデバイスの２つのアレイ領域の間に配置される階段状連結領域を備えることができ、２つのアレイ領域は３Ｄ型ＮＡＮＤデバイスの２つの反対の側面に形成される。階段構成は、ワード線制御を高めるだけでなく、例えば製造プロセスの間にチョッププロセスと段分割配置とを組み合わせることで、製造プロセスを単純化し、マスク層を縮小または最小限にもする。また、階段状連結領域は、非四角形トレッドを伴う段を備え、これは、段に形成されるコンタクト構造の密度を向上させることができる。
図１は、３Ｄ型ＮＡＮＤデバイス（または装置）１００の三次元図である。図１に示されているように、デバイス１００は、基板（図示されていない）にわたって交互に配置されるワード線層および絶縁層のスタックを備え得る。スタックはアレイ領域１０２を有することができ、複数のチャネル構造（図示されていない）が、基板からアレイ領域１０２におけるワード線層および絶縁層を通じて延び得る。スタックは、階段状とされた構成で形成され、アレイ領域１０２の側面に位置付けられる連結領域も有し得る。連結領域は、デバイス１００の１つまたは複数の底選択ゲートに連結される第１の階段状部分１０４を有し得る。連結領域は、メモリセルのアレイを形成するために、アレイ領域１０２においてチャネル構造に連結される第２の階段状部分１０６も有し得る。図１の例示の実施形態では、デバイス１００は４つのブロックを有し、４つのブロックの各々が１つまたは複数のサブブロック（指部または指構造とも称される）を有し得る。
図２は、３Ｄ型ＮＡＮＤデバイス１００におけるブロック２００の上面図である。ブロック２００は連結領域（階段領域とも称される）２０２とアレイ領域２０４とを有し得る。連結領域２０２はアレイ領域２０４の第１の側面に位置付けられている。一部の実施形態では、別の連結領域（図示されていない）がアレイ領域２０４の第２の側面に位置付けられ得る。例えば、第２の側面は第１の側面と反対である。ブロック２００は、ブロック２００を３つのサブブロック（または指構造）２１３Ａ～２１３Ｃへと分割するスリット構造（線スリットとも称される）２０６、２０８、２１０、２１２を有し得る。スリット構造（例えば、符号２０６および２１２）は、ブロックの上および下の境界に位置付けでき、連続した形を有し得る。スリット構造（例えば、符号２０８、２１０）は、ブロック２００の内部に配置でき、不連続な形を有し得る。一部の実施形態では、ゲートラスト製作技術が、３Ｄ型ＮＡＮＤデバイス１００を形成するために使用される。したがって、スリット構造は、犠牲ワード線層の除去および実際のゲートの形成を支援するように形成されている。一部の実施形態では、スリット構造は、導電性材料から作ることができ、コンタクトとして供するようにアレイ共通ソース（ＡＣＳ）領域に位置付けられてもよく、ＡＣＳ領域は、共通ソースとして供するように基板に形成される。一部の実施形態では、スリット構造は、分離構造として供するように誘電性材料から作られ得る。
連結領域２０２は複数の段を有し得る。例えば、１４個の段Ｓ１～Ｓ１４が、－Ｘ方向に沿う降段方向で図２の連結領域２０２に含まれる。連結領域２０２は複数のダミーチャネル構造２１８を有し得る。ダミーチャネル構造２１８は、製作の間に、および／または、追加の機械的支持のために、プロセス変化制御に適した場所に配置され得る。連結領域２０２は、段Ｓ１～Ｓ１４に位置付けられ、ワード線層に連結される複数のコンタクト構造２１６も有し得る。コンタクト構造２１６は、段Ｓ１～Ｓ１４から延び、バックエンドオブライン（ＢＥＯＬ）の金属層（例えば、Ｍ０層、Ｍ１層）にさらに連結でき、金属層はコンタクト構造２１６にわたって積み重ねられる。
アレイ領域２０４では、複数のチャネル構造２１４が配置される。チャネル構造２１４は、基板から延び、垂直メモリセルストリングのアレイを形成するように、ワード線層を通じて延び得る。垂直メモリセルストリングの各々は、基板にわたって続けて直列に配置される１つまたは複数の底選択トランジスタ（ＢＳＴ）、複数のメモリセル（ＭＣ）、および１つまたは複数の上選択トランジスタ（ＴＳＴ）を形成するために、ワード線層に結合されるそれぞれのチャネル構造を備え得る。チャネル構造の各々は、チャネル層と、チャネル層を包囲するトンネル層と、トンネル層を包囲する電荷捕獲層と、電荷捕獲層を包囲し、さらにワード線層と直接的に接触しているバリア層とをさらに備え得る。一部の実施形態では、ＨｆＯ２またはＡｌＯなどの高Ｋ層がワード線層とバリア層との間に配置され得る。
一部の実施形態では、例えば上選択ゲート切断（ＴＳＧ切断）構造として供する１つまたは複数のトレンチ２２０が、アレイ領域２０４に配置され得る。図２に示されているように、ＴＳＧ切断構造２２０は、対応するメモリ指部の上選択ゲート（ＴＳＧ）層を２つの部分へと分割するために、指（またはサブブロック）部分２１３Ａ～２１３Ｃの各々の中間に配置でき、それによって、対応するメモリ指部分を別々に２つのプログラム可能（読取／書込）ページへと分割することができる。３Ｄ型ＮＡＮＤデバイスの削除工程がメモリブロックのレベルで実行され得るが、読取動作および書込動作はメモリページのレベルで実行され得る。
３Ｄ型ＮＡＮＤデバイス１００では、連結領域２０２は、ワード線層および絶縁層においてレジストトリムプロセスとエッチングプロセスとを続けて実施することで形成できる。図２に示されているように、連結領域２０２は、３つ以上の段分割配置（または分割段領域）で１つの降段方向（例えば－Ｘ方向）に沿って形成される。したがって、スタックの底部分に位置付けられるワード線層は、３Ｄ型ＮＡＮＤＯ技術が１２８Ｌアーキテクチャに移行するにつれて、降段方向（例えば－Ｘ方向）に沿って長い寸法を有する可能性があり、これは高い抵抗－容量（ＲＣ）遅れをもたらす可能性がある。
本開示では、３Ｄ型ＮＡＮＤデバイスにおける階段構成が提供される。連結領域が、３Ｄ型ＮＡＮＤデバイスのアレイ領域同士（例えば２つのアレイ領域）の間に配置され得る。アレイ領域は、例えば、３Ｄ型ＮＡＮＤデバイスの２つの反対の側面に形成される。１つまたは複数の階段が連結領域に形成され得る。各々の階段は、非四角形トレッドが２つ以上の降段方向に延びている段を有し得る。階段構成は、ワード線制御を高めるだけでなく、製造プロセスの間にチョッププロセスと段分割配置とを組み合わせることで、製造プロセスを単純化し、マスク要求を最小限にもする。非四角形トレッドは、段に位置付けられるコンタクト構造の密度をさらに向上させることができる。本開示では、各々の階段は、プロセスの流れに応じて、四角形のトレッド、および／または、他の形状を伴うトレッドをさらに備えることができる。
図３は、例示の３Ｄ型ＮＡＮＤデバイスの上面図である。簡潔性および明確性のために、図３は３Ｄ型ＮＡＮＤデバイスの１つだけのブロック３００を示している。しかしながら、３Ｄ型ＮＡＮＤデバイスは、例えば回路設計に応じて、任意の数のブロックを備えることができる。図３に示されているように、ブロック３００は、基板（図示されていない）にわたる交互に配置されたワード線層および絶縁層から形成されるスタックを有し得る。ブロック３００は、アレイ領域（例えば、２つのアレイ領域３０２および３０４）と連結領域３０６とを有し得る。２つのアレイ領域３０２および３０４は、ブロック３００の２つの反対の側面に位置付けられる。連結領域３０６は、２つのアレイ領域３０２および３０４の間に配置され得る。ブロック３００は、基板から延び、交互に配置されたワード線層および絶縁層から形成されたスタックを通じて延びることができる複数のスリット構造（またはゲート線スリット）３０８、３１０、３１２、３１４、３１６、３１８、３２０、３２１、および３２２も有し得る。スリット構造３０８および３１０は、ブロック３００の上境界および下境界にそれぞれ位置付けられる。スリット構造３１２および３１４はアレイ領域３０２の中に配置され、スリット構造３１６および３１８はアレイ領域３０４の中に配置される。したがって、アレイ領域３０２および３０４は、スリット構造３１２、３１４、３１６、および３１８によって３つサブブロック（または指部）３２４Ａ～３２４Ｃへと分割されている。スリット構造３２０～３２２は連結領域３０６に位置付けられており、不連続構成を有し得る。一部の実施形態では、スリット構造３２０～３２２はダミースリット構造とでき、つまり、スリット構造３２０～３２２はいずれの電気入力にも連結されない。一部の実施形態では、連結領域におけるスリット構造（例えば符号３２０～３２２）は、アレイ領域におけるスリット構造（例えば、符号３１２、３１４、３１６、および３１８）のうちの１つまたは複数と一列にされないかまたはずらされる。スリット構造は、他の実施形態では異なる構成を有してもよい。例えば、連結領域におけるスリット構造（例えば符号３２０～３２２）は、回路レイアウトに従うアレイ領域において、スリット構造（例えば、符号３１２、３１４、３１６、および３１８）と一列にされ得る。
なおも図３では、ブロック２００と同様に、ブロック３００のアレイ領域３０２および３０４は、複数のチャネル構造３２６を有し得る。チャネル構造３２６は、基板から延び、アレイ領域３０２および３０４におけるワード線層および絶縁層を通じて延び得る。連結領域３０６は、複数のコンタクト構造３２８と複数のダミーチャネル構造３３０とを有し得る。コンタクト構造３２８およびダミーチャネル構造３３０は、ワード線層に位置付けられており、連結領域３０６におけるワード線層から（例えば、基板に対して垂直の方向に沿って）さらに延びる。例えば、複数のコンタクト構造３２８の各々は異なるワード線層に位置付けられ得る。
連結領域３０６は、非四角形トレッドを伴う複数の段３３２をさらに有し得る。概して、段はトレッドおよびライザーから形成される。例では、トレッドは、下方のライザーの上縁と上方のライザーの下縁との間で水平に配置される部分であり、ライザーはトレッド同士を連結する（例えば、下方のトレッドの内側の縁と上方のトレッドの外側の縁との間で鉛直に配置される部分）。一部の例では、段は、トレッドと、トレッドの下方のライザーとから成る。トレッドは、１つまたは複数のコンタクト構造（例えば符号３２８）が載るために、コンタクトパッドへと構成され得る部分である。図３の例では、ライザーは、交互に配置される（犠牲）ワード線層および絶縁層などの層のスタックの側壁である。本開示では、段の高さは、ワード線層および絶縁層の層の対の観点から測定され得る。
一部の実施形態では、非四角形トレッド３３２は三角形とでき、トレッド３３２の各々は３つの頂点を有し得る。３つの頂点は３つのダミーチャネル構造３３０に位置付けることができ、３つの頂点の各々はそれぞれダミーチャネル構造であり得る。また、非四角形トレッド３３２の各々は、対応するコンタクト構造３２８を備え得る。したがって、コンタクト構造３２８の各々は、対応する非四角形トレッド３３２に形成され、デコード構造などの制御装置またはドライバに結合するために、対応する非四角形トレッド３３２から延びる。
図４は、ブロック３００における連結領域３０６の実施形態の三次元図である。図４に示されているように、連結領域３０６は第１の階段４０２と第２の階段４０４とを有し得る。一部の実施形態では、連結領域３０６は、第１の階段４０２と第２の階段４０４との間に配置される分離領域４０６を備える。一部の実施形態では、第１の階段４０２および第２の階段４０４は複数の非四角形トレッドを備え得る。
第１の階段４０２は段の第１のグループ４０２Ａと段の第２のグループ４０２Ｂとを有し得る。段の第１のグループ４０２Ａおよび段の第２のグループ４０２Ｂは、例えば、スタックにおけるワード線層の数に基づいて、同じ数の段または異なる数の段を有し得る。図４の例示の実施形態では、段の第１のグループ４０２Ａは第１の降段方向（例えばＸ方向）を有し、段の第２のグループ４０２Ｂは第２の降段方向（例えば－Ｘ方向）を有し得る。第１の降段方向は、段の第１のグループ４０２Ａおよび段の第２のグループ４０２Ｂが１つまたは複数の共通段において合流できるように、第２の降段方向と反対である。段の第１のグループ４０２Ａおよび段の第２のグループ４０２Ｂは、第１および第２の降段方向に対して垂直である第３の降段方向（例えばＹ方向）に沿って１つまたは複数の段差をさらに有し得る。
同様に、第２の階段４０４は段の第３のグループ４０４Ａと段の第４のグループ４０４Ｂとを有し得る。段の第３のグループ４０４Ａおよび段の第４のグループ４０４Ｂは、例えば、スタックにおけるワード線層の数に基づいて、同じ数の段または異なる数の段を有し得る。段の第３のグループ４０４Ａは第１の降段方向（例えばＸ方向）を有し、段の第４のグループ４０４Ｂは第２の降段方向（例えば－Ｘ方向）を有し得る。段の第３のグループ４０４Ａと段の第４のグループ４０４Ｂとは、１つまたは複数の共通段（例えば段４０８）において合流できる。段の第３のグループ４０４Ａおよび段の第４のグループ４０４Ｂは、第１および第２の降段方向に対して垂直である第４の降段方向（例えば－Ｙ方向）を有し得る。一部の実施形態では、第４の降段方向は第３の降段方向と反対であり得る。
図４が単なる例であり、第１の階段４０２および第２の階段４０４は段の任意の数のグループを有することができる。また、段のグループの各々は、任意の数の降段方向に延びる任意の数の段を有することができる。例えば、段の第１のグループ４０４Ａは、第１の降段方向（例えばＸ方向）に延び、デバイス構造の設計に応じて、第４の降段方向（例えば－Ｙ方向）および第３の降段方向（例えばＹ方向）にも延びることができる。
図５は、ブロック３００における連結領域３０６の実施形態の概略上面図である。図５に示されているように、第１の階段４０２は、三角形のトレッドを有し、Ｘ方向に沿う第１の降段方向Ｄ１に延びる段の第１のグループ４０２Ａを備える。第１の階段４０２は、三角形のトレッドを有し、－Ｘ方向に沿う第２の降段方向Ｄ２に延びる段の第２のグループ４０２Ｂをさらに備える。段の第１のグループ４０２Ａおよび段の第２のグループ４０２Ｂは、ラベル１、３、および５が付された段など、１つまたは複数の第１の共通段において合流する。段の第１のグループ４０２Ａおよび段の第２のグループ４０２Ｂは、Ｙ方向に沿う第３の降段方向Ｄ３にさらに延びている。図５の例示の実施形態において、段の第１および第２のグループの各々はＹ方向に沿って３つの段差を有し得る。したがって、第１の階段は、第３の降段方向に沿って３つの段分割配置（または３つの分割段領域）を有し得る。
第２の階段４０４は、三角形のトレッドを有し、Ｘ方向に沿う第１の降段方向Ｄ１に延びる段の第３のグループ４０４Ａを備える。さらに第２の階段４０４は、三角形のトレッドを有し、－Ｘ方向に沿う第２の降段方向Ｄ２に延びる段の第４のグループ４０４Ｂを備える。段の第３のグループ４０４Ａおよび段の第４のグループ４０４Ｂは、ラベル６１、６３、および６５が付された段など、１つまたは複数の第１の共通段において合流する。段の第３のグループ４０４Ａおよび段の第４のグループ４０４Ｂは、－Ｙ方向に沿う第４の降段方向Ｄ４にさらに延びている。図５の例示の実施形態において、段の第３および第４のグループの各々は－Ｙ方向に沿って３つの段差を有し得る。したがって、第２の階段は、第３の降段方向に沿って３つの段分割配置（または３つの分割段領域）を有し得る。例えば、第２の階段４０４は３つの段分割配置ＳＤＳ１、ＳＤＳ２、およびＳＤＳ３を有し得る。
図５の例示の実施形態では、ブロック３００は、ワード線層および絶縁層の１２０組の対を伴うスタックを備え得る。スタックの最も上のワード線層はラベル１２０が付されており、スタックの最も下のワード線層はラベル１が付されている。各々の段は、段が含む段の高さまたはワード線層の数に言及する数字のラベルを有する。数字のラベルは、各々の段におけるワード線層のうちの露出された層（または最も上の層）にも言及している。第１の階段４０２および第２の階段４０４を導入することで、ブロック３００におけるワード線層の各々は、対応するコンタクト構造（例えば、図３におけるコンタクト構造３２８）を受け入れるために露出され得る。
例えば、段４０８は数字のラベル６５を有し、これは、段４０８が６５枚のワード線層を備える（または、６５枚のワード線層の高さを有する）ことを意味し、露出される最も上の層は、スタックにおける６５番目のワード線層である。一部の実施形態では、第１の階段４０２における各々の段は、分離領域４０６の反対側に配置される第２の階段４０４での段の高さより小さい高さを有し得る。例えば、第２の階段４０４における段４０８は、第１の階段４０２における段４１０の高さ（例えば５）より大きい高さ（例えば６５）を有し、段４０８と段４１０とは分離領域４０６の２つの反対の側面に配置される。また、第２の階段４０４における最上の段４１２と分離領域４０６とが同じ高さ（例えば１２０）を有し得る。
２つの隣接する段の間の高さの差は、第２の階段４０４に基づいて説明できる。第１の階段４０２は第２の階段４０４と同様の構成を有する。図５によれば、第２の階段４０４は、第４の降段方向Ｄ４（例えば－Ｙ方向）に沿う３つの段を有することができ、ワード線層の高さに等しい、３つの段のうちの２つの隣接する段（例えば、段４０８および段４１４）の間の高さの差は２であり得る。さらに、段の第３のグループ４０４Ａは、第１の降段方向Ｄ１に沿って１０個の段を有することができ、２つに隣接する段の間の高さの差は、段の場所に依存して、１または１１であり得る。例えば、段４１６および段４１８は１の高さの差を有し、段４１８および段４２０は１１の高さの差を有する。同様に、段の第４のグループ４０４Ｂは、第２の降段方向に沿って１１個の段を有することができ、２つの隣接する段の間の高さの差は、段の場所に依存して、６、１、または１１であり得る。段の第３のグループ４０４Ａと段の第４のグループ４０４Ｂとは、１つまたは複数の共通段（例えば段４０８、４１４）において合流できる。
図６、図７、図８Ａ、図８Ｂ、図９Ａ、図９Ｂ、図１０Ａ、図１０Ｂ、図１１Ａ、および図１１Ｂは、例示の３Ｄ型ＮＡＮＤデバイスを製造する様々な中間ステップの上面図である。図６では、ワード線層および絶縁層のスタック６００が提供されている。図６の例示の実施形態において、ワード線層および絶縁層の１２０組の対が基板において交互に積み重ねられている。一部の実施形態では、スタック６００に形成されたワード線層は犠牲ワード線層とでき、犠牲ワード線層は、続く製造ステップにおいてワード線層を形成するために、導電性材料で置き換えることができる。一部の実施形態では、犠牲ワード線層はＳｉＮから作ることができ、絶縁層はＳｉＯから作ることができる。任意の適切な堆積プロセスが、犠牲ワード線層および絶縁層を形成するために適用され得る。例えば、化学気相成長法、物理的気相成長法、拡散法、原子層堆積法、または任意の他の適切な堆積プロセスが適用され得る。
図７では、犠牲ワード線層および絶縁層のうちの１つまたは複数の一部分が、スタック６００に第１の階段領域６００Ａを定めるために、鉛直方向（例えば－Ｚ方向）に沿って除去され得る。鉛直方向は基板に対して垂直である。スタック６００における１つまたは複数の犠牲ワード線層および絶縁層の一部分を除去するために、フォトリソグラフィプロセスとエッチングプロセスとの組み合わせが適用され得る。フォトリソグラフィプロセスは、第１の階段領域６００Ａを露出させ、スタックの残りの領域を覆うために、マスク層をスタック６００の上面６００Ｃにわたって適用することができる。続いて、エッチングプロセスが、第１の階段領域６００Ａにおける１つまたは複数の犠牲ワード線層および絶縁層の一部分を除去するために適用され得る。第１の階段領域６００Ａにおける任意の数のワード線層が、デバイス構造設計に従って除去され得る。図７の例示の実施形態では、第１の階段領域６００Ａにおけるワード線層の半分が鉛直方向に沿って除去される。
図８Ａ、図９Ａ、図１０Ａ、および図１１Ａは、第１の階段および第２の階段を形成する例を示している。図８Ｂ、図９Ｂ、図１０Ｂ、および図１１Ｂは、第１の階段および第２の階段を形成する第２の例を示している。図８Ａでは、第１の段６０８が第１の階段領域６００Ａに形成され、第２の段６１０がスタック６００の第２の階段領域６００Ｂに形成され得る。第１の階段領域６００Ａにおける犠牲ワード線層および絶縁層は、第１の段６０８を形成するように成形され得る。第１の段６０８は、ジグザグ縁形状Ｐ１を伴うトレッドを有し、基板と平行な第１の横方向（例えば－Ｘ方向）に沿う降段方向に延び得る。第１の段６０８は、第１の階段領域６００Ａにおける犠牲ワード線層および絶縁層を第１の区域６０２Ａおよび第２の区域６０２Ｂへと分離する。また、スタック６００の第２の階段領域６００Ｂにおける犠牲ワード線層および絶縁層は、第２の段６１０を形成するように成形され得る。第２の段６１０は、ジグザグ縁形状Ｐ１を伴うトレッドを有し、第１の横方向など、横方向に沿う降段方向に延びることができ、第２の段６１０は、第２の階段領域６００Ｂにおける犠牲ワード線層および絶縁層を第３の区域６０４Ａおよび第４の区域６０４Ｂへと分離する。
図８Ｂでは、第１の段６０８は、斜め縁形状Ｐ２を伴うトレッドを有し、第１の横方向に沿う降段方向に延びるように形成でき、第２の段６１０は、斜め縁形状Ｐ２を伴うトッドを有し、第１の横方向など、横方向に沿う降段方向に延びるように形成され得る。第１の階段領域６００Ａおよび第２の階段領域６００Ｂが形成されるとき、分離領域６０６はスタック６００における結果として形成され得る。第１の階段領域６００Ａと第２の階段領域６００Ｂとはスタック６００の分離領域６０６によって分離され得る。
第１の段６０８および第２の段６１０を形成するために、フォトリソグラフィプロセスとエッチングプロセスとの組み合わせが適用され得る。フォトリソグラフィプロセスは、第１の階段領域６００Ａの第１の区域６０２Ａと第２の階段領域６００Ｂの第３の区域６０４Ａとを露出するために、パターン形成されたマスク層を適用することができる。続いて、エッチングプロセスが、第１の階段領域６００Ａの第１の区域６０２Ａおよび第２の階段領域６００Ｂの第３の区域６０４Ａのそれぞれにおける犠牲ワード線層および絶縁層のうちの１つまたは複数の一部分を除去するために適用され得る。第１の段６０８および第２の段６１０は、エッチングプロセスの完了の結果として形成され得る。例では、パターン形成されたマスク層が、ジグザグ縁形状Ｐ１を作り出すために、フォトリソグラフィプロセスによって形成され得る。他の例では、パターン形成されたマスク層が、斜め縁形状Ｐ２を作り出すために、フォトリソグラフィプロセスによって形成され得る。
図９Ａは、図８Ａにおけるプロセスに続くプロセスを示しており、図９Ｂは、図８Ｂにおけるプロセスに続くプロセスを示している。図９Ａおよび図９Ｂにおいて、第１の階段領域６００Ａにおける犠牲ワード線層および絶縁層のうちの１つまたは複数が、第２の横方向（例えばＹ方向）に沿う降段方向で１つまたは複数の段を形成するために成形でき、ここで、第２の横方向は第１の横方向（例えば－Ｘ方向）に対して垂直である。例えば、図９Ａおよび図９Ｂに示されているように、３つの段は、Ｙ方向に沿う第１の階段領域６００Ａの第１の区域６０２Ａおよび第２の区域６０２Ｂにおいて形成され得る。さらに、第２の階段領域６００Ｂにおける犠牲ワード線層および絶縁層のうちの１つまたは複数が、第３の横方向に沿う降段方向で１つまたは複数の段を形成するために成形でき、例えば、第３の横方向（例えば－Ｙ方向）は第２の横方向と反対であり得る。例えば、３つの段は、第３の横方向に沿って第２の階段領域６００Ｂの第３の区域６０４Ａおよび第４の区域６０４Ｂに形成され得る。
第２または第３の横方向に沿って１つまたは複数の段を形成するために、レジストトリムおよびエッチングプロセスが、第１の階段領域６００Ａおよび第２の階段領域６００Ｂにおいてそれぞれ交互に動作させられ得る。例えば、レジスト層が、第１の階段領域６００Ａの第１の区域６０２Ａに堆積させられ得る。フォトリソグラフィプロセスは、第２の横方向（例えばＹ方向）に沿って第１の区域６０２Ａの第１の部分Ｓ１を露出させるために、パターン形成されたレジスト層を導入することができる。プラズマエッチングプロセスが、露出された第１の部分Ｓ１におけるワード線層および絶縁層のうちの１つまたは複数の一部分を除去するために適用され得る。したがって、プラズマ灰化プロセスなどのレジストトリムプロセスが、第２の横方向に沿って第１の区域６０２Ａの第２の部分Ｓ２を露出させるために適用され、プラズマエッチングプロセスは、露出された第２の部分Ｓ２および露出された第１の部分Ｓ１におけるワード線層および絶縁層のうちの１つまたは複数の一部分を除去するために適用され得る。プラズマ灰化プロセスは、残っているレジスト層を除去するために続いて再度適用され得る。残っているレジスト層が除去されると、３つの段は、第２の横方向（例えばＹ方向）に沿って第１の階段領域６００Ａの第１の区域６０２Ａに形成される。
図１０Ａは、図９Ａにおけるプロセスに続くプロセスを示しており、図１０Ｂは、図９Ｂにおけるプロセスに続くプロセスを示している。図１０Ａおよび図１０Ｂでは、レジストトリムプロセスおよびエッチングプロセスが、複数の段を形成するために、第１の階段領域６００Ａおよび第２の階段領域６００Ｂにおける犠牲ワード線層および絶縁層に続けて適用され得る。これらのプロセスは、第１の階段領域６００Ａおよび第２の階段領域６００Ｂにおいて、同時に、または異なる時間に、適用され得る。段は、フォトリソグラフィプロセスに応じて、図１０Ａにおけるジグザグ縁形状Ｐ１を伴うトレッドを有し得る、または、図１０Ｂにおける斜め縁形状Ｐ２を伴うトレッドを有し得る。第１の区域６０２Ａにおける段は、第４の横方向（例えばＸ方向）に沿って降段方向を有することができ、第２の区域６０２Ｂにおける段は、第１の横方向（－Ｘ方向）に沿って降段方向を有することができる。第３の区域６０４Ａにおける段は、第４の横方向（例えばＸ方向）に沿って降段方向を有することができ、第４の区域６０４Ｂにおける段は、第１の横方向（例えば－Ｘ方向）に沿って降段方向を有することができる。
図１１Ａは、図１０Ａにおけるプロセスに続くプロセスを示しており、図１１Ｂは、図１０Ｂにおけるプロセスに続くプロセスを示している。図１１Ａおよび図１１Ｂでは、レジストトリムプロセスおよびエッチングプロセスが、複数の段を形成するために、第１の階段領域６００Ａおよび第２の階段領域６００Ｂにおける犠牲ワード線層および絶縁層に続けて適用され得る。これらのプロセスは、第１の階段領域６００Ａおよび第２の階段領域６００Ｂにおいて、同時に、または異なる時間に、適用され得る。段は、フォトリソグラフィプロセスに応じて、図１１Ａにおけるジグザグ縁形状Ｐ３を伴うトレッドを有し得る、または、図１１Ｂにおける斜め縁形状Ｐ４を伴うトレッドを有し得る。第１の区域６０２Ａにおける段は、第４の横方向（例えばＸ方向）に沿って降段方向を有することができ、第２の区域６０２Ｂにおける段は、第１の横方向（－Ｘ方向）に沿って降段方向を有することができる。第３の区域６０４Ａにおける段は、第４の横方向（例えばＸ方向）に沿って降段方向を有することができ、第４の区域６０４Ｂにおける段は、第１の横方向（例えば－Ｘ方向）に沿って降段方向を有することができる。
一部の実施形態では、ジグザグ縁形状Ｐ１とジグザグ縁形状Ｐ３とは、第２の横方向（例えばＹ方向）または第３の横方向（例えば－Ｙ方向）と平行な方向Ａ－Ａ’に沿って対称的である。一部の実施形態では、斜め縁形状Ｐ２と斜め縁形状Ｐ４とは、第２の横方向（例えばＹ方向）または第３の横方向（例えば－Ｙ方向）と平行な方向Ｂ－Ｂ’に沿って対称的である。
図１１Ａおよび図１１Ｂに示されているように、レジストトリムプロセスおよびエッチングプロセスが完了させられるとき、スタック６００は、図４および図５における連結領域３０６と同様の構成を有することができる。
例えば、図１１Ａおよび図１１Ｂに示されているように、スタック６００は、三角形のトレッドを有し、第１の区域６０２Ａにおいて第４の横方向（例えばＸ方向）に沿う降段方向に延びる段を備える第１の階段６１２を有することができる。第１の階段６１２は、三角形のトレッドを有し、第２の区域６０２Ｂにおいて第１の横方向（例えば－Ｘ方向）に沿う降段方向に延びる段も備えることができる。第１の階段６１２は、さらに、第２の横方向（例えばＹ方向）に沿う降段方向に延びることができる。
スタック６００は、三角形のトレッドを有し、第３の区域６０４Ａにおいて第４の横方向（例えばＸ方向）に沿う降段方向に延びる段を備える第２の階段６１４を有することができる。第２の階段６１４は、三角形のトレッドを有し、第４の区域６０４Ｂにおいて第１の横方向（例えば－Ｘ方向）に沿う降段方向に延びる段も備えることができる。第２の階段６１４は、さらに、第３の横方向（例えば－Ｙ方向）に沿う降段方向に延びることができる。また、第１の階段６１２と第２の階段６１４とは、分離領域６０６によって互いから分離または離間される。
図１２～図１８は、例示の３Ｄ型ＮＡＮＤデバイスを製造する様々な中間ステップの例示の上面図である。図６、図７、図８Ａ、図８Ｂ、図９Ａ、図９Ｂ、図１０Ａ、図１０Ｂ、図１１Ａ、および図１１Ｂに示された様々な中間ステップの上面図と比較して、レジストトリムエッチングプロセスではなくフォトリソグラフィエッチングプロセス（フォトエッチングプロセスとも称される）は、非四角形トレッドを伴う段を形成するために繰り返し適用され得る。一部の実施形態では、フォトリソグラフィエッチングプロセスはトレッドの縁形状を向上させることができる。
図１２では、スタック７００が基板にわたって形成され得る。スタック７００は、基板において交互に積み重ねられる犠牲ワード線層および絶縁層の６４組の対を備えることができる。図１３では、第１の階段領域７００Ａがスタック７００に形成でき、犠牲ワード線層および絶縁層の上の３２組の対が、フォトリソグラフィエッチングプロセスなどのパターン形成プロセスを通じて、第１の階段領域７００Ａにおいて除去されている。
図１４では、フォトリソグラフィプロセスとエッチングプロセスとの組み合わせが、第１の階段領域７００Ａにおいて第１の段７０８を形成し、第２の階段領域７００Ｂにおいて第２の段７１０を形成するために適用され得る。第１の段７０８は、斜め縁形状Ｐ２などの斜め縁形状を伴うトレッドを有することができ、第１の階段領域７００Ａを第１の区域７０２Ａと第２の区域７０２Ｂとに分割することができる。第１の段７０８は、－Ｘ方向に沿う降段方向を有し得る。第２の段７１０は、斜め縁形状Ｐ２を伴うトレッドを有することができ、第２の階段領域７００Ｂを第３の区域７０４Ａと第４の区域７０４Ｂとに分割することができる。第２の段７１０は、－Ｘ方向に沿う降段方向を有し得る。
図１５では、フォトリソグラフィプロセスおよびエッチングプロセスが、第１の階段領域７００Ａにおいて複数の段（例えば２つの段）を形成するために続けて適用でき、ここで、段はＹ方向に沿う降段方向に延びる。フォトリソグラフィプロセスおよびエッチングプロセスが、第２の階段領域７００Ｂにおいて複数の段（例えば２つの段）を形成するために続けてさらに適用でき、ここで、段は－Ｙ方向に沿う降段方向に延びる。Ｙ方向または－Ｙ方向に沿って段を形成するために、例示の実施形態が、第１の区域７０２Ａにおいて形成される段に応じて提供され得る。図１５に示されているように、パターン形成されたマスクが、フォトリソグラフィプロセスを通じて第１の区域７０２Ａの第１の部分Ｓ１を覆うために適用でき、エッチングプロセスが、第２の部分Ｓ２における犠牲ワード線層および絶縁層のうちの１つまたは複数を除去することができる。さらに、パターン形成されたマスクが、フォトリソグラフィプロセスを通じて第１の区域７０２Ａの第２の部分Ｓ２を覆うために適用でき、エッチングプロセスが、第１の部分Ｓ１における犠牲ワード線層および絶縁層のうちの１つまたは複数を除去することができる。
図１６において、第１の階段領域７００Ａおよび第２の階段領域７００Ｂは、斜め縁形状Ｐ２を伴うトレッドを有するより多くの段を形成するためにフォトリソグラフィプロセスおよびエッチングプロセスを続けて適用することで、４つのサブ区域へと分割できる。例えば、４つの段が第１の区域７０２Ａに形成できる。第１の区域７０２Ａにおける４つの段は、斜め縁形状Ｐ２を伴うトレッドを有し、Ｘ方向に延び得る。同様に、４つの段が第２の区域７０２Ｂに形成できる。第２の区域７０２Ｂにおける４つの段は、斜め縁形状Ｐ２を伴うトレッドを有し、－Ｘ方向に延び得る。
図１７において、第１の階段領域７００Ａおよび第２の階段領域７００Ｂは、より多くの段を形成するためにフォトリソグラフィプロセスおよびエッチングプロセスを続けて適用することで、さらに８つのサブ区域へと分割できる。例えば、８つの段が第１の区域７０２Ａに形成できる。第１の区域７０２Ａにおける８つの段は、斜め縁形状Ｐ２を伴うトレッドを有し、Ｘ方向に延び得る。同様に、８つの段が第２の区域７０２Ｂに形成できる。第２の区域７０２Ｂにおける８つの段は、斜め縁形状Ｐ２を伴うトレッドを有し、－Ｘ方向に延び得る。
図１８では、フォトリソグラフィプロセスおよびエッチングプロセスは、斜め縁形状Ｐ４などの斜め縁形状を伴うトレッドを有する複数の段を形成するために、第１の階段領域７００Ａおよび第２の階段領域７００Ｂにおける犠牲ワード線層および絶縁層に続けて適用され得る。第１の区域７０２Ａにおける段は、Ｘ方向に沿う降段方向を有することができ、第２の区域７０２Ｂにおける段は、－Ｘ方向に沿う降段方向を有することができる。第３の区域７０４Ａにおける段は、Ｘ方向に沿う降段方向を有することができ、第４の区域７０４Ｂにおける段は、－Ｘ方向に沿う降段方向を有することができる。フォトリソグラフィプロセスおよびエッチングプロセスが完了させられるとき、スタック７００は、非四角形トレッドを有する複数の段を備える、図４および図５における連結領域３０６と同様の構成を有することができる。
図１９は、本開示の一部の実施形態による、開示されている３Ｄ型ＮＡＮＤデバイスを製造するためのプロセス１９００の流れ図である。プロセス１９００はステップＳ１９０４において始まり、犠牲ワード線層および絶縁層の初期スタックが３Ｄ型ＮＡＮＤデバイスの基板にわたって形成され得る。続いて、犠牲ワード線層および絶縁層のうちの１つまたは複数の一部分が、初期スタックの連結領域の第１の階段領域において鉛直方向に沿って除去され得る。連結領域が、初期スタックのアレイ領域同士（例えば２つのアレイ領域）の間に位置付けられ得る。連結領域は、例えば、初期スタックの２つの対向する側面に配置される。一部の実施形態では、ステップＳ１９０４は、図６および図７を参照して示されているように実施され得る。
次に、プロセス１９００はステップＳ１９０６へと進み、第１の階段領域における犠牲ワード線層および絶縁層のうちの１つまたは複数が、第１の段を形成するために成形または除去され得る。第１の段は、第１の縁形状を伴うトレッドを有し、第１の横方向（例えば－Ｘ方向）に沿う降段方向に延び得る。第１の段は、第１の階段領域における犠牲ワード線層および絶縁層を第１の区域および第２の区域へと分離する。さらに、１つまたは複数の犠牲ワード線層および絶縁層が、第２の段を形成するために、連結領域の第２の階段領域において成形または除去され得る。第２の段は、第１の縁形状などの縁形状を伴うトレッドを有し、第１の横方向などの横方向に沿う降段方向に延び得る。第２の段は、第２の階段領域における犠牲ワード線層および絶縁層を第３の区域および第４の区域へと分離する。第１の階段領域と第２の階段領域とは連結領域の分離領域によってさらに分離され得る。一部の実施形態では、第１の段は第２の段の前に形成され得る。一部の実施形態では、第２の段は第１の段の前に形成され得る。一部の実施形態では、第１の段と第２の段とは同時に形成され得る。一部の実施形態では、ステップＳ１９０６は、図８Ａおよび図８Ｂを参照して示されているように実施され得る。
プロセス１９００のステップＳ１９０８において、第１の階段領域における犠牲ワード線層および絶縁層のうちの１つまたは複数が、第２の横方向（例えばＹ方向）に沿う降段方向（例えば第２の降段方向）で１つまたは複数の段を形成するために成形できる。第２の横方向は、例えば、第１の横方向（例えば－Ｘ方向）に対して垂直である。さらに、第２の階段領域における犠牲ワード線層および絶縁層のうちの１つまたは複数が、第３の横方向（例えば－Ｙ方向）に沿う降段方向（例えば第３の降段方向）で１つまたは複数の段を形成するために成形できる。第３の横方向は、例えば、第２の横方向と反対である。一部の実施形態では、ステップＳ１９０８は、図９Ａおよび図９Ｂを参照して示されているように実施され得る。
次に、プロセス１９００はステップＳ１９１０へと進み、レジストトリムエッチングプロセスなどのパターン形成プロセス、またはフォトリソグラフィエッチングプロセスが、第１の区域に第１の縁形状を伴うトレッドを有し、第４の横方向（例えばＸ方向）に沿う降段方向に延びる段、および、第２の区域に第１の縁形状を伴うトレッドを有し、第１の横方向（例えば－Ｘ方向）に沿う降段方向に延びる段を形成するために、第１の階段領域および第２の階段領域における犠牲ワード線層および絶縁層において繰り返し動作させられ、ここで、第４の横方向は、例えば、第１の横方向と反対である。さらに、パターン形成プロセスが、第３の区域に第１の縁形状を伴うトレッドを有し、第４の横方向（例えばＸ方向）に沿う降段方向に延びる段、および、第４の区域に第１の縁形状を伴うトレッドを有し、第１の横方向（例えば－Ｘ方向）に沿う降段方向に延びる段を形成するために、第２の階段領域における犠牲ワード線層および絶縁層において繰り返し動作させられ得る。一部の実施形態では、ステップＳ１９１０は、図１０Ａ～図１０Ｂを参照して示されているように実施され得る。
プロセス１９００のステップＳ１９１２では、レジストトリムエッチングプロセスなどのパターン形成プロセス、またはフォトリソグラフィエッチングプロセスが、第１の区域に第２の縁形状を伴うトレッドを有し、第４の横方向（例えばＸ方向）に延びる段、および、第２の区域に第２の縁形状を伴うトレッドを有し、第１の横方向（例えば－Ｘ方向）に沿う降段方向に延びる段を形成するために、第１の階段領域および第２の階段領域における犠牲ワード線層および絶縁層において繰り返し動作させられ得る。さらに、パターン形成プロセスが、第３の区域に第２の縁形状を伴うトレッドを有し、第４の横方向（例えばＸ方向）に沿う降段方向に延びる段、および、第４の区域に第２の縁形状を伴うトレッドを有し、第１の横方向（例えば－Ｘ方向）に沿う降段方向に延びる段を形成するために、第２の階段領域における犠牲ワード線層および絶縁層において繰り返し動作させられ得る。一部の実施形態では、第１の縁形状と第２の縁形状とは対称的である。一部の実施形態では、第１の縁形状はジグザグ縁形状または斜め縁形状である。一部の実施形態では、ステップＳ１９１２は、図１１Ａ～図１１Ｂを参照して示されているように実施され得る。
追加のステップが、プロセス１９００の前、最中、および後に設けられてもよく、記載されているステップのうちのいくつかは、プロセス１９００の他の実施形態において、異なる順番または別々で置き換え、排除、または実施され得ることは、留意されるべきである。例えば、続くプロセスステップにおいて、チャネル構造が初期スタックのアレイ領域に形成されてもよい。チャネル構造は、基板から延び、初期スタックのアレイ領域における犠牲ワード線層および絶縁層を通じて延び得る。次に、犠牲ワード線層は、ワード線層を形成するために導電性材料で置き換えられ得る。さらに、第１のコンタクト構造が第１の階段に形成でき、第２のコンタクト構造が第２の階段に形成できる。第１のコンタクト構造は第１の階段におけるワード線層に連結でき、第２のコンタクト構造は第２の階段におけるワード線層に連結できる。
さらに、様々な追加の相互連結構造（例えば、導線および／またはビアを有するメタライゼーション層）が３Ｄ型ＮＡＮＤデバイスにわたって形成され得る。このような相互連結構造は、機能回路を形成するために、３Ｄ型ＮＡＮＤデバイスを他のコンタクト構造および／または能動デバイスと電気的に連結する。保護層、入力／出力構造などの追加のデバイス特徴部が形成されてもよい。
本明細書に記載されている様々な実施形態は、関連するメモリデバイスに対していくつかの利点を提供することができる。例えば、開示されている３Ｄ型ＮＡＮＤデバイスでは、連結領域が３Ｄ型ＮＡＮＤデバイスのアレイ領域同士の間に配置され、アレイ領域は３Ｄ型ＮＡＮＤデバイスの２つの反対の側面に形成され得る。開示されている連結領域は１つまたは複数の階段を有し得る。１つまたは複数の階段は２つ以上の降段方向をさらに有し得る。開示されている連結領域は、ワード線制御を高めるだけでなく、製造プロセスの間にチョッププロセスと段分割配置とを組み合わせることで、製造プロセスを単純化し、マスク要求を最小限にもする。また、階段状連結領域は、非四角形トレッドを伴う段を備え、これは、段に形成されるコンタクト構造の密度を向上させることができる。
前述のことは、当業者が本開示の態様をより良く理解することができるように、いくつかの実施形態の特徴を概説している。当業者は、本明細書で紹介されている実施形態の同じ目的を実行するために、および／または、同じ利点を達成するために、他のプロセスおよび構造を設計または変更するための基礎として本開示を容易に用いることができることを理解するべきである。当業者は、このような均等な構造が本開示の精神および範囲から逸脱せず、本開示の精神および範囲から逸脱することなく本明細書の様々な変更、代用、および修正を行うことができることも理解するべきである。
１、３、５、６１、６３、６５ 第１の共通段
１ 最も下のワード線層
１２０ 最も上のワード線層
１００ ３Ｄ型ＮＡＮＤデバイス
１０２ アレイ領域
１０４ 第１の階段状部分
１０６ 第２の階段状部分
２００ ブロック
２０２ 連結領域
２０４ アレイ領域
２１３Ａ、２１３Ｂ、２１３Ｃ サブブロック、指構造
２０６、２０８、２１０、２１２ スリット構造、線スリット
２１４ チャネル構造
２１６ コンタクト構造
２１８ ダミーチャネル構造
２２０ トレンチ、上選択ゲート切断（ＴＳＧ切断）構造
３００ ブロック
３０２、３０４ アレイ領域
３０６ 連結領域
３０８、３１０、３１２、３１４、３１６、３１８、３２０、３２１、３２２ スリット構造、ゲート線スリット
３２４Ａ、３２４Ｂ、３２４Ｃ サブブロック、指部
３２６ チャネル構造
３２８ コンタクト構造
３３０ ダミーチャネル構造
３３２ 非四角形トレッド
４０２ 第１の階段
４０２Ａ 段の第１のグループ
４０２Ｂ 段の第２のグループ
４０４ 第２の階段
４０４Ａ 段の第３のグループ
４０４Ｂ 段の第４のグループ
４０６ 分離領域
４０８ 共通段
４１０、４１４、４１６、４１８、４２０ 段
６００ スタック
６００Ａ 第１の階段領域
６１０ 第２の段
６００Ｂ 第２の階段領域
６００Ｃ 上面
６０２Ａ 第１の区域
６０２Ｂ 第２の区域
６０４Ａ 第３の区域
６０４Ｂ 第４の区域
６０６ 分離領域
６０８ 第１の段
６１０ 第２の段
６１２ 第１の階段
６１４ 第２の階段
７００ スタック
７００Ａ 第１の階段領域
７００Ｂ 第２の階段領域
７０２Ａ 第１の区域
７０２Ｂ 第２の区域
７０４Ａ 第３の区域
７０４Ｂ 第４の区域
７０８ 第１の段
７１０ 第２の段
Ｄ１ 第１の降段方向
Ｄ２ 第２の降段方向
Ｄ３ 第３の降段方向
Ｄ４ 第４の降段方向
Ｐ１ ジグザグ縁形状
Ｐ２ 斜め縁形状
Ｐ３ ジグザグ縁形状
Ｐ４ 斜め縁形状
Ｓ１、Ｓ２、Ｓ３、Ｓ４、Ｓ５、Ｓ６、Ｓ７、Ｓ８、Ｓ９、Ｓ１０、Ｓ１１、Ｓ１２、Ｓ１３、Ｓ１４ 段
Ｓ１ 第１の部分
Ｓ２ 第２の部分
ＳＤＳ１、ＳＤＳ２、ＳＤＳ３ 段分割配置

Claims (19)

  1. 基板と、
    前記基板にわたって交互に積み重ねられるワード線層および絶縁層のスタックと、
    前記スタックの第１のアレイ領域および第２のアレイ領域に形成されるチャネル構造とを備え、
    前記第１のアレイ領域および前記第２のアレイ領域は前記スタックの２つの対向する側面に位置付けられ、
    第１の階段が、前記第１のアレイ領域と前記第２のアレイ領域との間に配置される前記スタックの連結領域に形成され、非四角形トレッドを有し、
    第２の階段が、前記スタックの前記連結領域に形成され、非四角形トレッドを有し、
    前記スタックにおける前記連結領域は、前記第１の階段と前記第２の階段との間に位置付けられる分離領域を備え、
    前記非四角形トレッドは三角形である、
    半導体デバイス。
  2. 前記第１の階段は、第１の降段方向（Ｘ方向）を伴う第１の段と、第２の降段方向（－Ｘ方向）を伴う第２の段とを備え、前記第１の降段方向は前記第２の降段方向と反対であり、
    前記第１の段と前記第２の段とは第１の共通段において合流する、請求項１に記載の半導体デバイス。
  3. 前記第１の段および前記第２の段は第３の降段方向（Ｙ方向）をさらに有する、請求項２に記載の半導体デバイス。
  4. 前記第２の階段は、前記第１の降段方向を伴う第３の段と、前記第２の降段方向を伴う第４の段とを有し、
    前記第３の段と前記第４の段とは第２の共通段において合流する、請求項３に記載の半導体デバイス。
  5. 前記第３の段および前記第４の段は、前記第３の降段方向と反対である第４の降段方向（－Ｙ方向）をさらに有する、請求項４に記載の半導体デバイス。
  6. 前記第１の階段における各々の段は、前記分離領域の反対側における前記第２の階段での段の高さより小さい高さを有する、請求項１に記載の半導体デバイス。
  7. 前記第２の階段における最上の段と前記分離領域とが同じ高さのものである、請求項１に記載の半導体デバイス。
  8. 前記第１の階段に形成され、前記第１の階段における前記ワード線層に連結される第１のコンタクト構造と、
    前記第２の階段に形成され、前記第２の階段における前記ワード線層に連結される第２のコンタクト構造と
    をさらに備える、請求項１に記載の半導体デバイス。
  9. 半導体デバイスを製作するための方法であって、
    前記半導体デバイスの基板にわたって交互に配置される犠牲ワード線層および絶縁層の初期スタックを形成するステップと、
    前記初期スタックの連結領域の第１の階段領域において第１の階段を形成するステップであって、前記第１の階段は非四角形トレッドを有する、ステップと、
    前記初期スタックの前記連結領域の第２の階段領域において第２の階段を形成するステップであって、前記第２の階段は非四角形トレッドを有する、ステップと
    を含み、
    前記初期スタックにおける前記連結領域は、前記第１の階段と前記第２の階段との間に分離領域を備え、
    前記連結領域は、前記初期スタックの反対の側面における２つのアレイ領域の間に位置付けられ、
    前記非四角形トレッドは三角形である、方法。
  10. 前記連結領域の前記第１の階段領域において前記第１の階段を形成する前記ステップは、
    前記第１の階段領域を定めるために、前記連結領域の前記第１の階段領域における前記犠牲ワード線層および前記絶縁層のうちの１つまたは複数を除去するステップと、
    第１の段を形成するために、前記第１の階段領域における前記犠牲ワード線層および前記絶縁層のうちの少なくとも１つを成形するステップであって、前記第１の段は、第１の縁形状および第１の降段方向（－Ｘ方向）を伴うトレッドを有し、前記第１の段は前記第１の階段領域を第１の区域および第２の区域へと分割する、ステップと、
    第２の降段方向（Ｙ方向）を伴う段を形成するために、前記第１の階段領域における前記犠牲ワード線層および前記絶縁層のうちの少なくとも１つを成形するステップと、
    前記第１の階段を形成するために、前記第１の階段領域における前記犠牲ワード線層および前記絶縁層に前記第１の縁形状を有するパターンを形成する第１のパターン形成プロセスを繰り返し実施するステップと
    を含む、請求項９に記載の方法。
  11. 前記連結領域の前記第２の階段領域において前記第２の階段を形成する前記ステップは、
    第２の段を形成するために、前記連結領域の前記第２の階段領域における前記犠牲ワード線層および前記絶縁層のうちの少なくとも１つを成形するステップであって、前記第２の段は、前記第１の縁形状および前記第１の降段方向を伴うトレッドを有し、前記第２の段は前記第２の階段領域を第３の区域および第４の区域へと分割する、ステップと、
    前記第２の降段方向と反対である第３の降段方向（－Ｙ方向）を伴う１つまたは複数の段を形成するために、前記第２の階段領域における前記犠牲ワード線層および前記絶縁層のうちの少なくとも１つを成形するステップと、
    前記第２の階段領域に前記第２の階段を形成するために、前記第２の階段領域における前記犠牲ワード線層および前記絶縁層に前記第１の縁形状を有するパターンを形成する第２のパターン形成プロセスを繰り返し実施するステップと
    を含む、請求項１０に記載の方法。
  12. 前記第１のパターン形成プロセスを実施する前記ステップは、
    前記第１の区域に前記第１の縁形状を伴うトレッドを有し、第４の降段方向（Ｘ方向）に延びる段、および、前記第２の区域に前記第１の縁形状を伴うトレッドを有し、前記第１の降段方向（－Ｘ方向）に延びる段を形成するために、前記第１の階段領域における前記犠牲ワード線層および前記絶縁層に前記第１のパターン形成プロセスを繰り返し実施するステップであって、前記第４の降段方向は前記第１の降段方向と反対である、ステップと、
    前記第１の区域に第２の縁形状を伴うトレッドを有し、前記第４の降段方向に延びる段、および、前記第２の区域に前記第２の縁形状を伴うトレッドを有し、前記第１の降段方向（－Ｘ方向）に延びる段を形成するために、前記第１の階段領域における前記犠牲ワード線層および前記絶縁層に前記第１のパターン形成プロセスを繰り返し実施するステップであって、前記第１の縁形状と前記第２の縁形状とは対称的である、ステップと
    を含む、請求項１１に記載の方法。
  13. 前記第２のパターン形成プロセスを実施する前記ステップは、
    前記第３の区域に前記第１の縁形状を伴うトレッドを有し、前記第４の降段方向（Ｘ方向）に延びる段、および、前記第４の区域に前記第１の縁形状を伴うトレッドを有し、前記第１の降段方向（－Ｘ方向）に延びる段を形成するために、前記第２の階段領域における前記犠牲ワード線層および前記絶縁層に前記第２のパターン形成プロセスを繰り返し実施するステップと、
    前記第３の区域に前記第２の縁形状を伴うトレッドを有し、前記第４の降段方向（Ｘ方向）に延びる段、および、前記第４の区域に前記第２の縁形状を伴うトレッドを有し、前記第１の降段方向（－Ｘ方向）に延びる段を形成するために、前記第２の階段領域における前記犠牲ワード線層および前記絶縁層に前記第２のパターン形成プロセスを繰り返し実施するステップであって、前記第１の縁形状と前記第２の縁形状とは対称的である、ステップと
    を含む、請求項１２に記載の方法。
  14. 前記第１の縁形状と前記第２の縁形状とは、前記第２の降段方向または前記第３の降段方向と平行な方向に沿って対称的である、請求項１３に記載の方法。
  15. 前記第１の縁形状はジグザグ縁形状または斜め縁形状である、請求項１３に記載の方法。
  16. 基板にわたって交互に積み重ねられるワード線層および絶縁層のスタックと、
    前記スタックに形成され、さらに前記スタックの２つの反対の側面に位置付けられる第１のアレイ領域および第２のアレイ領域と、
    前記第１のアレイ領域および前記第２のアレイ領域に形成される１つまたは複数のスリット構造であって、前記基板から延び、前記第１のアレイ領域および前記第２のアレイ領域をサブの第１のアレイ領域およびサブの第２のアレイ領域へとそれぞれ分離するために前記スタックを通じてさらに延びる前記１つまたは複数のスリット構造と、
    前記スタックに形成され、前記第１のアレイ領域と前記第２のアレイ領域との間に位置付けられる連結領域と
    を備え、
    第１の階段が、前記第１のアレイ領域と前記第２のアレイ領域との間に配置される前記スタックの前記連結領域に形成され、非四角形トレッドを有し、
    第２の階段が、前記スタックの前記連結領域に形成され、非四角形トレッドを有し、
    前記スタックにおける前記連結領域は、前記第１の階段と前記第２の階段との間に位置付けられる分離領域を備え、
    前記非四角形トレッドは三角形である、
    半導体デバイス。
  17. 前記スタックの前記第１のアレイ領域および前記第２のアレイ領域に形成されるチャネル構造と、
    前記連結領域の前記分離領域に形成される１つまたは複数のダミースリット構造と、
    前記第１の階段および前記第２の階段に形成されるダミーチャネル構造と、
    前記第１の階段および前記第２の階段に形成されるコンタクト構造であって、前記第１の階段および前記第２の階段において前記ワード線層に位置付けられるコンタクト構造と
    をさらに備え、
    前記三角形の３つの頂点の各々はそれぞれのダミーチャネル構造に位置付けられ、前記コンタクト構造のうちのコンタクト構造が前記非四角形トレッドに位置付けられる、請求項１６に記載の半導体デバイス。
  18. 前記第１の階段は、第１の降段方向（Ｘ方向）を伴う第１の段と、第２の降段方向（－Ｘ方向）を伴う第２の段とを備え、前記第１の降段方向は前記第２の降段方向と反対であり、前記第１の段と前記第２の段とは第１の共通段において合流し、前記第１の段および前記第２の段は第３の降段方向（Ｙ方向）をさらに有し、
    前記第２の階段は、前記第１の降段方向を伴う第３の段と、前記第２の降段方向を伴う第４の段とを有し、前記第３の段と前記第４の段とは第２の共通段において合流し、前記第３の段および前記第４の段は、前記第３の降段方向と反対である第４の降段方向（－Ｙ方向）をさらに有する、請求項１７に記載の半導体デバイス。
  19. 前記第１の階段における各々の段は、前記分離領域の反対側における前記第２の階段での段の高さより小さい高さを有し、
    前記第２の階段における最上の段と前記分離領域とが同じ高さのものである、請求項１８に記載の半導体デバイス。
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