KR20210101900A - 반도체 메모리 장치 - Google Patents

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KR20210101900A
KR20210101900A KR1020200016431A KR20200016431A KR20210101900A KR 20210101900 A KR20210101900 A KR 20210101900A KR 1020200016431 A KR1020200016431 A KR 1020200016431A KR 20200016431 A KR20200016431 A KR 20200016431A KR 20210101900 A KR20210101900 A KR 20210101900A
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박주원
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삼성전자주식회사
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Abstract

반도체 메모리 장치가 제공된다. 상기 반도체 메모리 장치는 기판, 기판 상에, 계단 구조를 형성하는 복수의 금속 패드를 포함하는 적층 구조체로, 금속 패드는 셀(cell) 영역과 연장 영역을 포함하는 적층 구조체, 셀 영역을 관통하고, 제1 터널 절연막, 제1 전하 저장막 및 제1 채널 반도체막을 포함하는 복수의 채널 구조체 및 연장 영역을 관통하는 복수의 더미 채널 구조체를 포함하되, 복수의 더미 채널 구조체의 적어도 일부는 수직 절연 구조체를 포함한다.

Description

반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE}
본 발명은 반도체 메모리 장치에 관한 것이다.
다층 구조의 메모지 장치의 집적도 향상을 위하여 메모리 장치 내에 수직으로 쌓아 올리는 워드 라인의 층수가 높아지고 있다. 그에 따라 복수의 스택 구조를 쌓는 멀티 스택 구조에 대한 연구가 활발히 진행되고 있다.
멀티 스택 구조에서 상부 스택 구조과 하부 스택 구조를 관통하는 채널 홀을 형성하는데, 상부 스택 구조가 형성되기 전에 하부 스택 구조에 채널 홀이 형성될 공간에 미리 희생막을 채워 넣게 된다.
그 후, 채널 홀을 형성하기 위해 희생막을 식각시키는데 희생막이 불완전하게 식각되는 경우, 메모리 장치의 신뢰도가 저하된다.
본 발명이 해결하고자 하는 기술적 과제는, 메모리 장치 동작에 대한 신뢰도가 향상된 반도체 메모리 장치를 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 해당 기술 분야의 통상의 기술자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 몇몇 실시 예에 따른 반도체 메모리 장치는, 기판, 기판 상에, 계단 구조를 형성하는 복수의 금속 패드를 포함하는 적층 구조체로, 금속 패드는 셀(cell) 영역과 연장 영역을 포함하는 적층 구조체, 셀 영역을 관통하고, 제1 터널 절연막, 제1 전하 저장막 및 제1 채널 반도체막을 포함하는 복수의 채널 구조체 및 연장 영역을 관통하는 복수의 더미 채널 구조체를 포함하되, 복수의 더미 채널 구조체의 적어도 일부는 수직 절연 구조체를 포함한다.
도 1은 몇몇 실시예들에 따른 반도체 메모리 장치를 나타내는 블록도이다.
도 2는 몇몇 실시예들에 따른 반도체 메모리 장치를 간략히 나타내는 사시도이다.
도 3은 몇몇 실시예들에 따른 반도체 메모리 장치에 포함된 복수의 메모리 셀 블록들 중 하나의 메모리 셀 블록을 나타내는 회로도이다.
도 4은 몇몇 실시예들에 따른 반도체 메모리 장치에 포함된 적층 구조체 중 하나의 적층 구조체를 나타내는 평면도이다.
도 5은 도 4의 A-A'를 절단한 단면도이다.
도 6은 도 5의 R1을 도시한 확대도이다.
도 7은 도 5의 R2를 도시한 확대도이다.
도 8은 도 5의 R3를 도시한 확대도이다.
도 9는 또 다른 실시예의 도 4의 A-A'를 절단한 단면도이다.
도 10 내지 도 20은 본 발명의 몇몇 실시예에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 21 내지 24는 본 발명의 또 다른 몇몇 실시예에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 25 내지 26은 본 발명의 또 다른 몇몇 실시예에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
이하, 첨부된 도면을 참조하여 본 발명의 기술적 사상에 따른 실시예들에 대해 설명한다.
도 1은 몇몇 실시예들에 따른 반도체 메모리 장치를 나타내는 블록도이다. 도 1을 참고하면, 몇몇 실시예들에 따른 반도체 메모리 장치(10)는 메모리 셀 어레이(20)와 주변 회로(30)를 포함할 수 있다.
메모리 셀 어레이(20)는 복수의 메모리 셀 블록들(BLK1 내지 BLKn)을 포함할 수 있다. 각각의 메모리 셀 블록들(BLK1 내지 BLKn)은 복수의 메모리 셀들을 포함할 수 있다. 메모리 셀 블록들(BLK1 내지 BLKn)은 비트 라인들(BL), 워드 라인들(WL), 적어도 하나의 스트링 선택 라인(SSL) 및 적어도 하나의 접지 선택 라인(GSL)을 통해 주변 회로(30)에 연결될 수 있다.
구체적으로, 메모리 셀 블록들(BLK1 내지 BLKn)은 워드 라인들(WL), 적어도 하나의 스트링 선택 라인(SSL) 및 적어도 하나의 접지 선택 라인(GSL)을 통해 로우 디코더(33)에 연결될 수 있다. 또한, 메모리 셀 블록들(BLK1 내지 BLKn)은 비트 라인들(BL)을 통해 페이지 버퍼(35)에 연결될 수 있다.
주변 회로(30)는 반도체 메모리 장치(10)의 외부로부터 어드레스(ADDR), 커맨드(CMD) 및 제어 신호(CTRL)를 수신할 수 있고, 반도체 메모리 장치(10)의 외부의 장치와 데이터(DATA)를 송수신할 수 있다. 주변 회로(30)는 제어 로직(37), 로우 디코더(33) 및 페이지 버퍼(35)를 포함할 수 있다.
도시되지 않았으나, 주변 회로(30)는 입출력 회로, 반도체 메모리 장치(10)의 동작에 필요한 다양한 전압들을 생성하는 전압 생성 회로, 및 메모리 셀 어레이(20)로부터 독출된 데이터(DATA)의 오류를 정정하기 위한 오류 정정 회로 등 다양한 서브 회로들을 더 포함할 수 있다.
제어 로직(37)은 로우 디코더(33), 상기 전압 발생기 및 상기 입출력 회로에 연결될 수 있다. 제어 로직(37)은 반도체 메모리 장치(10)의 전반적인 동작을 제어할 수 있다. 제어 로직(37)은 제어 신호(CTRL)에 응답하여 반도체 메모리 장치(10) 내에서 사용되는 각종 내부 제어신호들을 생성할 수 있다.
예를 들어, 제어 로직(37)은 프로그램(program) 동작 또는 소거(erase) 동작 등의 메모리 동작 수행 시 워드 라인들(WL) 및 비트 라인들(BL)로 제공되는 전압 레벨을 조절할 수 있다.
로우 디코더(33)는 어드레스(ADDR)에 응답하여 복수의 메모리 셀 블록들(BLK1 내지 BLKn) 중 적어도 하나를 선택할 수 있으며, 선택된 메모리 셀 블록(BLK1 내지 BLKn)의 적어도 하나의 워드 라인(WL), 적어도 하나의 스트링 선택 라인(SSL) 및 적어도 하나의 접지 선택 라인(GSL)을 선택할 수 있다. 로우 디코더(33)는 선택된 메모리 셀 블록(BLK1 내지 BLKn)의 워드 라인(WL)에 메모리 동작 수행을 위한 전압을 전달할 수 있다.
페이지 버퍼(35)는 비트 라인들(BL)을 통해 메모리 셀 어레이(20)에 연결될 수 있다. 페이지 버퍼(35)는 기입 드라이버(writer driver) 또는 감지 증폭기(sense amplifier)로 동작할 수 있다. 구체적으로, 프로그램 동작시, 페이지 버퍼(35)는 기입 드라이버로 동작하여 메모리 셀 어레이(20)에 저장하고자 하는 데이터(DATA)에 따른 전압을 비트 라인들(BL)에 인가할 수 있다. 한편, 독출 동작 시, 페이지 버퍼(35)는 감지 증폭기로 동작하여 메모리 셀 어레이(20)에 저장된 데이터(DATA)를 감지할 수 있다.
도 2는 몇몇 실시예들에 따른 반도체 메모리 장치를 간략히 나타내는 사시도이다. 도 2를 참고하면, 몇몇 실시예들에 따른 반도체 메모리 장치는 주변 로직 구조체(PS) 및 적층 구조체(ST)를 포함할 수 있다.
셀 적층 구조체(ST)는 주변 로직 구조체(PS) 상에 적층될 수 있다. 즉, 주변 로직 구조체(PS)와 셀 적층 구조체(ST)는 평면적 관점에서 오버랩될 수 있다. 몇몇 실시예들에 따른 반도체 메모리 장치는 COP(Cell Over Peri) 구조를 가질 수 있다. 다만, 본원의 기술적 사상은 COP 구조에 한정되지 않고, 도 2와 달리 주변 로직 구조체(PS)가 평면적 관점에서 오버랩되지 않을 수도 있다.
예를 들어, 셀 어레이 구조체(CS)는 도 1의 메모리 셀 어레이(20)를 포함할 수 있다. 주변 로직 구조체(PS)는 도 1의 주변 회로(30)를 포함할 수 있다.
셀 적층 구조체(ST)는 주변 로직 구조체(PS) 상에 배치되는 복수의 메모리 셀 블록들(BLK1 내지 BLKn)을 포함할 수 있다.
도 3은 몇몇 실시예들에 따른 반도체 메모리 장치에 포함된 복수의 메모리 셀 블록들 중 하나의 메모리 셀 블록을 나타내는 회로도이다.
도 3을 참고하면, 몇몇 실시예들에 따른 메모리 셀 블록은 적층 구조체를 포함하는 형태일 수 있으며, 하부에 배치되는 1층 적층 구조체(1F) 및 상부에 배치되는 2층 적층 구조체(2F), 공통 소오스 라인(CSL) 및 비트 라인들(BL)을 포함할 수 있다. 공통 소오스 라인(CSL)과 비트 라인들(BL) 사이에 배치되는 복수의 셀 스트링들(CSTR) 또한 포함할 수 있다.
1층 적층 구조체(1F)는 접지 선택 라인들(GSL0-GSL2) 및 하부 워드 라인들(WL0, WL1)을 포함할 수 있고, 2층 적층 구조체(1F)는 스트링 선택 라인들(SSL1, SSL2) 및 상부 워드 라인들(WLn-1, WLn, DWL)을 포함할 수 있다. 다만, 각각의 워드라인들의 상부 및 하부 워드 라인의 배치는 예시적인 것이며, 본원의 기술적 사상은 이에 제한되지 않는다.
비트 라인들(BL0-BL2) 각각에 복수의 셀 스트링들(CSTR)이 병렬로 연결될 수 있다. 복수의 셀 스트링들(CSTR)은 공통 소오스 라인(CSL)에 공통으로 연결될 수 있다. 즉, 복수의 비트 라인들(BL0-BL2)과 하나의 공통 소오스 라인(CSL) 사이에 복수의 셀 스트링들(CSTR)이 배치될 수 있다. 공통 소오스 라인(CSL)은 복수로 2차원적으로 배열될 수 있다. 여기서, 공통 소오스 라인들(CSL)에는 전기적으로 동일한 전압이 인가될 수 있거나, 또는 공통 소오스 라인들(CSL) 각각이 전기적으로 제어될 수도 있다.
예를 들어, 셀 스트링들(CSTR) 각각은 직렬 연결된 스트링 선택 트랜지스터들(SST1, SST2), 직렬 연결된 메모리 셀들(MCT), 접지 선택 트랜지스터(GST)로 구성될 수 있다. 또한, 메모리 셀들(MCT) 각각은 데이터 저장 요소(data storage element)를 포함한다.
일 예로, 각각의 셀 스트링들(CSTR)은 직렬 연결된 제1 및 제2 스트링 선택 트랜지스터들(SST1, SST2)을 포함할 수 있으며, 제2 스트링 선택 트랜지스터(SST2)는 비트 라인(BL0-BL2)에 접속될 수 있으며, 접지 선택 트랜지스터(GST)는 공통 소오스 라인(CSL)에 접속될 수 있다. 메모리 셀들(MCT)은 제1 스트링 선택 트랜지스터(SST1)와 접지 선택 트랜지스터(GST) 사이에 직렬 연결될 수 있다.
나아가, 셀 스트링들(CSTR) 각각은 제1 스트링 선택 트랜지스터(SST1)와 메모리 셀(MCT) 사이에 연결된 더미 셀(DMC)을 더 포함할 수 있다. 도면에는 도시하지 않았으나, 더미 셀(DMC)은 접지 선택 트랜지스터(GST)와 메모리 셀(MCT) 사이에도 연결될 수 있다. 다른 예로, 각각의 셀 스트링들(CSTR)에서 접지 선택 트랜지스터(GST)는, 제1 및 제2 스트링 선택 트랜지스터들(SST1, SST2)와 유사하게, 직렬 연결된 복수 개의 모오스(MOS) 트랜지스터들로 구성될 수도 있다. 또 다른 예로, 각각의 셀 스트링들(CSTR)은 하나의 스트링 선택 트랜지스터를 포함할 수도 있다.
몇몇 실시예들에 따르면, 제1 스트링 선택 트랜지스터(SST1)는 제1 스트링 선택 라인(SSL1)에 의해 제어될 수 있으며, 제2 스트링 선택 트랜지스터(SST2)는 제 2 스트링 선택 라인(SSL2)에 의해 제어될 수 있다. 메모리 셀들(MCT)은 복수 개의 워드 라인들(WL0-WLn)에 의해 제어될 수 있으며, 더미 셀(DMC)은 더미 워드 라인(DWL)에 의해 제어될 수 있다. 또한, 접지 선택 트랜지스터(GST)는 접지 선택 라인(GSL)에 의해 제어될 수 있다. 공통 소오스 라인(CSL)은 접지 선택 트랜지스터들(GST)의 소오스들에 공통으로 연결될 수 있다.
하나의 셀 스트링(CSTR)은 공통 소오스 라인들(CSL)로부터의 거리가 서로 다른 복수개의 메모리 셀들(MCT)로 구성될 수 있다. 그리고, 공통 소오스 라인들(CSL)과 비트 라인들(BL0-BL2) 사이에는 복수 개의 워드 라인들(WL0-WLn, DWL)이 배치될 수 있다.
공통 소오스 라인들(CSL)로부터 실질적으로 동일한 거리에 배치되는, 메모리 셀들(MCT)의 게이트 전극들은 워드 라인들(WL0-WLn, DWL) 중의 하나에 공통으로 연결되어 등전위 상태에 있을 수 있다. 이와 달리, 메모리 셀들(MCT)의 게이트 전극들이 공통 소오스 라인들(CSL)로부터 실질적으로 동일한 레벨에 배치되더라도, 서로 다른 행 또는 열에 배치되는 게이트 전극들이 독립적으로 제어될 수 있다.
접지 선택 라인들(GSL0-GSL2) 및 스트링 선택 라인들(SSL1, SSL2)은 예를 들어, 워드 라인들(WL0-WLn, DWL)과 같은 방향으로 연장될 수 있다. 공통 소오스 라인들(CSL)로부터 실질적으로 동일한 레벨에 배치되는 접지 선택 라인들(GSL0-GSL2) 및 스트링 선택 라인들(SSL1, SSL2)은 전기적으로 서로 분리될 수 있다.
도 4은 몇몇 실시예들에 따른 반도체 메모리 장치에 포함된 적층 구조체 중 하나의 적층 구조체를 나타내는 평면도이다. 도 5은 도 4의 A-A'를 절단한 단면도이다. 도 6은 도 5의 R1을 도시한 확대도이다. 도 7은 도 5의 R2를 도시한 확대도이다. 도 8은 도 5의 R3를 도시한 확대도이다.
도 4 내지 도 8을 참고하면, 몇몇 실시예들에 따른 반도체 메모리 장치(10)는 주변 로직 구조체(PS), 제1 셀 적층 구조체(ST1) 및 컨택(CNT1, CNT2, CNT3, CNT4, CNT5, CNT6, CNT7, CNT8)를 포함할 수 있다.
주변 로직 구조체(PS)는 주변 회로(TR), 주변 로직 절연막(101) 및 하부 연결 배선체(102)를 포함할 수 있다.
주변 회로(TR)는 기판(100) 상에 형성될 수 있다. 주변 회로(TR)는 도 1의 페이지 버퍼(35) 및 도 1의 로우 디코더(33)에 포함될 수 있다.
기판(100)은 벌크 실리콘 또는 SOI(silicon-on-insulator)일 수 있다. 이와 달리, 기판(100)은 실리콘 기판일 수도 있고, 또는 다른 물질, 예를 들어, 실리콘게르마늄, SGOI(silicon germanium on insulator), 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있으나, 이에 한정되는 것은 아니다.
주변 로직 절연막(101)은 기판(100) 상에 형성될 수 있다. 주변 로직 절연막(101)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 중 적어도 하나를 포함할 수 있다.
하부 연결 배선체(102)는 주변 로직 절연막(101) 내에 형성될 수 있다. 하부 연결 배선체(102)는 주변 회로(TR)와 연결될 수 있다.
제1 셀 적층 구조체(ST1)는 주변 로직 구조체(PS) 상 수평 반도체층(111)과, 수평 반도체층(111)을 포함하는 제1층 적층 구조체(1F) 및 제1층 적층 구조체(1F) 상에 배치되는 제2층 적층 구조체(2F)를 포함할 수 있다.
수평 반도체층(111)은 주변 로직 구조체(PS) 상에 배치될 수 있다. 수평 반도체층(111)은 주변 로직 구조체(PS)의 상면을 따라 연장될 수 있다.
수평 반도체층(111)은 하부 지지 반도체층(LSB)과, 하부 지지 반도체층(LSB) 상의 공통 소오스 플레이트(CSP)를 포함할 수 있다. 수평 반도체층(111)은 예를 들어, 실리콘(Si), 게르마늄(Ge), 실리콘 게르마늄(SiGe), 갈륨비소(GaAs), 인듐갈륨비소(InGaAs), 알루미늄갈륨비소(AlGaAs), 또는 이들의 혼합물 중 적어도 하나를 포함할 수 있다. 수평 반도체층(111)은 단결정, 비정질 및 다결정 중에서 선택된 적어도 하나를 포함하는 결정 구조를 가질 수 있다.
공통 소오스 플레이트(CSP)는 도 3의 공통 소오스 라인(CSL)의 역할을 할 수 있다.
도시된 것과 달리, 수평 반도체층(111)은 하부 지지 반도체층(LSB) 없이, 전체적으로 공통 소오스 플레이트(CSP)일 수 있다.
또한, 도시된 것과 달리, 2차원적인 평면 형태의 공통 소오스 플레이트가 아니라, 제2 방향(D2)으로 길게 연장되는 라인 형태의 공통 소오스 라인이 수평 반도체층(111) 내에 형성될 수도 있다.
수평 반도체층(111) 상에, 제1층 적층 구조체(1F) 및 제2층 적층 구조체(2F)가 배치될 수 있다. 적층 구조체(1F, 2F)는 제3 방향(D3)을 따라 배열될 수 있다.
도 4 및 도 5에서, 주변 로직 구조체(PS) 상에 배치된 적층 구조체(ST)를 제1 적층 구조체(ST), 1개만 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다. 몇몇 실시예들에 따른 반도체 장치에서, 주변 로직 구조체(PS) 상에, 2개 이상의 적층 구조체가 배열될 수 있다.
본 발명의 반도체 메모리 장치에 관한 이하의 설명은 제1 셀 적층 구조체(ST1)를 중심으로 설명한다.
제1 셀 적층 구조체(ST1)는 제3 방향(D3)으로 적층된 복수의 전극 패드(EP1, EP2, EP3, EP4, EP5, EP6, EP7, EP8)를 포함할 수 있다. 제1 셀 적층 구조체(ST1)는 복수의 전극 패드(EP1, EP2, EP3, EP4, EP5, EP6, EP7, EP8) 사이에 배치된 전극 간 절연막(ILD)을 포함할 수 있다. 제1 셀 적층 구조체(ST1)는 8개의 전극 패드를 포함하는 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다.
전극 패드(EP1, EP2, EP3, EP4, EP5, EP6, EP7, EP8)는 금속 등의 도전성 물질을 포함하며 예를 들어, 텅스텐(W)을 포함할 수 있으나 이에 한정되지 않고, 전극 간 절연막(ILD)은 예를 들어, 실리콘 산화물(SiO2), 실리콘 질화물(SiN), 실리콘 산질화물(SiON), FOX(Flowable Oxide), TOSZ(Tonen SilaZene), USG(Undoped Silica Glass), BSG(Borosilica Glass), PSG(PhosphoSilica Glass), BPSG(BoroPhosphoSilica Glass), PETEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate), FSG(Fluoride Silicate Glass), CDO(Carbon Doped silicon Oxide), Xerogel, Aerogel, Amorphous Fluorinated Carbon, OSG(Organo Silicate Glass), Parylene, BCB(bis-benzocyclobutenes), SiLK, polyimide, porous polymeric material 또는 이들의 조합을 포함할 수 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
이중 하부에 배치되는 전극 패드(EP1, EP2, EP3, EP4)는 제1층 적층 구조체(1F)에 포함될 수 있고, 상부에 배치되는 전극 패드(EP5, EP6, EP7, EP8)는 제2층 적층 구조체(2F)에 포함될 수 있다.
제3 방향(D3)으로 적층된 복수의 전극 패드(EP1, EP2, EP3, EP4, EP5, EP6, EP7, EP8)는 도 3에서 설명한 스트링 선택 트랜지스터들(SST1, SST2), 접지 선택 트랜지스터(GST)에 포함되는 게이트 전극을 포함할 수 있다. 또한, 제3 방향(D3)으로 적층된 복수의 전극 패드(EP1, EP2, EP3, EP4, EP5, EP6, EP7, EP8)는 메모리 셀들(MCT)의 워드 라인을 포함할 수 있다.
예를 들어, 제1 셀 적층 구조체(ST1)는 제3 방향(D3)으로 인접하는 제4 전극 패드(EP4) 및 제5 전극 패드(EP5)를 포함할 수 있다. 제5 전극 패드(EP5)는 제4 전극 패드(EP4) 상에 배치될 수 있다.
제4 전극 패드(EP4)는 제5 전극 패드(EP5)보다 제2 방향(D2)으로 돌출될 수 있다. 뿐만 아니라 제4 전극 패드(EP4)는 제5 전극 패드(EP5)보다 제1 방향(D1)으로 돌출될 수 있다. 이와 마찬가지로 하부 전극 패드는 상부 전극 패드 보다 제1 및 제2 방향으로 돌출될 수 있다.
제1 셀 적층 구조체(ST1)는 셀 영역(CR)과, 셀 영역(CR)로부터 제1 방향(D1)으로 연장되는 제1 셀 연장 영역(CER1)을 포함할 수 있다. 또한, 제1 셀 적층 구조체(ST1)는 셀 영역(CR)으로부터 제2 방향(D2)으로 연장되는 제2 셀 연장 영역(CER2)을 포함할 수 있다.
복수의 전극 분리 영역(ESR)은 제1 셀 적층 구조체(ST1)에 배치될 수 있다. 각각의 전극 분리 영역(ESR)은 제2 방향(D2)으로 연장될 수 있다.
제1 셀 적층 구조체(ST1)는 복수의 전극 분리 트랜치(미도시)를 포함할 수 있다. 각각의 전극 분리 영역(ESR)은 각각의 전극 분리 트랜치를 채울 수 있다.
일 예로, 각각의 전극 분리 영역(ESR)은 전극 분리 트랜치를 채우는 절연 물질을 포함할 수 있다. 전극 분리 영역(ESR)은 예를 들어, 실리콘 산화물을 포함할 수 있다.
다른 예로, 도시된 것과 달리, 전극 분리 영역(ESR)은 전극 분리 트랜치의 측벽을 따라 형성되는 라이너와, 전극 분리 트랜치를 채우는 라이너 상의 필링막을 포함할 수도 있다. 일 예로, 라이너는 절연 물질을 포함할 수 있고, 필링막은 도전성 물질을 포함할 수 있다. 다른 예로, 라이너는 도전성 물질을 포함할 수 있고, 필링막은 절연 물질을 포함할 수 있다.
복수의 전극 분리 영역(ESR) 중 적어도 일부의 제2 방향(D2)으로의 길이는 제1 셀 적층 구조체(ST1)의 제2 방향(D2)으로의 폭보다 작을 수 있다. 예를 들어, 각각의 전극 분리 영역(ESR)은 셀 영역(CR)을 제1 방향(D1)으로 분리할 수 있다.
인접하는 전극 분리 영역(ESR) 사이에, 제1 셀 적층 구조체(ST1)의 셀 영역(CR)을 관통하는 복수의 채널 구조체들(CS)이 배치될 수 있다. 채널 구조체들(CS)들은 수평 반도체층(111)과 연결될 수 있다.
예를 들어, 채널 구조체들(CS) 중 메모리 셀의 채널 영역으로 사용되는 제1 수직 구조체(VS1)는 수평 반도체층(111)에 포함된 공통 소오스 플레이트(CPS)와 전기적으로 연결될 수 있다.
제1 수직 구조체(VS1)는 예를 들어, 실리콘(Si), 게르마늄(Ge) 또는 이들의 혼합물과 같은 반도체 물질을 포함할 수 있다. 또는, 수직 구조체(VS1)는 금속 산화물 반도체 물질을 포함할 수도 있다.
제1 수직 구조체(VS1)와 제1 셀 적층 구조체(ST1) 사이에, 제1 블로킹 절연막(BIL1), 제1 전하 저장막(CIL1) 및 제1 터널 절연막(TIL1)이 순차적으로 배치될 수 있다. 하지만, 제1 수직 구조체(VS1)와 제1 셀 적층 구조체(ST1) 사이에 배치되는 제1 블로킹 절연막(BIL1), 제1 전하 저장막(CIL1) 및 제1 터널 절연막(TIL1)은 예시적인 것일 뿐, 이에 제한되는 것은 아니다.
제1 수직 구조체(VS1)의 중심에는 제1 수직 절연막(VI1)이 배치될 수 있다. 제1 수직 절연막(VI1)은 제1 수직 구조체(VS1)에 의해 정의되는 공간을 채울 수 있다. 또한, 전극 패드(EP1)와 전극간 절연막(ILD) 사이와, 전극 패드(EP1)와 제1 블로킹 절연막(BIL1) 사이에, 수평 절연 패턴(HP)이 배치될 수 있다. 수평 절연 패턴(HP)은 예를 들어, 실리콘 산화물 또는 고유전율 절연막을 포함할 수 있다.
제1 블로킹 절연막(BIL1), 제1 전하 저장막(CIL1) 및 제1 터널 절연막(TIL1)은 제1 수직 구조체(VS1)의 하부에서 분리될 수 있다. 분리된 제1 블로킹 절연막(BIL1), 제1 전하 저장막(CIL1) 및 제1 터널 절연막(TIL1) 사이로, 컨택 지지막(CSB)이 배치될 수 있다. 컨택 지지막(CSB)은 공통 소오스 플레이트(CSP)와 제1 수직 구조체(VS1)을 전기적으로 연결시킬 수 있다. 컨택 지지막(CSB)은 예를 들어, 실리콘(Si), 게르마늄(Ge) 또는 이들의 혼합물과 같은 반도체 물질을 포함할 수 있다.
인접하는 전극 분리 영역(ESR) 사이에, 제1 셀 적층 구조체(ST1)의 제2 셀 연장 영역(CER2)을 관통하는 복수의 더미 채널 구조체들(DMY CS)이 배치될 수 있다. 복수의 더미 채널 구조체들(DMY CS)들은 수평 반도체층(111)과 연결될 수 있다.
복수의 더미 채널 구조체들(DMY CS)은 형태에 따라 제1 더미 채널 구조체(DMY CS1) 및 제2 더미 채널 구조체(DMY CS2)를 포함할 수 있다.
제1 더미 채널 구조체(DMY CS1)는 수직 절연 구조체(VIL)와 수직 절연 구조체(VIL) 상부에 배치되는 제2 블로킹 절연막(BIL2), 제2 전하 저장막(CIL2), 제2 터널 절연막(TIL2), 제2 수직 구조체들(VS2) 및 제2 수직 절연막(VI2)을 포함할 수 있다.
제2 블로킹 절연막(BIL2), 제2 전하 저장막(CIL2), 제2 터널 절연막(TIL2), 제2 수직 구조체들(VS2) 및 제2 수직 절연막(VI2)은 각각 제1 블로킹 절연막(BIL1), 제1 전하 저장막(CIL1), 제1 터널 절연막(TIL1), 제1 수직 구조체(VS1) 및 제1 수직 절연막(VI1)에 대응될 수 있으며. 이후 제1 블로킹 절연막(BIL1), 제1 전하 저장막(CIL1), 제1 터널 절연막(TIL1), 제1 수직 구조체(VS1) 및 제1 수직 절연막(VI1)과의 차이점으로 설명될 수 있다.
제2 블로킹 절연막(BIL2), 제2 전하 저장막(CIL2), 제2 터널 절연막(TIL2), 제2 수직 구조체들(VS2) 및 제2 수직 절연막(VI2)은 제2층 적층 구조체(2F)에 배치될 수 있고, 제1 더미 채널 구조체의 상면은 제1 셀 적층 구조체(ST1)의 상면과 동일할 수 있다.
상기 제2 더미 채널 구조체의 상면은 상기 적층 구조체의 상면과 동일한 반도체 메모리 장치.
따라서, 제2 블로킹 절연막(BIL2)은 후술할 제2 층간 절연막(113)과 연결될 수 있다. 제2 블로킹 절연막(BIL2), 제2 전하 저장막(CIL2) 및 제2 터널 절연막(TIL2)은 제1 블로킹 절연막(BIL1), 제1 전하 저장막(CIL1) 및 제1 터널 절연막(TIL1)과 달리 분리되지 않을 수 있고, 공통 소오스 플레이트(CPS)와 전기적으로 연결되지 않을 수 있다.
제2 더미 채널 구조체(DMY CS2)는 블로킹 절연막, 전하 저장막, 터널 절연막, 수직 구조체 및 수직 절연막등을 미포함하고, 이로 인해 제2 더미 채널 구조체(DMY CS2)의 상면은 제1 셀 적층 구조체(ST1)의 상면보다 낮을 수 있다.
제1 더미 채널 구조체(DMY CS1) 및 제2 더미 채널 구조체(DMY CS2)는 각각 수직 절연 구조체(VIL)를 포함할 수 있으며, 수직 절연 구조체(VIL)는 제2층 적층 구조체(2F)와 주변 로직 구조체(PS)사이에 배치될 수 있다. 즉, 제1층 적층 구조체(1F)에 배치될 수 있다.
수직 절연 구조체(VIL)는 절연 물질을 포함하며, 예를 들어, 실리콘 산화물을 포함할 수 있지만, 이에 제한되는 것은 아니다.
수직 절연 구조체(VIL)는 평면적 관점에서 적어도 제2 블로킹 절연막(BIL2), 제2 전하 저장막(CIL2), 제2 터널 절연막(TIL2), 제2 수직 구조체들(VS2) 및 제2 수직 절연막(VI2) 중 어느 하나와 중첩될 수 있다.
도 4의 단면상으로 수직 절연 구조체(VIL)는 제1층 적층 구조체(1F) 내 전극 패드(EP1, EP2, EP3, EP4) 및 전극 간 절연막(ILD)과 접할 수 있다.
수직 절연 구조체(VIL)는 양 측면이 볼록한 형태로, 기판(100)에서 멀어짐에 따라 수직 절연 구조체(VIL)의 폭이 감소하는 부분(P)을 포함할 수 있다. 이는 채널 구조체(CS) 및 더미 채널 구조체(DMY CS)도 유사한 구성을 포함한다.
제1 층간 절연막(112)은 수평 반도체층(111) 상에 형성될 수 있다. 제1 층간 절연막(112)은 제1층 적층 구조체(1F)를 덮을 수 있다. 제1 층간 절연막(112)은 예를 들어, 실리콘 산화물을 포함할 수 있지만, 이에 제한되는 것은 아니다.
제2 층간 절연막(113)은 제1 층간 절연막(112) 상에 순차적으로 형성될 수 있다. 도 4에서 제1 층간 절연막(112)과 제2 층간 절연막(113)이 서로 구분된 것처럼 도시되었지만, 같은 물질을 포함하여 하나의 층간 절연막을 형성할 수 있다. 전극 분리 영역(ESR)의 일부는 제2 층간 절연막(113)까지 연장될 수 있다.
인접하는 전극 분리 영역(ESR) 사이에, 제1 셀 적층 구조체(ST1)의 셀 영역(CR)을 관통하는 복수의 채널 구조체들(CS)이 배치될 수 있다. 채널 구조체들(CS)들은 수평 반도체층(111)과 연결될 수 있다.
제3 층간 절연막(121)은 제2 층간 절연막(113) 상에 형성될 수 있다. 제1 제3 층간 절연막(121)은 제2층 적층 구조체(2F)를 덮을 수 있다. 제3 층간 절연막(121)은 예를 들어, 실리콘 산화물을 포함할 수 있지만, 이에 제한되는 것은 아니다.
제1 및 제2 더미 채널 구조체(DMY CS1, DMY CS2)와 전극 분리 영역(ESR)은 제1 셀 연장 영역(CER1) 내에는 배치되지 않을 수 있다. 제1 및 제2 더미 채널 구조체(DMY CS1, DMY CS2)와 전극 분리 영역(ESR)은 워드 라인(도 3의 WLn)을 형성하는 리플레이스먼트(replacement) 공정에 사용된다.
제조 방법에서 제1 및 제2 더미 채널 구조체(DMY CS1, DMY CS2)는 제1 셀 적층 구조체(ST1)와 전극 간 절연막(ILD)을 지지할 수 있다.
각각의 컨택(CNT1, CNT2, CNT3, CNT4, CNT5, CNT6, CNT7, CNT8)은 각각의 전극 패드(EP1, EP2, EP3, EP4, EP5, EP6, EP7, EP8)과 접촉하여 연결될 때까지, 제2 연장 영역(CER2)에서 제1 셀 적층 구조체(ST1)를 관통할 수 있다.
각각의 컨택(CNT1, CNT2, CNT3, CNT4, CNT5, CNT6, CNT7, CNT8)은 도전성 물질을 포함하며, 예를 들어, 금속 물질(텅스텐, 구리 또는 알루미늄) 또는 전이금속 물질(티타늄 또는 탄탈륨)을 포함할 수 있다
각각의 컨택(CNT1, CNT2, CNT3, CNT4, CNT5, CNT6, CNT7, CNT8)은 더미 채널 구조체(DMY CS)와 미접촉하며, 더미 채널 구조체(DMY CS)와 컨택(CNT1, CNT2, CNT3, CNT4, CNT5, CNT6, CNT7, CNT8) 사이에는 적어도 제1 층간 절연막(112) 또는 제3 층간 절연막(121) 중 어느 하나가 배치될 수 있다.
도시되지 않았지만, 비트 라인들은 제1 셀 적층 구조체(ST1) 상에 배치될 수 있다. 비트 라인들(BL)은 제1 방향으로 길게 연장될 수 있다. 비트 라인들(BL)은 제1 방향(D1)은 복수의 채널 구조체들(CS) 중 적어도 하나와 전기적으로 연결될 수 있다.
비트 라인들은 제3 층간 절연막(121) 상에 형성될 수 있다. 비트 라인들은 채널 구조체들(CS)과 제1 더미 채널 구조체(DMY CS1)의 상단에 배치되는 비트 라인 패드(BL_PAD)를 매개로 채널 구조체들(CS) 및 제1 더미 채널 구조체(DMY CS1)와 전기적으로 연결될 수 있다.
이하에서, 도 9를 참조하여 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명한다. 도 5 내지 도 8에 도시된 반도체 장치들과의 차이점을 중심으로 설명한다.
도 9는 또 다른 실시예의 도 4의 A-A'를 절단한 단면도이다. 도 9를 참고하면, 복수의 더미 채널 구조체들(DMY CS)은 제3 더미 채널 구조체(DMY CS3)를 포함할 수 있다.
제3 더미 채널 구조체(DMY CS3)은 수평 반도체층(111)과 연결될 수 있고, 수직 절연 구조체(VIL)를 포함할 수 있으며, 제3 더미 채널 구조체(DMY CS3)의 수직 절연 구조체(VIL)는 제1층 및 제2층 적층 구조체(1F, 2F)에 배치될 수 있으며, 수직 절연 구조체(VIL)의 상면이 제1 셀 적층 구조체(ST1)의 상면과 일치할 수 있다.
도 10 내지 도 20은 본 발명의 몇몇 실시예에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
이하, 본 발명의 몇몇 실시예에 따른 반도체 메모리 장치의 제조 방법에 대한 설명에서 도 1 내지 도 9와 실질적으로 동일한 구성 요소에 대해서는 동일한 도면 부호 사용하며, 해당 구성요소에 대한 상세한 설명은 생략하기로 한다.
도 10을 참조하면, 더미 레이어(DL)가 제1 및 제2 셀 연장 영역(CER1, CER2)에서 계단식 구조로 형성된 제1층 적층 구조체(1F)를 제공할 수 있고, 더미 레이어(DL) 사이에는 전극 간 절연막(ILD)이 배치될 수 있다. 더미 레이어(DL)는 절연 물질일 수 있으며, 예를 들어 실리콘 질화물을 포함할 수 있다. 다만 본원은 이에 한정되지 않는다.
계단 구조의 적층 구조체를 형성하는 것은, 제1층 적층 구조체(1F)에 대한 트리밍(trimming) 공정을 수행하는 것을 포함할 수 있다. 여기서, 트리밍 공정은 셀 영역(CR) 및 셀 연장 영역(CER1, CER2)에서 박막 구조체를 덮는 마스크 패턴(미도시)을 형성하는 공정, 박막 구조체의 일 부분을 식각하는 공정, 마스크 패턴의 수평적 면적을 축소시키는 공정을 포함하되, 박막 구조체의 일 부분을 식각하는 공정과 마스크 패턴의 수평적 면적을 축소시키는 공정이 번갈아 반복될 수 있다.
계단식 구조 형성 이후, 제1 층간 절연막(112)은 제1층 적층 구조체(1F)를 덮을 수 있고, 이후 제2 층간 절연막(113)이 제1 층간 절연막(112)을 덮을 수 있다.
제2 층간 절연막(113)의 두께는 균일할 수 있고, ALD(Atomic layer deposition), PE-CVD(Plasma-enhanced chemical vapor deposition), AP-CVD(Atmospheric pressure chemical vapor deposition) 및 FCVD(Flowable chemical vapor deposition)를 포함하는 그룹에서 선택되는 적어도 하나의 방법으로 이루어질 수 있고, 이후 평탄화 공정(CMP)을 거칠 수 있다. 다만 상기 방법은 예시적 것이고, 본원은 이에 한정되지 않는다.
이후 도 11을 참조하면, 제2 셀 연장 영역(CER2)에 수직 절연 구조체(VIL)를 형성할 수 있다. 도시하지 않았지만, 수직 절연 구조체를 형성하기 전에, 제1층 적층 구조체(1F)를 관통하여 더미 채널 홀을 형성한 후 빈 영역을 수직 절연 구조체(VIL)를 형성할 수 있다.
이후 도 12를 참조하면, 셀 영역(CR)에 제1층 적층 구조체(1F)를 관통하여 제1 트랜치(T1)를 형성할 수 있다. 제1 트랜치(T1)의 하면은 공통 소오스 플레이트(CSP)와 닿을 수 있다. 제1 트랜치(T1) 형성시에 제1층 적층 구조체(1F)의 일부를 제거하는데, 상기 제거 과정은 습식 및 건식 식각 공정을 모두 포함할 수 있고, 마스크 패턴을 이용할 수 있으며, 이에 한정되지 않는다.
이후 도 13을 참조하면, 제1 트랜치(T1)에 더미 물질(114)을 형성한다. 더미 물질(114)은 단층으로 도시되었지만, 복수의 층을 형성되는 것을 포함할 수 있다. 더미 물질(114)은 제2층 적층 구조체(2F)를 지지할 수 있다. 더미 물질(114)은 외벽에 실리콘 질화물을 포함하고, 내부에 폴리머(polymer)를 형성할 수 있다. 다만 본원은 이에 한정되지 않는다.
이후 도 14을 참조하면, 더미 레이어(DL)가 제1 및 제2 셀 연장 영역(CER1, CER2)에서 계단식 구조로 형성된 제2층 적층 구조체(2F)를 제공할 수 있고, 마찬가지로 더미 레이어(DL) 사이에는 전극 간 절연막(ILD)이 배치될 수 있다.
제2층 적층 구조체(2F)는 제2 층간 절연막(113)상에 배치될 수 있다. 이후, 제3 층간 절연막(121)은 제2층 적층 구조체(2F)를 덮을 수 있다. 제2층 적층 구조체(2F)의 계단식 구조 형성 과정은 도 10의 제1층 적층 구조체(1F)의 과정과 동일할 수 있다.
이후 도 15를 참조하면, 셀 영역(CR) 및 제2 셀 연장 영역(CER2)에서 제2층 적층 구조체(2F)를 동시에 식각하여, 셀 영역(CR)에는 제2 트랜치(T2), 제2 셀 연장 영역(CER2)에는 제3 트랜치(T3)를 형성할 수 있다. 제2 및 제3 트랜치(T2, T3)의 하면은 제2 층간 절연막(113)과 닿을 수 있다.
제2 및 제3 트랜치(T2, T3) 형성시에 제2층 적층 구조체(2F)의 일부를 제거하는데, 상기 제거 과정은 습식 및 건식 식각 공정을 모두 포함할 수 있고, 마스크 패턴을 이용할 수 있으며, 이에 한정되지 않는다.
이후 도 16을 참조하면, 제1 내지 제3 트랜치(T1, T2, T3)의 공간을 채워, 채널 구조체(CS), 제1 더미 채널 구조체(DMY CS1) 및 제2 더미 채널 구조체(DMY CS2)를 형성할 수 있다. 형성 과정 전에, 제1 트랜치 내에 배치된 더미 물질(114)을 제거하는 과정이 먼저 수행되고, 제거 과정 중에서 제2 트랜치(T2)의 측벽에 스페이스를 컨포멀하게 적층시켜 더미 레이어(DL) 및 전극 간 절연막(ILD)을 보호할 수 있다.
이후, 제1 및 제2 트랜치(T1, T2)에 채널 구조체(CS)를 형성하고, 더미 레이어(DL)의 일부와 닿아 있는 제3 트랜치(T3)에 제2 블로킹 절연막(BIL2), 제2 전하 저장막(CIL2), 제2 터널 절연막(TIL2), 제2 수직 구조체들(VS2) 및 제2 수직 절연막(VI2)을 형성하여, 제1 더미 채널 구조체(DMY CS1)을 형성하고, 나머지 제3 트랜치(T3)에 제3 층간 절연막(121)을 형성하고 제2 더미 채널 구조체(DMY CS2)을 형성할 수 있다.
이후 도 17을 참조하면, 제1 셀 적층 구조체(ST1)의 일부를 제거하여, 컨택 트랜치(T4)를 형성할 수 있다. 컨택 트랜치(T4)의 하면이 제1 셀 적층 구조체(ST1) 내에 더미 레이어(DL)와 닿을 수 있도록, 제1 셀 적층 구조체(ST1)의 일부를 제거할 수 있다. 상기 제거 과정은 습식 및 건식 식각 공정을 모두 포함할 수 있고, 마스크 패턴을 이용할 수 있으며, 이에 한정되지 않는다.
이후 도 18을 참조하면, 컨택 트랜치(T4)에 금속 물질의 컨택(CNT1, CNT2, CNT3, CNT4, CNT5, CNT6, CNT7, CNT8)이 형성될 수 있다. 상기 금속은, 예를 들어 텅스텐(W)을 포함할 수 있으나 이에 제한되는 것은 아니다.
이후 도 19 및 도 20을 참조하면 더미 레이어(DL)는 도전 물질로 채워진 전극 패드(EP1, EP2, EP3, EP4, EP5, EP6, EP7, EP8)으로 치환될 수 있고, 상기 도전 물질은 도핑된 반도체 물질, 도전성 금속질화물, 금속 및 금속-반도체 화합물 중 어느 하나일 수 있다.
도 21 내지 24는 본 발명의 또 다른 몇몇 실시예에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 21를 참조하기 전에, 도 10의 공정이 수행될 수 있다. 도 21을 참조하면, 셀 영역(CR) 및 제2 셀 연장 영역(CER2)에서 제1층 적층 구조체(1F)를 동시에 식각하여, 셀 영역(CR)에는 제1 트랜치(T1), 제2 셀 연장 영역(CER2)에는 제1 트랜치'(T1')를 형성할 수 있다. 제1 트랜치 및 제1 트랜치'(T1, T1')의 하면은 공통 소오스 플레이트(CSP)와 닿을 수 있다.
제1 트랜치 및 제1 트랜치'(T1, T1') 형성시에 제1층 적층 구조체(1F)의 일부를 제거하는데, 상기 제거 과정은 습식 및 건식 식각 공정을 모두 포함할 수 있고, 마스크 패턴을 이용할 수 있으며, 이에 한정되지 않는다.
이후 도 22를 참조하면, 제1 트랜치, 제1 트랜치'(T1, T1') 및 제2 층간 절연막(113) 상에 보호 물질(115)을 형성할 수 있다. 보호 물질(115)은 제1 트랜치, 제1 트랜치'(T1, T1')를 채우지 않고, 보호 물질(115)의 하면은 제2 층간 절연막 보다 같거나 높을 수 있다.
보호 물질(115)은 테트라 에틸 오르소 실리케이트(TEOS)를 포함할 수 있으나, 이에 한정되지 않는다.
이후 도 23을 참조하면, 제1 트랜치'(T1')상의 보호 물질(115)을 제거하고, 제1 트랜치'(T1')에 수직 절연 구조체(VIL)를 채울 수 있다.
이후 도 24를 참조하면, 제1 트랜치(T1)상의 보호 물질(115)을 제거하고, 제1 트랜치(T1)에 더미 물질(114)을 채울 수 있다. 이후, 평탄화 과정(CMP)을 수행하여, 제1층 적층 구조체(1F)상에 보호 물질(115)을 제거할 수 있다. 이후, 도 14 내지 도 20의 공정이 수행된다.
도 25 내지 26은 본 발명의 또 다른 몇몇 실시예에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 25를 참조하기 전에, 도 10 내지 도 15의 공정이 수행될 수 있다. 도 25를 참조하면, 제3 트랜치(T3)를 통해 도 11에서 형성된 수직 절연 구조체(VIL)를 제1 셀 적층 구조체(ST1)의 상면까지 연장시킬 수 있다. 도 11과 마찬가지로 빈 영역인 제3 트랜치(T3)에 수직 절연 구조체(VIL)를 형성시킬 수 있다.
이후 도 26을 참조하면, 제1 및 제2 트랜치(T1, T2)의 공간을 채워, 채널 구조체(CS)를 형성할 수 있다. 형성 과정 전에, 제1 트랜치 내에 배치된 더미 물질(114)을 제거하는 과정이 먼저 수행되고, 제거 과정 중에서 제2 트랜치(T2)의 측벽에 스페이스를 컨포멀하게 적층시켜 더미 레이어(DL) 및 전극 간 절연막(ILD)을 보호할 수 있다.
이후, 제1 및 제2 트랜치(T1, T2)에 채널 구조체(CS)를 형성할 수 있고, 이후, 도 17 내지 도 20의 공정이 수행된다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 반도체 메모리 장치 20: 메모리 셀 어레이
30: 주변 회로 ST1: 제1 셀 적층 구조체
1F: 제1층 적층 구조체 2F: 제2층 적층 구조체
PS: 주변 로직 구조체 100: 기판
101: 주변 로직 절연막 102: 하부 연결 배선체
111: 수평 반도체층 112: 제1 층간 절연막
113: 제2 층간 절연막 121: 제3 층간 절연막
LSB: 하부 지지 반도체층 CSP: 공통 소오스 플레이트
CSB: 컨택 지지막 ILD: 전극 간 절연막
EP1-EP8: 전극 패드 CS: 채널 구조체
DMY CS: 더미 채널 구조체 VIL: 수직 절연 구조체

Claims (10)

  1. 기판;
    상기 기판 상에, 계단 구조를 형성하는 복수의 금속 패드를 포함하는 적층 구조체로, 상기 금속 패드는 셀(cell) 영역과 연장 영역을 포함하는 적층 구조체;
    상기 셀 영역을 관통하고, 제1 터널 절연막, 제1 전하 저장막 및 제1 채널 반도체막을 포함하는 복수의 채널 구조체; 및
    상기 연장 영역을 관통하는 복수의 더미 채널 구조체를 포함하되,
    상기 복수의 더미 채널 구조체의 적어도 일부는 수직 절연 구조체를 포함하는 반도체 메모리 장치.
  2. 제1항에 있어서,
    상기 복수의 더미 채널 구조체는 제1 더미 채널 구조체 및 제2 더미 채널 구조체를 포함하되,
    상기 제1 더미 채널 구조체의 상면은 상기 적층 구조체의 상면과 동일하고,
    상기 제2 더미 채널 구조체의 상면은 상기 적층 구조체의 상면보다 낮은 반도체 메모리 장치.
  3. 제2항에 있어서,
    상기 제2 더미 채널 구조체는 터널 절연막 및 전하 저장막을 미포함하는 반도체 메모리 장치.
  4. 제2항에 있어서,
    상기 제1 더미 채널 구조체는 하부 더미 채널 구조체와, 상기 하부 더미 채널 구조체 상의 상부 더미 채널 구조체를 포함하고,
    상기 상부 더미 채널 구조체는 제2 터널 절연막, 제2 전하 저장막 및 제2 채널 반도체막을 포함하고,
    상기 하부 더미 채널 구조체는 상기 수직 절연 구조체를 포함하는 반도체 메모리 장치.
  5. 제1항에 있어서,
    상기 복수의 금속 패드 사이에 배치되는 층간 절연막을 더 포함하되,
    상기 층간 절연막은 상기 수직 절연 구조체과 접촉하는 반도체 메모리 장치.
  6. 제5항에 있어서,
    상기 층간 절연막과 상기 수직 절연 구조체는 동일한 물질인 반도체 메모리 장치.
  7. 제1항에 있어서,
    상기 적층 구조체의 하부에 배치되고, 상기 적층 구조체와 전기적으로 연결되는 주변 회로 영역을 더 포함하는 반도체 메모리 장치.
  8. 제1항에 있어서,
    상기 연장 영역에서, 상기 기판과 수직하게 연장되고 상기 복수의 금속 패드와 전기적으로 연결되는 복수의 금속 컨택을 더 포함하되,
    상기 금속 컨택은 상기 더미 채널 구조체와 미접촉하는 반도체 메모리 장치.
  9. 제8항에 있어서,
    상기 금속 컨택과 상기 더미 채널 구조체 사이에 절연 물질이 배치되는 반도체 메모리 장치.
  10. 제1항에 있어서,
    상기 수직 절연 구조체는 상기 기판에서 멀어짐에 따라 상기 수직 절연 구조체의 폭이 감소하는 부분을 포함하는 반도체 메모리 장치.
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