JPH0774203A - 半導体集積回路装置及びその製造方法 - Google Patents
半導体集積回路装置及びその製造方法Info
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Abstract
(57)【要約】 （修正有）
【目的】 半導体集積回路装置の改善に関し、半導体チ
ップの周辺に沿ってパッドを配置することなく、その配
置を工夫してチップの大型化を抑え、その多ピン化を図
る。 【構成】 半導体チップ１１の対角線上に２列のパッド
１２が設けられ、２列のパッドの形成ピッチと同ピッチ
で、かつ、絶縁性の膜に固定されたリード１４がワイヤ
１５により接続される。リードは、半導体チップの対角
線上に沿って開口された絶縁性の膜の開口部から突出
し、かつ、半導体チップの辺方向に引き出される。
ップの周辺に沿ってパッドを配置することなく、その配
置を工夫してチップの大型化を抑え、その多ピン化を図
る。 【構成】 半導体チップ１１の対角線上に２列のパッド
１２が設けられ、２列のパッドの形成ピッチと同ピッチ
で、かつ、絶縁性の膜に固定されたリード１４がワイヤ
１５により接続される。リードは、半導体チップの対角
線上に沿って開口された絶縁性の膜の開口部から突出
し、かつ、半導体チップの辺方向に引き出される。
Description
【０００１】 〔目次〕 産業上の利用分野 従来の技術（図５） 発明が解決しようとする課題 課題を解決するための手段 作用 実施例（図１〜４） 発明の効果
【０００２】
【産業上の利用分野】本発明は、半導体集積回路装置及
びその製造方法に関するものであり、更に詳しく言え
ば、多ピン化する半導体装置のパッド・リードの接続構
造及びその形成方法に関するものである。近年、半導体
集積回路装置（以下ＬＳＩという）の高集積化に伴い、
スモールチップサイズでの多ピン化が要求されている。
びその製造方法に関するものであり、更に詳しく言え
ば、多ピン化する半導体装置のパッド・リードの接続構
造及びその形成方法に関するものである。近年、半導体
集積回路装置（以下ＬＳＩという）の高集積化に伴い、
スモールチップサイズでの多ピン化が要求されている。
【０００３】これによれば、半導体チップの周辺に沿っ
てパッドを配置する横並べ型パッド又は千鳥配置型パッ
ドが採用される。しかし、パッド面積の縮小化又はパッ
ドピッチの短縮化にはボンディング装置の性能から限界
がある。これにより、ＬＳＩの多ピン化の要求に対し
て、半導体チップの大型化に頼わざるを得ず、その生産
コストの増大を招くこととなる。
てパッドを配置する横並べ型パッド又は千鳥配置型パッ
ドが採用される。しかし、パッド面積の縮小化又はパッ
ドピッチの短縮化にはボンディング装置の性能から限界
がある。これにより、ＬＳＩの多ピン化の要求に対し
て、半導体チップの大型化に頼わざるを得ず、その生産
コストの増大を招くこととなる。
【０００４】そこで、半導体チップの周辺に沿ってパッ
ドを配置することなく、その配置を工夫してチップの大
型化を抑え、その多ピン化を図ることができる装置及び
方法が望まれている。
ドを配置することなく、その配置を工夫してチップの大
型化を抑え、その多ピン化を図ることができる装置及び
方法が望まれている。
【０００５】
【従来の技術】図５は、従来例に係る説明図である。図
５（Ａ）は、多ピンＬＳＩのパッド・リードの接続構成
図であり、図５（Ｂ）は、他の多ピンＬＳＩのパッド・
リードの接続構成図をそれぞれ示している。例えば、数
百万ゲートを有する大規模ゲートアレイ等の多ピンＬＳ
Ｉは、図５（Ａ）において、半導体チップ１の周辺に沿
ってパッド（横並べ型パッド）２が配置されて成る。当
該パッド１Ａは、チップボンディングの際に、リード２
とワイヤボンディングされる。なお、リード２は予め絶
縁性のフィルムにパターニングされる。
５（Ａ）は、多ピンＬＳＩのパッド・リードの接続構成
図であり、図５（Ｂ）は、他の多ピンＬＳＩのパッド・
リードの接続構成図をそれぞれ示している。例えば、数
百万ゲートを有する大規模ゲートアレイ等の多ピンＬＳ
Ｉは、図５（Ａ）において、半導体チップ１の周辺に沿
ってパッド（横並べ型パッド）２が配置されて成る。当
該パッド１Ａは、チップボンディングの際に、リード２
とワイヤボンディングされる。なお、リード２は予め絶
縁性のフィルムにパターニングされる。
【０００６】図５（Ｂ）は、千鳥配置型パッドを有する
多ピンＬＳＩの説明図である。当該多ピンＬＳＩは図５
（Ｂ）において、パッド４Ａが半導体チップ４の周辺に
沿って左右交互（千鳥型）に配置されて成る。これによ
り、ＬＳＩの多ピン化の要求に対して、パッド面積の縮
小化又はパッドピッチの短縮化を図り、半導体チップ
１，４の大型化に対応している。
多ピンＬＳＩの説明図である。当該多ピンＬＳＩは図５
（Ｂ）において、パッド４Ａが半導体チップ４の周辺に
沿って左右交互（千鳥型）に配置されて成る。これによ
り、ＬＳＩの多ピン化の要求に対して、パッド面積の縮
小化又はパッドピッチの短縮化を図り、半導体チップ
１，４の大型化に対応している。
【０００７】
【発明が解決しようとする課題】ところで、従来例によ
れば、パッド１Ａや４Ａを半導体チップ１や４の周辺に
沿って配置する横型配置パッド又は千鳥型配置パッドが
採用される。このため、ＬＳＩの多ピン化の要求に対
し、パッド面積の縮小化又はパッドピッチの短縮化には
ボンディング装置の性能から限界がある。これは、ワイ
ヤボンダに位置合わせ誤差があるために、横並べ型パッ
ド１Ａ又は千鳥配置型パッド４Ａの幅を無制限に短縮す
ることができない。従って、実際に縮小可能となるの
は、パッド配置間隔（パッドピッチ）のみである。
れば、パッド１Ａや４Ａを半導体チップ１や４の周辺に
沿って配置する横型配置パッド又は千鳥型配置パッドが
採用される。このため、ＬＳＩの多ピン化の要求に対
し、パッド面積の縮小化又はパッドピッチの短縮化には
ボンディング装置の性能から限界がある。これは、ワイ
ヤボンダに位置合わせ誤差があるために、横並べ型パッ
ド１Ａ又は千鳥配置型パッド４Ａの幅を無制限に短縮す
ることができない。従って、実際に縮小可能となるの
は、パッド配置間隔（パッドピッチ）のみである。
【０００８】しかし、千鳥配置型パッド４Ａの場合で
も、そのパッドピッチを縮めると隣合うワイヤが接触す
る恐れがあり、実際には横並べ型パッド１Ａと同じ数の
パッドしか配置することができず、事実上の多ピン化に
は効果が無いに等しい。これにより、ＬＳＩの多ピン化
の要求に対して、半導体チップ１，４の大型化に頼わざ
るを得ず、その生産コストの増大を招くという問題があ
る。
も、そのパッドピッチを縮めると隣合うワイヤが接触す
る恐れがあり、実際には横並べ型パッド１Ａと同じ数の
パッドしか配置することができず、事実上の多ピン化に
は効果が無いに等しい。これにより、ＬＳＩの多ピン化
の要求に対して、半導体チップ１，４の大型化に頼わざ
るを得ず、その生産コストの増大を招くという問題があ
る。
【０００９】本発明は、かかる従来例の問題点に鑑み創
作されたものであり、半導体チップの周辺に沿ってパッ
ドを配置することなく、その配置を工夫してチップの大
型化を抑え、その多ピン化を図ることが可能となる半導
体集積回路装置及びその製造方法の提供を目的とする。
作されたものであり、半導体チップの周辺に沿ってパッ
ドを配置することなく、その配置を工夫してチップの大
型化を抑え、その多ピン化を図ることが可能となる半導
体集積回路装置及びその製造方法の提供を目的とする。
【００１０】
【課題を解決するための手段】本発明の半導体集積回路
装置は、その一実施例を図２に示すように、半導体チッ
プの対角線上に沿って２列のパッドが設けられ、前記２
列のパッドの形成ピッチと同ピッチで、かつ、絶縁性の
膜に固定されたリードが接続されることを特徴とする。
装置は、その一実施例を図２に示すように、半導体チッ
プの対角線上に沿って２列のパッドが設けられ、前記２
列のパッドの形成ピッチと同ピッチで、かつ、絶縁性の
膜に固定されたリードが接続されることを特徴とする。
【００１１】なお、本発明の半導体集積回路装置におい
て、前記リードが、半導体チップの対角線上に沿って開
口された絶縁性の膜の開口部から突出し、かつ、半導体
チップの辺方向に引き出されることを特徴とする。ま
た、本発明の半導体集積回路装置の製造方法は、その一
実施例を図２に示すように、半導体チップの対角線上に
沿って２列のパッドを形成する工程と、前記２列のパッ
ドの形成ピッチと同ピッチで、かつ、絶縁性の膜に固定
されたリードを形成する工程と、前記パッドとリードと
を接続する工程とを有することを特徴とする。
て、前記リードが、半導体チップの対角線上に沿って開
口された絶縁性の膜の開口部から突出し、かつ、半導体
チップの辺方向に引き出されることを特徴とする。ま
た、本発明の半導体集積回路装置の製造方法は、その一
実施例を図２に示すように、半導体チップの対角線上に
沿って２列のパッドを形成する工程と、前記２列のパッ
ドの形成ピッチと同ピッチで、かつ、絶縁性の膜に固定
されたリードを形成する工程と、前記パッドとリードと
を接続する工程とを有することを特徴とする。
【００１２】なお、本発明の半導体集積回路装置の製造
方法において、絶縁性の膜を半導体チップの対角線に沿
って開口する工程と、前記開口された絶縁性の膜の開口
部から突出し、かつ、半導体チップの辺方向に延在する
リードを形成する工程とを有することを特徴とし、上記
目的を達成する。
方法において、絶縁性の膜を半導体チップの対角線に沿
って開口する工程と、前記開口された絶縁性の膜の開口
部から突出し、かつ、半導体チップの辺方向に延在する
リードを形成する工程とを有することを特徴とし、上記
目的を達成する。
【００１３】
【作 用】本発明の半導体集積回路装置によれば、図２
の実施例に示すように、半導体チップの対角線上に沿っ
て２列のパッドが設けられ、その形成ピッチと同ピッチ
で、かつ、絶縁性の膜に固定されたリードが接続され
る。このため、半導体チップの辺側からその対角線の交
点を見た場合のパッド形成ピッチ（ボンディング間隔）
を擬似的に短縮することが可能となる。これにより、従
来例のように半導体チップの周辺に沿ってパッドを配置
することが無くなり、その大型化が極力抑制され、その
多ピン化を図ることが可能となる。
の実施例に示すように、半導体チップの対角線上に沿っ
て２列のパッドが設けられ、その形成ピッチと同ピッチ
で、かつ、絶縁性の膜に固定されたリードが接続され
る。このため、半導体チップの辺側からその対角線の交
点を見た場合のパッド形成ピッチ（ボンディング間隔）
を擬似的に短縮することが可能となる。これにより、従
来例のように半導体チップの周辺に沿ってパッドを配置
することが無くなり、その大型化が極力抑制され、その
多ピン化を図ることが可能となる。
【００１４】また、本発明の半導体集積回路装置の製造
方法によれば、図２〜４の実施例に示すように、半導体
チップの対角線上に沿って２列のパッドを形成してい
る。このため、従来例と同一面積の半導体チップであっ
て、そのパッドの大きさ，パッドの形成ピッチを同一と
した場合に、当該チップの周辺に沿ってパッドを配置す
る方法に比べて、約１．４倍のパッドをチップ上に配置
することが可能となる。
方法によれば、図２〜４の実施例に示すように、半導体
チップの対角線上に沿って２列のパッドを形成してい
る。このため、従来例と同一面積の半導体チップであっ
て、そのパッドの大きさ，パッドの形成ピッチを同一と
した場合に、当該チップの周辺に沿ってパッドを配置す
る方法に比べて、約１．４倍のパッドをチップ上に配置
することが可能となる。
【００１５】また、２列のパッドの形成ピッチと同ピッ
チで、かつ、絶縁性の膜に固定されたリードが形成され
る。このため、半導体チップの対角線に沿って開口され
た開口部からパッドにリードを突出させた状態で、従来
例の接合装置を用いて容易にワイヤボンディング等を行
うことが可能となる。
チで、かつ、絶縁性の膜に固定されたリードが形成され
る。このため、半導体チップの対角線に沿って開口され
た開口部からパッドにリードを突出させた状態で、従来
例の接合装置を用いて容易にワイヤボンディング等を行
うことが可能となる。
【００１６】
【実施例】次に、図を参照しながら本発明の実施例につ
いて説明をする。図１〜４は、本発明の実施例に係る半
導体集積回路装置及びその製造方法を説明する図であ
り、図１は、本発明の実施例に係る多ピンＬＳＩの構成
図を示している。例えば、数百万ゲートを有する大規模
ゲートアレイ等に適用可能な多ピンＬＳＩは、図１にお
いて、半導体チップ１１の対角線上に２列のパッド１２
が設けられ、２列のパッド１２の形成ピッチと同ピッチ
で、かつ、絶縁性フィルム１３に固定されたリード１４
が接続されて成る。
いて説明をする。図１〜４は、本発明の実施例に係る半
導体集積回路装置及びその製造方法を説明する図であ
り、図１は、本発明の実施例に係る多ピンＬＳＩの構成
図を示している。例えば、数百万ゲートを有する大規模
ゲートアレイ等に適用可能な多ピンＬＳＩは、図１にお
いて、半導体チップ１１の対角線上に２列のパッド１２
が設けられ、２列のパッド１２の形成ピッチと同ピッチ
で、かつ、絶縁性フィルム１３に固定されたリード１４
が接続されて成る。
【００１７】すなわち、半導体チップ１１は数百万ゲー
トを有する大規模ゲートアレイであり、例えば、その裏
面の４隅を結ぶ対角線上に２列のパッド１２が設けられ
る。当該パッド１２は信号を入出力する電極，電源を供
給する電極及びその他の電極である。リード１４は半導
体チップ１１の対角線上に沿って開口された絶縁性フィ
ルム１３の開口部13Ａから突出している。また、それが
半導体チップ１１の辺方向に引き出される。
トを有する大規模ゲートアレイであり、例えば、その裏
面の４隅を結ぶ対角線上に２列のパッド１２が設けられ
る。当該パッド１２は信号を入出力する電極，電源を供
給する電極及びその他の電極である。リード１４は半導
体チップ１１の対角線上に沿って開口された絶縁性フィ
ルム１３の開口部13Ａから突出している。また、それが
半導体チップ１１の辺方向に引き出される。
【００１８】なお、当該フィルム１３にリード１４を固
定することにより、それが安定化され、リード同士の短
絡（ショート）が防止できる。パッド１２とリード１４
とは、金線等によりワイヤボンディングされる。このよ
うにして、本発明の実施例に係る多ピンＬＳＩによれ
ば、図１に示すように、半導体チップ１１の対角線上に
２列のパッド１２が設けられ、その形成ピッチと同ピッ
チで、かつ、絶縁性フィルム１３に固定されたリード１
４が接続される。
定することにより、それが安定化され、リード同士の短
絡（ショート）が防止できる。パッド１２とリード１４
とは、金線等によりワイヤボンディングされる。このよ
うにして、本発明の実施例に係る多ピンＬＳＩによれ
ば、図１に示すように、半導体チップ１１の対角線上に
２列のパッド１２が設けられ、その形成ピッチと同ピッ
チで、かつ、絶縁性フィルム１３に固定されたリード１
４が接続される。
【００１９】このため、半導体チップ１１の辺側からそ
の対角線の交点を見た場合のパッド１２の形成ピッチ
（ボンディング間隔）を擬似的に短縮することが可能と
なる。すなわち、半導体チップ１１の対角線上におい
て、絶縁性フィルム１３の開口部13Ａから突出し、か
つ、「く」の字に曲げられたリード１４の本数につき、
従来例の同一面積の半導体チップ１１に対して、約１．
４倍を得ることが可能となる。
の対角線の交点を見た場合のパッド１２の形成ピッチ
（ボンディング間隔）を擬似的に短縮することが可能と
なる。すなわち、半導体チップ１１の対角線上におい
て、絶縁性フィルム１３の開口部13Ａから突出し、か
つ、「く」の字に曲げられたリード１４の本数につき、
従来例の同一面積の半導体チップ１１に対して、約１．
４倍を得ることが可能となる。
【００２０】これにより、従来例のように半導体チップ
１１の周辺に沿ってパッド１２を配置することが無くな
り、その大型化が極力抑制され、その多ピン化が実現可
能となる。次に、本発明の実施例に係る多ピンＬＳＩの
製造方法について説明をする。図２〜４はその形成工程
図（その１〜３）をそれぞれ示している。
１１の周辺に沿ってパッド１２を配置することが無くな
り、その大型化が極力抑制され、その多ピン化が実現可
能となる。次に、本発明の実施例に係る多ピンＬＳＩの
製造方法について説明をする。図２〜４はその形成工程
図（その１〜３）をそれぞれ示している。
【００２１】例えば、図１に示すような多ピンＬＳＩを
形成する場合、図２において、まず、半導体チップ１１
の対角線上に２列のパッド１２を形成する。当該パッド
１２は一辺が数〔十〔μｍ〕程度の銅や金等から成り、
そこに予めバンブ等が形成される。半導体チップ１１は
一辺が数〔ｍｍ〕程度の大規模ゲートアレイであり、そ
の４隅を結ぶ対角線上にピッチ数十〔μｍ〕程度のパッ
ドを形成する。
形成する場合、図２において、まず、半導体チップ１１
の対角線上に２列のパッド１２を形成する。当該パッド
１２は一辺が数〔十〔μｍ〕程度の銅や金等から成り、
そこに予めバンブ等が形成される。半導体チップ１１は
一辺が数〔ｍｍ〕程度の大規模ゲートアレイであり、そ
の４隅を結ぶ対角線上にピッチ数十〔μｍ〕程度のパッ
ドを形成する。
【００２２】次に、絶縁性フィルム１３に固定したリー
ド１４を形成する。例えば、図３において、樹脂性のフ
ィルム１３上に銅をスパッタ法等により成膜する。その
後、レジスト膜をマスクにして銅をパターニングする。
この際に、２列のパッド１２の形成ピッチと同ピッチに
より、銅をパターニングする。これにより、９０〔°〕
の角形状を成す１群（数百ピン）のリード１４が、４方
向から突き合わせた状態の樹脂リードフィルムが形成さ
れる。
ド１４を形成する。例えば、図３において、樹脂性のフ
ィルム１３上に銅をスパッタ法等により成膜する。その
後、レジスト膜をマスクにして銅をパターニングする。
この際に、２列のパッド１２の形成ピッチと同ピッチに
より、銅をパターニングする。これにより、９０〔°〕
の角形状を成す１群（数百ピン）のリード１４が、４方
向から突き合わせた状態の樹脂リードフィルムが形成さ
れる。
【００２３】その後、図４において、フィルム１３を半
導体チップ１１の対角線に沿って開口し、開口部13Ａを
形成する。開口部13Ａは、レジスト膜をマスクにしてフ
ィルム１３を選択的に除去する。これにより、「×」字
形状を成す開口部13Ａが形成され、そのリード１４の非
接合部分が開口部13Ａから突出した状態になる。次い
で、パッド１２とリード１４とを接続する。ここでは、
ワイヤボンダにおいて、パッド１２とリード１４とが位
置合わせされ、その後、両者間が金線等により接続され
る。これにより、図１に示すような半導体チップ１１の
辺方向に延在するリード１４を有する大規模ゲートアレ
イ等の多ピンＬＳＩを形成することができる。
導体チップ１１の対角線に沿って開口し、開口部13Ａを
形成する。開口部13Ａは、レジスト膜をマスクにしてフ
ィルム１３を選択的に除去する。これにより、「×」字
形状を成す開口部13Ａが形成され、そのリード１４の非
接合部分が開口部13Ａから突出した状態になる。次い
で、パッド１２とリード１４とを接続する。ここでは、
ワイヤボンダにおいて、パッド１２とリード１４とが位
置合わせされ、その後、両者間が金線等により接続され
る。これにより、図１に示すような半導体チップ１１の
辺方向に延在するリード１４を有する大規模ゲートアレ
イ等の多ピンＬＳＩを形成することができる。
【００２４】このようにして、本発明の実施例に係る多
ピンＬＳＩの製造方法によれば、図２〜４に示すよう
に、半導体チップ１１の対角線上に２列のパッド１２を
形成している。このため、従来例と同一面積の半導体チ
ップ１１であって、パッド１２の大きさ，その形成ピッ
チ等を同一とした場合に、従来例の横並べ型パッド１Ａ
や千鳥配置型パッド４Ａに比べて、約１．４倍のパッド
１２をチップ１１上に配置することが可能となる。
ピンＬＳＩの製造方法によれば、図２〜４に示すよう
に、半導体チップ１１の対角線上に２列のパッド１２を
形成している。このため、従来例と同一面積の半導体チ
ップ１１であって、パッド１２の大きさ，その形成ピッ
チ等を同一とした場合に、従来例の横並べ型パッド１Ａ
や千鳥配置型パッド４Ａに比べて、約１．４倍のパッド
１２をチップ１１上に配置することが可能となる。
【００２５】また、２列のパッド１２の形成ピッチと同
ピッチで、かつ、絶縁性フィルム１３に固定されたリー
ド１４が形成される。このため、半導体チップ１１の対
角線に沿って開口された開口部13Ａからパッド１２にリ
ード１４を突出させた状態で、従来例のワイヤボンダを
用いて容易にボンディング処理を行うことが可能とな
る。
ピッチで、かつ、絶縁性フィルム１３に固定されたリー
ド１４が形成される。このため、半導体チップ１１の対
角線に沿って開口された開口部13Ａからパッド１２にリ
ード１４を突出させた状態で、従来例のワイヤボンダを
用いて容易にボンディング処理を行うことが可能とな
る。
【００２６】これにより、パッド面積の縮小化及びパッ
ドピッチの短縮化に依存することなく、ピン数を増やす
ことが可能となる。また、ＬＳＩの多ピン化の要求に対
して、半導体チップ１１の大型化に頼ることが無くな
り、その生産コストの低下を図ることが可能となる。
ドピッチの短縮化に依存することなく、ピン数を増やす
ことが可能となる。また、ＬＳＩの多ピン化の要求に対
して、半導体チップ１１の大型化に頼ることが無くな
り、その生産コストの低下を図ることが可能となる。
【００２７】
【発明の効果】以上説明したように、本発明の半導体集
積回路装置によれば、半導体チップの対角線上に２列の
パッドが設けられ、その形成ピッチと同ピッチで、か
つ、絶縁性の膜に固定されたリードが接続される。この
ため、半導体チップの辺側からその対角線の交点を見た
場合のパッド形成ピッチ（ボンディング間隔）を擬似的
に短縮することが可能となる。このことで、従来例のよ
うに半導体チップの周辺に沿ってパッドを配置すること
が無くなり、その大型化が極力抑制される。
積回路装置によれば、半導体チップの対角線上に２列の
パッドが設けられ、その形成ピッチと同ピッチで、か
つ、絶縁性の膜に固定されたリードが接続される。この
ため、半導体チップの辺側からその対角線の交点を見た
場合のパッド形成ピッチ（ボンディング間隔）を擬似的
に短縮することが可能となる。このことで、従来例のよ
うに半導体チップの周辺に沿ってパッドを配置すること
が無くなり、その大型化が極力抑制される。
【００２８】また、本発明の半導体集積回路装置の製造
方法によれば、半導体チップの対角線上に２列のパッド
を形成している。このため、従来例のパッド配置方法に
比べて、約１．４倍のパッドをチップ上に配置すること
が可能となる。また、パッド・リード接合工程の際に、
従来例の接合装置を用いて容易にワイヤボンディング等
を行うことが可能となる。
方法によれば、半導体チップの対角線上に２列のパッド
を形成している。このため、従来例のパッド配置方法に
比べて、約１．４倍のパッドをチップ上に配置すること
が可能となる。また、パッド・リード接合工程の際に、
従来例の接合装置を用いて容易にワイヤボンディング等
を行うことが可能となる。
【００２９】これにより、パッド面積の縮小化及びパッ
ドピッチの短縮化に依存することなく、ピン数を増やす
ことが可能となる。このことで、生産コストの低減化及
びＬＳＩの多ピン化に寄与するところが大きい。
ドピッチの短縮化に依存することなく、ピン数を増やす
ことが可能となる。このことで、生産コストの低減化及
びＬＳＩの多ピン化に寄与するところが大きい。
【図１】本発明の実施例に係る多ピンＬＳＩの構成図で
ある。
ある。
【図２】本発明の実施例に係る多ピンＬＳＩの形成工程
図（その１）である。
図（その１）である。
【図３】本発明の実施例に係る多ピンＬＳＩの形成工程
図（その２）である。
図（その２）である。
【図４】本発明の実施例に係る多ピンＬＳＩの形成工程
図（その３）である。
図（その３）である。
【図５】従来例に係る多ピンＬＳＩの説明図である。
１１…半導体チップ、 １２…パッド、 １３…絶縁性フィルム、 １４…リード、 １５…ワイヤ、 13Ａ…開口部。
Claims (4)
- 【請求項１】 半導体チップの対角線上に沿って２列の
パッドが設けられ、前記２列のパッドの形成ピッチと同
ピッチで、かつ、絶縁性の膜に固定されたリードがワイ
ヤにより接続されたことを特徴とする半導体集積回路装
置。 - 【請求項２】 請求項１記載の半導体集積回路装置にお
いて、前記リードが、半導体チップの対角線上に沿って
開口された絶縁性の膜の開口部から突出し、かつ、半導
体チップの辺方向に引き出されることを特徴とする半導
体集積回路装置。 - 【請求項３】 半導体チップの対角線上に沿って２列の
パッドを形成する工程と、前記２列のパッドの形成ピッ
チと同ピッチで、かつ、絶縁性の膜に固定されたリード
を形成する工程と、前記パッドとリードとを接続する工
程とを有することを特徴とする半導体集積回路装置の製
造方法。 - 【請求項４】 請求項３記載の半導体集積回路装置の製
造方法において、絶縁性の膜を半導体チップの対角線に
沿って開口する工程と、前記開口された絶縁性の膜の開
口部から突出し、かつ、半導体チップの辺方向に延在す
るリードを形成成する工程とを有することを特徴とする
半導体集積回路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21780693A JPH0774203A (ja) | 1993-09-01 | 1993-09-01 | 半導体集積回路装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21780693A JPH0774203A (ja) | 1993-09-01 | 1993-09-01 | 半導体集積回路装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0774203A true JPH0774203A (ja) | 1995-03-17 |
Family
ID=16710034
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21780693A Withdrawn JPH0774203A (ja) | 1993-09-01 | 1993-09-01 | 半導体集積回路装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0774203A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100476925B1 (ko) * | 2002-06-26 | 2005-03-17 | 삼성전자주식회사 | 본딩 불량과 신호 스큐를 방지하는 패드 배치를 갖는 반도체 칩 |
| US7427812B2 (en) | 2004-03-15 | 2008-09-23 | Casio Computer Co., Ltd. | Semiconductor device with increased number of external connection electrodes |
-
1993
- 1993-09-01 JP JP21780693A patent/JPH0774203A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100476925B1 (ko) * | 2002-06-26 | 2005-03-17 | 삼성전자주식회사 | 본딩 불량과 신호 스큐를 방지하는 패드 배치를 갖는 반도체 칩 |
| US7427812B2 (en) | 2004-03-15 | 2008-09-23 | Casio Computer Co., Ltd. | Semiconductor device with increased number of external connection electrodes |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20001107 |