JP3006546B2 - 半導体装置及びリードフレーム - Google Patents

半導体装置及びリードフレーム

Info

Publication number
JP3006546B2
JP3006546B2 JP9155090A JP15509097A JP3006546B2 JP 3006546 B2 JP3006546 B2 JP 3006546B2 JP 9155090 A JP9155090 A JP 9155090A JP 15509097 A JP15509097 A JP 15509097A JP 3006546 B2 JP3006546 B2 JP 3006546B2
Authority
JP
Japan
Prior art keywords
chip
semiconductor device
semiconductor element
internal lead
bonding means
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP9155090A
Other languages
English (en)
Other versions
JPH113907A (ja
Inventor
理彦 市瀬
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP9155090A priority Critical patent/JP3006546B2/ja
Priority to CA002240589A priority patent/CA2240589C/en
Priority to KR1019980022015A priority patent/KR100337404B1/ko
Priority to US09/096,498 priority patent/US6211573B1/en
Priority to AU71840/98A priority patent/AU736515B2/en
Priority to EP98110843A priority patent/EP0884780A3/en
Publication of JPH113907A publication Critical patent/JPH113907A/ja
Application granted granted Critical
Publication of JP3006546B2 publication Critical patent/JP3006546B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49503—Lead-frames or other flat leads characterised by the die pad
    • H01L23/4951—Chip-on-leads or leads-on-chip techniques, i.e. inner lead fingers being used as die pad
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/60—Attaching or detaching leads or other conductive members, to be used for carrying current to or from the device in operation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/4826—Connecting between the body and an opposite side of the item with respect to the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49175—Parallel arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73215—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/85009—Pre-treatment of the connector or the bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01023—Vanadium [V]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06—Polymers
    • H01L2924/078—Adhesive characteristics other than chemical
    • H01L2924/07802—Adhesive characteristics other than chemical not being an ohmic electrical conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18165—Exposing the passive side of the semiconductor or solid-state body of a wire bonded chip

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Lead Frames For Integrated Circuits (AREA)
  • Wire Bonding (AREA)

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置及びリ
ードフレームに関し、特に、半導体チップの上面に内部
リードが位置し、絶縁性接着材又は両面に絶縁性接着層
を有する接着テープによりチップをリードフレームに固
着して搭載する、ＬＯＣ（リード オンチップ：Ｌｅａ
ｄ Ｏｎ Ｃｈｉｐ）構造の半導体装置とそれに使用す
るリードフレームに関する。
【０００２】
【従来の技術】ＬＯＣ構造の半導体装置では、図５に示
すように、半導体チップ４を、内部リード１のボンディ
ングワイヤ５との接続部（ステッチ部）２の下面に、絶
縁性接着材又は両面に絶縁性接着層を有する接着テープ
（以後、ＬＯＣテープと記す）３で固着し、搭載する。
ワイヤ５をステッチ部２にボンディングするためにはス
テッチ部２を固定する必要があるため、ＬＯＣテープ３
をステッチ部２の下面に配置し、ステッチ部２をチップ
４に固着、固定するのである。
【０００３】ところで、この種の半導体装置において
は、その代表である大容量ＤＲＡＭに見られるように、
図６に図示する如く、電極であるボンディングパッド１
０がチップ４の中央に一列又は二列に並んでおり、その
ため、ＬＯＣテープ３は、チップ４の中央のパッド１０
を挟んで対置していることが、多い。
【０００４】
【発明が解決しようとする課題】上述のＬＯＣ構造の半
導体装置における第１の問題は、チップのエッジと内部
リード１との接触が生じやすいことである。すなわち、
ＬＯＣテープ３と樹脂とは密着力が必ずしも十分ではな
いことから、完成した半導体装置をプリント配線板のよ
うな実装用基板に実装するために熱を加え、各構成部材
の間の熱膨張の違いによりストレスが発生した場合、Ｌ
ＯＣテープと樹脂との界面に剥離が発生してしまう。従
って、ＬＯＣテープ３は、図６に示すように、可能な限
り小さく、細くする必要がある。このことから、ステッ
チ下面に位置するＬＯＣテープとしては、図６に示すよ
うに、細いＬＯＣテープ３がチップ４の中央に、パッド
１０の列に沿って、しかもチップ４の中央になるべく近
付けて配置されることが好ましい。つまり、細いＬＯＣ
テープ３をチップ４の中央に寄せて配置することにな
る。一方、ボンディングワイヤ５は、その長さが長くな
ればなるほど垂れの発生などで形状は安定せず、また、
樹脂封入工程では圧入樹脂の流れによる変形が発生しや
すくなるので、あまり長くはできない。その結果、チッ
プ上に位置する内部リード１は、図５に示すように、長
くならざるをえない。しかも、その内部リード１は、先
端の一部が細いＬＯＣテープ３で、チップ４に固着され
ているだけである。このことから、内部リードのうちＬ
ＯＣテープによってチップに固着されない部分が長くな
り、図７に示すように、わずかな変形で内部リード１と
チップ４のエッジとが接触してしまうのである。この内
部リードとチップのエッジとの接触は、近年のようにチ
ップが大型化する傾向にある状況に合っては、非常に重
大な問題である。
【０００５】ＬＯＣ構造半導体装置における第２の問題
は、封止外装用樹脂の封入工程における、ワイヤ露出お
よびチップ露出の発生である。すなわち、ＬＯＣ構造
の、特に大型チップの半導体装置の場合は、チップ上に
位置する内部リード１が長く、その内部リード１は細い
ＬＯＣテープ３で先端の一部しかチップに固着されてお
らず、チップが上下に動きやすい。そのため、封入工程
において、流入した樹脂の圧力で、チップが金型内で上
方または下方に動いてしまう。その結果、チップが上方
に動いた場合は、図８（ａ）に示すように、ワイヤ５が
パッケージ６の上面から露出してしまい、一方、下方に
動いた場合は、図８（ｂ）に示すように、チップ４の裏
面がパッケージ６の下面から露出してしまうのである。
図示するようなワイヤ露出あるいはチップ露出が生じた
半導体装置は、パッケージの信頼性が著しく低下してい
るので、使用に耐えない。従って、上述のような、チッ
プが上下に動きやすい状態では、製造工程での良品率が
大きく低下してしまう。
【０００６】上記の樹脂封入工程でのチップの移動を抑
える一つの手段に、樹脂の注入条件を適当に選ぶことが
ある。しかし、その好適な注入条件の幅は非常に狭く、
樹脂の注入が速すぎても或いは遅すぎても、チップは移
動してしまう。よって、注入条件の決定には、多大な時
間と工数が必要になる。また、折角注入条件を定めたと
しても、例えば樹脂のロット間の特性変化のような僅か
な変化で条件が変わってしまうので、樹脂のロットが変
わる度に再度条件を設定し直す必要がある。このような
事情により、樹脂封入工程での生産性を向上させること
が困難な状況にある。
【０００７】ＬＯＣ構造半導体装置における第３の問題
は、完成後の半導体装置で、パッケージ内におけるチッ
プ上下のバランスが崩れることである。つまり、前述し
たような理由によりチップがパッケージ内で上下にシフ
トしてしまうと、ワイヤ露出やチップ露出が発生しない
迄も、チップ上下の樹脂厚が設計値に対してずれてしま
う。すると、そのバランスの変化から、パッケージに反
りが生じてしまう。また、チップ上下の樹脂厚にバラン
スの変化が生じチップの上方あるいは下方の樹脂厚が薄
くなると、その薄くなった部分の強度が落ちる。そし
て、その部分に応力が集中すると、クラックが発生する
ことがある。
【０００８】従って、本発明は、ＬＯＣ構造の半導体装
置において、チップと内部リードとの間隔を常に保ち、
リードの変形によるチップのエッジとの接触を防ぐこと
を目的とするものである。
【０００９】本発明は、また、樹脂封入工程での圧入樹
脂によるチップの上下へのシフトを抑え、チップ露出あ
るいはワイヤ露出の不良の発生を防止すると共に、樹脂
注入の好適条件の幅を広くして条件設定を容易にし、ま
た樹脂の特性変動に対しても条件の再設定不要にして、
樹脂封入工程の生産性を高めることを目的とするもので
ある。
【００１０】本発明は、更に、樹脂封入工程での圧入樹
脂によるチップの上下へのシフトを抑え、チップの上下
の樹脂厚を封入後も所定の厚さに保つことにより、パッ
ケージの反り発生及びクラックの発生を防いで、半導体
装置の信頼性を高めることを目的とするものである。
【００１１】
【課題を解決するための手段】本発明の半導体装置は、
一主面表面に電極が形成された半導体素子と、前記半導
体素子の一主面の上方に位置する内部リードと、前記内
部リードの所定の領域と前記半導体素子の電極とを接続
するワイヤと、前記内部リードの前記ワイヤとの接続領
域の下面と前記半導体素子の一主面との間に介在して、
前記内部リードを前記ワイヤとの接続領域の位置で前記
半導体素子の一主面に固着する第一の接着手段と、前記
内部リードの前記ワイヤとの接続領域とは異なる第二の
領域の下面と前記半導体装置の一主面との間に介在し
て、前記内部リードを、前記第二の領域の位置で、前記
半導体素子の一主面に固着する第二の接着手段とを含
み、前記内部リードは、前記第二の領域に、前記第二の
接着手段を覆う、前記半導体装置の一主面に平行な広が
り部分を有することを特徴とする。
【００１２】本発明においては、図１に示すように、内
部リード１とチップ４とを、内部リード先端のステッチ
部２下面のＬＯＣテープ３Ａと、チップの縁端近傍の独
立したＬＯＣテープ３Ｂとで、接着する。これにより、
チップ上でのチップと内部リードとの間隔は、いつで
も、いずれの部分でも一定に保たれ、内部リードとチッ
プエッジとの接触は生じない。
【００１３】また、図２（ａ），（ｂ），（ｃ）に示す
ように、樹脂封入中にチップが上方または下方にシフト
しようとしても、内部リードのＬＯＣテープ３ＡとＬＯ
Ｃテープ３Ｂとの間の部分は変形しないので、チップの
縁端近傍のＬＯＣテープ３Ｂより外側のリード部分しか
変形しない。これにより、チップの上方または下方への
シフトが抑えられる。
【００１４】その結果、樹脂の好適注入条件の幅は広ま
り、樹脂のロット変更のような特性の変動要因に対する
マージンを十分に確保できる。当然、ワイヤ露出、チッ
プ露出は、発生しない。また、チップのシフトが抑えら
れることにより、チップ上下の樹脂厚を封入後も所定の
厚さに保つことができるので、パッケージの反り発生を
抑え、クラック発生を防ぐことができる。
【００１５】チップと内部リードとの間隔を一定に保つ
ことは、ステッチ部下面のＬＯＣテープの幅をチップ縁
端まで拡大することによっても、実現できる。つまり、
チップの（ボンディングパッドを除く）ほぼ全域をＬＯ
Ｃテープで覆うのである。しかし、その場合、密着力が
十分でないテープと樹脂との界面が増加してしまうの
で、パッケージの信頼性が低下してしまう。これに対
し、本発明のように二つのＬＯＣテープ３Ａ，３Ｂに分
離して独立させれば、テープと樹脂との界面の僅かな増
加で、チップ全域をテープで覆うのと同様の効果を得る
ことができる。
【００１６】更に、内部リードの、ＬＯＣテープ３Ｂで
固着される部分の平面形状を、ＬＯＣテープ３Ｂを覆う
水平方向への張出し部分を持つ形状にすれば、ＬＯＣテ
ープと外装用樹脂との界面の面積増加を僅かな量に抑え
ることができるので、従来と同程度の信頼性を確保でき
る。
【００１７】
【発明の実施の形態】次に、本発明の実施の形態につい
て、図面を参照して説明する。始めに、本発明の理解を
容易にするために、本発明の参考例について説明する。
図１に、本発明の参考例による半導体装置の、樹脂封入
工程前の平面図を示す。また、図２（ａ）は、側方から
見た図である。図１及び図２を参照して、内部リード１
先端のステッチ部２の下面にＬＯＣテープ３Ａが設けら
れている。更に、そのＬＯＣテープ３Ａとは別に、独立
したＬＯＣテープ３Ｂが、ＬＯＣテープ３Ａとチップ４
のエッジとの中間に存在している。内部リード１は、リ
ードフレームの状態で予め、リード先端のステッチ部２
の下面とチップの縁端部に相当する部分の下面側に、そ
れぞれＬＯＣテープ３Ａ，３Ｂが貼着されており、チッ
プ４は後から、それら二つのＬＯＣテープ３Ａ，３Ｂ
に、中央部と縁端部とをそれぞれ接着される。その結
果、内部リード１とチップ４の間隔は二つのＬＯＣテー
プ３Ａ，３Ｂによる二点支持により常に一定に保たれ、
内部リード１とチップ４との接触はなくなる。ここで、
独立したＬＯＣテープ３Ｂの外縁とチップ４の外縁とを
一致させると、内部リード１とチップ４との接触は、絶
無になる。
【００１８】尚、リードフレームの内部リードに予め貼
着しておくＬＯＣテープ３Ａ，３Ｂは、或る程度の間隔
を保ったまま内部リードとチップとを接着できるもので
あれば、単層の絶縁性テープでも特に問題はない。しか
し、間隔を確実に保つには、図３に示すような、上下の
絶縁性接着層８の間につぶれ難いベース基材９を有する
三層構造の絶縁性テープが望ましい。
【００１９】本参考例において、樹脂封入工程でチップ
が流入樹脂により上方あるいは下方にシフトしようとし
ても、チップ上の内部リードの、ステッチ部２下面のＬ
ＯＣテープ３Ａとチップ縁端近傍のＬＯＣテープ３Ｂと
の間の部分は、チップ４に固定されているため変形せ
ず、図２（ｂ）、（ｃ）に示すように、ＬＯＣテープ３
Ｂより外側の内部リードしか変形しない。よって、チッ
プの移動量は、少なくなる。これにより、封入工程での
パッケージ６からのワイヤ５の露出やチップ４の露出
は、防止される。同時に、チップの移動量が少なくなる
ことにより、パッケージにおけるチップ上下の樹脂厚の
バランスが崩れ難くなるので、パッケージの反りの発生
を抑えることができ、チップの移動によりチップ上また
はチップ下の樹脂厚が薄くなるために発生するクラック
を抑えることもできる。
【００２０】上述した効果は、独立したＬＯＣテープ３
Ｂをチップ４のエッジに近付ければ近付けるほど、内部
リードの、ＬＯＣ３Ａにより固定されている部分とＬＯ
Ｃテープ３Ｂにより固定されている部分の間の変形しな
い部分が長くなるため、より大きな効果を得ることがで
きる。
【００２１】次に、本発明の実施の形態について、説明
する。図４は、本発明の一実施の形態の半導体装置を、
上から見た図である。図４を参照して、本実施の形態で
は、内部リード１の先端のステッチ部２に至る中間に、
チップ縁端部のＬＯＣテープ３Ｂを覆うように、水平方
向への広がり部７を設けている。このようにすると、樹
脂とＬＯＣテープとの接触部分を減らすことができる。
つまり、密着力が弱い樹脂とＬＯＣテープとの界面を減
らすことになる。参考例においては、ステッチ部のＬＯ
Ｃテープ３Ａに加えて、単純にもう一つＬＯＣテープ３
Ｂを増やしたため、密着力が弱い樹脂とＬＯＣテープと
の界面の面積が増えてしまい、パッケージの信頼性が従
来より低下することを免れなかった。しかし、本実施の
形態のように、内部リード１の中間にＬＯＣテープ３Ｂ
を覆うように水平方向への広がり部７を設ければ、密着
力が弱い樹脂とＬＯＣテープとの界面の増加を抑えるこ
とができるので、信頼性の低下を招くことは、ない。
【００２２】本発明の半導体装置においては、密着力が
十分ではないＬＯＣテープと樹脂との界面はできる限り
少ない方がよい。従って、独立したＬＯＣテープの幅は
狭い方が好ましい。テープの加工性を考慮すると、０．
５ｍｍ程度が最小幅と考えられる。しかし、その程度な
らば、パッケージの信頼性への影響は少ない。若し、実
施の形態のように、独立したＬＯＣテープ３Ｂ上を覆う
ように広がり部７を設ければ、パッケージの信頼性に与
える影響は、実質的に皆無になる。
【００２３】
【発明の効果】本発明では、先ず、内部リードをその先
端のステッチ部でチップに固定するＬＯＣテープに加え
て、チップ縁端部でチップに固定するＬＯＣテープを設
け、内部リードの、ステッチ部下面のＬＯＣテープとチ
ップ縁端部近傍のＬＯＣテープとの間の部分は変形しな
いようにする。
【００２４】これにより、チップ上でのチップと内部リ
ードとの間隔を一定に保ち、内部リードとチップ縁端と
の接触を防ぐ。
【００２５】また、樹脂封入工程において圧入された樹
脂によりチップが上方または下方にシフトしようとして
も、チップ縁端近傍のＬＯＣテープより外側のリードし
か変形しないようにして、チップの移動量を少なくし、
樹脂封入工程でのワイヤ露出、チップ露出を防ぎ、パッ
ケージの反りや信頼性の低下を抑える。
【００２６】以上により、樹脂の好適注入条件の幅を広
げることができるようにして、樹脂封入工程での生産性
を高める。
【００２７】そして、本発明は上記の構成に加えて、内
部リードにチップ縁端部に位置するＬＯＣテープを覆う
水平方向の広がり部を設ける。これにより本発明によれ
ば、接着力が強くはない外装樹脂とＬＯＣテープとの界
面の面積増加を僅かな量に抑えることができるので、従
来と同等の信頼性を確保できる。
【図面の簡単な説明】
【図１】本発明の参考例に係る半導体装置の平面図であ
る。
【図２】参考例に係る半導体装置の断面図、封入工程で
樹脂の流入によりチップが上方に動いた場合の断面図及
び、チップが下方に動いた場合の断面図である。
【図３】三層構造の絶縁性接着テープの断面図である。
【図４】本発明の一実施の形態に係る半導体装置の平面
図である。
【図５】従来のＬＯＣ構造の半導体装置の、樹脂封入前
の断面図である。
【図６】図５に示す半導体装置のチップの平面図であ
る。
【図７】図５に示す半導体装置において、内部リードと
チップのエッジとが接触した状態を示す断面図である。
【図８】図５に示す半導体装置において、ワイヤ露出が
発生した状態を示す断面図および、チップ露出が発生し
た状態を示す断面図である。
【符号の説明】
１ 内部リード ２ ステッチ部 ３，３Ａ，３Ｂ ＬＯＣテープ ４ チップ ５ ボンディングワイヤ ６ パッケージ ７ 広がり部 ８ 接着層 ９ ベース基材

Claims (6)

    (57)【特許請求の範囲】
  1. 【請求項１】 一主面表面に電極が形成された半導体素
    子と、 前記半導体素子の一主面の上方に位置する内部リード
    と、 前記内部リードの所定の領域と前記半導体素子の電極と
    を接続するワイヤと、 前記内部リードの前記ワイヤとの接続領域の下面と前記
    半導体素子の一主面との間に介在して、前記内部リード
    を前記ワイヤとの接続領域の位置で前記半導体素子の一
    主面に固着する第一の接着手段と、 前記内部リードの前記ワイヤとの接続領域とは異なる第
    二の領域の下面と前記半導体装置の一主面との間に介在
    して、前記内部リードを、前記第二の領域の位置で、前
    記半導体素子の一主面に固着する第二の接着手段とを含
    み、 前記内部リードは、前記第二の領域に、前記第二の接着
    手段を覆う、前記半導体装置の一主面に平行な広がり部
    分を有することを特徴とする半導体装置。
  2. 【請求項２】 請求項１に記載の半導体装置において、 前記第二の接着手段を、前記半導体素子の縁端部近傍に
    設けたことを特徴とする半導体装置。
  3. 【請求項３】 請求項２に記載の半導体装置において、 前記第二の接着手段の外縁と、前記半導体素子の外縁と
    を一致させたことを特徴とする半導体装置。
  4. 【請求項４】 請求項１、請求項２又は請求項３に記載
    の半導体装置において、 前記第一の接着手段及び前記第二の接着手段は、上下の
    絶縁性接着剤層の間に前記接着剤層より難圧縮性の高い
    ベース基材を挟んだ、三層構造のものであることを特徴
    とする半導体装置。
  5. 【請求項５】 ＬＯＣ構造の半導体装置の製造に用いる
    リードフレームであって、半導体素子のワイヤボンディ
    ング用電極が設けられた一主面の上方に位置すべき内部
    リードを有し、前記内部リードは、前記半導体素子の電
    極とワイヤで接続される領域の、前記半導体素子の一主
    面と向き合うべき面に設けられた、前記半導体素子の一
    主面との固着のための第一の接着手段と、前記半導体素
    子の電極とワイヤで接続される領域とは異なる第二の領
    域の、前記半導体素子の一主面 と向き合うべき面に設け
    られた、前記半導体素子の一主面との固着のための第ニ
    の接着手段とを備えを備え、 前記内部リードの第二の領域が、前記第二の接着手段を
    覆う、水平方向の広がり部分を有することを特徴とする
    リードフレーム。
  6. 【請求項６】 請求項５に記載のリードフレームにおい
    て、 前記第一の接着手段及び前記第二の接着手段は、上下の
    絶縁性接着剤層の間に前記接着剤層より難圧縮性の高い
    ベース基材を挟んだ、三層構造のものであることを特徴
    とするリードフレーム。
JP9155090A 1997-06-12 1997-06-12 半導体装置及びリードフレーム Expired - Fee Related JP3006546B2 (ja)

Priority Applications (6)

Application Number Priority Date Filing Date Title
JP9155090A JP3006546B2 (ja) 1997-06-12 1997-06-12 半導体装置及びリードフレーム
CA002240589A CA2240589C (en) 1997-06-12 1998-06-12 Semiconductor device with an improved lead-chip adhesion structure and lead frame to be used therefor
KR1019980022015A KR100337404B1 (ko) 1997-06-12 1998-06-12 반도체장치및리드프레임
US09/096,498 US6211573B1 (en) 1997-06-12 1998-06-12 Semiconductor device with an improved lead-chip adhesion structure and lead frame to be used therefor
AU71840/98A AU736515B2 (en) 1997-06-12 1998-06-12 Semiconductor device with an improved lead-chip adhesion structure and lead frame to be used therefor
EP98110843A EP0884780A3 (en) 1997-06-12 1998-06-12 Semiconductor device with an improved lead-chip adhesion structure and lead frame to be used therefor

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP9155090A JP3006546B2 (ja) 1997-06-12 1997-06-12 半導体装置及びリードフレーム

Publications (2)

Publication Number Publication Date
JPH113907A JPH113907A (ja) 1999-01-06
JP3006546B2 true JP3006546B2 (ja) 2000-02-07

Family

ID=15598436

Family Applications (1)

Application Number Title Priority Date Filing Date
JP9155090A Expired - Fee Related JP3006546B2 (ja) 1997-06-12 1997-06-12 半導体装置及びリードフレーム

Country Status (6)

Country Link
US (1) US6211573B1 (ja)
EP (1) EP0884780A3 (ja)
JP (1) JP3006546B2 (ja)
KR (1) KR100337404B1 (ja)
AU (1) AU736515B2 (ja)
CA (1) CA2240589C (ja)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100304959B1 (ko) * 1998-10-21 2001-09-24 김영환 칩 적층형 반도체 패키지 및 그 제조방법
JP2002176130A (ja) * 2000-12-08 2002-06-21 Mitsubishi Electric Corp 封止型半導体装置およびそれに用いられるリードフレーム
US8084299B2 (en) 2008-02-01 2011-12-27 Infineon Technologies Ag Semiconductor device package and method of making a semiconductor device package

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5068712A (en) 1988-09-20 1991-11-26 Hitachi, Ltd. Semiconductor device
JP2569939B2 (ja) 1989-10-23 1997-01-08 日本電気株式会社 樹脂封止型半導体装置
JP2509422B2 (ja) * 1991-10-30 1996-06-19 三菱電機株式会社 半導体装置及びその製造方法
KR100269281B1 (ko) * 1992-12-17 2000-10-16 윤종용 반도체장치
US5548160A (en) * 1994-11-14 1996-08-20 Micron Technology, Inc. Method and structure for attaching a semiconductor die to a lead frame
TW314650B (ja) * 1995-06-21 1997-09-01 Oki Electric Ind Co Ltd
JPH0982846A (ja) 1995-09-14 1997-03-28 Toshiba Corp 樹脂封止型半導体装置及びその製造方法及びそれに用いるリードフレーム
JPH1032303A (ja) 1996-07-15 1998-02-03 Toshiba Corp 樹脂封止型半導体装置およびその製造方法
JP2859223B2 (ja) * 1996-10-29 1999-02-17 日本電気アイシーマイコンシステム株式会社 半導体装置
US5834837A (en) * 1997-01-03 1998-11-10 Lg Semicon Co., Ltd. Semiconductor package having leads with step-shaped dimples

Also Published As

Publication number Publication date
JPH113907A (ja) 1999-01-06
KR100337404B1 (ko) 2002-07-18
KR19990006940A (ko) 1999-01-25
CA2240589C (en) 2002-02-05
AU7184098A (en) 1998-12-17
EP0884780A2 (en) 1998-12-16
CA2240589A1 (en) 1998-12-12
AU736515B2 (en) 2001-07-26
US6211573B1 (en) 2001-04-03
EP0884780A3 (en) 2000-01-12

Similar Documents

Publication Publication Date Title
US5793108A (en) Semiconductor integrated circuit having a plurality of semiconductor chips
US5874784A (en) Semiconductor device having external connection terminals provided on an interconnection plate and fabrication process therefor
JP3461720B2 (ja) 樹脂封止型半導体装置
JP2900311B2 (ja) メタルキャリヤフレームを用いたｂｇａ半導体パッケージの製造方法及びそのｂｇａ半導体パッケージ
US7476975B2 (en) Semiconductor device and resin structure therefor
US6664643B2 (en) Semiconductor device and method for manufacturing the same
JP2939614B2 (ja) 積層型半導体パッケージ
US5252854A (en) Semiconductor device having stacked lead structure
JP2002110898A (ja) 半導体装置
JPH05109975A (ja) 樹脂封止型半導体装置
JPH06105721B2 (ja) 半導体装置
JP2002222889A (ja) 半導体装置及びその製造方法
US7642636B2 (en) Stack package of ball grid array type
CN107305879B (zh) 半导体器件及相应的方法
JP3006546B2 (ja) 半導体装置及びリードフレーム
JP3277083B2 (ja) 半導体チップおよびそれを用いた半導体装置
JPH0797594B2 (ja) 半導体集積回路装置
JP3043484B2 (ja) 半導体装置
JP4361828B2 (ja) 樹脂封止型半導体装置
JPH1140601A (ja) 半導体装置の構造
JP3013810B2 (ja) 半導体装置の製造方法
JP2007287809A (ja) 積層型半導体装置及び積層型半導体装置の製造方法
JP3229816B2 (ja) 樹脂封止型半導体装置の製造方法
JP3965767B2 (ja) 半導体チップの基板実装構造
JP3169072B2 (ja) 半導体装置

Legal Events

Date Code Title Description
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 19991026

LAPS Cancellation because of no payment of annual fees