JPS61236130A - 半導体装置 - Google Patents

半導体装置

Info

Publication number
JPS61236130A
JPS61236130A JP60076533A JP7653385A JPS61236130A JP S61236130 A JPS61236130 A JP S61236130A JP 60076533 A JP60076533 A JP 60076533A JP 7653385 A JP7653385 A JP 7653385A JP S61236130 A JPS61236130 A JP S61236130A
Authority
JP
Japan
Prior art keywords
pellet
lead
wire
bonding
bonding pad
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP60076533A
Other languages
English (en)
Inventor
Chiyoshi Kamata
千代士 鎌田
Kanji Otsuka
寛治 大塚
Takeo Yamada
健雄 山田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Priority to JP60076533A priority Critical patent/JPS61236130A/ja
Publication of JPS61236130A publication Critical patent/JPS61236130A/ja
Pending legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42Wire connectors; Manufacturing methods related thereto
    • H01L24/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/4826Connecting between the body and an opposite side of the item with respect to the body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484Connecting portions
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73201Location after the connecting process on the same surface
    • H01L2224/73215Layer and wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01014Silicon [Si]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01082Lead [Pb]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Wire Bonding (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 (技術分野〕 本発明は、半導体装置の配線形成に適用して有効な技術
に関する。
〔背景技術〕
半導体装置に搭載されているペレットと外部端子との電
気的を、金またはアルミニウム等のワイヤを用いて行う
ことができる。
この場合、通常ペレットの周辺領域に形成されたボンデ
ィングパッドと該ペレットの周囲に配列されている、外
部端子であるリード内端部とが、ワイヤボンディングさ
れている。
ところで、ペレットが高集積化されるに従い、ペレット
が大型化されるとともにリードの本数が増大する傾向に
ある。
したがって、ペレットの内部領域にある回路素子から該
ペレットの周辺SM域のボンディングバンドまでの配線
が長くなり、それだけ信号処理が遅くなるという問題が
生じる。また、多数のリードをベレット周囲に配置する
必要があり、その際該リード先端を一定の余裕を持って
配列しなければならないため、いきおいリード内端部を
ペレットから雌花させることになる。そのため、ワイヤ
長さが延長されることになり、ここでも信号処理速度の
遅延が生じることになる。
加えて、ペレットの集積度の向上に伴い動作時に発生す
る熱量が増大するため、半導体装置の信頼性の低下を来
すという問題もある。
なお、ベレ・7トのワイヤボンディングについては19
80年1月15日、株式会社工業調査会発行、日本マイ
クロエレクトロニクス協会Hrrc化実装技術」P99
に記載されている。
〔発明の目的〕
本発明の目的は、半導体装置の信号処理速度を向上する
ことができる技術を提供することにある。
本発明の他の目的は、半導体装置の熱抵抗を低減できる
技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述および添付図面から明らかになるであろう
〔発明の概要〕 本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、次の通りである。
リード先端をペレットの回路形成面側に延在し、該ペレ
ット上面に接着し、該リードと最寄りのボンディングパ
ッドとをワイヤボンディングすることにより、ワイヤ長
さを短縮でき、また前記ボンディングパッドがペレット
の内側領域に形成されているためペレットの内部配線を
も短縮することができることにより、信号処理の速度を
大巾に向上させることができる。
また、動作時に発熱する回路形成部に近いペレット面に
、リードが直接接着されているため、前記熱を該リード
を通して効率良く外部へ放散させることができるもので
ある。
〔実施例〕
第1図は、本発明による一実施例である、いわゆるDI
P型の樹脂封止型半導体装置を示す断面図である。
本実施例の半導体装置は、外部端子であるリードlの内
端部がペレット2の回路形成面である上面にシリコーン
ゴム系接着剤3で接着され、さらにその先端部でペレッ
ト2のボンディングパッド4とワイヤ5により電気的に
接続されている。この状態でエポキシ樹脂で封止してパ
ッケージ6が形成されてなるものである。
前記の如く、リード1の先端がペレット2の上面のボン
ディングパッド4に近接する位置まで延在されているた
め、ワイヤ5は非常に短くすることができ、それだけ信
号処理を迅速に行うことができる。
また、ボンディングパッド4を適切な場所に設けること
ができるので、ペレット2の回路素子とボンディングパ
ッド4との電気的接続を行う内部配線(図示せず、)に
ついても、全ての回路素子についてバランスのとれた長
さにすることができる。それ故、周辺領域にボンディン
グパッドを設ける場合のように、回路素子の形成場所に
よって信号処理時間が大きく異なるということを防止で
きるので、各回路素子からの信号取出を最短時間で行う
ことができる。
また、結果としてペレット内の配線形成領域を削減でき
るので、集積度を向上させるこができる。
さらに、リード1とペレット2の回路形成面とが熱伝導
性のよい接着剤3を介して接着されているため、動作時
に回路等で発生した熱をリード1を通して直接パッケー
ジ外へ逃がすことができるので、熱的信鎖性が極めて高
いものである。
以上説明した本実施例の半導体装置は、搭載されるペレ
ット2が高集積度の大型である場合に特に顕著な効果を
発揮するものである。
なお、前記半導体装置は、通常のベレット取付部である
タブのないリードフレームを用意し、該リードフレーム
のリード1の内端部の裏面にペレット2の上面を接着剤
3で接着した後ワイヤボンディングを行い、その後通常
のモールド工程を経て、リード成形を行うことにより完
成される。
〔効果〕
(1)、リード先端をペレットの回路形成面側に延在し
、該ペレットの回路形成面に接着し、該リードと最寄り
のボンディングパッドとをワイヤボンディングすること
により、ワイヤ長さを短縮できるので信号処理の高速化
ができる。
(2)、前記(1)と同様の理由により、ボンディング
パッドを適切な配置で形成できるので、内部配線の長さ
を短縮することができることにより、信号処理の高速化
ができる。
(3)、前記(2)と同様の理由により、配線形成領域
を削減することができるので、ペレットの高集積化を行
うことができる。
(4)。ペレットの回路形成面にリードを接着している
ことにより、動作時にペレットに発生した熱を直接リー
ドを伝って逃がすことができるので極めて熱抵抗の小さ
い半導体装置を提供できる。
(5)、前記(11〜(4)により、高集積度の大型ベ
レットを搭載してなおかつ、放熱性に優れた高速演算可
能な信頬性の高い半導体装置を提供できる。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は前記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。
たとえば、接着剤としてはシリコーンゴム系接着剤のみ
を示したが、これに限るものでなく他の有機系接着剤で
あっても、その中に熱伝導性の高いフィラーを混合した
ものであっても良いことはいうまでもない、また、有機
系接着剤に限らず、無機系接着剤、たとえばガラスまた
は半田、金−シリコン共晶等の金属を用いてもよい。特
に金属を用いる場合は大巾に熱抵抗を下げることができ
る。
なお、リードのペレット面への接着は、必ずしも全リー
ドについて行う或・要はなく、一部のリードのみを接着
し、他のリードについては通常のリードのようにペレッ
トの周囲に配置し、ワイヤボンディングを行うこともで
きる。
〔利用分野〕
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野である樹脂封止型半導体装
置に適用した場合について説明したが、それに限定され
るものではなく、たとえば、リードの一部とペレットの
電極とをワイヤを介して電気的接続を行う半導体装置で
あれば、パッケージの材質、その構造等に関係なく全て
の半導体装置に適用できる技術である。したがって、セ
ラミックパッケージからなるいわゆるガラス封止型等の
ハーメチックシール型パッケージからなる半導体装置に
ついても適用して有効な技術である。
【図面の簡単な説明】 第1図は、本発明による一実施例である半導体装置を示
す断面図である。 1・・・リード、2・・・ペレット、3・・・接着剤、
4・・・ボンディングパッド、5・・・ワイヤ、6・・
・パッケージ。

Claims (1)

  1. 【特許請求の範囲】 1、リードがペレットの回路形成面側に接着され該リー
    ドとペレットのボンディングパッドとがワイヤボンディ
    ングされてなる半導体装置。 2、リードがペレットの回路形成面側に有機接着剤で接
    着されていることを特徴とする特許請求の範囲第1項記
    載の半導体装置。 3、リードがペレットの回路形成面側に金属で接着され
    ていることを特徴とする特許請求の範囲第1項記載の半
    導体装置。
JP60076533A 1985-04-12 1985-04-12 半導体装置 Pending JPS61236130A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP60076533A JPS61236130A (ja) 1985-04-12 1985-04-12 半導体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP60076533A JPS61236130A (ja) 1985-04-12 1985-04-12 半導体装置

Publications (1)

Publication Number Publication Date
JPS61236130A true JPS61236130A (ja) 1986-10-21

Family

ID=13607912

Family Applications (1)

Application Number Title Priority Date Filing Date
JP60076533A Pending JPS61236130A (ja) 1985-04-12 1985-04-12 半導体装置

Country Status (1)

Country Link
JP (1) JPS61236130A (ja)

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63141329A (ja) * 1986-12-03 1988-06-13 Mitsubishi Electric Corp Icパツケ−ジ
US4994411A (en) * 1988-03-10 1991-02-19 Hitachi, Ltd. Process of producing semiconductor device
US5184208A (en) * 1987-06-30 1993-02-02 Hitachi, Ltd. Semiconductor device
US5358904A (en) * 1988-09-20 1994-10-25 Hitachi, Ltd. Semiconductor device
US5365113A (en) * 1987-06-30 1994-11-15 Hitachi, Ltd. Semiconductor device
JPH08255808A (ja) * 1996-01-11 1996-10-01 Toshiba Corp 半導体装置
US5840599A (en) * 1989-06-30 1998-11-24 Texas Instruments Incorporated Process of packaging an integrated circuit with a conductive material between a lead frame and the face of the circuit
US5863817A (en) * 1988-09-20 1999-01-26 Hitachi, Ltd. Semiconductor device
US6064112A (en) * 1997-03-25 2000-05-16 Hitachi, Ltd. Resin-molded semiconductor device having a lead on chip structure
US6097081A (en) * 1997-01-16 2000-08-01 Hitachi, Ltd. Semiconductor device having adhesive between lead and chip

Cited By (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0543294B2 (ja) * 1986-12-03 1993-07-01 Mitsubishi Electric Corp
JPS63141329A (ja) * 1986-12-03 1988-06-13 Mitsubishi Electric Corp Icパツケ−ジ
US5742101A (en) * 1987-06-30 1998-04-21 Hitachi, Ltd. Semiconductor device
US5184208A (en) * 1987-06-30 1993-02-02 Hitachi, Ltd. Semiconductor device
US5365113A (en) * 1987-06-30 1994-11-15 Hitachi, Ltd. Semiconductor device
US5514905A (en) * 1987-06-30 1996-05-07 Hitachi, Ltd. Semiconductor device
US4994411A (en) * 1988-03-10 1991-02-19 Hitachi, Ltd. Process of producing semiconductor device
US6072231A (en) * 1988-03-20 2000-06-06 Hitachi, Ltd. Semiconductor device
US6081023A (en) * 1988-03-20 2000-06-27 Hitachi, Ltd. Semiconductor device
US6130114A (en) * 1988-03-20 2000-10-10 Hitachi, Ltd. Semiconductor device
US6069029A (en) * 1988-09-20 2000-05-30 Hitachi, Ltd. Semiconductor device chip on lead and lead on chip manufacturing
US5914530A (en) * 1988-09-20 1999-06-22 Hitachi, Ltd. Semiconductor device
US6018191A (en) * 1988-09-20 2000-01-25 Hitachi, Ltd. Semiconductor device
US5358904A (en) * 1988-09-20 1994-10-25 Hitachi, Ltd. Semiconductor device
US5863817A (en) * 1988-09-20 1999-01-26 Hitachi, Ltd. Semiconductor device
US6303982B2 (en) 1988-09-20 2001-10-16 Hitachi, Ltd. Semiconductor device
US6531760B1 (en) 1988-09-20 2003-03-11 Gen Murakami Semiconductor device
US6720208B2 (en) 1988-09-20 2004-04-13 Renesas Technology Corporation Semiconductor device
US6919622B2 (en) 1988-09-20 2005-07-19 Renesas Technology Corp. Semiconductor device
US5840599A (en) * 1989-06-30 1998-11-24 Texas Instruments Incorporated Process of packaging an integrated circuit with a conductive material between a lead frame and the face of the circuit
JPH08255808A (ja) * 1996-01-11 1996-10-01 Toshiba Corp 半導体装置
US6097081A (en) * 1997-01-16 2000-08-01 Hitachi, Ltd. Semiconductor device having adhesive between lead and chip
US6064112A (en) * 1997-03-25 2000-05-16 Hitachi, Ltd. Resin-molded semiconductor device having a lead on chip structure

Similar Documents

Publication Publication Date Title
JPH06105721B2 (ja) 半導体装置
JPH08116016A (ja) リードフレーム及び半導体装置
JPH09312375A (ja) リードフレーム、半導体装置及び半導体装置の製造方法
JPS61236130A (ja) 半導体装置
JPS60167454A (ja) 半導体装置
JPS60171733A (ja) 半導体装置
JP3316450B2 (ja) 半導体装置
JPH11297917A (ja) 半導体装置及びその製造方法
JPH08115941A (ja) 半導体装置
JPH01187841A (ja) 半導体装置
JPS62154769A (ja) 半導体装置
JPS6129162A (ja) 半導体装置
JP2758677B2 (ja) 半導体装置及びその製造方法
JPH08148620A (ja) 半導体パッケージ及びその実装方法
JPH05152495A (ja) 半導体装置
KR200154510Y1 (ko) 리드 온 칩 패키지
JPH05190709A (ja) マルチチップパッケージ
KR890013762A (ko) 반도체 장치 및 그 제조방법
JPH03265161A (ja) 樹脂封止型半導体装置
KR20040013736A (ko) 반도체 패키지 제조방법
TW445607B (en) Semiconductor device
JP2633513B2 (ja) 半導体装置の製造方法
KR0142756B1 (ko) 칩홀딩 리드 온 칩타입 반도체 패키지
JPS6060743A (ja) リ−ドフレ−ム
KR20010045680A (ko) 리드 온 칩형 반도체 칩 패키지