WO2023002766A1 - プリント配線板及びプリント配線板の製造方法 - Google Patents

プリント配線板及びプリント配線板の製造方法 Download PDF

Info

Publication number
WO2023002766A1
WO2023002766A1 PCT/JP2022/022932 JP2022022932W WO2023002766A1 WO 2023002766 A1 WO2023002766 A1 WO 2023002766A1 JP 2022022932 W JP2022022932 W JP 2022022932W WO 2023002766 A1 WO2023002766 A1 WO 2023002766A1
Authority
WO
WIPO (PCT)
Prior art keywords
printed wiring
wiring board
insulating layer
conductive pattern
layer
Prior art date
Application number
PCT/JP2022/022932
Other languages
English (en)
French (fr)
Inventor
良雄 岡
耕司 新田
将一郎 酒井
Original Assignee
住友電気工業株式会社
住友電工プリントサーキット株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 住友電気工業株式会社, 住友電工プリントサーキット株式会社 filed Critical 住友電気工業株式会社
Priority to US18/037,911 priority Critical patent/US20240008175A1/en
Priority to CN202280007609.4A priority patent/CN116490942A/zh
Priority to JP2023536642A priority patent/JPWO2023002766A1/ja
Publication of WO2023002766A1 publication Critical patent/WO2023002766A1/ja

Links

Images

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/16—Printed circuits incorporating printed electric components, e.g. printed resistor, capacitor, inductor
    • H05K1/165—Printed circuits incorporating printed electric components, e.g. printed resistor, capacitor, inductor incorporating printed inductors
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0296—Conductive pattern lay-out details not covered by sub groups H05K1/02 - H05K1/0295
    • H05K1/0298—Multilayer circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01F—MAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
    • H01F17/00—Fixed inductances of the signal type 
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/10—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/06—Thermal details
    • H05K2201/068—Thermal details wherein the coefficient of thermal expansion is important
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/10—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern
    • H05K3/108—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern by semi-additive methods; masks therefor

Definitions

  • the present disclosure relates to a printed wiring board and a method for manufacturing the printed wiring board.
  • a printed wiring board is described in JP-A-2016-9854 (Patent Document 1).
  • the printed wiring board described in Patent Document 1 has a base film, a conductive pattern, and an adhesive layer (insulating layer).
  • the base film has a major surface.
  • a conductive pattern is on the major surface of the base film.
  • the insulating layer covers the conductive pattern on the main surface of the base film.
  • a printed wiring board of the present disclosure includes a base film having a first surface and a second surface opposite to the first surface, a first conductive pattern on the first surface, and a film covering the first conductive pattern. and a first insulating layer overlying the first surface. A plurality of first voids exist in the first insulating layer.
  • a method for manufacturing a printed wiring board of the present disclosure includes steps of preparing a base film having a first surface and a second surface opposite to the first surface, and forming a first conductive pattern on the first surface. and forming a first insulating layer on the first surface to cover the first conductive pattern. Forming the first insulating layer includes introducing a plurality of first voids into the first insulating layer.
  • FIG. 1 is a plan view of a printed wiring board 100.
  • FIG. FIG. 2 is a bottom view of printed wiring board 100 .
  • 3A is a cross-sectional view taken along IIIA-IIIA in FIG. 1.
  • FIG. 3B is a cross-sectional view along IIIB-IIIB in FIG. 4A to 4D are process diagrams showing a method for manufacturing printed wiring board 100.
  • FIG. 5 is a cross-sectional view of printed wiring board 100 after first layer forming step S21a is performed.
  • FIG. 6 is a cross-sectional view of printed wiring board 100 after through-hole forming step S21b is performed.
  • FIG. 7A is a first cross-sectional view of printed wiring board 100 after second layer formation step S21c is performed.
  • FIG. 7B is a second cross-sectional view of printed wiring board 100 after second layer forming step S21c is performed.
  • FIG. 8A is a first cross-sectional view of printed wiring board 100 after performing resist forming step S22.
  • FIG. 8B is a second cross-sectional view of printed wiring board 100 after resist formation step S22 is performed.
  • FIG. 9A is a first cross-sectional view of printed wiring board 100 after first electroplating step S23 is performed.
  • FIG. 9B is a second cross-sectional view of printed wiring board 100 after first electroplating step S23 is performed.
  • FIG. 10A is a first cross-sectional view of printed wiring board 100 after resist removal step S24 is performed.
  • FIG. 10B is a second cross-sectional view of printed wiring board 100 after resist removal step S24 is performed.
  • FIG. 11A is a first cross-sectional view of printed wiring board 100 after seed layer removing step S25 is performed.
  • FIG. 11B is a second cross-sectional view of printed wiring board 100 after seed layer removing step S25 is performed.
  • FIG. 12A is a first cross-sectional view of printed wiring board 100 after second electroplating step S26 is performed.
  • FIG. 12B is a second cross-sectional view of printed wiring board 100 after second electroplating step S26 is performed.
  • a resin material having high heat resistance (that is, having a high glass transition point) is preferably used for the insulating layer covering the conductive pattern.
  • resin materials with high heat resistance tend to have a high elastic modulus. Therefore, if a resin material with high heat resistance (high elastic modulus) is used for the insulating layer covering the conductive pattern, there is a possibility that the warpage of the printed wiring board increases due to temperature rise.
  • the present disclosure has been made in view of the problems of the prior art as described above. More specifically, the present invention provides a printed wiring board and a printed wiring board manufacturing method capable of suppressing warpage due to temperature rise.
  • a printed wiring board includes a base film having a first surface and a second surface opposite to the first surface, a first conductive pattern on the first surface, and a first conductive pattern. and a first insulating layer overlying the first surface to cover the one conductive pattern. A plurality of first voids exist in the first insulating layer. According to the printed wiring board of (1) above, it is possible to suppress warping due to temperature rise.
  • the area ratio of the plurality of first voids in the first insulating layer in a cross-sectional view may be 3% or more. According to the printed wiring board of (2) above, it is possible to further suppress warping due to temperature rise.
  • the coefficient of thermal expansion of the first insulating layer may be 3.0 ⁇ 10 ⁇ 5 /K or more. According to the printed wiring board of (3) above, even when the coefficient of thermal expansion of the first insulating layer is large, it is possible to suppress warping due to temperature rise.
  • the modulus of elasticity of the first insulating layer may be 2 GPa or more. According to the printed wiring board of (4) above, it is possible to improve heat resistance.
  • the first conductive pattern includes the first seed layer on the first surface, the first core on the first seed layer, the first and a first shrink layer covering the core. According to the printed wiring board of (5) above, the pattern ratio of the first conductive pattern can be increased.
  • the height of the first conductive pattern may be greater than the width of the first conductive pattern. According to the printed wiring board of (6) above, it is possible to reduce the wiring resistance of the first conductive pattern.
  • the height of the first conductive pattern may be greater than the thickness of the base film.
  • the first conductive pattern may be spiral in plan view. According to the printed wiring board of (8) above, it is possible to reduce bias in the direction of warpage due to temperature rise.
  • the printed wiring board of (1) to (8) above further includes a second conductive pattern on the second surface and a second insulating layer on the second surface so as to cover the second conductive pattern. may be provided.
  • a plurality of second voids may exist in the second insulating layer. The value obtained by dividing the total area of the first conductive patterns in plan view by the area of the first surface may be different from the value obtained by dividing the total area of the second conductive patterns in plan view by the area of the second surface.
  • a method for manufacturing a printed wiring board includes steps of preparing a base film having a first surface and a second surface opposite to the first surface; forming a pattern; and forming a first insulating layer on the first surface to cover the first conductive pattern. Forming the first insulating layer includes introducing a plurality of first voids into the first insulating layer. According to the printed wiring board manufacturing method of (10) above, it is possible to suppress warpage.
  • the step of forming the first insulating layer includes mixing hollow microcapsules into the uncured insulating material, and forming the insulating material on the first surface.
  • a step of applying the insulating material so as to cover the first conductive pattern and a step of heating and curing the insulating material may be included.
  • a printed wiring board (referred to as “printed wiring board 100”) according to the embodiment will be described below.
  • FIG. 1 is a plan view of the printed wiring board 100.
  • FIG. FIG. 2 is a bottom view of printed wiring board 100 .
  • 3A is a cross-sectional view taken along IIIA-IIIA in FIG. 1.
  • FIG. 3B is a cross-sectional view along IIIB-IIIB in FIG.
  • the printed wiring board 100 includes a base film 10, a first conductive pattern 20, a first insulating layer 30, a second conductive pattern 40, a second 2 insulating layers 50 .
  • the base film 10 has a first surface 10a and a second surface 10b.
  • the first surface 10 a and the second surface 10 b are main surfaces of the base film 10 .
  • the second surface 10b is the opposite surface of the first surface 10a.
  • a through hole 10c is formed in the base film 10 .
  • the through hole 10c penetrates the base film 10 along the thickness direction.
  • the thickness of the base film 10 is assumed to be thickness T1.
  • the thickness T1 is preferably 50 ⁇ m or less. Thickness T1 is more preferably 20 ⁇ m or less. This makes it possible to increase the volume ratio of the first conductive pattern 20 and the second conductive pattern 40 .
  • the base film 10 is made of a flexible insulating resin material. That is, printed wiring board 100 is a flexible printed wiring board. Specific examples of the material forming the base film 10 include polyimide, polyethylene terephthalate, and fluororesin.
  • the first conductive pattern 20 is arranged on the first surface 10a.
  • the first conductive pattern 20 has a spiral shape in a plan view (viewed from a direction perpendicular to the first surface 10a). That is, the first conductive pattern 20 constitutes a coil.
  • the first conductive pattern 20 has, for example, a first seed layer 21, a first core body 22, and a first shrink layer 23.
  • the first seed layer 21 is on the first surface 10a.
  • the first seed layer 21 has, for example, a first layer and a second layer.
  • a first layer of the first seed layer 21 is on the first surface 10a.
  • the first layer of the first seed layer 21 is made of, for example, a nickel-chromium alloy. Copper may be formed on the nickel-chromium alloy.
  • the first layer of the first seed layer 21 is, for example, a sputter layer.
  • the second layer of the first seed layer 21 overlies the first layer of the first seed layer 21 .
  • the second layer of the first seed layer 21 is made of copper, for example.
  • the second layer of the first seed layer 21 is, for example, a sputter layer, an electroless plated layer, or a layer obtained by laminating a sputter layer and an electroless plated layer.
  • the first core 22 is on the first seed layer 21 .
  • the first core 22 is made of copper, for example.
  • the first core body 22 is, for example, an electrolytic plating layer.
  • the first shrink layer 23 covers the side surfaces of the first seed layer 21 and the first core 22 and the upper surface of the first core 22 .
  • the first shrink layer 23 is, for example, an electrolytic plating layer.
  • the width of the first conductive pattern 20 be the width W1
  • the height of the first conductive pattern 20 be the height H1.
  • Height H1 is, for example, greater than width W1. That is, the aspect ratio (the value obtained by dividing the height H1 by the width W1) of the first conductive pattern 20 is, for example, 1 or more.
  • the aspect ratio of the first conductive pattern 20 is preferably 1.5 or more.
  • Height H1 is, for example, greater than or equal to thickness T1.
  • the height H1 is, for example, 40 ⁇ m or more.
  • a value obtained by dividing the total area of the first conductive pattern 20 by the area of the region sandwiched between the innermost circumference and the outermost circumference of the first conductive pattern 20 is defined as the first pattern ratio.
  • the first pattern rate is, for example, 30% or more.
  • the first pattern percentage may be 40 percent or greater.
  • the first insulating layer 30 is on the first surface 10 a so as to cover the first conductive pattern 20 .
  • the first insulating layer 30 is made of an insulating resin material. Specific examples of the material forming the first insulating layer 30 include epoxy, urethane, and polyimide.
  • the elastic modulus of the first insulating layer 30 is, for example, 2 GPa or more. Thereby, the heat resistance of printed wiring board 100 can be improved.
  • the elastic modulus of the first insulating layer 30 may be 4 GPa or more.
  • the elastic modulus of the first insulating layer 30 is the elastic modulus of the constituent material of the first insulating layer 30 .
  • the elastic modulus of the first insulating layer 30 is, for example, 12 GPa or less.
  • the elastic modulus of the first insulating layer 30 is measured by the nanoindentation method defined in ISO14577.
  • the coefficient of thermal expansion of the first insulating layer 30 is, for example, 3.0 ⁇ 10 ⁇ 5 /K or more. Thus, even when the coefficient of thermal expansion of first insulating layer 30 is large, warping of printed wiring board 100 due to temperature rise can be suppressed by introducing first voids 31 .
  • the coefficient of thermal expansion of the first insulating layer 30 may be 4.5 ⁇ 10 ⁇ 5 /K or more.
  • the coefficient of thermal expansion of the first insulating layer 30 is, for example, 9.0 ⁇ 10 ⁇ 5 /K or less.
  • the coefficient of thermal expansion of the first insulating layer 30 may be 2.0 ⁇ 10 ⁇ 4 /K or less.
  • the coefficient of thermal expansion of the first insulating layer 30 is the coefficient of thermal expansion of the material of the first insulating layer 30 .
  • the thermal expansion coefficient of the first insulating layer 30 is measured by TMA (Thermal Mechanical Analysis).
  • a plurality of first voids 31 exist in the first insulating layer 30 .
  • the first void 31 exists between at least adjacent portions of the first conductive pattern 20 .
  • the shape of the first void 31 is, for example, spherical. However, the shape of the first void 31 is not limited to this.
  • the area ratio of the plurality of first voids 31 in the first insulating layer 30 is, for example, 3% or more. This makes it possible to further suppress warping of printed wiring board 100 due to temperature rise.
  • the area ratio of the plurality of first voids 31 in the first insulating layer 30 may be 5% or more.
  • the area ratio of the plurality of first voids 31 in the first insulating layer 30 is, for example, 30% or less.
  • the area ratio of the plurality of first voids 31 in the first insulating layer 30 in a cross-sectional view is obtained by obtaining a cross-sectional image of the first insulating layer 30 using a microscope (optical microscope or electron microscope) and using the obtained cross-sectional image. It is calculated by performing image processing on
  • the average diameter of the plurality of first voids 31 is, for example, 5 ⁇ m or less. Thereby, it is possible to improve the insulation between adjacent portions of the first conductive pattern 20 .
  • the average diameter of the multiple first voids 31 is, for example, 0.3 ⁇ m or more. As a result, the number of the plurality of first voids 31 in the first insulating layer 30 can be reduced, thereby reducing the manufacturing cost.
  • the average diameter of the multiple first voids 31 is calculated by the following method.
  • a cross-sectional image of the first insulating layer 30 is acquired using a microscope (optical microscope or electron microscope).
  • the area of each of the plurality of first voids 31 included in the cross-sectional image is calculated.
  • the square root of the value obtained by dividing the area of each of the plurality of first voids 31 included in the cross-sectional image by ⁇ /4 is the equivalent circle diameter of each of the plurality of first voids 31 included in the cross-sectional image. .
  • the value obtained by dividing the total circle-equivalent diameter of each of the plurality of first voids 31 included in the cross-sectional image by the total number of the plurality of first voids 31 included in the cross-sectional image is considered to be the average diameter of the first voids 31 of .
  • a microcapsule 32 (not shown) may exist on the surface of the first void 31 .
  • the microcapsules 32 are hollow and made of an insulating resin material.
  • the second conductive pattern 40 is arranged on the second surface 10b.
  • the second conductive pattern 40 has a spiral shape in a plan view (viewed from a direction orthogonal to the second surface 10b). That is, the second conductive pattern 40 constitutes a coil.
  • the second conductive pattern 40 is electrically connected to the first conductive pattern 20 .
  • the second conductive pattern 40 has, for example, a second seed layer 41, a second core 42, and a second shrink layer 43.
  • the second seed layer 41 is on the second surface 10b.
  • the second seed layer 41 has, for example, a first layer and a second layer.
  • a first layer of the second seed layer 41 is on the second surface 10b.
  • the first layer of the second seed layer 41 is made of nickel-chromium alloy, for example. Copper may be formed on the nickel-chromium alloy.
  • the first layer of the second seed layer 41 is, for example, a sputter layer.
  • the second layer of second seed layer 41 overlies the first layer of second seed layer 41 .
  • the second layer of the second seed layer 41 is made of copper, for example.
  • the second layer of the second seed layer 41 is, for example, a sputter layer, an electroless plated layer, or a layer obtained by laminating a sputter layer and an electroless plated layer.
  • the second core 42 is on the second seed layer 41 .
  • the second core 42 is made of copper, for example.
  • the second core 42 is, for example, an electrolytic plating layer.
  • the second shrink layer 43 covers the side surfaces of the second seed layer 41 and the second core 42 and the upper surface of the second core 42 .
  • the second shrink layer 43 is, for example, an electrolytic plating layer.
  • the width of the second conductive pattern 40 is assumed to be width W2, and the height of the second conductive pattern 40 is assumed to be height H2.
  • Height H2 is, for example, greater than width W2. That is, the aspect ratio (the value obtained by dividing the height H2 by the width W2) of the second conductive pattern 40 is, for example, 1 or more.
  • the aspect ratio of the second conductive pattern 40 is preferably 1.5 or more.
  • the height H2 is, for example, greater than or equal to the thickness T1.
  • the height H2 is, for example, 40 ⁇ m or more.
  • the value obtained by dividing the total area of the second conductive pattern 40 by the area of the region sandwiched between the innermost circumference and the outermost circumference of the second conductive pattern 40 is defined as the second pattern ratio.
  • the second pattern rate is, for example, different than the first pattern rate.
  • the second pattern rate is, for example, higher than the first pattern rate.
  • the second pattern rate is, for example, 40% or more.
  • the second pattern percentage may be 50 percent or greater.
  • the second layer of the first seed layer 21 and the second layer of the second seed layer 41 are connected to each other on the inner wall surface of the through hole 10c.
  • the first core body 22 and the second core body 42 are connected to each other on the inner wall surface of the through hole 10c.
  • the first shrink layer 23 and the second shrink layer 43 are structured to cover the first core body 22 and the second core body 42, respectively. Thereby, the first conductive pattern 20 and the second conductive pattern 40 are electrically connected.
  • the second insulating layer 50 is on the second surface 10 b so as to cover the second conductive pattern 40 .
  • the second insulating layer 50 is made of an insulating resin material. Specific examples of the material forming the second insulating layer 50 include epoxy, urethane, and polyimide.
  • the elastic modulus of the second insulating layer 50 is, for example, 2 GPa or more. Thereby, the heat resistance of printed wiring board 100 can be improved.
  • the elastic modulus of the second insulating layer 50 may be 4 GPa or more.
  • the elastic modulus of the second insulating layer 50 is, for example, 12 GPa or less.
  • the elastic modulus of the second insulating layer 50 is the elastic modulus of the constituent material of the second insulating layer 50 .
  • the elastic modulus of the second insulating layer 50 is measured by the same method as the elastic modulus of the first insulating layer 30 .
  • the coefficient of thermal expansion of the second insulating layer 50 is, for example, 3.0 ⁇ 10 ⁇ 5 /K or more. Thus, even when the coefficient of thermal expansion of second insulating layer 50 is large, warping of printed wiring board 100 due to temperature rise can be suppressed by introducing second voids 51 .
  • the coefficient of thermal expansion of the second insulating layer 50 may be 4.5 ⁇ 10 ⁇ 5 /K or more.
  • the coefficient of thermal expansion of the second insulating layer 50 is, for example, 9.0 ⁇ 10 ⁇ 5 /K or less.
  • the coefficient of thermal expansion of the second insulating layer 50 may be 2.0 ⁇ 10 ⁇ 4 or less.
  • the coefficient of thermal expansion of the second insulating layer 50 is the coefficient of thermal expansion of the constituent material of the second insulating layer 50 .
  • the coefficient of thermal expansion of the second insulating layer 50 is measured by the same method as for the coefficient of thermal expansion of the first insulating layer 30 .
  • a plurality of second voids 51 exist in the second insulating layer 50 .
  • the second voids 51 exist between at least adjacent portions of the second conductive pattern 40 .
  • the shape of the second void 51 is, for example, spherical. However, the shape of the second void 51 is not limited to this.
  • the area ratio of the plurality of second voids 51 in the second insulating layer 50 is, for example, 3% or more. This makes it possible to further suppress warping of printed wiring board 100 due to temperature rise.
  • the area ratio of the plurality of second voids 51 in the second insulating layer 50 may be 5% or more.
  • the area ratio of the plurality of second voids 51 in the second insulating layer 50 is, for example, 30% or less.
  • the area ratio of the plurality of second voids 51 in the second insulating layer 50 in cross section is measured by the same method as the area ratio of the plurality of first voids 31 in the first insulating layer 30 in cross section.
  • the average diameter of the plurality of second voids 51 is, for example, 5 ⁇ m or less. Thereby, it is possible to improve the insulation between adjacent portions of the second conductive pattern 40 .
  • the average diameter of the plurality of second voids 51 is, for example, 0.3 ⁇ m or more. As a result, the number of the plurality of second voids 51 in the second insulating layer 50 can be reduced, thereby reducing the manufacturing cost.
  • the average diameter of the plurality of second voids 51 is measured by the same method as for the average diameter of the plurality of first voids 31 .
  • a microcapsule 52 (not shown) may be present on the surface of the second void 51 .
  • the microcapsules 52 are hollow and made of an insulating resin material.
  • FIG. 4 is a process diagram showing a method for manufacturing the printed wiring board 100.
  • the method for manufacturing printed wiring board 100 includes, as shown in FIG. 4, preparation step S1, conductive pattern formation step S2, and insulating layer formation step S3.
  • the base film 10 is prepared.
  • the conductive pattern forming step S2 is performed after the preparation step S1.
  • the first conductive pattern 20 and the second conductive pattern 40 are formed.
  • the conductive pattern forming step S2 includes a seed layer forming step S21, a resist forming step S22, a first electrolytic plating step S23, a resist removing step S24, a seed layer removing step S25, and a second electrolytic plating step S26. are doing.
  • the resist forming step S22 is performed after the seed layer forming step S21.
  • the first electroplating step S23 is performed after the resist forming step S22.
  • the resist removing step S24 is performed after the first electroplating step S23.
  • the seed layer removing step S25 is performed after the resist removing step S24.
  • the second electroplating step S26 is performed after the seed layer removing step S25.
  • the seed layer forming step S21 includes a first layer forming step S21a, a through hole forming step S21b, and a second layer forming step S21c.
  • FIG. 5 is a cross-sectional view of printed wiring board 100 after first layer forming step S21a is performed. As shown in FIG. 5, in the first layer forming step S21a, the first layer of the first seed layer 21 and the first layer of the second seed layer 41 are formed. The first layer of the first seed layer 21 and the first layer of the second seed layer 41 are formed by sputtering the first surface 10a and the second surface 10b, for example.
  • FIG. 6 is a cross-sectional view of the printed wiring board 100 after the through-hole forming step S21b. As shown in FIG. 6, the through hole 10c is formed in the through hole forming step S21b. Formation of the through hole 10c is performed using, for example, a laser, a drill, or the like.
  • FIG. 7A is a first cross-sectional view of printed wiring board 100 after second layer formation step S21c is performed.
  • FIG. 7B is a second cross-sectional view of printed wiring board 100 after second layer forming step S21c is performed.
  • FIG. 7A relates to FIG. 3A and FIG. 7B relates to FIG. 3B.
  • the second layer of the first seed layer 21 and the second layer of the second seed layer 41 are formed.
  • electroless plating is performed on the first layer of the first seed layer 21, the first layer of the second seed layer 41, and the inner wall surface of the through hole 10c to form the second seed layer of the first seed layer 21.
  • a second layer of layers and a second seed layer 41 is formed.
  • FIG. 8A is a first cross-sectional view of printed wiring board 100 after performing resist forming step S22.
  • FIG. 8B is a second cross-sectional view of printed wiring board 100 after resist formation step S22 is performed.
  • FIG. 8A relates to FIG. 3A and FIG. 8B relates to FIG. 3B.
  • a resist 60 is formed on the first seed layer 21 and the second seed layer 41 in the resist forming step S22.
  • a photosensitive organic material is applied onto the first seed layer 21 and the second seed layer 41 .
  • a dry film resist may be placed on the first seed layer 21 and the second seed layer 41 instead of applying the photosensitive organic material.
  • the resist 60 is formed by exposing and developing the applied photosensitive organic material (dry film resist) for patterning.
  • the first seed layer 21 and the second seed layer 41 are partially exposed from the resist 60 .
  • FIG. 9A is a first cross-sectional view of printed wiring board 100 after first electroplating step S23 is performed.
  • FIG. 9B is a second cross-sectional view of printed wiring board 100 after first electroplating step S23 is performed.
  • FIG. 9A relates to FIG. 3A and FIG. 9B relates to FIG. 3B.
  • the first core body 22 and the second core body 42 are formed in the first electroplating step S23.
  • the first core body 22 and the second core body 42 are formed on the first seed layer 21 exposed from the resist 60 and on the second seed layer 21 exposed from the resist 60 by electroplating by energizing the first seed layer 21 and the second seed layer 41 . 2 are formed on the seed layer 41 respectively.
  • FIG. 10A is a first cross-sectional view of printed wiring board 100 after performing resist removing step S24.
  • FIG. 10B is a second cross-sectional view of printed wiring board 100 after resist removal step S24 is performed.
  • FIG. 10A relates to FIG. 3A and FIG. 10B relates to FIG. 3B.
  • the resist removing step S24 the resist 60 is peeled off from the first seed layer 21 and the second seed layer 41 and removed. After the resist 60 is peeled off, the first seed layer 21 is exposed between the portions of the adjacent first cores 22, and the second seed layer 41 is exposed between the portions of the second cores 42. .
  • FIG. 11A is a first cross-sectional view of printed wiring board 100 after seed layer removing step S25 has been performed.
  • FIG. 11B is a second cross-sectional view of printed wiring board 100 after seed layer removing step S25 is performed.
  • FIG. 11A relates to FIG. 3A and FIG. 11B relates to FIG. 3B.
  • the first seed layer 21 exposed from between the adjacent first cores 22 and the adjacent second cores 42 are removed.
  • the exposed second seed layer 41 is removed by etching. This etching is, for example, wet etching.
  • FIG. 12A is a first cross-sectional view of printed wiring board 100 after second electroplating step S26 is performed.
  • FIG. 12B is a second cross-sectional view of printed wiring board 100 after second electroplating step S26 is performed.
  • FIG. 12A relates to FIG. 3A and FIG. 12B relates to FIG. 3B.
  • the first shrink layer 23 and the second shrink layer 43 are formed in the second electroplating step S26.
  • the first shrink layer 23 is formed so as to cover the first seed layer 21 and the first core 22 by electroplating the first seed layer 21 and the first core 22 with electricity.
  • the second shrink layer 43 is formed to cover the second seed layer 41 and the second cores 42 by electroplating the second seed layer 41 and the second cores 42 with current.
  • the insulating layer forming step S3 is performed after the conductive pattern forming step S2.
  • the insulating layer forming step S3 includes a microcapsule mixing step S31, an insulating material applying step S32, and an insulating material curing step S33.
  • the insulating material application step S32 is performed after the microcapsule mixing step S31.
  • the insulating material curing step S33 is performed after the insulating material applying step S32.
  • microcapsules are mixed into the uncured insulating material.
  • the microcapsules are made of an insulating resin material and filled with a volatile liquid.
  • an insulating material mixed with microcapsules is applied on the first surface 10a so as to cover the first conductive pattern 20, and is applied on the second surface 10b so as to cover the second conductive pattern 40. applied to the
  • the insulating material curing step S33 the insulating material applied on the first surface 10a and the second surface 10b is heated and cured to form the first insulating layer 30 and the second insulating layer 50, respectively. At this time, the liquid in the microcapsules evaporates to form hollow microcapsules 32 and 52 , forming first voids 31 and second voids 51 . As described above, the printed wiring board 100 having the structure shown in FIGS. 1, 2, 3A and 3B is formed.
  • first conductive pattern 20 and the second conductive pattern 40 are formed by a semi-additive method is shown, but the first conductive pattern 20 and the second conductive pattern 40 may be formed by a subtractive method. good.
  • the first voids 31 and the second voids 51 are formed by mixing the microcapsules filled with liquid into the uncured insulating material.
  • the first void 31 and the second void 51 may be formed by introducing air bubbles into the insulating material.
  • first insulating layer 30 (second insulating layer 50) between portions of adjacent first conductive pattern 20 (second conductive pattern 40) thermally expands, resulting in printing.
  • Wiring board 100 may warp.
  • first insulating layer 30 (second voids 51) exist in first insulating layer 30 (in second insulating layer 50)
  • first insulating layer 30 (second The effective elastic modulus and thermal expansion coefficient of the insulating layer 50) are reduced. Therefore, according to printed wiring board 100, it is possible to suppress warping due to temperature rise.
  • the warping of printed wiring board 100 due to temperature rise becomes significant when the elastic modulus and thermal conductivity of first insulating layer 30 (second insulating layer 50) are high. According to printed wiring board 100, even in such a case, it is possible to suppress warping due to temperature rise. From another point of view, according to the printed wiring board 100, a material with high elastic modulus and thermal conductivity (that is, a material with high heat resistance) is used for the first insulating layer 30 (second insulating layer 50). Thereby, heat resistance can be improved.
  • the warpage of the printed wiring board 100 due to temperature rise becomes noticeable when the first pattern rate and the second pattern rate are different. Moreover, the warping of printed wiring board 100 due to temperature rise becomes significant when the aspect ratio of first conductive pattern 20 (second conductive pattern 40) is large. Furthermore, warping of printed wiring board 100 due to temperature rise becomes significant when base film 10 is thin. According to the printed wiring board 100, even in such cases, it is possible to suppress the warpage caused by the temperature rise.
  • the elastic modulus of the first insulating layer 30 (elastic modulus of the material forming the first insulating layer 30) and the elastic modulus of the second insulating layer 50 (elastic modulus of the material forming the second insulating layer 50) was either 4 GPa or 12 GPa.
  • the coefficient of thermal expansion of the first insulating layer 30 (the thermal conductivity of the constituent material of the first insulating layer 30) and the coefficient of thermal expansion of the second insulating layer 50 (the structure of the second insulating layer 50 The thermal conductivity of the material) was either 4.5 ⁇ 10 ⁇ 5 /K or 9.0 ⁇ 10 ⁇ 5 /K.
  • the area ratio of the first voids 31 in the first insulating layer 30 and the area ratio of the second voids 51 in the second insulating layer 50 are 0%, 5%, 10%, 20% and 30%. It was taken as either a percentage.
  • the first pattern coverage was either 50% or 70%, and the second pattern coverage was either 65% or 85%.
  • samples 1 to 25 the height H1 and the height H2 were either 50 ⁇ m or 70 ⁇ m. Although not shown in Table 1, samples 1 to 25 had a thickness T1 of 12.5 ⁇ m.
  • the planar shape of Samples 1 to 25 was a 1 cm square.
  • the amount of warpage was calculated for samples 1 to 25.
  • the amount of warp was defined as the distance between the reference plane and the position of the sample furthest from the reference plane when the sample was placed on a flat reference plane. Also, the amount of warpage was calculated by increasing the temperature of the sample by 50°C.
  • the warp amount of sample 1 was larger than that of samples 2 to 5, and the amount of warp of sample 6 was larger than that of samples 7 through 10.
  • the amount of warp of sample 11 was greater than the amount of warp of samples 12 to 15, and the amount of warp of sample 16 was greater than the amount of warp of samples 17 to 20.
  • the amount of warpage of sample 21 was greater than the amount of warp of samples 22 to 25 .
  • sample 1 no first voids 31 existed in the first insulating layer 30 and no second voids 51 existed in the second insulating layer 50 .
  • Sample 1 was similar to Samples 2 through 5 except for the area percentage of first voids 31 in first insulating layer 30 and the area percentage of second voids 51 in second insulating layer 50 .
  • sample 6 no first voids 31 existed in the first insulating layer 30 and no second voids 51 existed in the second insulating layer 50 .
  • Sample 6 was similar to Samples 7 through 10 except for the area percentage of first voids 31 in first insulating layer 30 and the area percentage of second voids 51 in second insulating layer 50 .
  • sample 11 no first voids 31 existed in the first insulating layer 30 and no second voids 51 existed in the second insulating layer 50 .
  • Sample 11 was similar to Samples 12 through 15 except for the area percentage of first voids 31 in first insulating layer 30 and the area percentage of second voids 51 in second insulating layer 50 .
  • sample 16 no first voids 31 existed in the first insulating layer 30 and no second voids 51 existed in the second insulating layer 50 .
  • Sample 16 was similar to Samples 17 through 20 except for the area percentage of first voids 31 in first insulating layer 30 and the area percentage of second voids 51 in second insulating layer 50 .
  • sample 21 no first voids 31 existed in the first insulating layer 30 and no second voids 51 existed in the second insulating layer 50 .
  • Sample 21 was similar to Samples 22 through 25 except for the area percentage of first voids 31 in first insulating layer 30 and the area percentage of second voids 51 in second insulating layer 50 .
  • first voids 31 (second voids 51) in first insulating layer 30 (in second insulating layer 50) suppresses warping of printed wiring board 100 due to temperature rise. This was also revealed in the simulation.

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Structure Of Printed Boards (AREA)

Abstract

プリント配線板は、第１面及び第１面の反対面である第２面を有しているベースフィルムと、第１面上にある第１導電パターンと、第１導電パターンを覆うように第１面上にある第１絶縁層とを備えている。第１絶縁層中には、複数の第１ボイドが存在している。

Description

プリント配線板及びプリント配線板の製造方法
　本開示は、プリント配線板及びプリント配線板の製造方法に関する。本出願は、２０２１年７月２０日に出願した日本特許出願である特願２０２１－１１９５４７号に基づく優先権を主張する。当該日本特許出願に記載された全ての記載内容は、参照によって本明細書に援用される。
　特開２０１６－９８５４号公報（特許文献１）には、プリント配線板が記載されている。特許文献１に記載のプリント配線板は、ベースフィルムと、導電パターンと、接着層（絶縁層）とを有している。ベースフィルムは、主面を有している。導電パターンは、ベースフィルムの主面上にある。絶縁層は、ベースフィルムの主面上において導電パターンを覆っている。
特開２０１６－９８５４号公報
　本開示のプリント配線板は、第１面と、第１面の反対面である第２面とを有するベースフィルムと、第１面上にある第１導電パターンと、第１導電パターンを覆うように第１面上にある第１絶縁層とを備えている。第１絶縁層中には、複数の第１ボイドが存在している。
　本開示のプリント配線板の製造方法は、第１面と、第１面の反対面である第２面とを有するベースフィルムを準備する工程と、第１面上に第１導電パターンを形成する工程と、第１導電パターンを覆うように第１面上に第１絶縁層を形成する工程とを備えている。第１絶縁層を形成する工程は、第１絶縁層中に複数の第１ボイドを導入する工程を有する。
図１は、プリント配線板１００の平面図である。 図２は、プリント配線板１００の底面図である。 図３Ａは、図１のＩＩＩＡ－ＩＩＩＡにおける断面図である。 図３Ｂは、図１のＩＩＩＢ－ＩＩＩＢにおける断面図である。 図４は、プリント配線板１００の製造方法を示す工程図である。 図５は、第１層形成工程Ｓ２１ａが行われた後のプリント配線板１００の断面図である。 図６は、貫通穴形成工程Ｓ２１ｂが行われた後のプリント配線板１００の断面図である。 図７Ａは、第２層形成工程Ｓ２１ｃが行われた後のプリント配線板１００の第１断面図である。 図７Ｂは、第２層形成工程Ｓ２１ｃが行われた後のプリント配線板１００の第２断面図である。 図８Ａは、レジスト形成工程Ｓ２２が行われた後のプリント配線板１００の第１断面図である。 図８Ｂは、レジスト形成工程Ｓ２２が行われた後のプリント配線板１００の第２断面図である。 図９Ａは、第１電解めっき工程Ｓ２３が行われた後のプリント配線板１００の第１断面図である。 図９Ｂは、第１電解めっき工程Ｓ２３が行われた後のプリント配線板１００の第２断面図である。 図１０Ａは、レジスト除去工程Ｓ２４が行われた後のプリント配線板１００の第１断面図である。 図１０Ｂは、レジスト除去工程Ｓ２４が行われた後のプリント配線板１００の第２断面図である。 図１１Ａは、シード層除去工程Ｓ２５が行われた後のプリント配線板１００の第１断面図である。 図１１Ｂは、シード層除去工程Ｓ２５が行われた後のプリント配線板１００の第２断面図である。 図１２Ａは、第２電解めっき工程Ｓ２６が行われた後のプリント配線板１００の第１断面図である。 図１２Ｂは、第２電解めっき工程Ｓ２６が行われた後のプリント配線板１００の第２断面図である。
　［本開示が解決しようとする課題］
　導電パターンを覆っている絶縁層には、耐熱性が高い（すなわちガラス転移点が高い）樹脂材料を用いることが好ましい。しかしながら、耐熱性の高い樹脂材料は、弾性率が大きい傾向にある。そのため、導電パターンを覆っている絶縁層に耐熱性の高い（弾性率の大きい）樹脂材料を用いると、温度上昇に伴うプリント配線板の反りが大きくなるおそれがある。
　本開示は、上記のような従来技術の問題点に鑑みてなされたものである。より具体的には、本発明は、温度上昇に伴う反りの抑制が可能なプリント配線板及びプリント配線板の製造方法を提供するものである。
　［本開示の効果］
　本開示のプリント配線板及びプリント配線板の製造方法によると、温度上昇に伴う反りの抑制が可能である。
　［本開示の実施形態の説明］
　まず、本開示の実施形態を列記して説明する。
　（１）実施形態に係るプリント配線板は、第１面と、第１面の反対面である第２面とを有するベースフィルムと、第１面上にある第１導電パターンと、第１第１導電パターンを覆うように第１面上にある第１絶縁層とを備えている。第１絶縁層中には、複数の第１ボイドが存在している。上記（１）のプリント配線板によると、温度上昇に伴う反りの抑制が可能である。
　（２）上記（１）のプリント配線板では、断面視における第１絶縁層中の複数の第１ボイドの面積率が、３パーセント以上であってもよい。上記（２）のプリント配線板によると、温度上昇に伴う反りをさらに抑制することが可能である。
　（３）上記（１）又は（２）のプリント配線板では、第１絶縁層の熱膨張率が３．０×１０－５／Ｋ以上であってもよい。上記（３）のプリント配線板によると、第１絶縁層の熱膨張率が大きい場合でも、温度上昇に伴う反りを抑制することが可能である。
　（４）上記（１）から（３）のプリント配線板では、第１絶縁層の弾性率が２ＧＰａ以上であってもよい。上記（４）のプリント配線板によると、耐熱性を高めることが可能である。
　（５）上記（１）から（４）のプリント配線板では、第１導電パターンが、第１面上にある第１シード層と、第１シード層上にある第１芯体と、第１芯体を覆っている第１シュリンク層とを有していてもよい。上記（５）のプリント配線板によると、第１導電パターンのパターン率を高めることができる。
　（６）上記（１）から（５）のプリント配線板では、第１導電パターンの高さが、第１導電パターンの幅よりも大きくてもよい。上記（６）のプリント配線板によると、第１導電パターンの配線抵抗を低下させることが可能である。
　（７）上記（１）から（６）のプリント配線板では、第１導電パターンの高さが、ベースフィルムの厚さよりも大きくてもよい。
　（８）上記（１）から（７）のプリント配線板では、第１導電パターンが、平面視において渦巻き状になっていてもよい。上記（８）のプリント配線板によると、温度上昇に伴う反りの方向の偏りを減らすことが可能である。
　（９）上記（１）から（８）のプリント配線板は、さらに、第２面上にある第２導電パターンと、第２導電パターンを覆うように第２面上にある第２絶縁層とを備えていてもよい。第２絶縁層中には、複数の第２ボイドが存在していてもよい。平面視における第１導電パターンの総面積を第１面の面積で除した値は、平面視における第２導電パターンの総面積を第２面の面積で除した値と異なっていてもよい。
　（１０）実施形態に係るプリント配線板の製造方法は、第１面と、第１面の反対面である第２面とを有するベースフィルムを準備する工程と、第１面上に第１導電パターンを形成する工程と、第１導電パターンを覆うように第１面上に第１絶縁層を形成する工程とを備えている。第１絶縁層を形成する工程は、第１絶縁層中に複数の第１ボイドを導入する工程を有する。上記（１０）のプリント配線板の製造方法によると、反りの抑制が可能である。
　（１１）上記（１０）のプリント配線板の製造方法では、第１絶縁層を形成する工程が、未硬化の絶縁材料に中空のマイクロカプセルを混入する工程と、第１面上に絶縁材料を第１導電パターンを覆うように塗布する工程と、絶縁材料を加熱して硬化させる工程とを有していてもよい。
　［本開示の実施形態の詳細］
　本開示の実施形態の詳細を、図面を参照しながら説明する。以下の図面では、同一又は相当する部分に同一の参照符号を付し、重複する説明は繰り返さない。
　（実施形態に係るプリント配線板の構成）
　以下に、実施形態に係るプリント配線板（「プリント配線板１００」とする）を説明する。
　図１は、プリント配線板１００の平面図である。図２は、プリント配線板１００の底面図である。図１及び図２中では、第１絶縁層３０及び第２絶縁層５０の図示が、省略されている。図３Ａは、図１のＩＩＩＡ－ＩＩＩＡにおける断面図である。図３Ｂは、図１のＩＩＩＢ－ＩＩＩＢにおける断面図である。図１、図２、図３Ａ及び図３Ｂに示されるように、プリント配線板１００は、ベースフィルム１０と、第１導電パターン２０と、第１絶縁層３０と、第２導電パターン４０と、第２絶縁層５０とを有している。
　ベースフィルム１０は、第１面１０ａと、第２面１０ｂとを有している。第１面１０ａ及び第２面１０ｂは、ベースフィルム１０の主面である。第２面１０ｂは、第１面１０ａの反対面である。ベースフィルム１０には、貫通穴１０ｃが形成されている。貫通穴１０ｃは、ベースフィルム１０を厚さ方向に沿って貫通している。
　ベースフィルム１０の厚さを、厚さＴ１とする。厚さＴ１は、好ましくは、５０μｍ以下である。厚さＴ１は、さらに好ましくは、２０μｍ以下である。これにより、第１導電パターン２０及び第２導電パターン４０の体積率を高めることが可能となる。ベースフィルム１０は、可撓性のある絶縁性の樹脂材料により形成されている。すなわち、プリント配線板１００は、フレキシブルプリント配線板である。ベースフィルム１０を構成している材料の具体例としては、ポリイミド、ポリエチレンテレフタレート及びフッ素樹脂が挙げられる。
　第１導電パターン２０は第１面１０ａ上に配置されている。第１導電パターン２０は、平面視において（第１面１０ａに直交する方向から見て）、渦巻き状になっている。すなわち、第１導電パターン２０は、コイルを構成している。
　第１導電パターン２０は、例えば、第１シード層２１と、第１芯体２２と、第１シュリンク層２３とを有している。
　第１シード層２１は、第１面１０ａ上にある。第１シード層２１は、例えば第１層と、第２層とを有している。第１シード層２１の第１層は、第１面１０ａ上にある。第１シード層２１の第１層は、例えば、ニッケル－クロム合金により形成されている。ニッケル－クロム合金上には、銅が形成されていてもよい。第１シード層２１の第１層は、例えば、スパッタ層である。第１シード層２１の第２層は、第１シード層２１の第１層上にある。第１シード層２１の第２層は、例えば、銅により形成されている。第１シード層２１の第２層は、例えば、スパッタ層、無電解めっき層又はスパッタ層及び無電解めっき層を積層した層である。
　第１芯体２２は、第１シード層２１上にある。第１芯体２２は、例えば、銅により形成されている。第１芯体２２は、例えば、電解めっき層である。第１シュリンク層２３は、第１シード層２１及び第１芯体２２の側面並びに第１芯体２２の上面を覆っている。第１シュリンク層２３は、例えば、電解めっき層である。
　第１導電パターン２０の幅を幅Ｗ１とし、第１導電パターン２０の高さを高さＨ１とする。高さＨ１は、例えば、幅Ｗ１よりも大きい。すなわち、第１導電パターン２０のアスペクト比（高さＨ１を幅Ｗ１で除した値）は、例えば、１以上である。第１導電パターン２０のアスペクト比は、好ましくは、１．５以上である。高さＨ１は、例えば、厚さＴ１以上である。高さＨ１は、例えば、４０μｍ以上である。
　第１導電パターン２０の総面積を第１導電パターン２０の最内周と最外周とで挟まれている領域の面積で除した値を、第１パターン率とする。第１パターン率は、例えば、３０パーセント以上である。第１パターン率は、４０パーセント以上であってもよい。
　第１絶縁層３０は、第１導電パターン２０を覆うように、第１面１０ａ上にある。第１絶縁層３０は、絶縁性の樹脂材料により形成されている。第１絶縁層３０を構成している材料の具体例としては、エポキシ、ウレタン及びポリイミドが挙げられる。
　第１絶縁層３０の弾性率は、例えば２ＧＰａ以上である。これにより、プリント配線板１００の耐熱性を高めることが可能である。第１絶縁層３０の弾性率は、４ＧＰａ以上であってもよい。第１絶縁層３０の弾性率は、第１絶縁層３０の構成材料の弾性率である。第１絶縁層３０の弾性率は、例えば１２ＧＰａ以下である。第１絶縁層３０の弾性率は、ＩＳＯ１４５７７に定められているナノインデンテーション法により測定される。
　第１絶縁層３０の熱膨張率は、例えば３．０×１０－５／Ｋ以上である。これにより、第１絶縁層３０の熱膨張率が大きい場合でも、温度上昇に伴うプリント配線板１００の反りを第１ボイド３１の導入により抑制することが可能である。第１絶縁層３０の熱膨張率は、４．５×１０－５／Ｋ以上であってもよい。第１絶縁層３０の熱膨張率は、例えば、９．０×１０－５／Ｋ以下である。第１絶縁層３０の熱膨張率は、２．０×１０－４／Ｋ以下であってもよい。第１絶縁層３０の熱膨張率をこのような範囲内とすることにより、温度上昇に伴うプリント配線板１００の反りを第１ボイド３１の導入により十分に抑制することが可能である。第１絶縁層３０の熱膨張率は、第１絶縁層３０の材料の熱膨張率である。第１絶縁層３０の熱膨張率は、ＴＭＡ（Ｔｈｅｒｍａｌ　Ｍｅｃｈａｎｉｃａｌ　Ａｎａｌｙｓｉｓ：熱機械分析）により測定される。
　第１絶縁層３０中には、複数の第１ボイド３１が存在している。第１ボイド３１は、少なくとも隣り合っている第１導電パターン２０の部分の間に存在している。第１ボイド３１の形状は、例えば、球状である。但し、第１ボイド３１の形状は、これに限られるものではない。
　断面視において、第１絶縁層３０中の複数の第１ボイド３１の面積率は、例えば、３パーセント以上である。これにより、温度上昇に伴うプリント配線板１００の反りをさらに抑制することが可能である。断面視において、第１絶縁層３０中の複数の第１ボイド３１の面積率は、５パーセント以上であってもよい。断面視において、第１絶縁層３０中の複数の第１ボイド３１の面積率は、例えば、３０パーセント以下である。断面視における第１絶縁層３０中の複数の第１ボイド３１の面積率は、第１絶縁層３０の断面画像を顕微鏡（光学顕微鏡又は電子顕微鏡）を用いて取得するとともに、取得された断面画像に対して画像処理を行うことにより算出される。
　複数の第１ボイド３１の平均径は、例えば、５μｍ以下である。これにより、隣り合う第１導電パターン２０の部分の間の絶縁性を高めることが可能である。複数の第１ボイド３１の平均径は、例えば０．３μｍ以上である。これにより、第１絶縁層３０中の複数の第１ボイド３１の数を減らすことができるため、製造コストを下げることが可能である。複数の第１ボイド３１の平均径は、以下の方法により算出される。
　複数の第１ボイド３１の平均径の算出に際しては、第１に、顕微鏡（光学顕微鏡又は電子顕微鏡）を用いて第１絶縁層３０の断面画像が取得される。第２に、断面画像に対して画像処理が行われることにより、断面画像に含まれている複数の第１ボイド３１の各々の面積が算出される。断面画像に含まれている複数の第１ボイド３１の各々の面積をπ／４で除した値の平方根が、断面画像に含まれている複数の第１ボイド３１の各々の円相当径となる。第３に、断面画像に含まれている複数の第１ボイド３１の各々の円相当径の合計を断面画像に含まれている複数の第１ボイド３１の数の合計で除した値が、複数の第１ボイド３１の平均径と見做される。
　第１ボイド３１の表面にはマイクロカプセル３２（図示せず）が存在していてもよい。マイクロカプセル３２は、中空であり、絶縁性の樹脂材料で形成されている。
　第２導電パターン４０は第２面１０ｂ上に配置されている。第２導電パターン４０は、平面視において（第２面１０ｂに直交する方向から見て）、渦巻き状になっている。すなわち、第２導電パターン４０は、コイルを構成している。第２導電パターン４０は、第１導電パターン２０に電気的に接続されている。
　第２導電パターン４０は、例えば、第２シード層４１と、第２芯体４２と、第２シュリンク層４３とを有している。
　第２シード層４１は、第２面１０ｂ上にある。第２シード層４１は、例えば第１層と、第２層とを有している。第２シード層４１の第１層は、第２面１０ｂ上にある。第２シード層４１の第１層は、例えば、ニッケル－クロム合金により形成されている。ニッケル－クロム合金上には、銅が形成されていてもよい。第２シード層４１の第１層は、例えば、スパッタ層である。第２シード層４１の第２層は、第２シード層４１の第１層上にある。第２シード層４１の第２層は、例えば、銅により形成されている。第２シード層４１の第２層は、例えば、スパッタ層、無電解めっき層又はスパッタ層及び無電解めっき層を積層した層である。
　第２芯体４２は、第２シード層４１上にある。第２芯体４２は、例えば、銅により形成されている。第２芯体４２は、例えば、電解めっき層である。第２シュリンク層４３は、第２シード層４１及び第２芯体４２の側面並びに第２芯体４２の上面を覆っている。第２シュリンク層４３は、例えば、電解めっき層である。
　第２導電パターン４０の幅を幅Ｗ２とし、第２導電パターン４０の高さを高さＨ２とする。高さＨ２は、例えば、幅Ｗ２よりも大きい。すなわち、第２導電パターン４０のアスペクト比（高さＨ２を幅Ｗ２で除した値）は、例えば、１以上である。第２導電パターン４０のアスペクト比は、好ましくは、１．５以上である。高さＨ２は、例えば、厚さＴ１以上である。高さＨ２は、例えば、４０μｍ以上である。
　第２導電パターン４０の総面積を第２導電パターン４０の最内周と最外周とで挟まれている領域の面積で除した値を、第２パターン率とする。第２パターン率は、例えば、第１パターン率と異なっている。第２パターン率は、例えば、第１パターン率よりも高い。第２パターン率は、例えば４０パーセント以上である。第２パターン率は、５０パーセント以上であってもよい。
　第１シード層２１の第２層及び第２シード層４１の第２層は、貫通穴１０ｃの内壁面上において互いに接続されている。第１芯体２２及び第２芯体４２は、貫通穴１０ｃの内壁面上において、互いに接続されている。第１シュリンク層２３及び第２シュリンク層４３は、それぞれ、第１芯体２２及び第２芯体４２を覆う構造になっている。これにより、第１導電パターン２０及び第２導電パターン４０が、電気的に接続されていることになる。
　第２絶縁層５０は、第２導電パターン４０を覆うように、第２面１０ｂ上にある。第２絶縁層５０は、絶縁性の樹脂材料により形成されている。第２絶縁層５０を構成している材料の具体例としては、エポキシ、ウレタン及びポリイミドが挙げられる。
　第２絶縁層５０の弾性率は、例えば、２ＧＰａ以上である。これにより、プリント配線板１００の耐熱性を高めることが可能である。第２絶縁層５０の弾性率は、４ＧＰａ以上であってもよい。第２絶縁層５０の弾性率は、例えば、１２ＧＰａ以下である。第２絶縁層５０の弾性率は、第２絶縁層５０の構成材料の弾性率である。第２絶縁層５０の弾性率は、第１絶縁層３０の弾性率と同様の方法により測定される。
　第２絶縁層５０の熱膨張率は、例えば３．０×１０－５／Ｋ以上である。これにより、第２絶縁層５０の熱膨張率が大きい場合でも、温度上昇に伴うプリント配線板１００の反りを第２ボイド５１の導入により抑制することが可能である。第２絶縁層５０の熱膨張率は、４．５×１０－５／Ｋ以上であってもよい。第２絶縁層５０の熱膨張率は、例えば、９．０×１０－５／Ｋ以下である。第２絶縁層５０の熱膨張率は、２．０×１０－４以下であってもよい。第２絶縁層５０の熱膨張率をこのような範囲内とすることにより、温度上昇に伴うプリント配線板１００の反りを第２ボイド５１の導入により十分に抑制することが可能である。第２絶縁層５０の熱膨張率は、第２絶縁層５０の構成材料の熱膨張率である。第２絶縁層５０の熱膨張率は、第１絶縁層３０の熱膨張率と同様の方法により測定される。
　第２絶縁層５０中には、複数の第２ボイド５１が存在している。第２ボイド５１は、少なくとも隣り合っている第２導電パターン４０の部分の間に存在している。第２ボイド５１の形状は、例えば、球状である。但し、第２ボイド５１の形状は、これに限られるものではない。
　断面視において、第２絶縁層５０中の複数の第２ボイド５１の面積率は、例えば、３パーセント以上である。これにより、温度上昇に伴うプリント配線板１００の反りをさらに抑制することが可能である。断面視において、第２絶縁層５０中の複数の第２ボイド５１の面積率は、５パーセント以上であってもよい。断面視において、第２絶縁層５０中の複数の第２ボイド５１の面積率は、例えば、３０パーセント以下である。断面視における第２絶縁層５０中の複数の第２ボイド５１の面積率は、断面視における第１絶縁層３０中の複数の第１ボイド３１の面積率と同様の方法により測定される。
　複数の第２ボイド５１の平均径は、例えば、５μｍ以下である。これにより、隣り合う第２導電パターン４０の部分の間の絶縁性を高めることが可能である。複数の第２ボイド５１の平均径は、例えば０．３μｍ以上である。これにより、第２絶縁層５０中の複数の第２ボイド５１の数を減らすことができるため、製造コストを下げることが可能である。複数の第２ボイド５１の平均径は、複数の第１ボイド３１の平均径と同様の方法により測定される。第２ボイド５１の表面には、マイクロカプセル５２（図示せず）が存在していてもよい。マイクロカプセル５２は、中空であり、絶縁性の樹脂材料で形成されている。
　（実施形態に係るプリント配線板の製造方法）
　以下に、プリント配線板１００の製造方法を説明する。
　図４は、プリント配線板１００の製造方法を示す工程図である。プリント配線板１００の製造方法は、図４に示されるように、準備工程Ｓ１と、導電パターン形成工程Ｓ２と、絶縁層形成工程Ｓ３とを有している。
　準備工程Ｓ１では、ベースフィルム１０が準備される。導電パターン形成工程Ｓ２は、準備工程Ｓ１後に行われる。導電パターン形成工程Ｓ２では、第１導電パターン２０及び第２導電パターン４０が形成される。
　導電パターン形成工程Ｓ２は、シード層形成工程Ｓ２１と、レジスト形成工程Ｓ２２と、第１電解めっき工程Ｓ２３と、レジスト除去工程Ｓ２４と、シード層除去工程Ｓ２５と、第２電解めっき工程Ｓ２６とを有している。レジスト形成工程Ｓ２２は、シード層形成工程Ｓ２１後に行われる。第１電解めっき工程Ｓ２３は、レジスト形成工程Ｓ２２後に行われる。レジスト除去工程Ｓ２４は、第１電解めっき工程Ｓ２３後に行われる。シード層除去工程Ｓ２５は、レジスト除去工程Ｓ２４後に行われる。第２電解めっき工程Ｓ２６は、シード層除去工程Ｓ２５後に行われる。
　シード層形成工程Ｓ２１は、第１層形成工程Ｓ２１ａと、貫通穴形成工程Ｓ２１ｂと、第２層形成工程Ｓ２１ｃとを有している。図５は、第１層形成工程Ｓ２１ａが行われた後のプリント配線板１００の断面図である。図５に示されるように、第１層形成工程Ｓ２１ａでは、第１シード層２１の第１層及び第２シード層４１の第１層の形成が行われる。第１シード層２１の第１層及び第２シード層４１の第１層は、例えば、第１面１０ａ及び第２面１０ｂに対してスパッタリングを行うことにより形成される。
　図６は、貫通穴形成工程Ｓ２１ｂが行われた後のプリント配線板１００の断面図である。図６に示されるように、貫通穴形成工程Ｓ２１ｂでは、貫通穴１０ｃの形成が行われる。貫通穴１０ｃの形成は、例えば、レーザ、ドリル等を用いて行われる。
　図７Ａは、第２層形成工程Ｓ２１ｃが行われた後のプリント配線板１００の第１断面図である。図７Ｂは、第２層形成工程Ｓ２１ｃが行われた後のプリント配線板１００の第２断面図である。図７Ａは図３Ａに関連しており、図７Ｂは図３Ｂに関連している。図７Ａ及び図７Ｂに示されるように、第２層形成工程Ｓ２１ｃでは、第１シード層２１の第２層及び第２シード層４１の第２層の形成が行われる。例えば、第１シード層２１の第１層上、第２シード層４１の第１層上及び貫通穴１０ｃの内壁面上に対して無電解めっきを行うことにより、第１シード層２１の第２層及び第２シード層４１の第２層が形成される。
　図８Ａは、レジスト形成工程Ｓ２２が行われた後のプリント配線板１００の第１断面図である。図８Ｂは、レジスト形成工程Ｓ２２が行われた後のプリント配線板１００の第２断面図である。図８Ａは図３Ａに関連しており、図８Ｂは図３Ｂに関連している。図８Ａ及び図８Ｂに示されるように、レジスト形成工程Ｓ２２では、第１シード層２１上及び第２シード層４１上にレジスト６０が形成される。レジスト６０の形成においては、第１に、感光性の有機材料を第１シード層２１上及び第２シード層４１上に塗布される。感光性の有機材料の塗布に代えてドライフィルムレジストが第１シード層２１上及び第２シード層４１上に配置されてもよい。第２に、塗布された感光性の有機材料（ドライフィルムレジスト）を露光及び現像してパターンニングすることによりレジスト６０が形成される。レジスト６０からは、第１シード層２１及び第２シード層４１が部分的に露出している。
　図９Ａは、第１電解めっき工程Ｓ２３が行われた後のプリント配線板１００の第１断面図である。図９Ｂは、第１電解めっき工程Ｓ２３が行われた後のプリント配線板１００の第２断面図である。図９Ａは図３Ａに関連しており、図９Ｂは図３Ｂに関連している。図９Ａ及び図９Ｂに示されるように、第１電解めっき工程Ｓ２３では、第１芯体２２及び第２芯体４２が形成される。第１芯体２２及び第２芯体４２は、第１シード層２１及び第２シード層４１に通電して電解めっきを行うことにより、レジスト６０から露出している第１シード層２１上及び第２シード層４１上にそれぞれ形成される。
　図１０Ａは、レジスト除去工程Ｓ２４が行われた後のプリント配線板１００の第１断面図である。図１０Ｂは、レジスト除去工程Ｓ２４が行われた後のプリント配線板１００の第２断面図である。図１０Ａは図３Ａに関連しており、図１０Ｂは図３Ｂに関連している。図１０Ａ及び図１０Ｂに示されるように、レジスト除去工程Ｓ２４では、レジスト６０が第１シード層２１及び第２シード層４１から剥離されて除去される。レジスト６０の剥離後には、隣り合う第１芯体２２の部分の間から第１シード層２１が露出されており、第２芯体４２の部分の間から第２シード層４１が露出している。
　図１１Ａは、シード層除去工程Ｓ２５が行われた後のプリント配線板１００の第１断面図である。図１１Ｂは、シード層除去工程Ｓ２５が行われた後のプリント配線板１００の第２断面図である。図１１Ａは図３Ａに関連しており、図１１Ｂは図３Ｂに関連している。図１１Ａ及び図１１Ｂに示されるように、シード層除去工程Ｓ２５では、隣り合う第１芯体２２の部分の間から露出している第１シード層２１及び隣り合う第２芯体４２の間から露出している第２シード層４１がエッチングにより除去される。このエッチングは、例えば、ウェットエッチングである。
　図１２Ａは、第２電解めっき工程Ｓ２６が行われた後のプリント配線板１００の第１断面図である。図１２Ｂは、第２電解めっき工程Ｓ２６が行われた後のプリント配線板１００の第２断面図である。図１２Ａは図３Ａに関連しており、図１２Ｂは図３Ｂに関連している。図１２Ａ及び図１２Ｂに示されるように、第２電解めっき工程Ｓ２６では、第１シュリンク層２３及び第２シュリンク層４３が形成される。
　第１シュリンク層２３は、第１シード層２１及び第１芯体２２に通電して電解めっきを行うことにより、第１シード層２１及び第１芯体２２を覆うように形成される。第２シュリンク層４３は、第２シード層４１及び第２芯体４２に通電して電解めっきを行うことにより、第２シード層４１及び第２芯体４２を覆うように形成される。
　絶縁層形成工程Ｓ３は、導電パターン形成工程Ｓ２後に行われる。絶縁層形成工程Ｓ３は、マイクロカプセル混入工程Ｓ３１と、絶縁材料塗布工程Ｓ３２と、絶縁材料硬化工程Ｓ３３とを有している。絶縁材料塗布工程Ｓ３２は、マイクロカプセル混入工程Ｓ３１後に行われる。絶縁材料硬化工程Ｓ３３は、絶縁材料塗布工程Ｓ３２後に行われる。
　マイクロカプセル混入工程Ｓ３１では、未硬化の絶縁材料中にマイクロカプセルが混入される。マイクロカプセルは、絶縁性の樹脂材料により形成されているとともに、内部に揮発性の液体が充填されている。
　絶縁材料塗布工程Ｓ３２では、マイクロカプセルが混入された絶縁材料が第１導電パターン２０を覆うように第１面１０ａ上に塗布されるとともに、第２導電パターン４０を覆うように第２面１０ｂ上に塗布される。
　絶縁材料硬化工程Ｓ３３では、第１面１０ａ上及び第２面１０ｂ上に塗布された絶縁材料が加熱されて硬化し、それぞれ第１絶縁層３０及び第２絶縁層５０となる。この際、マイクロカプセル中の液体が揮発することにより中空のマイクロカプセル３２及びマイクロカプセル５２となり、第１ボイド３１及び第２ボイド５１が形成される。以上により、図１、図２、図３Ａ及び図３Ｂに示される構造のプリント配線板１００が形成される。
　上記においては、第１導電パターン２０及び第２導電パターン４０がセミアディティブ法により形成される例を示したが、第１導電パターン２０及び第２導電パターン４０は、サブトラクティブ法により形成されてもよい。
　上記においては、内部に液体が充填されたマイクロカプセルを未硬化の絶縁材料に混入することにより第１ボイド３１及び第２ボイド５１を形成したが、未硬化の絶縁材料を撹拌して未硬化の絶縁材料中に気泡を導入することにより第１ボイド３１及び第２ボイド５１を形成してもよい。
　（実施形態に係るプリント配線板の効果）
　以下に、プリント配線板１００の効果を説明する。
　プリント配線板１００の温度が上昇することにより、隣り合う第１導電パターン２０（第２導電パターン４０）の部分の間にある第１絶縁層３０（第２絶縁層５０）が熱膨張し、プリント配線板１００を反らせることがある。
　しかしながら、プリント配線板１００では、第１絶縁層３０中（第２絶縁層５０中）に複数の第１ボイド３１（第２ボイド５１）が存在しているため、第１絶縁層３０（第２絶縁層５０）の実効的な弾性率及び熱膨張率が低下している。そのため、プリント配線板１００によると、温度上昇に伴う反りを抑制することが可能となる。
　温度上昇に伴うプリント配線板１００の反りは、第１絶縁層３０（第２絶縁層５０）の弾性率及び熱伝導率が高い場合に、顕著になる。プリント配線板１００によると、このような場合でも温度上昇に伴う反りを抑制することができる。このことを別の観点から言えば、プリント配線板１００によると、第１絶縁層３０（第２絶縁層５０）に弾性率及び熱伝導率が高い材料（すなわち、耐熱性が高い材料）を用いることにより、耐熱性を改善することができる。
　温度上昇に伴うプリント配線板１００の反りは、第１パターン率及び第２パターン率が異なる場合に、顕著になる。また、温度上昇に伴うプリント配線板１００の反りは、第１導電パターン２０（第２導電パターン４０）のアスペクト比が大きい場合に、顕著になる。さらに、温度上昇に伴うプリント配線板１００の反りは、ベースフィルム１０が薄い場合に、顕著になる。プリント配線板１００によると、これらのような場合であっても、温度上昇に伴う反りを抑制することができる。
　（シミュレーション）
　以下に、プリント配線板１００の効果を確認するために行ったシミュレーションを説明する。このシミュレーションでは、表１に示されるように、プリント配線板１００のサンプルとして、サンプル１からサンプル２５が用いられた。
Figure JPOXMLDOC01-appb-T000001
　サンプル１からサンプル２５では、第１絶縁層３０の弾性率（第１絶縁層３０の構成材料の弾性率）及び第２絶縁層５０の弾性率（第２絶縁層５０の構成材料の弾性率）が、４ＧＰａ及び１２ＧＰａのいずれかとされた。また、サンプル１からサンプル２５では、第１絶縁層３０の熱膨張率（第１絶縁層３０の構成材料の熱伝導率）及び第２絶縁層５０の熱膨張率（第２絶縁層５０の構成材料の熱伝導率）が、４．５×１０－５／Ｋ及び９．０×１０－５／Ｋのいずれかとされた。
　サンプル１からサンプル２５では、第１絶縁層３０中の第１ボイド３１の面積率及び第２絶縁層５０中の第２ボイド５１の面積率が０パーセント、５パーセント、１０パーセント、２０パーセント及び３０パーセントのいずれかとされた。サンプル１からサンプル２５では、第１パターン率が５０パーセント及び７０パーセントのいずれかとされ、第２パターン率が６５パーセント及び８５パーセントのいずれかとされた。
　サンプル１からサンプル２５では、高さＨ１及び高さＨ２が、５０μｍ及び７０μｍのいずれかとされた。なお、表１には示されていないが、サンプル１からサンプル２５では、厚さＴ１が１２．５μｍとされた。また、サンプル１からサンプル２５の平面形状は、１ｃｍ角の正方形とされた。
　サンプル１からサンプル２５に対しては、反り量が計算された。反り量は、サンプルを平坦な基準面上に置いた際の基準面と基準面から最も離れたサンプルの位置との間の距離として定義した。また、反り量は、サンプルの温度を５０℃上昇させて計算した。
　表１に示されるように、サンプル１の反り量はサンプル２からサンプル５の反り量よりも大きくなっており、サンプル６の反り量はサンプル７からサンプル１０の反り量よりも大きくなっていた。サンプル１１の反り量はサンプル１２からサンプル１５の反り量よりも大きくなっており、サンプル１６の反り量はサンプル１７からサンプル２０の反り量よりも大きくなっていた。サンプル２１の反り量は、サンプル２２からサンプル２５の反り量よりも大きくなっていた。
　サンプル１では、第１絶縁層３０中に第１ボイド３１が存在しておらず、第２絶縁層５０中に第２ボイド５１が存在していなかった。サンプル１は、第１絶縁層３０中の第１ボイド３１の面積率及び第２絶縁層５０中の第２ボイド５１の面積率を除いて、サンプル２からサンプル５と同様であった。
　サンプル６では、第１絶縁層３０中に第１ボイド３１が存在しておらず、第２絶縁層５０中に第２ボイド５１が存在していなかった。サンプル６は、第１絶縁層３０中の第１ボイド３１の面積率及び第２絶縁層５０中の第２ボイド５１の面積率を除いて、サンプル７からサンプル１０と同様であった。
　サンプル１１では、第１絶縁層３０中に第１ボイド３１が存在しておらず、第２絶縁層５０中に第２ボイド５１が存在していなかった。サンプル１１は、第１絶縁層３０中の第１ボイド３１の面積率及び第２絶縁層５０中の第２ボイド５１の面積率を除いて、サンプル１２からサンプル１５と同様であった。
　サンプル１６では、第１絶縁層３０中に第１ボイド３１が存在しておらず、第２絶縁層５０中に第２ボイド５１が存在していなかった。サンプル１６は、第１絶縁層３０中の第１ボイド３１の面積率及び第２絶縁層５０中の第２ボイド５１の面積率を除いて、サンプル１７からサンプル２０と同様であった。
　サンプル２１では、第１絶縁層３０中に第１ボイド３１が存在しておらず、第２絶縁層５０中に第２ボイド５１が存在していなかった。サンプル２１は、第１絶縁層３０中の第１ボイド３１の面積率及び第２絶縁層５０中の第２ボイド５１の面積率を除いて、サンプル２２からサンプル２５と同様であった。
　これらの比較から、第１絶縁層３０中（第２絶縁層５０中）に第１ボイド３１（第２ボイド５１）が存在していることによりプリント配線板１００の温度上昇に伴う反りが抑制されることが、シミュレーション上も明らかになった。
　今回開示された実施形態は全ての点で例示であって、制限的なものではないと考えられるべきである。本発明の範囲は、上記の実施形態ではなく請求の範囲によって示され、請求の範囲と均等の意味及び範囲内での全ての変更が含まれることが意図される。
　１０　ベースフィルム、１０ａ　第１面、１０ｂ　第２面、１０ｃ　貫通穴、２０　第１導電パターン、２１　第１シード層、２２　第１芯体、２３　第１シュリンク層、３０　第１絶縁層、３１　第１ボイド、３２　マイクロカプセル、４０　第２導電パターン、４１　第２シード層、４２　第２芯体、４３　第２シュリンク層、５０　第２絶縁層、５１　第２ボイド、５２　マイクロカプセル、６０　レジスト、１００　プリント配線板、Ｈ１，Ｈ２　高さ、Ｓ１　準備工程、Ｓ２　導電パターン形成工程、Ｓ３　絶縁層形成工程、Ｓ２１　シード層形成工程、Ｓ２１ａ　第１層形成工程、Ｓ２１ｂ　貫通穴形成工程、Ｓ２１ｃ　第２層形成工程、Ｓ２２　レジスト形成工程、Ｓ２３　第１電解めっき工程、Ｓ２４　レジスト除去工程、Ｓ２５　シード層除去工程、Ｓ２６　第２電解めっき工程、Ｓ３１　マイクロカプセル混入工程、Ｓ３２　絶縁材料塗布工程、Ｓ３３　絶縁材料硬化工程、Ｔ１　厚さ、Ｗ１，Ｗ２　幅。

Claims (11)

  1. 　第１面と、前記第１面の反対面である第２面とを有するベースフィルムと、
    　前記第１面上にある第１導電パターンと、
    　前記第１導電パターンを覆うように前記第１面上にある第１絶縁層とを備え、
    　前記第１絶縁層中には、複数の第１ボイドが存在している、プリント配線板。
  2. 　断面視における前記第１絶縁層中の前記複数の第１ボイドの面積率は、３パーセント以上である、請求項１に記載のプリント配線板。
  3. 　前記第１絶縁層の熱膨張率は、３．０×１０－５／Ｋ以上である、請求項１又は請求項２に記載のプリント配線板。
  4. 　前記第１絶縁層の弾性率は、２ＧＰａ以上である、請求項１から請求項３のいずれか１項に記載のプリント配線板。
  5. 　前記第１導電パターンは、前記第１面上にある第１シード層と、前記第１シード層上にある第１芯体と、前記第１芯体を覆っている第１シュリンク層とを有する、請求項１から請求項４のいずれか１項に記載のプリント配線板。
  6. 　前記第１導電パターンの高さは、前記第１導電パターンの幅よりも大きい、請求項１から請求項５のいずれか１項に記載のプリント配線板。
  7. 　前記第１導電パターンの高さは、前記ベースフィルムの厚さよりも大きい、請求項１から請求項６のいずれか１項に記載のプリント配線板。
  8. 　前記第１導電パターンは、平面視において渦巻き状になっている、請求項１から請求項７のいずれか１項に記載のプリント配線板。
  9. 　前記第２面上にある第２導電パターンと、
    　前記第２導電パターンを覆うように前記第２面上にある第２絶縁層とをさらに備え、
    　前記第２絶縁層中には、複数の第２ボイドが存在しており、
    　平面視における前記第１導電パターンの総面積を前記第１面の面積で除した値は、平面視における前記第２導電パターンの総面積を前記第２面の面積で除した値と異なる、請求項１から請求項８のいずれか１項に記載のプリント配線板。
  10. 　第１面と、前記第１面の反対面である第２面とを有するベースフィルムを準備する工程と、
    　前記第１面上に第１導電パターンを形成する工程と、
    　前記第１導電パターンを覆うように前記第１面上に第１絶縁層を形成する工程とを備え、
    　前記第１絶縁層を形成する工程は、前記第１絶縁層中に複数の第１ボイドを導入する工程を有する、プリント配線板の製造方法。
  11. 　前記第１絶縁層を形成する工程は、未硬化の絶縁材料に中空のマイクロカプセルを混入する工程と、前記第１面上に前記絶縁材料を前記第１導電パターンを覆うように塗布する工程と、前記絶縁材料を加熱して硬化させる工程とを有する、請求項１０に記載のプリント配線板の製造方法。
PCT/JP2022/022932 2021-07-20 2022-06-07 プリント配線板及びプリント配線板の製造方法 WO2023002766A1 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
US18/037,911 US20240008175A1 (en) 2021-07-20 2022-06-07 Printed wiring board and method of manufacturing printed wiring board
CN202280007609.4A CN116490942A (zh) 2021-07-20 2022-06-07 印刷布线板及印刷布线板的制造方法
JP2023536642A JPWO2023002766A1 (ja) 2021-07-20 2022-06-07

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2021-119547 2021-07-20
JP2021119547 2021-07-20

Publications (1)

Publication Number Publication Date
WO2023002766A1 true WO2023002766A1 (ja) 2023-01-26

Family

ID=84979090

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2022/022932 WO2023002766A1 (ja) 2021-07-20 2022-06-07 プリント配線板及びプリント配線板の製造方法

Country Status (4)

Country Link
US (1) US20240008175A1 (ja)
JP (1) JPWO2023002766A1 (ja)
CN (1) CN116490942A (ja)
WO (1) WO2023002766A1 (ja)

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002319761A (ja) * 2001-04-23 2002-10-31 Nitto Denko Corp 配線基板の製造方法
JP2003156844A (ja) * 2001-11-21 2003-05-30 Nitto Denko Corp 感光性樹脂組成物、多孔質樹脂、回路基板および回路付サスペンション基板
JP2011132390A (ja) * 2009-12-25 2011-07-07 Sumitomo Electric Ind Ltd 多孔質ポリイミド形成用樹脂組成物
JP2018090664A (ja) * 2016-11-30 2018-06-14 ナミックス株式会社 樹脂組成物、それを用いた熱硬化性フィルム
WO2019009269A1 (ja) * 2017-07-06 2019-01-10 住友電工プリントサーキット株式会社 フレキシブルプリント配線板
JP2020188243A (ja) * 2019-05-17 2020-11-19 昭和電工マテリアルズ株式会社 クラックの発生率を予測する方法、クラックの発生を抑制できる樹脂組成物を選定する方法、及び電子部品の製造方法
JP2020205341A (ja) * 2019-06-17 2020-12-24 株式会社村田製作所 インダクタ部品
JP2021044475A (ja) * 2019-09-13 2021-03-18 日東電工株式会社 配線回路基板

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002319761A (ja) * 2001-04-23 2002-10-31 Nitto Denko Corp 配線基板の製造方法
JP2003156844A (ja) * 2001-11-21 2003-05-30 Nitto Denko Corp 感光性樹脂組成物、多孔質樹脂、回路基板および回路付サスペンション基板
JP2011132390A (ja) * 2009-12-25 2011-07-07 Sumitomo Electric Ind Ltd 多孔質ポリイミド形成用樹脂組成物
JP2018090664A (ja) * 2016-11-30 2018-06-14 ナミックス株式会社 樹脂組成物、それを用いた熱硬化性フィルム
WO2019009269A1 (ja) * 2017-07-06 2019-01-10 住友電工プリントサーキット株式会社 フレキシブルプリント配線板
JP2020188243A (ja) * 2019-05-17 2020-11-19 昭和電工マテリアルズ株式会社 クラックの発生率を予測する方法、クラックの発生を抑制できる樹脂組成物を選定する方法、及び電子部品の製造方法
JP2020205341A (ja) * 2019-06-17 2020-12-24 株式会社村田製作所 インダクタ部品
JP2021044475A (ja) * 2019-09-13 2021-03-18 日東電工株式会社 配線回路基板

Also Published As

Publication number Publication date
US20240008175A1 (en) 2024-01-04
CN116490942A (zh) 2023-07-25
JPWO2023002766A1 (ja) 2023-01-26

Similar Documents

Publication Publication Date Title
US6841738B2 (en) Printed wiring board having rigid portion and flexible portion, and method of fabricating the board
US7723617B2 (en) Wired circuit board and production method thereof
US9538642B2 (en) Wiring board and method for manufacturing the same
TWI526128B (zh) 多層基板及其製造方法
JP2018504776A (ja) プリント回路基板のための高速インターコネクト
JP2007324559A (ja) ファインピッチを有するマルチレイヤー回路板及びその製作方法
US9078366B2 (en) Printed wiring board and method for manufacturing the same
US20090095524A1 (en) Core substrate and method of producing the same
TWI487438B (zh) 印刷電路板及其製造方法
US9736945B2 (en) Printed wiring board
JP5179910B2 (ja) 多層配線基板の製造方法
WO2023002766A1 (ja) プリント配線板及びプリント配線板の製造方法
JP5165723B2 (ja) 回路基板およびその製造方法
JP2017135357A (ja) 印刷配線板およびその製造方法
US9837342B2 (en) Multilayer wiring board and method for manufacturing same
JPH01307294A (ja) 多層プリント基板
JP5111132B2 (ja) 配線基板の製造方法
JP7357582B2 (ja) フレキシブルプリント配線板
JP4934101B2 (ja) 配線回路基板の製造方法
KR101231274B1 (ko) 인쇄회로기판 및 그의 제조 방법
JP2004140314A (ja) 多層配線板
JP7505963B2 (ja) 印刷配線板
JP2009152308A (ja) プリント配線板の製造方法
JPH11274723A (ja) 多層配線回路基板及びその製造方法
JP2006310758A (ja) 回路配線板、及びその製造方法

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 22845703

Country of ref document: EP

Kind code of ref document: A1

ENP Entry into the national phase

Ref document number: 2023536642

Country of ref document: JP

Kind code of ref document: A

WWE Wipo information: entry into national phase

Ref document number: 18037911

Country of ref document: US

WWE Wipo information: entry into national phase

Ref document number: 202280007609.4

Country of ref document: CN

NENP Non-entry into the national phase

Ref country code: DE