JP2012084826A - 半導体パッケージの製造方法 - Google Patents

半導体パッケージの製造方法 Download PDF

Info

Publication number
JP2012084826A
JP2012084826A JP2010278422A JP2010278422A JP2012084826A JP 2012084826 A JP2012084826 A JP 2012084826A JP 2010278422 A JP2010278422 A JP 2010278422A JP 2010278422 A JP2010278422 A JP 2010278422A JP 2012084826 A JP2012084826 A JP 2012084826A
Authority
JP
Japan
Prior art keywords
layer
metal
metal layer
semiconductor package
manufacturing
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2010278422A
Other languages
English (en)
Inventor
Mi-Song Hwan
ソン ファン,ミ
Kyung-Jin Song
ジン ソン,キュン
Un-Seok Lee
ショック リ,ウン
Myung Sam Kang
サム カン,ミュン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electro Mechanics Co Ltd
Original Assignee
Samsung Electro Mechanics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electro Mechanics Co Ltd filed Critical Samsung Electro Mechanics Co Ltd
Publication of JP2012084826A publication Critical patent/JP2012084826A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814Conductive parts
    • H01L21/4846Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/486Via connections through the substrate with or without pins
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49866Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers characterised by the materials
    • H01L23/49894Materials of the insulating layers or coatings
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/40Forming printed elements for providing electric connections to or between printed circuits
    • H05K3/4038Through-connections; Vertical interconnect access [VIA] connections
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001Core members of the bump connector
    • H01L2224/13099Material
    • H01L2224/131Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16237Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area disposed in a recess of the surface of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/4824Connecting between the body and an opposite side of the item with respect to the body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73201Location after the connecting process on the same surface
    • H01L2224/73215Layer and wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119Arrangement of the bump connectors prior to mounting
    • H01L2224/81192Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8138Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/81385Shape, e.g. interlocking features
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818Bonding techniques
    • H01L2224/81801Soldering or alloying
    • H01L2224/81815Reflow soldering
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10Bump connectors ; Manufacturing methods related thereto
    • H01L24/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42Wire connectors; Manufacturing methods related thereto
    • H01L24/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/00014Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01087Francium [Fr]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/153Connection portion
    • H01L2924/1531Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/03Metal processing
    • H05K2203/0384Etch stop layer, i.e. a buried barrier layer for preventing etching of layers under the etch stop layer
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/02Apparatus or processes for manufacturing printed circuits in which the conductive material is applied to the surface of the insulating support and is thereafter removed from such areas of the surface which are not intended for current conducting or shielding
    • H05K3/06Apparatus or processes for manufacturing printed circuits in which the conductive material is applied to the surface of the insulating support and is thereafter removed from such areas of the surface which are not intended for current conducting or shielding the conductive material being removed chemically or electrolytically, e.g. by photo-etch process
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/46Manufacturing multilayer circuits
    • H05K3/4644Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits
    • H05K3/4647Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits by applying an insulating layer around previously made via studs

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Printing Elements For Providing Electric Connections Between Printed Circuits (AREA)

Abstract

【課題】製造コストが安価であり、高密度パッケージの具現が可能な半導体パッケージの製造方法を提供する。
【解決手段】本発明による半導体パッケージ製造方法は、(A)第1金属層、バリア層115、第2金属層が順に積層された金属部材を備える段階、(B)第2金属層を選択的にエッチングして金属ポスト140を形成する段階、(C)金属ポスト140から露出されたバリア層115を除去し、金属ポスト140に貫通されるように第1金属層上に絶縁層150を積層する段階、(D)絶縁層150の一面に接する第1金属層をパターニングして回路層160を形成する段階を含むことを特徴とする。
【選択図】図16

Description

本発明は、半導体パッケージの製造方法に関する。
最近の電子産業の趨勢は、軽薄短小、多機能及び高性能の信頼性を有する製品を安価に供給することにあり、これを実現できるようにする技術の一つがパッケージング(packaging)技術である。電子産業の発達につれて電子器機に半導体チップが搭載されているパッケージの使用量が急増しており、これに係わるパッケージング技術に対する研究が活発に行われている。
現在、半導体パッケージの大部分は、ワイヤボンディングを利用して半導体チップを印刷回路基板と連結することにより一つのパッケージを作る方向に具現されており、このような基板をBOC(Board On Chip)と言う。このようなBOC構造において、半導体パッケージは、一つの金属層のみを含む印刷回路基板に設計することも可能であるため、半導体パッケージの価格競争力で優位を占めている。
図1から図6は、従来技術による半導体パッケージの製造方法を工程順に図示した断面図である。
図1に図示したように、絶縁層1と銅層2で構成された銅箔積層板を備え、層間導通のために前記銅箔積層板に貫通孔3を加工する。一般的に、CNCドリルまたはレーザーを用いて貫通孔を形成する。
次に、図2に図示したように、化学銅メッキ及び電気銅メッキ工程を遂行し、銅箔積層板の全面に銅メッキ層4を形成する。
次に、図3に図示したように、貫通孔3の内部にプラギングインク5を充填し、パネルメッキを遂行してメッキ層6を厚く形成する。
次に、図4に図示したように、前記メッキ層6を選択的にエッチングして回路パターン7を形成する。
次に、図5に図示したように、回路パターン7が形成された前記銅箔積層板の両面に半田レジスト8を塗布し、回路パターン7の一部がオープンされるように開口部を形成する。
その後、図6に図示したように、ワイヤ30が挿入されるスロット9を加工した後、回路パターン7のパッド部に半田ボール10を形成し、ワイヤ30を利用して基板に半導体チップ20を実装することにより、半導体パッケージ50を具現する。
上述の従来技術による半導体パッケージを具現するためには、層間導通のために銅箔積層板に貫通孔を形成する工程、電気的/化学的銅メッキ工程が加えられるため、製造に高いコストがかかるという問題点があった。
また、高容量化/高密度化された半導体パッケージを具現するにおいて、ワイヤを用いて半導体チップと印刷回路基板を連結する場合、半導体チップの収容密度に限界があり、さらには、2層以上のBOCが要求されることによって、印刷回路基板の製造コストが上昇するという問題点があった。
本発明は、上述のような従来技術の問題点を解決するために導き出されたものであり、本発明は、製造コストが安価であり、高密度パッケージの具現が可能な半導体パッケージの製造方法を提供することを目的とする。
本発明の好ましい第1実施例による半導体パッケージ製造方法は、(A)第1金属層、バリア層、第2金属層が順に積層された金属部材を備える段階、(B)前記第2金属層を選択的にエッチングして金属ポストを形成する段階、(C)前記金属ポストから露出された前記バリア層を除去し、前記金属ポストに貫通されるように前記第1金属層上に絶縁層を積層する段階、(D)前記絶縁層の一面に接する前記第1金属層をパターニングして回路層を形成する段階を含むことを特徴とする。
ここで、前記第1金属層及び前記第2金属層は、銅で形成され、前記バリア層は、ニッケルで形成されたことを特徴とする。
また、前記第2金属層は、50μm上300μm以下の厚さを有することを特徴とする。
また、前記(B)段階は、(B1)前記第2金属層の表面にエッチングレジストを塗布する段階、(B2)前記エッチングレジストをパターニングした後、前記第2金属層を前記バリア層前まで選択的にエッチングして金属ポストを形成する段階を含むことを特徴とする。
また、前記(B)段階の前記金属ポストは、前記バリア層方向に向かって直径が増加することを特徴とする。
また、前記(C)段階の後に、(C´)前記絶縁層の露出面を研磨して粗さを形成する段階をさらに含むことを特徴とする。
また、前記(D)段階は、(D1)前記第1金属層の表面にエッチングレジストを塗布する段階、(D2)前記エッチングレジストをパターニングした後、前記第1金属層を選択的にエッチングして回路層を形成する段階を含むことを特徴とする。
また、前記(D)段階の後、(E)前記絶縁層の両面に半田レジストを塗布した後、前記絶縁層の一面に形成された前記回路層のパッド部が露出されるように、前記半田レジストを加工して第1開口部を形成し、前記絶縁層の他面に形成された前記金属ポストが露出されるように、前記半田レジストを加工して第2開口部を形成する段階をさらに含むことを特徴とする。
また、前記(E)段階の後、(F)前記第1開口部によって露出された前記パッド部に半田バンプを介して半導体チップを実装し、前記第2開口部によって露出された前記金属ポストに半田ボールを形成する段階をさらに含むことを特徴とする。
本発明の好ましい第2実施例による半導体パッケージ製造方法は、(A)接着部材を中心に両面に第1金属層、バリア層、第2金属層が順に積層された基本部材を備える段階、(B)前記第2金属層を選択的にエッチングして金属ポストを形成する段階、(C)前記金属ポストから露出された前記バリア層を除去し、前記金属ポストに貫通されるように前記第1金属層上に絶縁層を積層した後、前記接着部材から前記第1金属層を分離する段階、及び(D)前記絶縁層の一面に接する前記第1金属層をパターニングして回路層を形成する段階を含むことを特徴とする。
ここで、前記第1金属層及び前記第2金属層は、銅で形成され、前記バリア層は、ニッケルで形成されたことを特徴とする。
また、前記第2金属層は、50μm以上300μm以下の厚さを有することを特徴とする。
また、前記(B)段階は、(B1)前記第2金属層の表面にエッチングレジストを塗布する段階、(B2)前記エッチングレジストをパターニングした後、前記第2金属層を前記バリア層前まで選択的にエッチングして金属ポストを形成する段階を含むことを特徴とする。
また、前記(B)段階の前記金属ポストは、前記バリア層方向に向かって直径が増加することを特徴とする。
また、前記(C)段階の後に、(C´)前記絶縁層の露出面を研磨して粗さを形成する段階をさらに含むことを特徴とする。
また、前記(D)段階は、(D1)前記第1金属層の表面にエッチングレジストを塗布する段階、(D2)前記エッチングレジストをパターニングした後、前記第1金属層を選択的にエッチングして回路層を形成する段階を含むことを特徴とする。
また、前記(D)段階の後、(E)前記絶縁層の両面に半田レジストを塗布した後、前記絶縁層の一面に形成された前記回路層のパッド部が露出されるように、前記半田レジストを加工して第1開口部を形成し、前記絶縁層の他面に形成された前記金属ポストが露出されるように、前記半田レジストを加工して第2開口部を形成する段階をさらに含むことを特徴とする。
また、前記(E)段階の後、(F)前記第1開口部によって露出された前記パッド部に半田バンプを介して半導体チップを実装し、前記第2開口部によって露出された前記金属ポストに半田ボールを形成する段階をさらに含むことを特徴とする。
本発明の特徴及び利点は、添付図面に基づいた以下の詳細な説明によってさらに明らかになるであろう。
本発明の詳細な説明に先立ち、本明細書及び請求範囲に用いられた用語や単語は、通常的かつ辞書的な意味に解釈されてはならず、発明者が自らの発明を最善の方法で説明するために用語の概念を適切に定義することができるという原則にしたがって本発明の技術的思想にかなう意味と概念に解釈されるべきである。
本発明による半導体パッケージの製造方法は、ワイヤボンディングに代えて、半田バンプを利用して半導体チップと印刷回路基板を電気的に連結するため、高密度のパッケージの具現が可能であるという長所がある。
また、本発明は、層間回路の連結に必要な貫通孔に代えて、金属ポストを形成するため、貫通孔の加工/メッキによるコストを低減することができるという長所がある。
更に、接着部材を中心に両面に第1金属層、バリア層、第2金属層が順に積層された基本部材を用いて、一連の製造過程を進行した後、前記接着部材から第1金属層を分離すると、二つの印刷回路基板が同時に形成されるため、製造効率が改善されるという長所がある。
従来技術による半導体パッケージの製造方法を工程順に図示した断面図(1)である。 従来技術による半導体パッケージの製造方法を工程順に図示した断面図(2)である。 従来技術による半導体パッケージの製造方法を工程順に図示した断面図(3)である。 従来技術による半導体パッケージの製造方法を工程順に図示した断面図(4)である。 従来技術による半導体パッケージの製造方法を工程順に図示した断面図(5)である。 従来技術による半導体パッケージの製造方法を工程順に図示した断面図(6)である。 本発明の好ましい第1実施例による半導体パッケージの製造方法を工程順に図示した断面図(1)である。 本発明の好ましい第1実施例による半導体パッケージの製造方法を工程順に図示した断面図(2)である。 本発明の好ましい第1実施例による半導体パッケージの製造方法を工程順に図示した断面図(3)である。 本発明の好ましい第1実施例による半導体パッケージの製造方法を工程順に図示した断面図(4)である。 本発明の好ましい第1実施例による半導体パッケージの製造方法を工程順に図示した断面図(5)である。 本発明の好ましい第1実施例による半導体パッケージの製造方法を工程順に図示した断面図(6)である。 本発明の好ましい第1実施例による半導体パッケージの製造方法を工程順に図示した断面図(7)である。 本発明の好ましい第1実施例による半導体パッケージの製造方法を工程順に図示した断面図(8)である。 本発明の好ましい第1実施例による半導体パッケージの製造方法を工程順に図示した断面図(9)である。 本発明の好ましい第1実施例による半導体パッケージの製造方法を工程順に図示した断面図(10)である。 本発明の好ましい第2実施例による半導体パッケージの製造方法を工程順に図示した断面図(1)である。 本発明の好ましい第2実施例による半導体パッケージの製造方法を工程順に図示した断面図(2)である。 本発明の好ましい第2実施例による半導体パッケージの製造方法を工程順に図示した断面図(3)である。 本発明の好ましい第2実施例による半導体パッケージの製造方法を工程順に図示した断面図(4)である。 本発明の好ましい第2実施例による半導体パッケージの製造方法を工程順に図示した断面図(5)である。 本発明の好ましい第2実施例による半導体パッケージの製造方法を工程順に図示した断面図(6)である。 本発明の好ましい第2実施例による半導体パッケージの製造方法を工程順に図示した断面図(7)である。 本発明の好ましい第2実施例による半導体パッケージの製造方法を工程順に図示した断面図(8)である。 本発明の好ましい第2実施例による半導体パッケージの製造方法を工程順に図示した断面図(9)である。 本発明の好ましい第2実施例による半導体パッケージの製造方法を工程順に図示した断面図(10)である。 本発明の好ましい第2実施例による半導体パッケージの製造方法を工程順に図示した断面図(11)である。
本発明の目的、特定の長所及び新規の特徴は、添付図面に係わる以下の詳細な説明および好ましい実施例によってさらに明らかになるであろう。本明細書において、各図面の構成要素に参照番号を付け加えるに際し、同一の構成要素に限っては、たとえ異なる図面に示されても、できるだけ同一の番号を付けるようにしていることに留意しなければならない。また、本発明の説明において、係わる公知技術に対する具体的な説明が本発明の要旨を不必要にぼかす可能性があると判断される場合、その詳細な説明を省略する。
図7から図16は、本発明の好ましい第1実施例による半導体パッケージの製造方法を工程順に図示した断面図である。
以下、添付された図面を参照して、本実施例による半導体パッケージの製造方法に対して説明すると次の通りである。
まず、図7に図示したように、第1金属層113、バリア層115、第2金属層117が順に積層された金属部材100を備える。
ここで、第1金属層113及び第2金属層117は、銅(Cu)で形成されることを特徴とする。後述する工程で、第1金属層113は、パターニングされて回路層160に形成され、第2金属層117は、選択的にエッチングされて金属ポスト140に形成される。また、第2金属層117の厚さは、50μm以上300μm以下で選択することができ、第1金属層113の厚さは、第2金属層117の厚さより薄い。
また、バリア層115は、第1金属層113と第2金属層117の間に介在され、その構成成分には制限がないが、ニッケル(Ni)で形成されることが好ましい。バリア層115は、第2金属層117をエッチングして金属ポスト140を形成する過程で、エッチング液と反応しない性質を有するため、第1金属層113を前記エッチング液から保護する役割をする。
次に、図8及び図9に図示したように、第2金属層117を選択的にエッチングして金属ポスト140を形成する。金属ポスト140の形成過程を具体的に説明すると次の通りである。
前記金属部材100の外層に形成された第2金属層117の表面にエッチングレジスト130を塗布した後、これをパターニングしてエッチングレジストパターンを形成する(図8参照)。その後、テンティング(TENTING)工法を適用して、前記第2金属層117をバリア層115前まで選択的にエッチングすることにより、柱状を有する金属ポスト140を形成し、エッチングレジストパターンを除去する(図9参照)。
ここで、金属ポスト140の直径及び形状は、第2金属層117の厚さ及びエッチング液の設定条件によって異なって形成されることができるが、一般的に、前記金属ポスト140は、バリア層115方向に向かって直径が増加する形状を有する。
次に、図10に図示したように、第2金属層117のエッチングによって形成された金属ポスト140から露出されたバリア層115をエッチングして除去する。バリア層115がニッケルで形成された場合、ニッケルエッチング液を用いてバリア層115を除去し、ここで、ニッケルエッチング液は、銅と反応しないため、金属ポスト140及び第1金属層113はエッチングされない。
次に、図11に図示したように、前記金属ポスト140に貫通されるように、第1金属層113上に絶縁層150を積層する。ここで、絶縁層150は、例えば、プリプレグ(PPG;prepreg)のような高分子樹脂またはFR−4、BTなどエポキシ系樹脂を含むことができる。その後、貫通された金属ポスト140上の樹脂残渣を除去するためにデスミア(Desmear)工程を遂行する。
次に、図12及び図13に図示したように、絶縁層150の一面に接する第1金属層113をパターニングして回路層160を形成し、前記絶縁層150の露出面を研磨して粗さを形成する。
まず、第1金属層113の表面にエッチングレジスト130を塗布した後、これをパターニングしてエッチングレジストパターンを形成する(図12参照)。
その後、テンティング(TENTING)工法を適用して、前記第1金属層113を選択的にエッチングすることにより回路層160を形成し、前記エッチングレジストパターンを除去する(図13参照)。
次に、絶縁層150と半田レジスト170(図14参照)の密着力を強化するために、前記絶縁層150の露出面を研磨して粗さを形成することにより、アンカー(anchor)効果を発生させる(図13参照)。
前記粗さ形成方法としては、エッチング(etching)、CZ前処理(CZ pre−treatment)、ブラック酸化(black oxide)、ブラウン酸化(brown oxide)、ABC(acid base chemical)、セラミック布(ceramic buff)及びZ−スクラビング(Z−scrubbing)処理を含む群から一つあるいは2以上の方法を組み合わせて用いることができるが、当該分野にて通常の知識を有した者によって公知された方法であれば、特に限定されずに適用可能である。
次に、図14に図示したように、前記絶縁層150の両面に半田レジスト170を塗布する。
次に、図15に図示したように、前記絶縁層150の一面に形成された回路層160のパッド部165が露出されるように、前記半田レジスト170に第1開口部180を形成し、前記絶縁層150の他面に形成された金属ポスト140が露出されるように、前記半田レジスト170に第2開口部190を形成する。
次に、図16に図示したように、前記第1開口部180によって露出されたパッド部165に半田バンプ250を形成した後、半田レジスト170上に半導体チップ300を実装する。前記半導体チップ300は、前記半田バンプ250を介して回路層160のパッド部165と電気的に連結される。また、前記第2開口部190によって露出された金属ポスト140に半田ボール200を形成する。
図17から図27は、本発明の好ましい第2実施例による半導体パッケージの製造方法を工程順に図示した断面図である。
以下、添付された図面を参照して、本実施例による半導体パッケージの製造方法に対して説明すると次の通りである。
まず、図17に図示したように、接着部材111を中心に、接着部材111の両面に第1金属層113、バリア層115、第2金属層117が順に形成された基本部材120を備える。
前記基本部材120は、接着部材111を基準に、接着部材111の両面に第1金属層113、バリア層115、第2金属層117を順に積層することにより備えることができるだけでなく、第1金属層113、バリア層115、第2金属層117で構成された3層の金属部材100を一対準備して、第1金属層113が互いに向かい合うように配置した後、接着部材111の両面に接着することにより備えることができる。
接着部材111は、前記金属部材100一対を臨時的に接着させる役割をし、金属ポスト140の製造段階、バリア層115の除去段階、絶縁層150の積層段階が進行された後、前記金属部材100から分離される構成である。これは、当該分野にて通常の知識を有した者によって公知された材料であれば特に限定されず、選択適用が可能である。
ここで、第1金属層113及び第2金属層117は、銅(Cu)で形成されることを特徴とする。前記第1実施例と同様に、第1金属層113は、パターニングされて回路層160に形成され、第2金属層117は、選択的にエッチングされて金属ポスト140に形成される。また、第2金属層117の厚さは、50μm以上300μm以下で選択することができ、第1金属層113の厚さは、第2金属層117の厚さより薄い。
また、バリア層115は、第1金属層113と第2金属層117の間に介在され、その構成成分には制限がないが、ニッケル(Ni)で形成されることが好ましい。バリア層115は、第2金属層117をエッチングして金属ポスト140を形成する過程で、エッチング液と反応しない性質を有するため、第1金属層113を前記エッチング液から保護する役割をする。
次に、図18及び図19に図示したように、第2金属層117を選択的にエッチングして金属ポスト140を形成する。この際、前記金属ポスト140は、バリア層115方向に向かって直径が増加する形状を有することができる。金属ポスト140の形成過程は、前記本発明の好ましい第1実施例における金属ポスト140の形成過程と同一であるため、ここでは説明を省略する。
次に、図20に図示したように、第2金属層117のエッチングによって形成された金属ポスト140から露出されたバリア層115をエッチングして除去する。バリア層115がニッケルで形成された場合、ニッケルエッチング液を用いてバリア層115を除去し、ここで、ニッケルエッチング液は、銅と反応しないため、金属ポスト140及び第1金属層113は、エッチングされない。
次に、図21に図示したように、前記金属ポスト140に貫通されるように、第1金属層113上に絶縁層150を積層する。ここで、絶縁層150は、プリプレグ(PPG;prepreg)のような高分子樹脂またはFR−4、BTなどのエポキシ系樹脂を含むことができる。その後、貫通された金属ポスト140上の樹脂残渣を除去するために、デスミア(Desmear)工程を遂行する。
次に、図22に図示したように、第1金属層113を前記接着部材111から分離して、一対の構造体125を具現する。即ち、接着部材111から第1金属層113が分離された後には、第1金属層113、バリア層115、金属ポスト140、絶縁層150で構成された一対の構造体125を同時に形成するため、製造コストの低減効果を得ることができる。
次に、図23及び図24に図示したように、夫々の構造体125の一面に形成された第1金属層113をパターニングして回路層160を形成して、絶縁層150の露出面を研磨して粗さを形成する。
まず、前記回路層160の形成過程は、前記本発明の好ましい第1実施例における回路層160の形成過程と同一であるため、ここでは説明を省略する(図23参照)。
次に、絶縁層150と半田レジスト170(図25参照)の密着力を強化するために、前記絶縁層150の露出面を研磨して粗さを形成することにより、アンカー(anchor)効果を発生させる(図24参照)。粗さを形成する過程は、前記本発明の好ましい第1実施例における粗さを形成する過程と同一であるため、ここでは説明を省略する。
次に、図25に図示したように、前記絶縁層150の両面に半田レジスト170を塗布する。
次に、図26に図示したように、前記絶縁層150の一面に形成された回路層160のパッド部165が露出されるように、前記半田レジスト170に第1開口部180を形成し、前記絶縁層150の他面に形成された金属ポスト140が露出されるように、前記半田レジスト170に第2開口部190を形成する。
次に、図27に図示したように、前記第1開口部180によって露出されたパッド部165に半田バンプ250を形成した後、半田レジスト170上に半導体チップ300を実装する。前記半導体チップ300は、前記半田バンプ250を介して回路層160のパッド部165と電気的に連結される。また、前記第2開口部190によって露出された金属ポスト140に半田ボール200を形成する。
以上、本発明を具体的な実施例に基づいて詳細に説明したが、これは、本発明を具体的に説明するためのものであり、本発明による半導体パッケージの製造方法は、これに限定されず、該当分野における通常の知識を有する者であれば、本発明の技術的思想内にての変形や改良が可能であることは明白であろう。
本発明の単純な変形乃至変更は、いずれも本発明の領域に属するものであり、本発明の具体的な保護範囲は、添付の特許請求の範囲により明確になるであろう。
本発明は、製造コストが安価であり、高密度パッケージの具現が可能な半導体パッケージの製造方法に適用可能である。
100 金属部材
111 接着部材
113 第1金属層
115 バリア層
117 第2金属層
120 基本部材
125 構造体
130 エッチングレジスト
140 金属ポスト
150 絶縁層
160 回路層
165 パッド部
170 半田レジスト
180 第1開口部
190 第2開口部
200 半田ボール
250 半田バンプ
300 半導体チップ

Claims (18)

  1. (A)第1金属層、バリア層、第2金属層が順に積層された金属部材を備える段階;
    (B)前記第2金属層を選択的にエッチングして金属ポストを形成する段階;
    (C)前記金属ポストから露出された前記バリア層を除去し、前記金属ポストに貫通されるように前記第1金属層上に絶縁層を積層する段階;
    (D)前記絶縁層の一面に接する前記第1金属層をパターニングして回路層を形成する段階;
    を含むことを特徴とする半導体パッケージ製造方法。
  2. 前記第1金属層及び前記第2金属層は銅で形成され、前記バリア層はニッケルで形成されたことを特徴とする請求項1に記載の半導体パッケージ製造方法。
  3. 前記第2金属層は、50μm上300μm以下の厚さを有することを特徴とする請求項1に記載の半導体パッケージ製造方法。
  4. 前記(B)段階は、
    (B1)前記第2金属層の表面にエッチングレジストを塗布する段階;
    (B2)前記エッチングレジストをパターニングした後、前記第2金属層を前記バリア層前まで選択的にエッチングして金属ポストを形成する段階;
    を含むことを特徴とする請求項1に記載の半導体パッケージ製造方法。
  5. 前記(B)段階の前記金属ポストは、前記バリア層方向に向かって直径が増加することを特徴とする請求項1に記載の半導体パッケージ製造方法。
  6. 前記(C)段階の後に、
    (C´)前記絶縁層の露出面を研磨して粗さを形成する段階;
    をさらに含むことを特徴とする請求項1に記載の半導体パッケージ製造方法。
  7. 前記(D)段階は、
    (D1)前記第1金属層の表面にエッチングレジストを塗布する段階;
    (D2)前記エッチングレジストをパターニングした後、前記第1金属層を選択的にエッチングして回路層を形成する段階;
    を含むことを特徴とする請求項1に記載の半導体パッケージ製造方法。
  8. 前記(D)段階の後、
    (E)前記絶縁層の両面に半田レジストを塗布した後、前記絶縁層の一面に形成された前記回路層のパッド部が露出されるように、前記半田レジストを加工して第1開口部を形成し、前記絶縁層の他面に形成された前記金属ポストが露出されるように、前記半田レジストを加工して第2開口部を形成する段階;
    をさらに含むことを特徴とする請求項1に記載の半導体パッケージ製造方法。
  9. 前記(E)段階の後、
    (F)前記第1開口部によって露出された前記パッド部に半田バンプを介して半導体チップを実装し、前記第2開口部によって露出された前記金属ポストに半田ボールを形成する段階;
    をさらに含むことを特徴とする請求項8に記載の半導体パッケージ製造方法。
  10. (A)接着部材を中心に両面に第1金属層、バリア層、第2金属層が順に積層された基本部材を備える段階;
    (B)前記第2金属層を選択的にエッチングして金属ポストを形成する段階;
    (C)前記金属ポストから露出された前記バリア層を除去し、前記金属ポストに貫通されるように前記第1金属層上に絶縁層を積層した後、前記接着部材から前記第1金属層を分離する段階;及び
    (D)前記絶縁層の一面に接する前記第1金属層をパターニングして回路層を形成する段階;
    を含むことを特徴とする半導体パッケージ製造方法。
  11. 前記第1金属層及び前記第2金属層は銅で形成され、前記バリア層はニッケルで形成されたことを特徴とする請求項10に記載の半導体パッケージ製造方法。
  12. 前記第2金属層は、50μm以上300μm以下の厚さを有することを特徴とする請求項10に記載の半導体パッケージ製造方法。
  13. 前記(B)段階は、
    (B1)前記第2金属層の表面にエッチングレジストを塗布する段階;
    (B2)前記エッチングレジストをパターニングした後、前記第2金属層を前記バリア層前まで選択的にエッチングして金属ポストを形成する段階;
    を含むことを特徴とする請求項10に記載の半導体パッケージ製造方法。
  14. 前記(B)段階の前記金属ポストは、前記バリア層方向に向かって直径が増加することを特徴とする請求項10に記載の半導体パッケージ製造方法。
  15. 前記(C)段階の後に、
    (C´)前記絶縁層の露出面を研磨して粗さを形成する段階;
    をさらに含むことを特徴とする請求項10に記載の半導体パッケージ製造方法。
  16. 前記(D)段階は、
    (D1)前記第1金属層の表面にエッチングレジストを塗布する段階;
    (D2)前記エッチングレジストをパターニングした後、前記第1金属層を選択的にエッチングして回路層を形成する段階;
    を含むことを特徴とする請求項10に記載の半導体パッケージ製造方法。
  17. 前記(D)段階の後、
    (E)前記絶縁層の両面に半田レジストを塗布した後、前記絶縁層の一面に形成された前記回路層のパッド部が露出されるように、前記半田レジストを加工して第1開口部を形成し、前記絶縁層の他面に形成された前記金属ポストが露出されるように、前記半田レジストを加工して第2開口部を形成する段階;
    をさらに含むことを特徴とする請求項10に記載の半導体パッケージ製造方法。
  18. 前記(E)段階の後、
    (F)前記第1開口部によって露出された前記パッド部に半田バンプを介して半導体チップを実装し、前記第2開口部によって露出された前記金属ポストに半田ボールを形成する段階;
    をさらに含むことを特徴とする請求項17に記載の半導体パッケージ製造方法。
JP2010278422A 2010-10-11 2010-12-14 半導体パッケージの製造方法 Pending JP2012084826A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2010-0098850 2010-10-11
KR1020100098850A KR101167429B1 (ko) 2010-10-11 2010-10-11 반도체 패키지의 제조방법

Publications (1)

Publication Number Publication Date
JP2012084826A true JP2012084826A (ja) 2012-04-26

Family

ID=45925454

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2010278422A Pending JP2012084826A (ja) 2010-10-11 2010-12-14 半導体パッケージの製造方法

Country Status (5)

Country Link
US (1) US8415200B2 (ja)
JP (1) JP2012084826A (ja)
KR (1) KR101167429B1 (ja)
CN (1) CN102446772B (ja)
TW (1) TWI442528B (ja)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140001622A1 (en) 2012-06-27 2014-01-02 Infineon Technologies Ag Chip packages, chip arrangements, a circuit board, and methods for manufacturing chip packages
CN102933031A (zh) * 2012-11-14 2013-02-13 东莞市五株电子科技有限公司 印刷电路板及其制作工艺
KR101565690B1 (ko) * 2014-04-10 2015-11-03 삼성전기주식회사 회로기판, 회로기판 제조방법, 전자부품 패키지 및 전자부품 패키지 제조방법
FR3062515B1 (fr) * 2017-01-30 2019-11-01 Primo1D Procede d'insertion d'un fil dans une rainure d'une puce de semi-conducteur, et equipement pour la mise en œuvre d’un tel procede.
WO2019196569A1 (zh) * 2018-04-09 2019-10-17 北京比特大陆科技有限公司 电路基板、芯片、串联电路、电路板以及电子设备

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002222894A (ja) * 2001-01-29 2002-08-09 Hitachi Metals Ltd 半導体用パッケージ
JP2003309214A (ja) * 2002-04-17 2003-10-31 Shinko Electric Ind Co Ltd 配線基板の製造方法
JP2004063742A (ja) * 2002-07-29 2004-02-26 Hitachi Chem Co Ltd 配線板、半導体パッケージ及びそれらの製造方法
JP2005183590A (ja) * 2003-12-18 2005-07-07 Hitachi Chem Co Ltd 配線部材、半導体パッケージ用基板、配線板および配線部材の製造方法
WO2007072875A1 (ja) * 2005-12-20 2007-06-28 Ibiden Co., Ltd. プリント配線板の製造方法
JP2007173622A (ja) * 2005-12-22 2007-07-05 Kyocer Slc Technologies Corp 配線基板の製造方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2003100850A1 (fr) * 2002-05-28 2003-12-04 Hitachi Chemical Co., Ltd. Substrat, tableau de connexions, substrat pour boitier a semi-conducteur, boitier a semi-conducteur et leurs procedes de production
CN101408688B (zh) * 2003-03-31 2011-10-12 德塞拉互连材料股份有限公司 布线电路基板、布线电路基板的制造方法和电路模块
TW200507218A (en) 2003-03-31 2005-02-16 North Corp Layout circuit substrate, manufacturing method of layout circuit substrate, and circuit module
JP4379693B2 (ja) * 2003-11-10 2009-12-09 カシオ計算機株式会社 半導体装置およびその製造方法
IL171378A (en) * 2005-10-11 2010-11-30 Dror Hurwitz Integrated circuit support structures and the fabrication thereof
WO2009048604A2 (en) * 2007-10-10 2009-04-16 Tessera, Inc. Robust multi-layer wiring elements and assemblies with embedded microelectronic elements
WO2010049852A1 (en) * 2008-10-30 2010-05-06 Nxp B.V. Through-substrate via and redistribution layer with metal paste
KR101058695B1 (ko) 2008-11-11 2011-08-22 삼성전기주식회사 구리 다이렉트 레이저 가공에 의하여 제조되는 인쇄회로기판에 사용되는 동박 코팅 적층판 및 이를 이용한인쇄회로기판의 제조방법

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002222894A (ja) * 2001-01-29 2002-08-09 Hitachi Metals Ltd 半導体用パッケージ
JP2003309214A (ja) * 2002-04-17 2003-10-31 Shinko Electric Ind Co Ltd 配線基板の製造方法
JP2004063742A (ja) * 2002-07-29 2004-02-26 Hitachi Chem Co Ltd 配線板、半導体パッケージ及びそれらの製造方法
JP2005183590A (ja) * 2003-12-18 2005-07-07 Hitachi Chem Co Ltd 配線部材、半導体パッケージ用基板、配線板および配線部材の製造方法
WO2007072875A1 (ja) * 2005-12-20 2007-06-28 Ibiden Co., Ltd. プリント配線板の製造方法
JP2007173622A (ja) * 2005-12-22 2007-07-05 Kyocer Slc Technologies Corp 配線基板の製造方法

Also Published As

Publication number Publication date
US20120088334A1 (en) 2012-04-12
TW201236121A (en) 2012-09-01
TWI442528B (zh) 2014-06-21
KR20120037219A (ko) 2012-04-19
CN102446772A (zh) 2012-05-09
KR101167429B1 (ko) 2012-07-19
CN102446772B (zh) 2015-11-25
US8415200B2 (en) 2013-04-09

Similar Documents

Publication Publication Date Title
JP4716819B2 (ja) インターポーザの製造方法
US8941016B2 (en) Laminated wiring board and manufacturing method for same
JP6711509B2 (ja) プリント回路基板、半導体パッケージ及びその製造方法
JPWO2007126090A1 (ja) 回路基板、電子デバイス装置及び回路基板の製造方法
JP5367523B2 (ja) 配線基板及び配線基板の製造方法
WO2015151512A1 (ja) インターポーザ、半導体装置、インターポーザの製造方法、半導体装置の製造方法
JP2006019368A (ja) インターポーザ及びその製造方法並びに半導体装置
US9793250B2 (en) Package board, method for manufacturing the same and package on package having the same
JP6907442B2 (ja) プリント回路基板及びプリント回路基板の製造方法
KR102186148B1 (ko) 임베디드 기판 및 임베디드 기판의 제조 방법
WO2010052942A1 (ja) 電子部品内蔵配線板及びその製造方法
KR20090117237A (ko) 전자소자 내장 인쇄회로기판 및 그 제조방법
JPWO2009118925A1 (ja) 電子部品内蔵配線板及びその製造方法
KR20110042978A (ko) 인쇄회로기판 및 그 제조방법
KR20160086181A (ko) 인쇄회로기판, 패키지 및 그 제조방법
KR101167429B1 (ko) 반도체 패키지의 제조방법
KR20170067481A (ko) 인쇄회로기판, 전자소자 패키지 및 그 제조방법
KR20110128532A (ko) 반도체 패키지 기판 및 그 제조방법
KR20110100981A (ko) 전자소자 내장형 인쇄회로기판 및 그 제조방법
KR20150135046A (ko) 패키지 기판, 패키지 기판의 제조 방법 및 이를 포함하는 적층형 패키지
KR101043328B1 (ko) 전자소자 내장형 인쇄회로기판 및 그 제조방법
JP2017126740A (ja) プリント回路基板
KR101119306B1 (ko) 회로기판의 제조방법
JP2005032739A (ja) 電子部品埋込み用の窪みを備える多層プリント配線板及びその製造方法
JP2008021944A (ja) 多層配線基板及びその製造方法

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20120913

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20121002

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20130319