JP2008021944A - 多層配線基板及びその製造方法 - Google Patents
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Abstract
【課題】外付け電子部品の搭載を容易にし、高密度実装が可能な多層配線基板を提供する。
【解決手段】自身の接続用電極１５ｂが、ＣＳＰ１０ａの接続用電極１５ａと逆向きに位置するようにＣＳＰ１０ｂを配置し、ＣＳＰ１０ａ、１０ｂを挟むように多層回路部２１ａ、２１ｂを配置し、ＣＳＰ１０ａの接続用電極１５ａを多層回路部２１ａに接続し、ＣＳＰ１０ｂの接続用電極１５ｂを多層回路部２１ｂに接続することで、配線が多層配線基板の片面に集中して反りが発生することが防止される。
【選択図】図１
【解決手段】自身の接続用電極１５ｂが、ＣＳＰ１０ａの接続用電極１５ａと逆向きに位置するようにＣＳＰ１０ｂを配置し、ＣＳＰ１０ａ、１０ｂを挟むように多層回路部２１ａ、２１ｂを配置し、ＣＳＰ１０ａの接続用電極１５ａを多層回路部２１ａに接続し、ＣＳＰ１０ｂの接続用電極１５ｂを多層回路部２１ｂに接続することで、配線が多層配線基板の片面に集中して反りが発生することが防止される。
【選択図】図１
Description
本発明は多層配線基板及びその製造方法に関し、特にチップサイズパッケージを内蔵した多層配線基板及びその製造方法に関する。
近年、電子機器に対する小型化、高性能化及び低価格化などの要求に伴い、プリント配線板の微細化、多層化、及び電子部品の高密度実装化が急速に進んでおり、半導体チップなどの電子部品を内蔵した多層配線基板の開発が行われている。
例えば、特許文献１には、コア層の一方の面側にベアチップを複数搭載した半導体装置が開示されている。
しかし、ベアチップを内蔵する半導体装置においては、チップの選別（良否判定）技術が確立されておらず、良品チップの供給が困難であり、歩留まりに課題があった。
しかし、ベアチップを内蔵する半導体装置においては、チップの選別（良否判定）技術が確立されておらず、良品チップの供給が困難であり、歩留まりに課題があった。
一方、検査されたチップサイズパッケージ（以下ＣＳＰと略す。）を多層基板に内蔵する技術が提案されている（例えば、特許文献２、３、４、５）。
図１２は、ＣＳＰを内蔵した従来の多層配線基板の製造工程の概略を示す断面図である。
図１２は、ＣＳＰを内蔵した従来の多層配線基板の製造工程の概略を示す断面図である。
図１２（Ａ）のように、ＣＳＰ５０ａ、５０ｂは、半導体チップ５１の端子（図示せず）に接続した再配線５２と、再配線５２と電気的に接続した柱状電極５３と、再配線５２や柱状電極５３などを保護する封止膜５４を有している。また、柱状電極５３上には接続用電極５５が形成されている。このようなＣＳＰ５０ａ、５０ｂは、シリコンウェハ上に再配線５２、柱状電極５３、封止膜５４を形成した後、ダイシングにより個々の半導体構成体を得る方法を採用しているため、特にウェハレベルＣＳＰ（Ｗ−ＣＳＰ）とも言われている。
従来の多層配線基板では、このようなＣＳＰ５０ａ、５０ｂを、ガラス、セラミック、樹脂または金属などのベース板６０にフェースアップで接着する。その後、図１２（Ｂ）のように、複数のＣＳＰ５０ａ、５０ｂを互いに絶縁するような矩形上の絶縁層６１を形成し、ＣＳＰ５０ａ、５０ｂの接続用電極５５と電気的に接続するような複数の配線層６２ａを有したビルドアップ多層配線層６２を形成する。また、２次実装時に、例えばマザーボードなどの回路基板と、内部のＣＳＰ５０ａ、５０ｂとの電気的な接続を図るための半田バンプ６３が、ビルドアップ多層配線層６２に接続されている。
特開２００５−２２８９０１号公報（第１図）
特開２００４−２２１４１７号公報
特開２００４−２２１４１８号公報
特開２００４−３４９３６１号公報
特開２００５−１９１２３４号公報
ＣＳＰを内蔵した従来の多層配線基板では、ベース板の片面上にＣＳＰをフェースアップの状態で固定している。そのため、接続用電極が全て同じ方向を向き、基板の片側層のみに引き出しのための銅配線が集中してしまい、多層配線基板に反りが発生する問題があった。
多層配線基板に反りがあると、この多層配線基板にチップなどを搭載したり、マザーボードなどに２次実装することが困難となる。
また、以下のような課題もあった。
また、以下のような課題もあった。
図１３は、従来の多層配線基板にＣＰＵ（Central Processing Unit）を搭載した様子を示す図である。
図１２と同様の構成要素については同一符号としている。例えば、ＣＳＰ５０ｂがキャパシタの機能を有している場合、ＣＰＵ７０をその真下に接続することで、低インダクタンス化が可能になる。しかし、従来の多層配線基板では、接続用の半田バンプ６３が片面のみにあるので、図１３のようにＣＰＵ７０を接続した場合、構造上、マザーボードなどを２次実装できなかった。そのため、構造上、高密度実装が困難であった。
図１２と同様の構成要素については同一符号としている。例えば、ＣＳＰ５０ｂがキャパシタの機能を有している場合、ＣＰＵ７０をその真下に接続することで、低インダクタンス化が可能になる。しかし、従来の多層配線基板では、接続用の半田バンプ６３が片面のみにあるので、図１３のようにＣＰＵ７０を接続した場合、構造上、マザーボードなどを２次実装できなかった。そのため、構造上、高密度実装が困難であった。
本発明はこのような点に鑑みてなされたものであり、外付け電子部品の搭載を容易にし、高密度実装が可能な多層配線基板を提供することを目的とする。
また、本発明の他の目的は、外付け電子部品の搭載を容易にし、高密度実装が可能な多層配線基板の製造方法を提供することである。
また、本発明の他の目的は、外付け電子部品の搭載を容易にし、高密度実装が可能な多層配線基板の製造方法を提供することである。
本発明では上記問題を解決するために、ＣＳＰを内蔵した多層配線基板において、図１に示すように、互いに電気的導通を有する２つの多層回路部２１ａ、２１ｂと、２つの多層回路部２１ａ、２１ｂの間に配置され、多層回路部２１ａに接続用電極１５ａを接続したＣＳＰ１０ａと、２つの多層回路部２１ａ、２１ｂの間に、自身の接続用電極１５ｂが、ＣＳＰ１０ａの接続用電極１５ａと逆向きに位置するように配置され、多層回路部２１ｂと接続したＣＳＰ１０ｂと、を有することを特徴とする多層配線基板が提供される。
上記の構成によれば、互いに電気的導通を有する２つの多層回路部２１ａ、２１ｂが、ＣＳＰ１０ａ、１０ｂの両面側に配置されることになり、配線が多層配線基板の片面に集中して反りが発生することが防止される。
また、ＣＳＰを内蔵した多層配線基板の製造方法において、自身の接続用電極が、第１のＣＳＰの接続用電極と逆向きに位置するように第２のＣＳＰを配置し、前記第１及び前記第２のＣＳＰを挟むように配置され、前記第１のＣＳＰの接続用電極と接続する第１の多層回路部及び前記第２のＣＳＰの接続用電極と接続する第２の多層回路部を形成することを特徴とする多層配線基板の製造方法が提供される。
上記の方法によれば、互いに電気的導通を有する第１及び第２の多層回路部が、第１のＣＳＰと第２のＣＳＰの両面側に配置されることになり、配線が多層配線基板の片面に集中して反りが発生することが防止される。
本発明は、互いに接続用電極が逆向きに位置するように第１及び第２のＣＳＰを配置して、それぞれのＣＳＰの接続用電極に接続するように、２つの多層回路部を第１及び第２のＣＳＰの両面側に配置するので、配線が多層配線基板の片面側に集中して反りが発生することを防止することができる。
これにより、外付け電子部品の搭載が容易になり、製造歩留まりを高くすることができる。また、多層回路部を両面に配置したので、高密度実装が可能になる。
以下、本発明の実施の形態を図面を参照して詳細に説明する。
図１は、第１の実施の形態の多層配線基板の構成を示す図である。
第１の実施の形態の多層配線基板は、ＣＳＰ１０ａ、１０ｂと、コア層２０、多層回路部２１ａ、２１ｂを有している。
図１は、第１の実施の形態の多層配線基板の構成を示す図である。
第１の実施の形態の多層配線基板は、ＣＳＰ１０ａ、１０ｂと、コア層２０、多層回路部２１ａ、２１ｂを有している。
ＣＳＰ１０ａ、１０ｂは、半導体チップ１１ａ、１１ｂの端子（図示せず）に接続した再配線１２ａ、１２ｂと、再配線１２ａ、１２ｂと電気的に接続した柱状電極１３ａ、１３ｂと、再配線１２ａ、１２ｂや柱状電極１３ａ、１３ｂなどを保護する封止膜１４ａ、１４ｂを有している。また、柱状電極１３ａ、１３ｂ上には接続用電極１５ａ、１５ｂが形成されている。なお、ＣＳＰ１０ａ、１０ｂは、例えば、ウェハレベルＣＳＰである。また、ここでは、２つのＣＳＰ１０ａ、１０ｂのみ図示しているが、２以上あってもよい。このようなＣＳＰ１０ａ、１０ｂを用いることで、良品検査が困難なベアチップを用いるよりも製造歩留まりを向上することができる。
本実施の形態の多層配線基板において、ＣＳＰ１０ａ、１０ｂは２つの多層回路部２１ａ、２１ｂの間に配置され、ＣＳＰ１０ａの接続用電極１５ａは多層回路部２１ａに接続している。一方、ＣＳＰ１０ｂの接続用電極１５ｂは、ＣＳＰ１０ａの接続用電極１５ａと逆向きに位置しており、多層回路部２１ｂに接続されている。つまり、ＣＳＰ１０ａ、１０ｂは、図１のように上下逆さまに配置されている。
このように配置されたＣＳＰ１０ａ、１０ｂは、多層回路部２１ａ、２１ｂ間のコア層２０の凹部に嵌合され接着剤などで固定されている。このとき、ＣＳＰ１０ａ、１０ｂの接続用電極１５ａ、１５ｂは、コア層２０の表面に露出するように凹部に嵌合される。
コア層２０の凹部に嵌合してＣＳＰ１０ａ、１０ｂを配置することにより、単にベース板の両面にＣＳＰ１０ａ、１０ｂを張り合わせるよりも、全体的な多層配線基板の厚さを薄くすることができる。
なお、コア層２０として、ガラス繊維強化樹脂、カーボン繊維強化樹脂、金属などが用いられる。金属を用いた場合、放熱性が向上する。また、図示を省略しているが、コア層２０には、２つの多層回路部２１ａ、２１ｂを電気的に接続するためのビアまたはスルーホールが形成されている。
多層回路部２１ａ、２１ｂは、例えば、ビルドアップ多層配線層であり、ＣＳＰ１０ａ、１０ｂの接続用電極１５ａ、１５ｂと、例えばコンタクトホール（図示せず）によって電気的に接続するような複数の配線層２２ａ、２２ｂを有している。また、２次実装時に、例えばマザーボードなどの回路基板と、内部のＣＳＰ１０ａ、１０ｂとの電気的な接続を図るための半田バンプ２３が、例えば、多層回路部２１ａに接続されている。
上記の構成によれば、互いに電気的導通を有する２つの多層回路部２１ａ、２１ｂが、ＣＳＰ１０ａ、１０ｂを挟むように配置されることになり、配線が多層配線基板の片面に集中して反りが発生することが防止される。これによって、ＣＰＵなどの外付け電子部品の搭載が容易となり、製造歩留まりを向上することができる。
図２は、本実施の形態の多層配線基板にＣＰＵを実装した様子を示す図である。
例えば、ＣＳＰ１０ｂがキャパシタの機能を有している場合、図２のように、ＣＰＵ２５を半田バンプ２６によって多層回路部２１ｂに接続し、ＣＳＰ１０ｂの直上に配置することによって、低インダクタンス化を達成できる。また、このような構造にしても反対面の多層回路部２１ａにマザーボードなどの２次実装が可能となり、高密度実装が期待できる。
例えば、ＣＳＰ１０ｂがキャパシタの機能を有している場合、図２のように、ＣＰＵ２５を半田バンプ２６によって多層回路部２１ｂに接続し、ＣＳＰ１０ｂの直上に配置することによって、低インダクタンス化を達成できる。また、このような構造にしても反対面の多層回路部２１ａにマザーボードなどの２次実装が可能となり、高密度実装が期待できる。
また、以下のようにＣＳＰを配置することによって更に高密度実装が可能となる。
図３は、ＣＳＰをチップ搭載面同士が対面するように配置した多層配線基板の例を示す図である。
図３は、ＣＳＰをチップ搭載面同士が対面するように配置した多層配線基板の例を示す図である。
図１、図２と同じ構成要素については同一符号を付している。
図３で示す多層配線基板では、多層回路部２１ａに接続するＣＳＰ１０ａ−１、１０ａ−２と、多層回路部２１ｂに接続するＣＳＰ１０ｂ−１、１０ｂ−２とが、互いにチップ搭載面同士が対面するように配置され、コア層２０ａの凹部に嵌合され固定されている。このような配置にすることで、少ない面積に多くのＣＳＰ１０ａ−１、１０ａ−２、１０ｂ−１、１０ｂ−２を搭載でき、高密度実装が可能となるとともに、多層配線基板の反りも防止できる。
図３で示す多層配線基板では、多層回路部２１ａに接続するＣＳＰ１０ａ−１、１０ａ−２と、多層回路部２１ｂに接続するＣＳＰ１０ｂ−１、１０ｂ−２とが、互いにチップ搭載面同士が対面するように配置され、コア層２０ａの凹部に嵌合され固定されている。このような配置にすることで、少ない面積に多くのＣＳＰ１０ａ−１、１０ａ−２、１０ｂ−１、１０ｂ−２を搭載でき、高密度実装が可能となるとともに、多層配線基板の反りも防止できる。
次に、図１で示した本実施の形態の多層配線基板の製造方法を説明する。
なお、以下では図１と同じ構成要素については同一符号としている。
図４は、ＣＳＰを配置する工程を示す断面図である。
なお、以下では図１と同じ構成要素については同一符号としている。
図４は、ＣＳＰを配置する工程を示す断面図である。
本実施の形態の多層配線基板の製造方法では、ＣＳＰ１０ａ、１０ｂは、接続用電極１５ａ、１５ｂが互いに逆向きに位置するように配置する。つまり、上下逆さまに配置する。
ＣＳＰ１０ａ、１０ｂを固定するためのコア層２０は、図４（Ａ）のように、凹部が形成されている。このようなコア層２０を形成する方法を以下に示す。
例えば、貫通開口部を有するガラス繊維強化樹脂を硬化させた積層体２枚の間に、貫通開口部を形成していないガラス繊維強化樹脂を硬化させた積層体を貼り付けることで、コア層２０を形成する。貼り付ける方法としては、接着剤を用いてもよいし、ガラス繊維強化樹脂の半硬化状態（Ｂステージ）のプリプレグを用いてもよい。
例えば、貫通開口部を有するガラス繊維強化樹脂を硬化させた積層体２枚の間に、貫通開口部を形成していないガラス繊維強化樹脂を硬化させた積層体を貼り付けることで、コア層２０を形成する。貼り付ける方法としては、接着剤を用いてもよいし、ガラス繊維強化樹脂の半硬化状態（Ｂステージ）のプリプレグを用いてもよい。
また、ガラス繊維強化樹脂を硬化させた積層体に、直接凹部をざぐり手法などにより形成するようにしてもよい。
また、コア層２０として、銅などの金属を用いることもできる。その場合、貫通開口部を形成した金属板２枚の間に、貫通開口部を形成していない金属板を接着剤で貼り付けることで、コア層２０を形成する。また、１枚の金属板の両側にレジストを形成し、エッチングにより両側にＣＳＰ１０ａ、１０ｂを嵌合させるための凹部を形成するようにしてもよい。
また、コア層２０として、銅などの金属を用いることもできる。その場合、貫通開口部を形成した金属板２枚の間に、貫通開口部を形成していない金属板を接着剤で貼り付けることで、コア層２０を形成する。また、１枚の金属板の両側にレジストを形成し、エッチングにより両側にＣＳＰ１０ａ、１０ｂを嵌合させるための凹部を形成するようにしてもよい。
さらに、コア層２０として、カーボン繊維強化樹脂を用いることもできる。その場合、貫通開口部を形成したカーボン繊維強化樹脂を硬化させた積層体２枚の間に、貫通開口部を形成していないカーボン繊維強化樹脂を硬化させた積層体を貼り付けることで、コア層２０を形成する。貼り付ける方法としては、接着剤を用いてもよいし、ガラス繊維強化樹脂またはカーボン繊維強化樹脂の半硬化状態（Ｂステージ）のプリプレグを用いてもよい。
また、カーボン繊維強化樹脂を硬化させた積層体に、直接凹部をざぐり手法などにより形成するようにしてもよい。
上記のように形成したコア層２０の凹部に、ＣＳＰ１０ａ、１０ｂを嵌合して固定する。なお、このとき、ＣＳＰ１０ａ、１０ｂの接続用電極１５ａ、１５ｂは、コア層２０の表面に露出するような向きで凹部に嵌合して、図４（Ｂ）のように固定する。固定する際には、樹脂系の接着性を有するものを用いるのが好ましいが、熱硬化型の接着剤でもよいし、ガラス繊維強化樹脂の半硬化状態（Ｂステージ）のプリプレグを用いてもよい。
上記のように形成したコア層２０の凹部に、ＣＳＰ１０ａ、１０ｂを嵌合して固定する。なお、このとき、ＣＳＰ１０ａ、１０ｂの接続用電極１５ａ、１５ｂは、コア層２０の表面に露出するような向きで凹部に嵌合して、図４（Ｂ）のように固定する。固定する際には、樹脂系の接着性を有するものを用いるのが好ましいが、熱硬化型の接着剤でもよいし、ガラス繊維強化樹脂の半硬化状態（Ｂステージ）のプリプレグを用いてもよい。
また、固定後、ＣＳＰ１０ａ、１０ｂの接続用電極１５ａ、１５ｂの表面とコア層２０の表面が同一面となるように、必要に応じて研磨・研削などを施してもよい。
このように、コア層２０の両側に凹部を形成してＣＳＰ１０ａ、１０ｂを嵌合することで、コア層２０自体の反りも軽減できる。これにより、次の多層回路部２１ａ、２１ｂの作成時に、レジスト露光の焦点ぼけなどを防止でき、微細パターンを作成することが容易になる。
このように、コア層２０の両側に凹部を形成してＣＳＰ１０ａ、１０ｂを嵌合することで、コア層２０自体の反りも軽減できる。これにより、次の多層回路部２１ａ、２１ｂの作成時に、レジスト露光の焦点ぼけなどを防止でき、微細パターンを作成することが容易になる。
図５、図６は、コア層の材質が非導電性の場合の多層回路部の形成工程及びスルーホール形成工程を示す断面図である。
例えば、コア層２０が、ガラス繊維強化樹脂など、非導電性の材質で構成されている場合、図４（Ｂ）のようにしてコア層２０にＣＳＰ１０ａ、１０ｂを固定した後、コア層２０の両側にＣＳＰ１０ａの接続用電極１５ａと接続する多層回路部２１ａ、ＣＳＰ１０ｂの接続用電極１５ｂと接続する多層回路部２１ｂを形成する。
例えば、コア層２０が、ガラス繊維強化樹脂など、非導電性の材質で構成されている場合、図４（Ｂ）のようにしてコア層２０にＣＳＰ１０ａ、１０ｂを固定した後、コア層２０の両側にＣＳＰ１０ａの接続用電極１５ａと接続する多層回路部２１ａ、ＣＳＰ１０ｂの接続用電極１５ｂと接続する多層回路部２１ｂを形成する。
多層回路部２１ａ、２１ｂは、例えば、ビルドアップ多層配線層であり、両方同時に作成する。ビルドアップ多層配線層を両方同時に作成することにより、配線が片面に集中することを防止できるため、作成時に反りが生じることを防止できる。これにより、レジスト露光時に焦点ぼけを防止でき、微細パターンの作成が容易になる。
ビルドアップ多層配線層は、既存の方法に従い、まず半硬化状態（Ｂステージ）の熱硬化性エポキシ樹脂シートを真空ラミネート装置や真空プレス装置などで成膜する。その後、大気圧下で、１５０〜２００℃、３０分〜２時間加熱し硬化させる。その後、炭酸ガスレーザやＵＶ−ＹＡＧレーザでビアホール（図示せず）をＣＳＰ１０ａ、１０ｂの接続用電極１５ａ、１５ｂまたはコア層２０の図示しないランド上に形成する。さらに、ビアホールのスミアをデスミア処理した後、ビアホール側面を含む全面に無電解銅めっき、レジストパターニング、電気銅めっき（例えば、膜厚３０μｍ）、レジスト剥離、配線以外の無電解銅めっきエッチング、を行い配線層２２ａ、２２ｂを形成する。このプロセスを繰り返すことで、多層回路部２１ａ、２１ｂを形成する（図５（Ａ））。
その後、コア層２０のＣＳＰ１０ａ、１０ｂが存在しない領域に、ドリル加工でスルーホール３０を形成する（図５（Ｂ））。
そして、最後に、図６のように、スルーホール３０の内壁にめっき層３１を形成することで、多層回路部２１ａ、２１ｂの電気的導通が可能になる。
そして、最後に、図６のように、スルーホール３０の内壁にめっき層３１を形成することで、多層回路部２１ａ、２１ｂの電気的導通が可能になる。
その後、溶融した半田による短絡を防止するためのソルダーレジスト（図示せず）を形成した後、半田バンプを形成することで、図１のような多層配線基板を作成することができる。
図７、図８、図９は、コア層の材質が導電性の場合のスルーホールの形成工程を示す図である。
例えば、コア層２０が、金属や、カーボン繊維強化樹脂などの導電性の材質で構成されている場合、図４（Ｂ）のように、コア層２０にＣＳＰ１０ａ、１０ｂを固定した後、コア層２０のＣＳＰ１０ａ、１０ｂが存在しない領域にドリル加工でスルーホール３２を形成する（図７（Ａ））。次に、コア層２０とスルーホール３２を絶縁する必要があるため、まずスルーホール３２内に絶縁樹脂３３を充填する（図７（Ｂ））。その後、コア層２０にランド（図示せず）を形成し、このランド及びＣＳＰ１０ａ、１０ｂの接続用電極１５ａ、１５ｂにビア（図示せず）が接続するような多層回路部２１ａ、２１ｂを両面同時に形成する（図８（Ａ））。続いて再度ドリル加工で、絶縁樹脂３３の直上から、多層回路部２１ａ、２１ｂを貫通するような、スルーホール３２よりも直径の小さいスルーホール３４を形成する（図８（Ｂ））。その後、図９のように、形成したスルーホール３４の内壁にめっき層３５を形成することで、多層回路部２１ａ、２１ｂの電気的導通を可能にする。
例えば、コア層２０が、金属や、カーボン繊維強化樹脂などの導電性の材質で構成されている場合、図４（Ｂ）のように、コア層２０にＣＳＰ１０ａ、１０ｂを固定した後、コア層２０のＣＳＰ１０ａ、１０ｂが存在しない領域にドリル加工でスルーホール３２を形成する（図７（Ａ））。次に、コア層２０とスルーホール３２を絶縁する必要があるため、まずスルーホール３２内に絶縁樹脂３３を充填する（図７（Ｂ））。その後、コア層２０にランド（図示せず）を形成し、このランド及びＣＳＰ１０ａ、１０ｂの接続用電極１５ａ、１５ｂにビア（図示せず）が接続するような多層回路部２１ａ、２１ｂを両面同時に形成する（図８（Ａ））。続いて再度ドリル加工で、絶縁樹脂３３の直上から、多層回路部２１ａ、２１ｂを貫通するような、スルーホール３２よりも直径の小さいスルーホール３４を形成する（図８（Ｂ））。その後、図９のように、形成したスルーホール３４の内壁にめっき層３５を形成することで、多層回路部２１ａ、２１ｂの電気的導通を可能にする。
その後、溶融した半田による短絡を防止するためのソルダーレジスト（図示せず）を形成した後、半田バンプを形成することで、図１のような多層配線基板を作成することができる。
なお、図５〜図９では、コア層２０及び多層回路部２１ａ、２１ｂを貫通するようなスルーホール３０、３４を形成した場合について説明したが、コア層２０のみ貫通するスルーホールを作成するようにしてもよい。
図１０、図１１は、コア層のみ貫通するスルーホールを形成する工程を示す図である。
図４（Ｂ）のように、コア層２０にＣＳＰ１０ａ、１０ｂを固定した後、コア層２０のＣＳＰ１０ａ、１０ｂが存在しない領域にドリル加工でスルーホール３６を形成する（図１０（Ａ））。その後、コア層２０が、ガラス繊維強化樹脂などの非導電性の材質で構成されている場合、スルーホール３６の内壁にめっき層３７を形成する（図１０（Ｂ））。
図４（Ｂ）のように、コア層２０にＣＳＰ１０ａ、１０ｂを固定した後、コア層２０のＣＳＰ１０ａ、１０ｂが存在しない領域にドリル加工でスルーホール３６を形成する（図１０（Ａ））。その後、コア層２０が、ガラス繊維強化樹脂などの非導電性の材質で構成されている場合、スルーホール３６の内壁にめっき層３７を形成する（図１０（Ｂ））。
めっき層３７形成後にスルーホール３６に絶縁樹脂３８を充填する（図１１（Ａ））。その後、コア層２０にランド（図示せず）を形成し、このランド及びＣＳＰ１０ａ、１０ｂの接続用電極１５ａ、１５ｂにビア（図示せず）が接続するような多層回路部２１ａ、２１ｂを両面同時に形成する（図１１（Ｂ））。これによって、多層回路部２１ａ、２１ｂの電気的導通を可能とする。
なお、コア層２０が、金属やカーボン繊維強化樹脂などの導電性の材質で構成されている場合には、図１０（Ａ）の工程の後、スルーホール３６に絶縁樹脂を充填して、再度、初めのスルーホール３６より直径の小さいスルーホールを絶縁樹脂の直上から形成した後、そのスルーホールの内壁にめっき層を形成した後、図１１（Ａ）のようにスルーホールに絶縁樹脂を充填すればよい。
また、上記では図１の多層配線基板を製造する場合を例にして説明したが、図３で示したような多層配線基板を製造する際も同様である。
次に、本実施の形態の多層配線基板の、具体的な実施例について比較例とともに説明する。なお以下でも、図１〜図１１で示した多層配線基板の符号を用いて説明することにする。
次に、本実施の形態の多層配線基板の、具体的な実施例について比較例とともに説明する。なお以下でも、図１〜図１１で示した多層配線基板の符号を用いて説明することにする。
（実施例１）
図１で示したような、ＣＳＰ１０ａ、１０ｂとして、５ｍｍ×５ｍｍで厚さが０．５ｍｍのものを用いた。これは、シリコンウェハ上に再配線、柱状電極、封止膜などを形成した後、ダイシングにより個々の半導体構成体を得た、ウェハレベルＣＳＰである。
図１で示したような、ＣＳＰ１０ａ、１０ｂとして、５ｍｍ×５ｍｍで厚さが０．５ｍｍのものを用いた。これは、シリコンウェハ上に再配線、柱状電極、封止膜などを形成した後、ダイシングにより個々の半導体構成体を得た、ウェハレベルＣＳＰである。
次に、ＣＳＰ１０ａ、１０ｂをそれぞれ３６個嵌合できる凹部が両面に形成されたコア層２０を作成した。実施例１では、コア層２０として、貫通開口部を形成したガラス繊維強化樹脂を硬化させた積層体２枚の間に、貫通開口部を形成していないガラス繊維強化樹脂を硬化させた積層体を貼り付けたものを用いた。貼り付ける方法としては、接着剤を用いてもよいし、ガラス繊維強化樹脂の半硬化状態（Ｂステージ）のプリプレグを用いてもよい。
このコア層２０の凹部に、ＣＳＰ１０ａ、１０ｂをそれぞれ３６個、各接続用電極１５ａ、１５ｂがコア層２０の表面に露出する向きで嵌合し、接着剤で固定した（図２参照）。固定後、ＣＳＰ１０ａ、１０ｂの接続用電極１５ａ、１５ｂの表面とコア層２０の表面が同一面となるように研磨して調整した。ＣＳＰ１０ａ、１０ｂを嵌合したコア層２０の反りは５μｍ以下であった。
続いて、ＣＳＰ１０ａ、１０ｂを嵌合したコア層２０の両面に、多層回路部２１ａ、２１ｂを形成した。多層回路部２１ａ、２１ｂの形成工程において、まず、半硬化状態（Ｂステージ）の熱硬化性エポキシ樹脂シートを真空ラミネート装置で１５０℃、１ＭＰａの条件で３分間ラミネートした。その後、真空ラミネート装置から取り出し、１７０℃の大気圧下で１時間硬化させた。その後、炭酸ガスレーザで直径６０μｍのビアホール（図示せず）をＣＳＰ１０ａ、１０ｂの接続用電極１５ａ、１５ｂ上に形成した。さらに、ビアホールのスミアをデスミア処理した後、ビアホール側面を含む全面に無電解銅めっき、レジストパターニング、電気銅めっき（膜厚３０μｍ）、レジスト剥離、配線以外の無電解銅めっきエッチングを行った。そして、熱硬化性エポキシ樹脂シートのラミネートから配線形成のプロセスをあと２回繰返し、コア層２０の両側に、各３層ずつの配線層２２ａ、２２ｂを有する多層回路部２１ａ、２１ｂを形成した。
続いて、図５（Ｂ）、図６で示したような工程で、スルーホール３０を形成し、めっき層３１により多層回路部２１ａ、２１ｂの電気的導通を可能とした。最後にソルダーレジスト層を形成した。多層配線基板にＣＰＵなどの電子部品をフリップチップ実装する際には、多層配線基板の反りが１０ｍｍ×１０ｍｍエリア内で、１０μｍ以下であることが望ましいが、実施例１の方法で形成した多層配線基板の反りを測定したところ、１０ｍｍ×１０ｍｍエリア内で１０μｍ以下となり、フリップチップ実装が可能な範囲であった。
（実施例２）
実施例１におけるコア層２０として、ガラス繊維強化樹脂を硬化させた積層体に代え、金属材料である銅板を用いた。ＣＳＰ１０ａ、１０ｂを嵌合する凹部を形成する方法としては、貫通開口部を形成した銅板２枚の間に、貫通開口部を形成していない銅板を接着剤で貼り付けてもよいし、１枚の銅板の両側にレジストを形成し、エッチングにより凹部を形成するようにしてもよい。その他の条件は、実施例１とほぼ同様であるが、コア層２０を銅板としたため、スルーホールの形成工程の際には、図７〜図９で示したような工程を用いて、多層回路部２１ａ、２１ｂの電気的導通を可能とした。最後にソルダーレジスト層を形成し、多層配線基板の反りを測定したところ、１０ｍｍ×１０ｍｍエリア内で８μｍ以下であり、フリップチップ実装が可能な範囲であった。
実施例１におけるコア層２０として、ガラス繊維強化樹脂を硬化させた積層体に代え、金属材料である銅板を用いた。ＣＳＰ１０ａ、１０ｂを嵌合する凹部を形成する方法としては、貫通開口部を形成した銅板２枚の間に、貫通開口部を形成していない銅板を接着剤で貼り付けてもよいし、１枚の銅板の両側にレジストを形成し、エッチングにより凹部を形成するようにしてもよい。その他の条件は、実施例１とほぼ同様であるが、コア層２０を銅板としたため、スルーホールの形成工程の際には、図７〜図９で示したような工程を用いて、多層回路部２１ａ、２１ｂの電気的導通を可能とした。最後にソルダーレジスト層を形成し、多層配線基板の反りを測定したところ、１０ｍｍ×１０ｍｍエリア内で８μｍ以下であり、フリップチップ実装が可能な範囲であった。
（実施例３）
実施例１におけるコア層２０として、ガラス繊維強化樹脂を硬化させた積層体に代え、カーボン繊維強化樹脂を硬化させた積層体を用いた。ＣＳＰ１０ａ、１０ｂを嵌合する凹部を形成する工程としては、貫通開口部を形成したカーボン繊維強化樹脂を硬化させた積層体２枚の間に、貫通開口部を形成していないカーボン繊維強化樹脂を硬化させた積層体を貼り付ける方法を用いた。貼り付ける方法は、接着剤を用いてもよいし、ガラス繊維強化樹脂またはカーボン繊維強化樹脂の半硬化状態（Ｂステージ）のプリプレグを用いてもよい。その他の状態は、実施例１とほぼ同様であるが、コア層２０に導電性を有するカーボン繊維強化樹脂を用いたため、スルーホールの形成工程の際には、実施例２と同様の工程を用いた。最後にソルダーレジスト層を形成し、多層配線基板の反りを測定したところ、１０ｍｍ×１０ｍｍエリア内で９μｍ以下であり、フリップチップ実装が可能な範囲であった。
実施例１におけるコア層２０として、ガラス繊維強化樹脂を硬化させた積層体に代え、カーボン繊維強化樹脂を硬化させた積層体を用いた。ＣＳＰ１０ａ、１０ｂを嵌合する凹部を形成する工程としては、貫通開口部を形成したカーボン繊維強化樹脂を硬化させた積層体２枚の間に、貫通開口部を形成していないカーボン繊維強化樹脂を硬化させた積層体を貼り付ける方法を用いた。貼り付ける方法は、接着剤を用いてもよいし、ガラス繊維強化樹脂またはカーボン繊維強化樹脂の半硬化状態（Ｂステージ）のプリプレグを用いてもよい。その他の状態は、実施例１とほぼ同様であるが、コア層２０に導電性を有するカーボン繊維強化樹脂を用いたため、スルーホールの形成工程の際には、実施例２と同様の工程を用いた。最後にソルダーレジスト層を形成し、多層配線基板の反りを測定したところ、１０ｍｍ×１０ｍｍエリア内で９μｍ以下であり、フリップチップ実装が可能な範囲であった。
（実施例４）
実施例１と同じ、ガラス繊維強化樹脂を硬化させた積層体をコア層２０として用いるが、コア層２０にＣＳＰ１０ａ、１０ｂを嵌合させて接着剤で固定させた後、図１０で示したような工程により、コア層２０にスルーホール３６を形成し、めっき層３７を形成した。なお、ＣＳＰ１０ａ、１０ｂを嵌合させた後に、ＣＳＰ１０ａ、１０ｂの接続用電極１５ａ、１５ｂの表面が、コア層２０の表面と同一面になるように研磨して調整し、その面にランドを形成した。その後、多層回路部２１ａ、２１ｂをビアが接続用電極１５ａ、１５ｂ及びランドに接するようにビルドアップ工程で形成した。その他は、実施例１と同じ条件で作成した。実施例４の方法で作成した多層配線基板の反りを測定したところ、１０ｍｍ×１０ｍｍのエリア内で１０μｍ以下であり、フリップチップ実装が可能な範囲であった。
実施例１と同じ、ガラス繊維強化樹脂を硬化させた積層体をコア層２０として用いるが、コア層２０にＣＳＰ１０ａ、１０ｂを嵌合させて接着剤で固定させた後、図１０で示したような工程により、コア層２０にスルーホール３６を形成し、めっき層３７を形成した。なお、ＣＳＰ１０ａ、１０ｂを嵌合させた後に、ＣＳＰ１０ａ、１０ｂの接続用電極１５ａ、１５ｂの表面が、コア層２０の表面と同一面になるように研磨して調整し、その面にランドを形成した。その後、多層回路部２１ａ、２１ｂをビアが接続用電極１５ａ、１５ｂ及びランドに接するようにビルドアップ工程で形成した。その他は、実施例１と同じ条件で作成した。実施例４の方法で作成した多層配線基板の反りを測定したところ、１０ｍｍ×１０ｍｍのエリア内で１０μｍ以下であり、フリップチップ実装が可能な範囲であった。
（比較例）
実施例１におけるコア層２０において、片面だけに凹部を形成し、ＣＳＰ（例えば、ＣＳＰ１０ａ）を嵌合させた。この時点でのコア層２０の反りは１０ｍｍ×１０ｍｍエリア内で３０μｍ以上であった。また、多層回路部２１ａ、２１ｂを実施例１と同様に形成した後、測定した多層配線基板の反りは１０ｍｍ×１０ｍｍエリア内で５０μｍ以上であり、フリップチップ実装が困難であった。
実施例１におけるコア層２０において、片面だけに凹部を形成し、ＣＳＰ（例えば、ＣＳＰ１０ａ）を嵌合させた。この時点でのコア層２０の反りは１０ｍｍ×１０ｍｍエリア内で３０μｍ以上であった。また、多層回路部２１ａ、２１ｂを実施例１と同様に形成した後、測定した多層配線基板の反りは１０ｍｍ×１０ｍｍエリア内で５０μｍ以上であり、フリップチップ実装が困難であった。
（付記１） チップサイズパッケージを内蔵した多層配線基板において、
互いに電気的導通を有する２つの多層回路部と、
２つの前記多層回路部の間に配置され、前記多層回路部の一方に接続用電極を接続した第１のチップサイズパッケージと、
２つの前記多層回路部の間に、自身の接続用電極が、前記第１のチップサイズパッケージの前記接続用電極と逆向きに位置するように配置され、前記多層回路部の他方と接続した第２のチップサイズパッケージと、
を有することを特徴とする多層配線基板。
互いに電気的導通を有する２つの多層回路部と、
２つの前記多層回路部の間に配置され、前記多層回路部の一方に接続用電極を接続した第１のチップサイズパッケージと、
２つの前記多層回路部の間に、自身の接続用電極が、前記第１のチップサイズパッケージの前記接続用電極と逆向きに位置するように配置され、前記多層回路部の他方と接続した第２のチップサイズパッケージと、
を有することを特徴とする多層配線基板。
（付記２） ２つの前記多層回路部の間に、凹部が形成されたコア層を有し、前記第１及び前記第２のチップサイズパッケージは、前記接続用電極が前記コア層の表面に露出するように前記凹部に嵌合されていることを特徴とする付記１記載の多層配線基板。
（付記３） 前記コア層には、２つの前記多層回路部を電気的に接続するためのビアまたはスルーホールが形成されていることを特徴とする付記２記載の多層配線基板。
（付記４） 前記コア層は、ガラス繊維強化樹脂、カーボン繊維強化樹脂または金属によって構成されていることを特徴とする付記２または３記載の多層配線基板。
（付記４） 前記コア層は、ガラス繊維強化樹脂、カーボン繊維強化樹脂または金属によって構成されていることを特徴とする付記２または３記載の多層配線基板。
（付記５） 前記第１及び前記第２のチップサイズパッケージは、ウェハレベルチップサイズパッケージであることを特徴とする付記１乃至４のいずれか１項に記載の多層配線基板。
（付記６） 前記第１のチップサイズパッケージのチップ搭載面と、前記第２のチップサイズパッケージのチップ搭載面とが、互いに対面するように配置されていることを特徴とする付記１乃至５のいずれか１項に記載の多層配線基板。
（付記７） 前記多層回路部は、ビルドアップ多層配線層であることを特徴とする付記１乃至６のいずれか１項に記載の多層配線基板。
（付記８） チップサイズパッケージを内蔵した多層配線基板の製造方法において、
自身の接続用電極が、第１のチップサイズパッケージの接続用電極と逆向きに位置するように第２のチップサイズパッケージを配置し、
前記第１及び前記第２のチップサイズパッケージを挟むように配置され、前記第１のチップサイズパッケージの接続用電極と接続する第１の多層回路部及び前記第２のチップサイズパッケージの接続用電極と接続する第２の多層回路部を形成することを特徴とする多層配線基板の製造方法。
（付記８） チップサイズパッケージを内蔵した多層配線基板の製造方法において、
自身の接続用電極が、第１のチップサイズパッケージの接続用電極と逆向きに位置するように第２のチップサイズパッケージを配置し、
前記第１及び前記第２のチップサイズパッケージを挟むように配置され、前記第１のチップサイズパッケージの接続用電極と接続する第１の多層回路部及び前記第２のチップサイズパッケージの接続用電極と接続する第２の多層回路部を形成することを特徴とする多層配線基板の製造方法。
（付記９） 前記第１及び前記第２の多層回路部はビルドアップ多層配線層であり、両方同時に形成することを特徴とする付記８記載の多層配線基板の製造方法。
（付記１０） 前記第１及び前記第２のチップサイズパッケージを、コア層の凹部に、前記接続用電極が前記コア層の表面に露出するように嵌合し、
前記コア層の両面に前記第１及び前記第２の多層回路部を形成することを特徴とする付記８または９記載の多層配線基板の製造方法。
（付記１０） 前記第１及び前記第２のチップサイズパッケージを、コア層の凹部に、前記接続用電極が前記コア層の表面に露出するように嵌合し、
前記コア層の両面に前記第１及び前記第２の多層回路部を形成することを特徴とする付記８または９記載の多層配線基板の製造方法。
（付記１１） 前記コア層を、貫通開口部を有するガラス繊維強化樹脂を硬化させた積層体２枚の間に、貫通開口部を形成していないガラス繊維強化樹脂を硬化させた積層体を貼り付けることで形成することを特徴とする付記１０記載の多層配線基板の製造方法。
（付記１２） 前記コア層を、貫通開口部を有する金属板２枚の間に、貫通開口部を形成していない金属板を貼り付けることで形成することを特徴とする付記１０記載の多層配線基板の製造方法。
（付記１３） 前記コア層を、貫通開口部を有するカーボン繊維強化樹脂を硬化させた積層体２枚の間に、貫通開口部を形成していないカーボン繊維強化樹脂を硬化させた積層体を貼り付けることで形成することを特徴とする付記１０記載の多層配線基板の製造方法。
（付記１４） 前記コア層が非導電性の材質で構成されている場合、前記第１及び前記第２の多層回路部を形成した後に、前記コア層と前記第１及び前記第２の多層回路部を貫通するようなスルーホールを形成して内壁をめっきすることにより、前記第１及び前記第２の多層回路部を電気的に接続することを特徴とする付記１０記載の多層配線基板の製造方法。
（付記１５） 前記コア層が導電性の材質で構成されている場合、前記コア層の前記凹部に前記第１及び前記第２のチップサイズパッケージを嵌合した後に、第１のスルーホールを前記コア層に形成し、前記第１のスルーホールに絶縁樹脂を充填した後に、前記第１及び前記第２の多層回路部を前記コア層の両面に形成し、前記第１のスルーホールよりも直径の小さい第２のスルーホールを、前記第１及び前記第２の多層回路部を貫通するように、前記絶縁樹脂の直上から形成し、前記第２のスルーホールの内壁をめっきすることを特徴とする付記１０記載の多層配線基板の製造方法。
（付記１６） 前記コア層が非導電性の材質で構成されている場合、前記コア層の前記凹部に前記第１及び前記第２のチップサイズパッケージを嵌合した後に、スルーホールを前記コア層に形成し、前記スルーホールの内壁をめっきし、前記スルーホールに絶縁樹脂を充填した後に、前記コア層の両面に前記第１及び前記第２の多層回路部を形成することを特徴とする付記１０記載の多層配線基板の製造方法。
（付記１７） 前記コア層が導電性の材質で構成されている場合、前記コア層の前記凹部に前記第１及び前記第２のチップサイズパッケージを嵌合した後に、第１のスルーホールを前記コア層に形成し、前記第１のスルーホールに絶縁樹脂を充填し、前記第１のスルーホールよりも直径の小さい第２のスルーホールを前記絶縁樹脂の直上から形成し、前記第２のスルーホールの内壁をめっきし、前記第２のスルーホールに再度絶縁樹脂を充填した後に、前記コア層の両面に前記第１及び前記第２の多層回路部を形成することを特徴とする付記１０記載の多層配線基板の製造方法。
１０ａ、１０ｂ ＣＳＰ（チップサイズパッケージ）
１１ａ、１１ｂ 半導体チップ
１２ａ、１２ｂ 再配線
１３ａ、１３ｂ 柱状電極
１４ａ、１４ｂ 封止膜
１５ａ、１５ｂ 接続用電極
２０ コア層
２１ａ、２１ｂ 多層回路部
２２ａ、２２ｂ 配線層
２３ 半田バンプ
１１ａ、１１ｂ 半導体チップ
１２ａ、１２ｂ 再配線
１３ａ、１３ｂ 柱状電極
１４ａ、１４ｂ 封止膜
１５ａ、１５ｂ 接続用電極
２０ コア層
２１ａ、２１ｂ 多層回路部
２２ａ、２２ｂ 配線層
２３ 半田バンプ
Claims (5)
- チップサイズパッケージを内蔵した多層配線基板において、
互いに電気的導通を有する２つの多層回路部と、
２つの前記多層回路部の間に配置され、前記多層回路部の一方に接続用電極を接続した第１のチップサイズパッケージと、
２つの前記多層回路部の間に、自身の接続用電極が、前記第１のチップサイズパッケージの前記接続用電極と逆向きに位置するように配置され、前記多層回路部の他方と接続した第２のチップサイズパッケージと、
を有することを特徴とする多層配線基板。 - ２つの前記多層回路部の間に、凹部が形成されたコア層を有し、前記第１及び前記第２のチップサイズパッケージは、前記接続用電極が前記コア層の表面に露出するように前記凹部に嵌合されていることを特徴とする請求項１記載の多層配線基板。
- 前記コア層には、２つの前記多層回路部を電気的に接続するためのビアまたはスルーホールが形成されていることを特徴とする請求項２記載の多層配線基板。
- 前記コア層は、ガラス繊維強化樹脂、カーボン繊維強化樹脂または金属によって構成されていることを特徴とする請求項２または３記載の多層配線基板。
- チップサイズパッケージを内蔵した多層配線基板の製造方法において、
自身の接続用電極が、第１のチップサイズパッケージの接続用電極と逆向きに位置するように第２のチップサイズパッケージを配置し、
前記第１及び前記第２のチップサイズパッケージを挟むように配置され、前記第１のチップサイズパッケージの接続用電極と接続する第１の多層回路部及び前記第２のチップサイズパッケージの接続用電極と接続する第２の多層回路部を形成することを特徴とする多層配線基板の製造方法。
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| Publication number | Priority date | Publication date | Assignee | Title |
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2006
- 2006-07-14 JP JP2006194770A patent/JP2008021944A/ja active Pending
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| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20090409 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110308 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110427 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20111108 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20120207 |
|
| A911 | Transfer of reconsideration by examiner before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20120214 |
|
| A912 | Removal of reconsideration by examiner before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A912 Effective date: 20120427 |