KR20220086309A - 적층 반도체 칩을 포함하는 반도체 패키지 - Google Patents

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semiconductor
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    • H01L2224/48476—Connecting portions connected to auxiliary connecting means on the bonding areas, e.g. pre-ball, wedge-on-ball, ball-on-ball between the wire connector and the bonding area
    • H01L2224/48477—Connecting portions connected to auxiliary connecting means on the bonding areas, e.g. pre-ball, wedge-on-ball, ball-on-ball between the wire connector and the bonding area being a pre-ball (i.e. a ball formed by capillary bonding)
    • H01L2224/48478—Connecting portions connected to auxiliary connecting means on the bonding areas, e.g. pre-ball, wedge-on-ball, ball-on-ball between the wire connector and the bonding area being a pre-ball (i.e. a ball formed by capillary bonding) the connecting portion being a wedge bond, i.e. wedge on pre-ball
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    • H01L2224/49112—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting a common bonding area on the semiconductor or solid-state body to different bonding areas outside the body, e.g. diverging wires
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    • H01L2224/49429—Wedge and ball bonds
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    • H01L2224/494—Connecting portions
    • H01L2224/4943—Connecting portions the connecting portions being staggered
    • H01L2224/49431—Connecting portions the connecting portions being staggered on the semiconductor or solid-state body
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    • H01L2224/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies and for methods related thereto
    • H01L2224/78—Apparatus for connecting with wire connectors
    • H01L2224/7825—Means for applying energy, e.g. heating means
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    • H01L2224/78301—Capillary
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    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/81986—Specific sequence of steps, e.g. repetition of manufacturing steps, time sequence
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    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/85009—Pre-treatment of the connector or the bonding area
    • H01L2224/85051—Forming additional members, e.g. for "wedge-on-ball", "ball-on-wedge", "ball-on-ball" connections
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    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8512—Aligning
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Abstract

본 실시예의 반도체 패키지는, 베이스층; 상기 베이스층 상에, 일측 가장자리 영역의 칩 패드부가 노출되도록 순차적으로 오프셋 적층된 제1 내지 제N 반도체 칩(N은 2 이상의 자연수) - 여기서, 상기 칩 패드부는, 칩 패드, 및 상기 칩 패드와 부분적으로 접촉하면서 상기 칩 패드의 바깥으로 확장된 재배선 패드를 포함함. -; 및 상기 제1 내지 제N 반도체 칩 중 제k 반도체 칩의 상기 칩 패드와 제k-1 반도체 칩 또는 제k+1 반도체 칩의 상기 재배선 패드를 연결시키는 본딩 와이어를 포함할 수 있다.

Description

적층 반도체 칩을 포함하는 반도체 패키지{SEMICONDUCTOR PACKAGE INCLUDING STACKED SEMICONDUCTOR CHIPS}
본 특허 문헌은 반도체 패키지에 관한 것으로, 보다 상세하게는 수직 방향으로 적층된 복수의 반도체 칩을 포함하는 반도체 패키지에 관한 것이다.
전자 제품은 그 부피가 점점 작아지면서도 고용량의 데이터 처리를 요하고 있다. 이에 따라, 이러한 전자 제품에 사용되는 반도체 장치의 집적도를 증가시킬 필요가 커지고 있다.
그러나 반도체 집적 기술의 한계로 단일의 반도체 칩만으로는 요구되는 기능을 만족시키기 어려우므로, 복수의 반도체 칩을 하나의 반도체 패키지에 내장하는 형태의 반도체 패키지가 제조되고 있다.
복수의 반도체 칩들은 수직 방향으로 적층될 수 있고, 본딩 와이어에 의하여 서로 전기적으로 연결될 수 있다.
본 발명의 실시예들이 해결하고자 하는 과제는, 고성능/고용량의 요구를 만족시키면서 공정 불량을 감소시킬 수 있는 반도체 패키지를 제공하는 것이다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 반도체 패키지는, 베이스층; 상기 베이스층 상에, 일측 가장자리 영역의 칩 패드부가 노출되도록 순차적으로 오프셋 적층된 제1 내지 제N 반도체 칩(N은 2 이상의 자연수) - 여기서, 상기 칩 패드부는, 칩 패드, 및 상기 칩 패드와 부분적으로 접촉하면서 상기 칩 패드의 바깥으로 확장된 재배선 패드를 포함함. -; 및 상기 제1 내지 제N 반도체 칩 중 제k 반도체 칩의 상기 칩 패드와 제k-1 반도체 칩 또는 제k+1 반도체 칩의 상기 재배선 패드를 연결시키는 본딩 와이어를 포함할 수 있다.
또한, 상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법은, 베이스층을 제공하는 단계; 상기 베이스층 상에, 일측 가장자리 영역의 칩 패드부가 노출되도록 순차적으로 오프셋 적층된 제1 내지 제N 반도체 칩(N은 2 이상의 자연수) - 여기서, 상기 칩 패드부는, 칩 패드, 및 상기 칩 패드와 부분적으로 접촉하면서 상기 칩 패드의 바깥으로 확장된 재배선 패드를 포함함. -; 을 형성하는 단계; 및 상기 제1 내지 제N 반도체 칩 중 제k 반도체 칩의 상기 칩 패드와 제k-1 반도체 칩 또는 제k+1 반도체 칩의 상기 재배선 패드를 연결시키는 본딩 와이어를 형성하는 단계를 포함할 수 있다.
본 발명의 실시예들에 의하면, 고성능/고용량의 요구를 만족시키면서 공정 불량을 감소시킬 수 있는 반도체 패키지를 제공할 수 있다.
도 1a는 비교예의 반도체 패키지를 보여주는 단면도이다.
도 1b는 도 1a의 반도체 패키지의 일부를 위에서 본 평면도이다.
도 2a 내지 도 2c는 비교예의 반도체 패키지의 본딩 와이어 형성 방법의 일례를 설명하기 위한 단면도이다.
도 3a 내지 도 3e는 비교예의 반도체 패키지의 본딩 와이어 형성 방법의 다른 일례를 설명하기 위한 단면도이다.
도 4a는 본 발명의 일 실시예에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 4b는 도 4a의 반도체 패키지를 위에서 본 평면도이다.
도 4c는 도 4a의 반도체 패키지에서 칩 패드부를 확대하여 보여주는 사시도이다.
도 4d는 도 4a의 반도체 패키지에서 칩 패드부 및 칩 패드부에 접속된 본딩 와이어를 확대하여 보여주는 단면도이다.
도 5a 및 도 5b는 도 4a 및 도 4b의 반도체 패키지의 본딩 와이어 형성 방법의 일례를 설명하기 위한 단면도이다.
도 6은 본 발명의 다른 일 실시예에 따른 반도체 패키지, 및 본딩 와이어 형성 방법을 설명하기 위한 단면도이다.
도 7은 본 발명의 다른 일 실시예에 따른 반도체 패키지, 및 본딩 와이어 형성 방법을 설명하기 위한 단면도이다.
이하에서는, 첨부된 도면을 참조하여 다양한 실시예들이 상세히 설명된다.
도면은 반드시 일정한 비율로 도시된 것이라 할 수 없으며, 몇몇 예시들에서, 실시예들의 특징을 명확히 보여주기 위하여 도면에 도시된 구조물 중 적어도 일부의 비례는 과장될 수도 있다. 도면 또는 상세한 설명에 둘 이상의 층을 갖는 다층 구조물이 개시된 경우, 도시된 것과 같은 층들의 상대적인 위치 관계나 배열 순서는 특정 실시예를 반영할 뿐이어서 본 발명이 이에 한정되는 것은 아니며, 층들의 상대적인 위치 관계나 배열 순서는 달라질 수도 있다. 또한, 다층 구조물의 도면 또는 상세한 설명은 특정 다층 구조물에 존재하는 모든 층들을 반영하지 않을 수도 있다(예를 들어, 도시된 두 개의 층 사이에 하나 이상의 추가 층이 존재할 수도 있다). 예컨대, 도면 또는 상세한 설명의 다층 구조물에서 제1 층이 제2 층 상에 있거나 또는 기판상에 있는 경우, 제1 층이 제2 층 상에 직접 형성되거나 또는 기판상에 직접 형성될 수 있음을 나타낼 뿐만 아니라, 하나 이상의 다른 층이 제1 층과 제2 층 사이 또는 제1 층과 기판 사이에 존재하는 경우도 나타낼 수 있다.
본 실시예의 설명에 앞서, 비교예의 반도체 패키지, 및 비교예의 반도체 패키지에서의 본딩 와이어 형성 방법과, 그 문제점을 설명하기로 한다.
도 1a는 비교예의 반도체 패키지를 보여주는 단면도이고, 도 1b는 도 1a의 반도체 패키지의 일부를 위에서 본 평면도이다.
도 1a 및 도 1b를 참조하면, 비교예의 반도체 패키지는, 베이스층(100), 칩 스택(110), 몰딩층(130), 및 외부 접속 전극(140)을 포함할 수 있다.
베이스층(100)은 칩 스택(110)을 반도체 패키지의 외부 구성 요소와 전기적으로 연결하기 위한 회로 및/또는 배선 구조(미도시됨)를 갖는 층일 수 있다. 예컨대, 베이스층(100)은 인쇄 회로 기판(Printed Circuit Board: PCB) 등과 같은 기판, 인터포저(interposer), 재배선층 등을 포함할 수 있다. 또는, 베이스층(100)은, 칩 스택(110)이 메모리 칩을 포함하는 경우, 메모리 칩의 동작 예컨대, 메모리 칩의 데이터를 읽거나 메모리 칩으로 데이터를 쓰는 동작을 지원하는 로직 회로를 포함하는 반도체 칩일 수 있다.
베이스층(100)은 칩 스택(110)이 배치되는 일면 예컨대, 상면과 외부 접속 전극(140)이 배치되는 타면 예컨대, 하면을 가질 수 있다. 베이스층(100)의 상면에는 칩 스택(110)과의 전기적 연결을 위한 패드(102)가 배치될 수 있다. 패드(102)는 베이스층(100)의 회로 및/또는 배선 구조의 일부일 수 있다. 나아가, 도시하지는 않았으나, 베이스층(100)과 다른 구성 요소 예컨대, 외부 접속 전극(140)과의 전기적 연결을 위한 다양한 패드들이 베이스층(100)의 상면 및/또는 하면에 더 배치될 수 있다.
칩 스택(110)은 베이스층(100)의 일면 상에서 수직 방향으로 적층되는 복수의 반도체 칩(110-1 내지 110-8)을 포함할 수 있다. 본 비교예에서, 칩 스택(110)은 8개의 반도체 칩(110-1 내지 110-8)을 포함하나, 칩 스택(110)에 포함되는 반도체 칩의 개수는 다양하게 변형될 수 있다. 설명의 편의상, 복수의 반도체 칩(110-1 내지 110-8)을 베이스층(100)으로부터의 거리에 따라, 제1 반도체 칩(110-1), 제2 반도체 칩(110-2), 제3 반도체 칩(110-3), 제4 반도체 칩(110-4), 제5 반도체 칩(110-5), 제6 반도체 칩(110-6), 제7 반도체 칩(110-7), 및 제8 반도체 칩(110-8)이라 하기로 한다. 제1 내지 제8 반도체 칩(110-1 내지 110-8)은 서로 동일한 메모리 칩 예컨대, NAND 플래시 메모리 칩일 수 있다. 그러나, 본 개시가 이에 한정되는 것은 아니며, 제1 내지 제8 반도체 칩(110-1 내지 110-8)은 다양한 종류 및 기능을 갖는 반도체 칩일 수 있다.
제1 내지 제8 반도체 칩(110-1 내지 110-8) 각각의 상면에는 복수의 칩 패드(112)가 배치될 수 있다. 복수의 칩 패드(112)는 제1 내지 제8 반도체 칩(110-1 내지 110-8) 각각의 제1 방향의 일측 가장자리 영역에 배치될 수 있다. 제1 내지 제8 반도체 칩(110-1 내지 110-8)은 칩 패드(112)가 배치되는 상면이 위로 향하고 하면이 베이스층(100)과 마주하는 형태 즉, 페이스업(face-up) 형태로 적층될 수 있다. 이때, 제1 내지 제8 반도체 칩(110-1 내지 110-8) 각각의 모든 칩 패드(112)가 노출되도록, 제1 내지 제8 반도체 칩(110-1 내지 110-8)은 칩 패드(112)와 인접한 제1 방향의 일 측면으로부터 이와 반대편에 위치하는 제1 방향의 타 측면을 향하는 방향으로 오프셋 적층될 수 있다. 제1 방향과 교차하는 제2 방향에서 제1 내지 제8 반도체 칩(110-1 내지 110-8)의 일 측면 및 타 측면은 실질적으로 서로 정렬될 수 있다,
제1 내지 제8 반도체 칩(110-1 내지 110-8) 각각에서 복수의 칩 패드(112)는 제2 방향을 따라 일렬로 배열될 수 있다. 제1 내지 제8 반도체 칩(110-1 내지 110-8)의 서로 대응하는 칩 패드(112)들 예컨대, 제1 방향을 따라 실질적으로 서로 정렬된 칩 패드(112)들은 본딩 와이어(120)에 의해 서로 연결되면서 베이스층(100)의 패드(102)와 연결될 수 있고, 그에 따라, 베이스층(100)으로부터 전원을 공급받거나 베이스층(100)과 신호를 교환하는 단자로서 기능할 수 있다.
몰딩층(130)은 베이스층(100)의 상면 상에서 칩 스택(110)을 덮을 수 있다. 몰딩층(130)은 EMC(Epoxy Molding Compound) 등 다양한 몰딩 물질을 포함할 수 있다.
외부 접속 전극(140)은 베이스층(100)의 하면 상에 형성되고, 반도체 패키지의 외부 구성 요소와 접속하는 기능을 할 수 있다. 외부 접속 전극(140)은 솔더 볼 등 다양한 인터커넥터를 포함할 수 있다.
위와 같은 반도체 패키지에서, 본딩 와이어(120) 형성 방법에 관하여는 아래의 도 2a 내지 도 3e를 참조하여 더 상세히 설명하기로 한다.
도 2a 내지 도 2c는 비교예의 반도체 패키지의 본딩 와이어 형성 방법의 일례를 설명하기 위한 단면도이다. 설명의 편의를 위하여, 비교예의 반도체 패키지 중 일부, 즉, 베이스층(100)의 일부 및 제1 내지 제3 반도체 칩(110-1 내지 110-3)만 도시하였다.
도 2a를 참조하면, 와이어 본딩 공정을 진행하는 캐필러리(capillary, CP)를 이용하여 제1 반도체 칩(110-1)의 칩 패드(112)와 베이스층(100)의 패드(102)를 연결시키는 제1 본딩 와이어(120-1)를 형성할 수 있다.
보다 구체적으로 설명하면, 우선, 캐필러리(CP)가 제1 반도체 칩(110-1)의 칩 패드(112) 위로 이동하여 볼 본딩을 수행함으로써, 제1 반도체 칩(110-1)의 칩 패드(112)에 접합되는 제1 볼 범프(121-1)를 형성할 수 있다(ⓐ 참조).
이어서, 캐필러리(CP)가 베이스층(100)의 패드(102)를 향하는 방향으로 이동하면서, 제1 볼 범프(121-1)로부터 연장되는 제1 와이어 루프(123-1)를 형성할 수 있다(ⓑ 참조).
이어서, 캐필러리(CP)가 베이스층(100)의 패드(102) 위로 이동하여 스티치 본딩을 수행함으로써, 베이스층(100)의 패드(102)에 접합되는 제1 본딩부(125-1)를 형성할 수 있다(ⓒ 참조).
이로써, 제1 볼 범프(121-1), 제1 와이어 루프(123-1), 및 제1 본딩부(125-1)를 포함하는 제1 본딩 와이어(120-1)가 형성될 수 있다.
도 2b를 참조하면, 제2 반도체 칩(110-2)의 칩 패드(112)와 제1 반도체 칩(110-1)의 칩 패드(112)를 연결시키는 제2 본딩 와이어(120-2)를 형성할 수 있다. 제2 본딩 와이어(120-2) 형성 방식은, 제1 본딩 와이어(120-1) 형성 방식과 실질적으로 동일할 수 있다.
보다 구체적으로 설명하면, 우선, 캐필러리(CP)가 제2 반도체 칩(110-2)의 칩 패드(112) 위로 이동하여 볼 본딩을 수행함으로써, 제2 반도체 칩(110-2)의 칩 패드(112)에 접합되는 제2 볼 범프(121-2)를 형성할 수 있다(ⓐ 참조).
이어서, 캐필러리(CP)가 제1 반도체 칩(110-1)의 칩 패드(112)를 향하는 방향으로 이동하면서, 제2 볼 범프(121-2)로부터 연장되는 제2 와이어 루프(123-2)를 형성할 수 있다(ⓑ 참조).
이어서, 캐필러리(CP)가 제1 반도체 칩(110-1)의 칩 패드(112) 위로 이동하여 스티치 본딩을 수행함으로써, 제2 본딩부(125-2)를 형성할 수 있다(ⓒ 참조). 이때, 제1 반도체 칩(110-1)의 칩 패드(112) 상에는 제1 본딩 와이어(120-1)의 일부 특히, 제1 볼 범프(121-1)가 존재하는 상태이기 때문에, 제2 본딩부(125-2)는 제1 볼 범프(121-1) 상에 접합될 수 있다.
이로써, 제2 볼 범프(121-2), 제2 와이어 루프(123-2), 및 제2 본딩부(125-2)를 포함하는 제2 본딩 와이어(120-2)가 형성될 수 있다. 이와 같은 제2 본딩 와이어(120-2) 형성 방식을, 포워드 본딩(forward bonding) 방식이라 할 수 있다.
도 2c를 참조하면, 도 2b에서 설명한 것과 실질적으로 동일한 공정에 의하여 제3 반도체 칩(110-3)의 칩 패드(112)와 제2 반도체 칩(110-2)의 칩 패드(112)를 연결시키는 제3 본딩 와이어(120-3)를 형성할 수 있다. 제3 본딩 와이어(120-3)는 제3 볼 범프(121-3), 제3 와이어 루프(123-3), 및 제3 본딩부(125-3)를 포함할 수 있다.
도시하지는 않았으나, 도 2b에서 설명한 것과 실질적으로 동일한 공정의 반복에 의하여 제3 반도체 칩(110-3) 상에 적층되는 복수의 반도체 칩 사이를 연결하는 본딩 와이어 형성이 가능할 수 있다. 참고로, 본딩 와이어는, 칩 패드(112)로의 접합이 가능한 금, 은, 구리, 백금 등의 금속 또는 이들의 합금을 포함할 수 있다.
그런데, 도 2a 내지 2c에서 설명한 본딩 와이어 형성 방법 즉, 포워드 본딩은, 칩 패드(112)의 사이즈 및 피치가 작은 경우, 사용하기 어려울 수 있다. 칩 패드(112)의 사이즈 및 피치가 작은 경우, 얇은 와이어 사용이 필요하며, 이를 위하여 작은 직경의 팁(tip)을 갖는 캐필러리 예컨대, 바틀넥(bottleneck) 캐필러리가 이용될 수 있다. 이러한 경우, 본딩 와이어 사이의 접촉 면적, 예컨대, 제2 본딩 와이어(120-2)의 제2 본딩부(125-2)와 제1 본딩 와이어(120-1)의 제1 볼 범프(121-1) 사이의 접촉 면적은 상대적으로 작을 수 있다. 다시 말해, 칩 패드(112)의 사이즈 및 피치가 작은 경우에, 이에 맞는 작은 직경의 팁을 갖는 캐필러리를 이용하면, 본딩 와이어의 접촉 부위에서 접합력이 감소하여 이들 사이의 연결에 불량이 발생할 수 있다.
도 3a 내지 도 3e는 비교예의 반도체 패키지의 본딩 와이어 형성 방법의 다른 일례를 설명하기 위한 단면도이다.
도 3a를 참조하면, 도 2a의 공정과 실질적으로 동일한 공정을 수행하여, 제1 반도체 칩(110-1)의 칩 패드(112)와 베이스층(100)의 패드(102)를 연결시키는 제1 본딩 와이어(120-1')를 형성할 수 있다. 제1 본딩 와이어(120-1')는 제1 볼 범프(121-1'), 제1 와이어 루프(123-1'), 및 제1 본딩부(125-1')를 포함할 수 있다.
이어서, 캐필러리(CP)가 제2 반도체 칩(110-2)의 칩 패드(112) 위로 이동하여 볼 본딩을 수행함으로써, 제2 반도체 칩(110-2)의 칩 패드(112)에 접합되는 제2 볼 범프(121-2')를 형성할 수 있다(ⓐ 참조).
이어서, 캐필러리(CP)는 볼 범프(121-2') 상의 와이어를 절단하여 제2 반도체 칩(110-2)의 칩 패드(112) 상에 볼 범프(121-2')만 존재하게 할 수 있다. 와이어의 절단은 캐필러리(CP)가 위 방향으로 이동함으로써 수행될 수 있다(ⓑ 참조).
도 3b를 참조하면, 캐필러리(CP)가 제1 반도체 칩(110-1)의 칩 패드(112) 위로 이동하여 볼 본딩을 수행함으로써, 추가 제2 볼 범프(127-2')를 형성할 수 있다(ⓐ 참조). 이때, 제1 반도체 칩(110-1)의 칩 패드(112) 상에는 제1 볼 범프(121-1')가 존재하는 상태이기 때문에, 추가 제2 볼 범프(127-2')는 제1 볼 범프(121-1') 상에 접합될 수 있다. 추가 제2 볼 범프(127-2')는 스티치 본딩에 의해 형성되는 본딩부에 비하여 상대적으로 큰 부피를 갖기 때문에, 제1 볼 범프(121-1')와의 접촉 면적이 증가하여 접합이 유리할 수 있다. 참고로, 이러한 접합시 제1 볼 범프(121-1') 상의 제1 와이어 루프(123-1')의 일부가 추가 제2 볼 범프(127-2')와 일체화될 수 있고, 그 결과, 제1 와이어 루프(123-1')는 추가 제2 볼 범프(127-2')로부터 연장될 수 있다.
이어서, 캐필러리(CP)가 제2 반도체 칩(110-2)의 칩 패드(112)를 향하는 방향으로 이동하면서, 추가 제2 볼 범프(127-2')로부터 연장되는 제2 와이어 루프(123-2')를 형성할 수 있다(ⓑ 참조).
도 3c를 참조하면, 캐필러리(CP)가 제2 반도체 칩(110-2)의 칩 패드(112) 위로 이동하여 스티치 본딩을 수행함으로써, 제2 본딩부(125-2')를 형성할 수 있다(ⓐ 참조). 이때, 제2 반도체 칩(110-2)의 칩 패드(112) 상에는 제2 볼 범프(121-2')가 존재하는 상태이기 때문에, 제2 본딩부(125-2')는 제2 볼 범프(121-2') 상에 접합될 수 있다.
이로써, 제2 볼 범프(121-2'), 제2 와이어 루프(123-2'), 제2 본딩부(125-2'), 및 추가 제2 볼 범프(127-2')를 포함하는 제2 본딩 와이어(120-2')가 형성될 수 있다. 이러한 제2 본딩 와이어(120-2') 형성 방식을 리버스 본딩(reverse bonding) 방식이라 할 수 있다.
도 3b 및 도 3c와 실질적으로 동일한 공정에 의하여 제3 본딩 와이어(120-3')도 형성될 수 있다.
도 3d를 참조하면, 제3 반도체 칩(110-3)의 칩 패드(112)에 접합되는 제3 볼 범프(121-3')가 형성될 수 있다.
이어서, 캐필러리(CP)가 제2 반도체 칩(110-2)의 칩 패드(112) 위로 이동하여 볼 본딩을 수행함으로써, 제2 볼 범프(121-2') 상에 접합되는 추가 제3 볼 범프(127-3')를 형성할 수 있다(ⓐ 참조).
이어서, 캐필러리(CP)가 제3 반도체 칩(110-2)의 칩 패드(112)를 향하는 방향으로 이동하면서, 추가 제3 볼 범프(127-3')로부터 연장되는 제3 와이어 루프(123-3')를 형성할 수 있다(ⓑ 참조).
도 3e를 참조하면, 제3 와이어 루프(123-3')의 일단이 스티치 본딩되어, 제3 볼 범프(121-3') 상에 접합되는 제3 본딩부(125-3')가 형성될 수 있다.
이로써, 제3 볼 범프(121-3'), 제3 와이어 루프(123-3'), 제3 본딩부(125-3'), 및 추가 제3 볼 범프(127-3')를 포함하는 제3 본딩 와이어(120-3')가 형성될 수 있다.
도시하지는 않았으나, 도 3b 및 도 3c에서 설명한 것과 실질적으로 동일한 공정의 반복에 의하여 제3 반도체 칩(110-3) 상에 추가로 적층되는 복수의 반도체 칩 사이를 연결하는 본딩 와이어 형성이 가능할 수 있다.
도 3a 내지 3d에서 설명한 본딩 와이어 형성 방법 즉, 리버스 본딩에 의하는 경우, 본딩 와이어 사이의 접촉 면적, 예컨대, 제2 본딩 와이어(120-2')의 추가 제2 볼 범프(127-2')와 제1 본딩 와이어(120-1')의 제1 볼 범프(121-1') 사이의 접촉 면적이 증가할 수 있다.
그러나, 이러한 경우에도 하나의 칩 패드(112)에 여러 번의 본딩 스트레스가 가해질 수 있다. 예컨대, 제2 반도체 칩(110-2)의 칩 패드(112)에는 제2 볼 범프(121-2') 형성을 위한 볼 본딩, 제2 본딩부(125-2') 형성을 위한 스티치 본딩, 및 추가 제3 볼 범프(127-3') 형성을 위한 볼 본딩이 수행되므로, 3회의 본딩 스트레스가 가해질 수 있다. 이러한 본딩 스트레스는 칩 패드(112)와 본딩 와이어 사이의 연결 불량을 초래할 수 있다.
본 개시에서는 위와 같은 비교예의 문제점을 해결할 수 있도록 새로운 구조의 칩 패드부를 갖는 반도체 패키지와, 이 반도체 패키지에서의 본딩 와이어 형성 방법을 제공하고자 한다.
도 4a는 본 발명의 일 실시예에 따른 반도체 패키지를 설명하기 위한 단면도이고, 도 4b는 도 4a의 반도체 패키지를 위에서 본 평면도이다. 도 4c는 도 4a의 반도체 패키지에서 칩 패드부를 확대하여 보여주는 사시도이고, 도 4d는 도 4a의 반도체 패키지에서 칩 패드부 및 칩 패드부에 접속된 본딩 와이어를 확대하여 보여주는 단면도이다. 도 4a 및 도 4b에는, 설명의 편의상, 베이스층 및 베이스층의 일면 상에 적층된 3개의 반도체 칩만을 도시하였다. 그러나, 본 실시예의 반도체 패키지도, 도 1a 및 도 1b에 도시된 것과 유사하게, 베이스층의 일면 상에 적층된 복수 예컨대, 8개의 반도체 칩, 복수의 반도체 칩을 덮는 몰딩층, 및 베이스층의 타면 상에 형성된 외부 접속 전극 등을 더 포함할 수 있다.
먼저, 도 4a 및 도 4b를 참조하면, 본 실시예의 반도체 패키지는, 베이스층(200), 베이스층(200)의 일면 상에 적층된 제1 내지 제3 반도체 칩(210-1 내지 210-3), 베이스층(200)과 제1 반도체 칩(210-1)을 서로 연결시키는 제1 본딩 와이어(220-1), 제1 반도체 칩(210-1)과 제2 반도체 칩(210-2)을 서로 연결시키는 제2 본딩 와이어(220-2), 및 제2 반도체 칩(210-2)과 제3 반도체 칩(210-3)을 서로 연결시키는 제3 본딩 와이어(220-3)를 포함할 수 있다.
베이스층(200)은 제1 내지 제3 반도체 칩(210-1 내지 210-3)을 반도체 패키지의 외부 구성 요소와 전기적으로 연결하기 위한 회로 및/또는 배선 구조(미도시됨)를 갖는 층일 수 있다. 베이스층(200)은 제1 내지 제3 반도체 칩(210-1 내지 210-3)이 배치되는 일면 예컨대, 상면과 외부 접속 전극(미도시됨)이 배치되는 타면 예컨대, 하면을 가질 수 있다. 베이스층(200)의 상면에는 제1 내지 제3 반도체 칩(210-1 내지 210-3)과의 전기적 연결을 위한 패드(202)가 배치될 수 있다. 패드(202)는 베이스층(200)의 회로 및/또는 배선 구조의 일부일 수 있다.
제1 내지 제3 반도체 칩(210-1 내지 210-3)은 베이스층(200)의 일면 상에서 수직 방향으로 적층될 수 있다. 전술한 바와 같이, 베이스층(200)의 일면 상에서 수직 방향으로 적층되는 반도체 칩의 개수는 다양하게 변형될 수 있다.
제1 내지 제3 반도체 칩(210-1 내지 210-3) 각각의 상면에는 복수의 칩 패드(212)가 배치될 수 있다. 복수의 칩 패드(212)는 제1 내지 제3 반도체 칩(210-1 내지 210-3) 각각의 제1 방향의 일측 가장자리 영역에 배치될 수 있다. 제1 내지 제3 반도체 칩(210-1 내지 210-3)은 칩 패드(212)가 배치되는 상면이 위로 향하고 하면이 베이스층(200)과 마주하는 페이스업 형태로 적층될 수 있다. 이때, 제1 내지 제3 반도체 칩(210-1 내지 210-3) 각각의 모든 칩 패드(212)가 노출되도록, 제1 내지 제3 반도체 칩(210-1 내지 210-3)은 칩 패드(212)와 인접한 제1 방향의 일 측면으로부터 이와 반대편에 위치하는 제1 방향의 타 측면을 향하는 방향으로 일정한 오프셋을 가지고 적층될 수 있다. 이하, 제1 내지 제3 반도체 칩(210-1 내지 210-3)의 제1 방향의 일 측면으로부터 타 측면을 향하는 방향을 오프셋 방향이라 하기로 한다. 제2 방향에서 제1 내지 제3 반도체 칩(210-1 내지 210-3)의 일 측면 및 타 측면은 실질적으로 서로 정렬될 수 있다,
제1 내지 제3 반도체 칩(210-1 내지 210-3) 각각에서 복수의 칩 패드(212)는 제1 방향과 교차하는 제2 방향을 따라 일렬로 배열될 수 있다. 제1 내지 제3 반도체 칩(210-1 내지 210-3)의 서로 대응하는 칩 패드(212)들 예컨대, 제1 방향을 따라 실질적으로 서로 정렬된 칩 패드(212)들은 본딩 와이어(220-1, 220-2, 220-3)에 의해 서로 연결되면서 베이스층(200)의 패드(202)와 연결될 수 있고, 그에 따라, 베이스층(200)으로부터 전원을 공급받거나 베이스층(200)과 신호를 교환하는 단자로서 기능할 수 있다.
나아가, 제1 내지 제3 반도체 칩(210-1 내지 210-3) 각각의 상면 상에는 복수의 칩 패드(212) 각각과 부분적으로 접촉하면서 칩 패드(212)의 바깥으로 확장되는 재배선 패드(216)가 배치될 수 있다. 하나의 칩 패드(212) 및 이와 접촉하는 재배선 패드(216)를 포함하는 칩 패드부(A1 참조)에 관하여는, 이하, 도 4c 및 도 4d를 참조하여 상세히 설명하기로 한다.
도 4c 및 도 4d를 참조하면, 칩 패드부(A1)는, 보호층(passivation layer, PL)에 의해 정의되는 칩 패드(212), 및 칩 패드(212)와 접촉하면서 칩 패드(212)로부터 확장된 절연 패턴(214) 및 재배선 패드(216)의 적층 구조를 포함할 수 있다.
참고로, 도 4a의 단면도에는 상세히 도시되지 않았으나, 각 반도체 칩은, 다양한 배선 구조를 포함하는 바디부(BP)와, 바디부(BP)의 상면을 덮는 보호층(PL)을 포함할 수 있다. 설명의 편의를 위하여, 도 4d에는 바디부(BP)의 배선 구조 중 바디부(BP)의 최상부에 위치하여 바디부(BP)의 상면과 동일한 레벨의 상면을 갖는 배선층(WL1)만을 도시하였다. 보호층(PL)은 배선층(WL1)의 일부를 노출시키는 개구를 가질 수 있고, 보호층(PL)의 개구에 의해 노출되는 배선층(WL1)의 일부가 칩 패드(212)에 해당할 수 있다.
보호층(PL)은 절연 물질을 포함할 수 있다. 보호층(PL)은 PIQ (polyimide-iso-indroquinazalinedione) 등의 다양한 폴리머 기반 절연 물질을 포함할 수 있다. 보호층(PL)의 상면은 바디부(BP)의 상면 및 칩 패드(212)의 상면보다 위에 위치하며, 개구와 인접한 보호층(PL)의 측면은 경사진 형태를 가질 수 있다. 보호층(PL)의 개구 및 이에 의해 정의되는 칩 패드(212)는 제1 방향의 양측면 및 제2 방향의 양측면을 갖는 사각 형상을 가질 수 있다. 칩 패드(212)의 제1 방향의 양 측면 중 일 측면은 오프셋 방향을 향하도록 배치되고, 타 측면은 일 측면과 반대편에 배치될 수 있다.
절연 패턴(214) 및 재배선 패드(216)의 적층 구조는 칩 패드(212)의 일부와 접촉하면서 보호층(PL)의 경사진 측면 및 상면을 따라 칩 패드(212)의 바깥의 보호층(PL) 상으로 확장될 수 있다. 본 실시예에서 절연 패턴(214) 및 재배선 패드(216)의 적층 구조는, 칩 패드(212)의 제1 방향의 양 측면 중 오프셋 방향을 향하는 일 측면과 인접한 부분과 접촉하면서, 오프셋 방향을 향하여 보호층(PL) 상으로 확장될 수 있다. 특히, 재배선 패드(216)의 일 단부는 칩 패드(212)와 직접 접촉하도록 형성될 수 있다. 그러나, 본 개시가 이에 한정되는 것은 아니며, 절연 패턴(214) 및 재배선 패드(216)의 적층 구조와 칩 패드(212)의 접촉 부위, 및 절연 패턴(214) 및 재배선 패드(216)의 적층 구조의 확장 방향은 다양하게 변형될 수 있다. 결과적으로, 절연 패턴(214) 및 재배선 패드(216)의 적층 구조는, 보호층(PL)의 상면 및 칩 패드(212)의 상면보다 위에 위치하는 상면을 가질 수 있다. 또한, 평면상, 제1 방향에서, 재배선 패드(216)와 칩 패드(212)는 부분적으로 중첩할 수 있다.
일례로서, 절연 패턴(214) 및 재배선 패드(216)의 적층 구조는, 칩 패드(112) 및 보호층(PL) 상에 하부 프로파일을 따라 절연 물질 및 도전 물질을 증착하고, 증착된 물질들을 선택적으로 식각하는 방식에 의하여 형성될 수 있다. 또는, 다른 일례로서, 절연 패턴(214) 및 재배선 패드(216)의 적층 구조는, 칩 패드(112) 및 보호층(PL) 상에 하부 프로파일을 따라 절연 패턴(214)을 형성하고, 그 위에 재배선 패드(216)가 형성될 영역을 노출시키는 개구를 갖는 포토레지스트 패턴(미도시됨)을 형성한 후, 전해 도금 방식을 이용하여 개구 내에 재배선 패드(216)를 형성할 수 있다. 포토레지스트 패턴은 재배선 패드(216) 형성 후에 제거될 수 있다. 절연 패턴(214)은, 폴리이미드, 벤조사이클로부텐(benzocyclobutene, BCB) 등 다양한 절연 물질을 포함할 수 있다. 재배선 패드(216)는 금, 은, 구리, 백금 등의 금속 또는 이들의 합금을 포함할 수 있다.
도시되지는 않았으나, 절연 패턴(214)은 생략될 수도 있다. 이 경우, 재배선 패드(216)가 보호층(PL)의 측면 및 상면을 따라 이들과 직접 접촉하며, 칩 패드(212)까지 연장하도록 형성될 수 있다.다시 도 4a 및 도 4b로 돌아가서, 제1 본딩 와이어(220-1)는 베이스층(200)의 패드(202)와 제1 반도체 칩(210-1)의 칩 패드(212)를 서로 연결시킬 수 있다. 제1 본딩 와이어(220-1)는, 제1 반도체 칩(210-1)의 칩 패드(212)에 접합되는 제1 볼 범프(221-1), 베이스층(200)의 패드(202)에 접합되는 제1 본딩부(225-1), 및 제1 볼 범프(221-1)와 제1 본딩부(225-1) 사이에서 연장하는 제1 와이어 루프(223-1)를 포함할 수 있다.
제2 본딩 와이어(220-2)는 제1 반도체 칩(210-1)의 재배선 패드(216)와 제2 반도체 칩(210-2)의 칩 패드(212)를 서로 연결시킬 수 있다. 제2 본딩 와이어(220-2)는, 제2 반도체 칩(210-2)의 칩 패드(212)에 접합되는 제2 볼 범프(221-2), 제1 반도체 칩(210-1)의 재배선 패드(216)에 접합되는 추가 제2 볼 범프(227-2), 추가 제2 볼 범프(227-2)로부터 제2 볼 범프(221-2)까지 연장하는 제2 와이어 루프(223-2), 및 제2 와이어 루프(223-2)의 일단에서 제2 볼 범프(221-2)에 접합되는 제2 본딩부(225-2)를 포함할 수 있다.
제3 본딩 와이어(220-3)는 제2 반도체 칩(210-2)의 재배선 패드(216)와 제3 반도체 칩(210-3)의 칩 패드(212)를 서로 연결시킬 수 있다. 제3 본딩 와이어(210-3)는, 제3 반도체 칩(210-3)의 칩 패드(212)에 접합되는 제3 볼 범프(221-3), 제2 반도체 칩(210-2)의 재배선 패드(216)에 접합되는 추가 제3 볼 범프(227-3), 추가 제3 볼 범프(227-3)로부터 제3 볼 범프(221-3)까지 연장하는 제3 와이어 루프(223-3), 및 제3 와이어 루프(223-3)의 일단에서 제3 볼 범프(221-3)에 접합되는 제3 본딩부(225-3)를 포함할 수 있다.
전술한 바와 같이, 재배선 패드(216)의 상면이 칩 패드(212)의 상면보다 위에 위치하고 재배선 패드(216)가 칩 패드(212)의 바깥으로 확장되기 때문에, 제1 반도체 칩(210-1)의 재배선 패드(216)에 접합되는 추가 제2 볼 범프(227-2)는 제1 반도체 칩(210-1)의 칩 패드(212)에 접합되는 제1 볼 범프(221-1)와 극히 일부만 접촉할 수 있고, 제2 반도체 칩(210-2)의 재배선 패드(216)에 접합되는 추가 제3 볼 범프(227-3)는 제2 반도체 칩(210-2)의 칩 패드(212)에 접합되는 제2 볼 범프(221-2)와 극히 일부만 접촉할 수 있다. 추가 제2 볼 범프(227-2)와 제1 볼 범프(221-1)가 부분적으로 접촉하더라도, 제1 반도체 칩(210-2)의 재배선 패드(216)는 제1 반도체 칩(210-1)의 칩 패드(212)에 접촉하여 전기적으로 연결된 상태이므로, 제1 본딩 와이어(220-1)와 제2 본딩 와이어(220-2)의 전기적 연결이 가능할 수 있다. 또한, 추가 제3 볼 범프(227-3)와 제2 볼 범프(221-2)가 부분적으로 접촉하더라도, 제2 반도체 칩(210-2)의 재배선 패드(216)는 제2 반도체 칩(210-2)의 칩 패드(212)에 접촉하여 전기적으로 연결된 상태이므로, 제2 본딩 와이어(220-2)와 제3 본딩 와이어(220-3)의 전기적 연결이 가능할 수 있다. 평면상, 제1 방향에서, 칩 패드(212)와 재배선 패드(216)가 부분적으로 중첩하는 상태이므로, 제1 볼 범프(221-1)와 추가 제2 볼 범프(227-2)도 부분적으로 중첩할 수 있고, 제2 볼 범프(221-2)와 추가 제3 볼 범프(227-3)도 부분적으로 중첩할 수 있다.
하나의 칩 패드부(A1)와 접속하는 볼 범프 및 추가 볼 범프 관련하여서는, 도 4d를 참조하여 보다 상세히 설명하기로 한다.
도 4d를 다시 참조하면, 칩 패드부(A1)의 칩 패드(212)에는 어느 하나의 본딩 와이어의 볼 범프(221)가 접합되고, 재배선 패드(216)에는 다른 하나의 본딩 와이어의 추가 볼 범프(227)가 접합될 수 있다.
여기서, 추가 볼 범프(227)는 재배선 패드(216)의 상면 및 볼 범프(221)의 일부와 동시에 접촉/접합할 수 있다. 이러한 경우, 추가 볼 범프(227) 접합시 가해지는 힘이 재배선 패드(216) 및 볼 범프(221) 양측에 분산될 수 있고, 추가 볼 범프(227)가 한쪽으로 기울어지지 않고 안정적으로 지지될 수 있다.
추가 볼 범프(227)와 접촉하는 볼 범프(221)의 일부를 도면부호 P1으로 표기하였다. 재배선 패드(216)의 상면과 볼 범프(221)의 일부(P1)는 실질적으로 동일한 레벨(L1 참조)에 위치할 수 있다.
도 5a 및 도 5b는 도 4a 및 도 4b의 반도체 패키지의 본딩 와이어 형성 방법의 일례를 설명하기 위한 단면도이다.
도 5a를 참조하면, 제1 반도체 칩(210-1)의 칩 패드(212)와 베이스층(200)의 패드(202)를 연결시키는 제1 본딩 와이어(220-1)를 형성할 수 있다. 본 공정은, 도 2a의 공정과 실질적으로 동일할 수 있다. 즉, 볼 본딩을 수행하여 제1 반도체 칩(210-1)의 칩 패드(212)에 접합되는 제1 볼 범프(221-1)를 형성하고, 제1 볼 범프(221-1)로부터 연장하는 제1 와이어 루프(223-1)를 형성한 후, 스티치 본딩을 수행하여 베이스층(200)의 패드(202)에 접합되는 제1 본딩부(225-1)를 형성할 수 있다.
이어서, 캐필러리(CP)가 제2 반도체 칩(210-2)의 칩 패드(212) 위로 이동하여 볼 본딩을 수행함으로써, 제2 반도체 칩(210-2)의 칩 패드(212)에 접합되는 제2 볼 범프(221-2)를 형성할 수 있다(ⓐ 참조). 이어서, 캐필러리(CP)는 제2 볼 범프(221-1) 상의 와이어를 절단할 수 있다(ⓑ 참조).
도 5b를 참조하면, 캐필러리(CP)가 제1 반도체 칩(210-1)의 재배선 패드(216) 위로 이동하여 볼 본딩을 수행함으로써, 제1 반도체 칩(210-1)의 재배선 패드(216)에 접합되는 추가 제2 볼 범프(227-2)를 형성할 수 있다(ⓐ 참조).
이어서, 캐필러리(CP)가 제2 반도체 칩(210-2)의 칩 패드(212)를 향하는 방향으로 이동하면서, 추가 제2 볼 범프(227-2)로부터 연장되는 제2 와이어 루프(223-2)를 형성할 수 있다(ⓑ 참조).
이어서, 캐필러리(CP)가 제2 반도체 칩(210-2)의 칩 패드(212) 위로 이동하여 스티치 본딩을 수행함으로써, 기 형성된 제2 볼 범프(221-2) 상에 접합되는 제2 본딩부(225-2)를 형성할 수 있다(ⓒ 참조). 이로써, 제2 본딩 와이어(220-2)가 형성될 수 있다.
반도체 칩들을 서로 연결하는 다른 본딩 와이어들도 제2 본딩 와이어(220-2) 형성 공정과 실질적으로 동일한 공정에 의하여 형성될 수 있다.
이상으로 설명한 반도체 패키지 및 본딩 와이어 형성 방법에 의하면, 아래와 같은 효과가 있다.
본 실시예에 의하면, 비교예에서와 같이 본딩 와이어의 직접적인 접촉/접합에 의하여 본딩 와이어 연결이 이루어지는 것이 아니라, 어느 하나의 본딩 와이어의 일단이 칩 패드에 연결되고 다른 본딩 와이어의 타단이 재배선 패드에 연결되고 칩 패드와 재배선 패드가 연결되는 방식에 의하여 본딩 와이어 연결이 이루어질 수 있다. 따라서, 비교예에서 발생하는 문제점 즉, 포워드 본딩시 본딩 와이어 사이의 접촉 면적이 작아지거나 리버스 본딩시 칩 패드에 여러 번의 본딩 스트레스가 가해지는 문제점 및 그로 인한 공정 불량이 모두 해소될 수 있다.
또한, 재배선 패드를 칩 패드와 부분적으로 중첩하게 형성함으로써, 재배선 패드의 추가 형성에 의한 칩 패드부의 면적 증가를 최대한 방지할 수 있다. 만약, 일반적인 재배선을 이용하여 오프셋 방향으로 연장하여 재배선 패드를 형성하면 본딩 스트레스를 동일하게 감소시킬 수 있으나, 재배선 패드가 노출되어야 하므로 오프셋값이 증가할 수 있다. 이는 패키지의 평면 면적을 증가를 초래할 수 있다. 그러나, 본 실시예에 따르면, 재배선 없이 재배선 패드만 형성하고, 재배선 패드의 크기를 최소화하기 위해 칩 패드의 일부를 본딩 영역으로 활용함으로써, 오프셋값 증가 및 그로 인한 패키지의 평면 면적 증가를 최소화할 수 있다.
또한, 재배선 패드가 칩 패드와 부분적으로 중첩하더라도, 재배선 패드의 상면이 칩 패드의 상면보다 소정 정도 높은 레벨에 위치하게 함으로써, 재배선 패드로의 본딩 공정과 칩 패드로의 본딩 공정이 서로 미치는 영향을 최소화할 수 있다. 즉, 일례로서, 재배선 패드로의 본딩 공정시 캐필러리가 칩 패드와 연결된 와이어와 접촉하여 와이어가 변형되는 간섭 현상이 발생하지 않을 수 있다.
나아가, 포워드 본딩/리버스 본딩시 발생하는 문제가 모두 해소 가능하므로, 본 실시예에 의하면 본딩 와이어 형성 방식에 제약이 없다. 도 5a 및 도 5b에서 제2 및 제3 본딩 와이어(220-2, 220-3)가 리버스 본딩 방식으로 형성되는 경우를 설명하였다. 이러한 경우, 와이어 루프의 높이가 낮으므로 인접한 와이어 사이의 간섭이 감소하고 캐필러리의 무빙 가능 공간이 증가하는 등 공정 자유도가 증가할 수 있다. 그러나, 후술하는 도 6에서와 같이 포워드 본딩 방식에 의해 형성되어도 무방하다.
도 6은 본 발명의 다른 일 실시예에 따른 반도체 패키지, 및 본딩 와이어 형성 방법을 설명하기 위한 단면도이다.
도 6을 참조하면, 본 실시예의 반도체 패키지는, 베이스층(300), 베이스층(300)의 일면 상에 적층된 제1 내지 제3 반도체 칩(310-1 내지 310-3), 베이스층(300)과 제1 반도체 칩(310-1)을 서로 연결시키는 제1 본딩 와이어(320-1), 제1 반도체 칩(310-1)과 제2 반도체 칩(310-2)을 서로 연결시키는 제2 본딩 와이어(320-2), 및 제2 반도체 칩(310-2)과 제3 반도체 칩(310-3)을 서로 연결시키는 제3 본딩 와이어(320-3)를 포함할 수 있다.
제1 내지 제3 반도체 칩(310-1 내지 310-3) 각각의 상면의 일측 가장자리 영역에는 칩 패드(312)가 배치될 수 있다. 이때, 제1 내지 제3 반도체 칩(310-1 내지 310-3)은 모든 칩 패드(312)가 노출되도록 베이스층(200) 상에 오프셋 적층될 수 있다.
나아가, 제1 내지 제3 반도체 칩(310-1 내지 310-3) 각각의 상면 상에는 칩 패드(312)와 부분적으로 접촉하면서 칩 패드(312)의 바깥으로 확장되는 절연 패턴(314) 및 재배선 패드(316)의 적층 구조가 형성될 수 있다. 본 실시예에서, 절연 패턴(314) 및 재배선 패드(316)의 확장 방향은 제1 내지 제3 반도체 칩(310-1 내지 310-3)의 오프셋 적층 방향과 동일할 수 있다.
제1 본딩 와이어(320-1)는 제1 반도체 칩(310-1)의 칩 패드(312)와 베이스층(300)의 패드(302)를 서로 연결시킬 수 있다. 제1 본딩 와이어(320-1)는 제1 반도체 칩(310-1)의 칩 패드(312)에 접합되는 제1 볼 범프(321-1), 베이스층(300)의 패드(302)에 접합되는 제1 본딩부(325-1), 및 제1 볼 범프(321-1)와 제1 본딩부(325-1) 사이에서 연장하는 제1 와이어 루프(323-1)를 포함할 수 있다. 제1 볼 범프(321-1)는 볼 본딩으로 형성되고, 제1 본딩부(325-1)는 스티치 본딩으로 형성될 수 있다.
제2 본딩 와이어(320-2)는 제1 반도체 칩(310-1)의 재배선 패드(316)와 제2 반도체 칩(310-2)의 칩 패드(312)를 서로 연결시킬 수 있다. 제2 본딩 와이어(320-2)는, 제2 반도체 칩(310-2)의 칩 패드(312)에 접합되는 제2 볼 범프(321-2), 제1 반도체 칩(310-1)의 재배선 패드(316)에 접합되는 제2 본딩부(325-2), 및 제2 볼 범프(321-2)와 제2 본딩부(325-2) 사이에서 연장하는 제2 와이어 루프(323-2)를 포함할 수 있다. 제2 볼 범프(321-2)는 볼 본딩으로 형성되고, 제2 본딩부(325-2)는 스티치 본딩으로 형성될 수 있다.
제3 본딩 와이어(320-3)는 제2 반도체 칩(310-2)의 재배선 패드(316)와 제3 반도체 칩(310-3)의 칩 패드(312)를 서로 연결시킬 수 있다. 제3 본딩 와이어(320-3)는, 제3 반도체 칩(310-3)의 칩 패드(312)에 접합되는 제3 볼 범프(321-3), 제2 반도체 칩(310-2)의 재배선 패드(316)에 접합되는 제3 본딩부(325-3), 및 제3 볼 범프(321-3)와 제3 본딩부(325-3) 사이에서 연장하는 제3 와이어 루프(323-3)를 포함할 수 있다. 제3 볼 범프(321-3)는 볼 본딩으로 형성되고, 제3 본딩부(325-3)는 스티치 본딩으로 형성될 수 있다.
도 7은 본 발명의 다른 일 실시예에 따른 반도체 패키지, 및 본딩 와이어 형성 방법을 설명하기 위한 단면도이다.
도 7을 참조하면, 본 실시예의 반도체 패키지는, 베이스층(400), 베이스층(400)의 일면 상에 적층된 제1 내지 제3 반도체 칩(410-1 내지 410-3), 베이스층(400)과 제1 반도체 칩(410-1)을 서로 연결시키는 제1 본딩 와이어(420-1), 제1 반도체 칩(410-1)과 제2 반도체 칩(410-2)을 서로 연결시키는 제2 본딩 와이어(420-2), 및 제2 반도체 칩(410-2)과 제3 반도체 칩(410-3)을 서로 연결시키는 제3 본딩 와이어(420-3)를 포함할 수 있다.
제1 내지 제3 반도체 칩(410-1 내지 410-3) 각각의 상면의 일측 가장자리 영역에는 칩 패드(412)가 배치될 수 있다. 이때, 제1 내지 제3 반도체 칩(410-1 내지 410-3)은 모든 칩 패드(412)가 노출되도록 베이스층(200) 상에 오프셋 적층될 수 있다.
나아가, 제1 내지 제3 반도체 칩(410-1 내지 410-3) 각각의 상면 상에는 칩 패드(412)와 부분적으로 접촉하면서 칩 패드(412)의 바깥으로 확장되는 절연 패턴(414) 및 재배선 패드(416)의 적층 구조가 형성될 수 있다. 본 실시예에서, 절연 패턴(414) 및 재배선 패드(416)의 확장 방향은 제1 내지 제3 반도체 칩(410-1 내지 410-4)의 오프셋 적층 방향과 반대일 수 있다.
제1 본딩 와이어(420-1)는 제1 반도체 칩(410-1)의 재배선 패드(416)와 베이스층(400)의 패드(402)를 서로 연결시킬 수 있다. 제1 본딩 와이어(420-1)는 제1 반도체 칩(410-1)의 재배선 패드(416)에 접합되는 제1 볼 범프(421-1), 베이스층(400)의 패드(402)에 접합되는 제1 본딩부(425-1), 및 제1 볼 범프(421-1)와 제1 본딩부(425-1) 사이에서 연장하는 제1 와이어 루프(423-1)를 포함할 수 있다. 제1 볼 범프(421-1)는 볼 본딩으로 형성되고, 제1 본딩부(425-1)는 스티치 본딩으로 형성될 수 있다.
제2 본딩 와이어(420-2)는 제1 반도체 칩(410-1)의 칩 패드(412)와 제2 반도체 칩(410-2)의 재배선 패드(416)를 서로 연결시킬 수 있다. 제2 본딩 와이어(420-2)는, 제2 반도체 칩(410-2)의 재배선 패드(416)에 접합되는 제2 볼 범프(421-2), 제1 반도체 칩(410-1)의 칩 패드(412)에 접합되는 추가 제2 볼 범프(427-2), 추가 제2 볼 범프(427-2)로부터 제2 볼 범프(421-2)까지 연장하는 제2 와이어 루프(423-2), 및 제2 와이어 루프(423-2)의 일단에서 제2 볼 범프(421-2) 상에 접합되는 제2 본딩부(425-2)를 포함할 수 있다. 제2 볼 범프(421-2) 및 추가 제2 볼 범프(427-2)는 볼 본딩으로 형성되고, 제2 본딩부(425-2)는 스티치 본딩으로 형성될 수 있다.
제3 본딩 와이어(420-3)는 제2 반도체 칩(410-2)의 칩 패드(412)와 제3 반도체 칩(410-3)의 재배선 패드(416)를 서로 연결시킬 수 있다. 제3 본딩 와이어(420-3)는, 제3 반도체 칩(410-3)의 재배선 패드(416)에 접합되는 제3 볼 범프(421-3), 제2 반도체 칩(410-2)의 칩 패드(412)에 접합되는 추가 제3 볼 범프(427-3), 추가 제3 볼 범프(427-3)로부터 제3 볼 범프(421-3)까지 연장하는 제3 와이어 루프(423-3), 및 제3 와이어 루프(423-3)의 일단에서 제3 볼 범프(421-2) 상에 접합되는 제3 본딩부(425-3)를 포함할 수 있다. 제3 볼 범프(421-3) 및 추가 제3 볼 범프(427-3)는 볼 본딩으로 형성되고, 제3 본딩부(425-3)는 스티치 본딩으로 형성될 수 있다.
본 실시예에 의하면, 전술한 도 5a 및 도 5b의 실시예에서 설명된 효과가 모두 획득될 수 있다. 나아가, 캐필러리의 무빙 공간 확보가 극대화될 수 있다. 본 실시예에서는, 도 4d와 달리, 볼 범프(예컨대, 도 7의 421-2)가 재배선 패드(416)의 상면 및 추가 볼 범프(예컨대, 도 7의 427-3)의 일부와 동시에 접촉/접합할 수 있고, 볼 범프와 접촉하는 추가 볼 범프의 일부는 재배선 패드(416)의 상면과 실질적으로 동일한 레벨에 위치할 수 있다.
도 7에서 제2 및 제3 본딩 와이어(420-2, 420-3)가 리버스 본딩 방식으로 형성되는 경우에 대하여 설명하였으나, 전술한 포워드 본딩 방식(도 6 참조)으로 형성될 수도 있다. 이 경우, 도시하지는 않았으나, 제2 및 제3 본딩 와이어(420-2, 420-3) 각각은 재배선 패드에 접합되는 볼 범프, 칩 패드에 접합되는 본딩부, 및 이들 사이에서 연장하는 와이어 루프를 포함할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
200: 베이스층 202: 패드
210-1: 제1 반도체 칩 210-2: 제2 반도체 칩
210-3: 제3 반도체 칩 212: 칩 패드
214: 절연 패턴 216: 재배선 패드
220-1: 제1 본딩 와이어 220-2: 제2 본딩 와이어
220-3: 제3 본딩 와이어

Claims (31)

  1. 베이스층;
    상기 베이스층 상에, 일측 가장자리 영역의 칩 패드부가 노출되도록 순차적으로 오프셋 적층된 제1 내지 제N 반도체 칩(N은 2 이상의 자연수) - 여기서, 상기 칩 패드부는, 칩 패드, 및 상기 칩 패드와 부분적으로 접촉하면서 상기 칩 패드의 바깥으로 확장된 재배선 패드를 포함함. -; 및
    상기 제1 내지 제N 반도체 칩 중 제k 반도체 칩의 상기 칩 패드와 제k-1 반도체 칩 또는 제k+1 반도체 칩의 상기 재배선 패드를 연결시키는 본딩 와이어를 포함하는
    반도체 패키지.
  2. 제1 항에 있어서,
    상기 칩 패드부는, 상기 칩 패드를 노출시키는 개구를 갖는 보호층을 더 포함하고,
    상기 재배선 패드는, 상기 보호층 상으로 확장되는
    반도체 패키지.
  3. 제2 항에 있어서,
    상기 재배선 패드와 상기 보호층 사이에 개재되는 절연 패턴을 더 포함하는
    반도체 패키지.
  4. 제1 항에 있어서,
    평면상 상기 재배선 패드와 상기 칩 패드는 부분적으로 중첩하는
    반도체 패키지.
  5. 제1 항에 있어서,
    상기 재배선 패드의 상면 높이는 상기 칩 패드의 상면 높이보다 높은
    반도체 패키지.
  6. 제1 항에 있어서,
    상기 본딩 와이어는, 상기 칩 패드 및 상기 재배선 패드 중 어느 하나에 접합되는 볼 범프, 상기 칩 패드 및 상기 재배선 패드 중 다른 하나에 접합되는 본딩부, 및 상기 볼 범프와 상기 본딩부 사이에서 연장하는 와이어 루프를 포함하는
    반도체 패키지.
  7. 제1 항에 있어서,
    상기 본딩 와이어는, 상기 칩 패드 및 상기 재배선 패드 중 어느 하나에 접합되는 볼 범프, 상기 칩 패드 및 상기 재배선 패드 중 다른 하나에 접합되는 추가 볼 범프, 상기 추가 볼 범프로부터 상기 볼 범프를 향하여 연장하는 와이어 루프, 및 상기 와이어 루프의 일단에서 상기 볼 범프에 접합되는 본딩부를 포함하는
    반도체 패키지.
  8. 제1 항에 있어서,
    상기 재배선 패드는, 상기 복수의 반도체 칩의 오프셋 적층 방향으로 확장되고,
    상기 본딩 와이어는, 상기 제k 반도체 칩의 상기 칩 패드와 상기 제k-1 반도체 칩의 상기 재배선 패드를 연결시키는
    반도체 패키지.
  9. 제8 항에 있어서,
    상기 본딩 와이어는, 상기 제k 반도체 칩의 상기 칩 패드에 접합되는 볼 범프, 상기 제k-1 반도체 칩의 상기 재배선 패드에 접합되는 본딩부, 및 상기 볼 범프와 상기 본딩부 사이에서 연장하는 와이어 루프를 포함하는
    반도체 패키지.
  10. 제8 항에 있어서,
    상기 본딩 와이어는, 상기 제k 반도체 칩의 상기 칩 패드에 접합되는 볼 범프, 상기 제k-1 반도체 칩의 상기 재배선 패드에 접합되는 추가 볼 범프, 상기 추가 볼 범프로부터 상기 볼 범프를 향하여 연장하는 와이어 루프, 및 상기 와이어 루프의 일단에서 상기 볼 범프에 접합되는 본딩부를 포함하는
    반도체 패키지.
  11. 제10 항에 있어서,
    평면상, 상기 제k-1 반도체 칩의 상기 재배선 패드에 접합되는 추가 볼 범프는 상기 제k-1 반도체 칩의 상기 칩 패드에 접합되는 볼 범프와 부분적으로 중첩하는
    반도체 패키지.
  12. 제10 항에 있어서,
    상기 추가 볼 범프는, 상기 재배선 패드의 상면 및 상기 볼 범프의 일부에 동시에 접합되는
    반도체 패키지.
  13. 제12 항에 있어서,
    상기 재배선 패드의 상면 및 상기 볼 범프의 일부는 동일한 레벨에 위치하는
    반도체 패키지.
  14. 제1 항에 있어서,
    상기 재배선 패드는, 상기 복수의 반도체 칩의 오프셋 적층 방향과 반대 방향으로 확장되고,
    상기 본딩 와이어는, 상기 제k 반도체 칩의 상기 칩 패드와 상기 제k+1 반도체 칩의 상기 재배선 패드를 연결시키는
    반도체 패키지.
  15. 제14 항에 있어서,
    상기 본딩 와이어는, 상기 제k+1 반도체 칩의 상기 재배선 패드에 접합되는 볼 범프, 상기 제k 반도체 칩의 상기 칩 패드에 접합되는 본딩부, 및 상기 볼 범프와 상기 본딩부 사이에서 연장하는 와이어 루프를 포함하는
    반도체 패키지.
  16. 제14 항에 있어서,
    상기 본딩 와이어는, 상기 제k+1 반도체 칩의 상기 재배선 패드에 접합되는 볼 범프, 상기 제k 반도체 칩의 상기 칩 패드에 접합되는 추가 볼 범프, 상기 추가 볼 범프로부터 상기 볼 범프를 향하여 연장하는 와이어 루프, 및 상기 와이어 루프의 일단에서 상기 볼 범프에 접합되는 본딩부를 포함하는
    반도체 패키지.
  17. 제16 항에 있어서,
    평면상, 상기 제k 반도체 칩의 상기 칩 패드에 접합되는 추가 볼 범프는 상기 제k 반도체 칩의 상기 재배선 패드에 접합되는 볼 범프와 부분적으로 중첩하는
    반도체 패키지.
  18. 제16 항에 있어서,
    상기 볼 범프는, 상기 재배선 패드의 상면 및 상기 추가 볼 범프의 일부에 동시에 접합되는
    반도체 패키지.
  19. 제18 항에 있어서,
    상기 재배선 패드의 상면 및 상기 추가 볼 범프의 일부는 동일한 레벨에 위치하는
    반도체 패키지.
  20. 베이스층을 제공하는 단계;
    상기 베이스층 상에, 일측 가장자리 영역의 칩 패드부가 노출되도록 순차적으로 오프셋 적층된 제1 내지 제N 반도체 칩(N은 2 이상의 자연수) - 여기서, 상기 칩 패드부는, 칩 패드, 및 상기 칩 패드와 부분적으로 접촉하면서 상기 칩 패드의 바깥으로 확장된 재배선 패드를 포함함. -; 을 형성하는 단계; 및
    상기 제1 내지 제N 반도체 칩 중 제k 반도체 칩의 상기 칩 패드와 제k-1 반도체 칩 또는 제k+1 반도체 칩의 상기 재배선 패드를 연결시키는 본딩 와이어를 형성하는 단계를 포함하는
    반도체 패키지의 제조 방법.
  21. 제20 항에 있어서,
    상기 칩 패드부는, 상기 칩 패드를 노출시키는 개구를 갖는 보호층을 더 포함하고,
    상기 재배선 패드는, 상기 보호층 상으로 확장되는
    반도체 패키지의 제조 방법.
  22. 제21 항에 있어서,
    상기 재배선 패드와 상기 보호층 사이에 개재되는 절연 패턴을 더 포함하는
    반도체 패키지의 제조 방법.
  23. 제22 항에 있어서,
    상기 절연 패턴 및 상기 재배선 패드는, 상기 보호층 및 상기 칩 패드의 상면 상에, 상기 보호층 및 상기 칩 패드의 상기 상면의 프로파일을 따라 절연 물질 및 도전 물질을 증착하고, 상기 절연 물질 및 상기 도전 물질을 선택적으로 식각하는 방식에 의하여 형성되는
    반도체 패키지의 제조 방법.
  24. 제20 항에 있어서,
    상기 본딩 와이어 형성 단계는,
    볼 본딩을 수행하여 상기 칩 패드 및 상기 재배선 패드 중 어느 하나에 접합되는 볼 범프를 형성하는 단계;
    상기 볼 범프로부터 상기 칩 패드 및 상기 재배선 패드 중 다른 하나를 향하여 연장하는 와이어 루프를 형성하는 단계; 및
    스티치 본딩을 수행하여 상기 칩 패드 및 상기 재배선 패드 중 다른 하나에 접합되는 본딩부를 형성하는 단계를 포함하는
    반도체 패키지의 제조 방법.
  25. 제20 항에 있어서,
    상기 본딩 와이어 형성 단계는,
    볼 본딩을 수행하여 상기 칩 패드 및 상기 재배선 패드 중 어느 하나에 접합되는 볼 범프를 형성하고 상기 볼 범프 상의 와이어를 절단하는 단계;
    볼 본딩을 수행하여 상기 칩 패드 및 상기 재배선 패드 중 다른 하나에 접합되는 추가 볼 범프를 형성하는 단계;
    상기 추가 볼 범프로부터 상기 볼 범프를 향하여 연장하는 와이어 루프를 형성하는 단계; 및
    스티치 본딩을 수행하여 상기 와이어 루프의 일단에서 상기 볼 범프에 접합되는 본딩부를 형성하는 단계를 포함하는
    반도체 패키지의 제조 방법.
  26. 제20 항에 있어서,
    상기 재배선 패드는, 상기 복수의 반도체 칩의 오프셋 적층 방향으로 확장되고,
    상기 본딩 와이어는, 상기 제k 반도체 칩의 상기 칩 패드와 상기 제k-1 반도체 칩의 상기 재배선 패드를 연결시키는
    반도체 패키지의 제조 방법.
  27. 제26 항에 있어서,
    상기 본딩 와이어 형성 단계는,
    볼 본딩을 수행하여 상기 제k 반도체 칩의 상기 칩 패드에 접합되는 볼 범프를 형성하는 단계;
    상기 볼 범프로부터 상기 제k-1 반도체 칩의 상기 재배선 패드를 향하여 연장하는 와이어 루프를 형성하는 단계; 및
    스티치 본딩을 수행하여 상기 제k-1 반도체 칩의 상기 재배선 패드에 접합되는 본딩부를 형성하는 단계를 포함하는
    반도체 패키지의 제조 방법.
  28. 제26 항에 있어서,
    상기 본딩 와이어 형성 단계는,
    볼 본딩을 수행하여 상기 제k 반도체 칩의 상기 칩 패드에 접합되는 볼 범프를 형성하고 상기 볼 범프 상의 와이어를 절단하는 단계;
    볼 본딩을 수행하여 상기 제k-1 반도체 칩의 상기 재배선 패드에 접합되는 추가 볼 범프를 형성하는 단계;
    상기 추가 볼 범프로부터 상기 볼 범프를 향하여 연장하는 와이어 루프를 형성하는 단계; 및
    스티치 본딩을 수행하여 상기 와이어 루프의 일단에서 상기 볼 범프에 접합되는 본딩부를 형성하는 단계를 포함하는
    반도체 패키지의 제조 방법.
  29. 제20 항에 있어서,
    상기 재배선 패드는, 상기 복수의 반도체 칩의 오프셋 적층 방향과 반대 방향으로 확장되고,
    상기 본딩 와이어는, 상기 제k 반도체 칩의 상기 칩 패드와 상기 제k+1 반도체 칩의 상기 재배선 패드를 연결시키는
    반도체 패키지의 제조 방법.
  30. 제29 항에 있어서,
    상기 본딩 와이어 형성 단계는,
    볼 본딩을 수행하여 상기 제k+1 반도체 칩의 상기 재배선 패드에 접합되는 볼 범프를 형성하는 단계;
    상기 볼 범프로부터 상기 제k 반도체 칩의 상기 칩 패드를 향하여 연장하는 와이어 루프를 형성하는 단계; 및
    스티치 본딩을 수행하여 상기 제k-1 반도체 칩의 상기 재배선 패드에 접합되는 본딩부를 형성하는 단계를 포함하는
    반도체 패키지의 제조 방법.
  31. 제29 항에 있어서,
    상기 본딩 와이어 형성 단계는,
    볼 본딩을 수행하여 상기 제k+1 반도체 칩의 상기 재배선 패드에 접합되는 볼 범프를 형성하는 단계;
    볼 본딩을 수행하여 상기 제k 반도체 칩의 상기 칩 패드에 접합되는 추가 볼 범프를 형성하는 단계;
    상기 추가 볼 범프로부터 상기 볼 범프를 향하여 연장하는 와이어 루프를 형성하는 단계; 및
    스티치 본딩을 수행하여 상기 와이어 루프의 일단에서 상기 볼 범프에 접합되는 본딩부를 형성하는 단계를 포함하는
    반도체 패키지의 제조 방법.
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